JPS58170113A - クロツク選択回路 - Google Patents
クロツク選択回路Info
- Publication number
- JPS58170113A JPS58170113A JP57051943A JP5194382A JPS58170113A JP S58170113 A JPS58170113 A JP S58170113A JP 57051943 A JP57051943 A JP 57051943A JP 5194382 A JP5194382 A JP 5194382A JP S58170113 A JPS58170113 A JP S58170113A
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- JP
- Japan
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- clock
- output
- clk2
- circuits
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
殆男の技術分野
本発ｖ４は、二系絖のクロックのうち１１衾な系統のク
ロックを選択して出力するクロック選択ｔａｊ！に関す
るものｅめる。
ロックを選択して出力するクロック選択ｔａｊ！に関す
るものｅめる。
従来技術と関題点
クロックによｐ各種の信号の処塩を行なう装置に於いて
は、二系統のタロツクを用意し、一方の系統のりＩ２ｙ
りが晴と１にうたとき、他方の系統のクロックに切換え
てａｌｌ動作をａｌｌ！！Ｌ得るように構成し、信頼性
を向上するのが一般的で弗ゐ。
は、二系統のタロツクを用意し、一方の系統のりＩ２ｙ
りが晴と１にうたとき、他方の系統のクロックに切換え
てａｌｌ動作をａｌｌ！！Ｌ得るように構成し、信頼性
を向上するのが一般的で弗ゐ。
このようなりロックの遥択綱路としては、従来例えば＃
１１＠に示す構成が知られて−る。同図に於ｔｎ”ｃ、
７７１／１ 、１Ｎ２は各系統のりａｙりＱ Ｌ Ｋ
１ ｔＣＬＫ ２の入力端子、ＤＩＰ １ 、 ＤＩＴ
２は断検出回路。
１１＠に示す構成が知られて−る。同図に於ｔｎ”ｃ、
７７１／１ 、１Ｎ２は各系統のりａｙりＱ Ｌ Ｋ
１ ｔＣＬＫ ２の入力端子、ＤＩＰ １ 、 ＤＩＴ
２は断検出回路。
０１′Ｇ５ ｉｆ ｆ ｙ Ｉ’ゲート、５ＩＩＬ バ
ーｋ し／ ｆｉ、ＯＵＴは出力端子、ＩＮｓは両系統
の断によｐ″１”の復帰信号が加えられる入力端子であ
る。断検出回路ＤＨ’ｒ １ 、 ＤＥＢＴ ２は断検
出により“１”を出力し、又セレクタＳＥＬはすｙドゲ
ートＧ５の出力が“Ω″のと患クロックＣＬＫ１を選択
出力し、′ぜのときクロックＣＬＫ２を選択出力する。
ーｋ し／ ｆｉ、ＯＵＴは出力端子、ＩＮｓは両系統
の断によｐ″１”の復帰信号が加えられる入力端子であ
る。断検出回路ＤＨ’ｒ １ 、 ＤＥＢＴ ２は断検
出により“１”を出力し、又セレクタＳＥＬはすｙドゲ
ートＧ５の出力が“Ω″のと患クロックＣＬＫ１を選択
出力し、′ぜのときクロックＣＬＫ２を選択出力する。
各系統が健全であると、断検出回路ＤＥＴ １ 、 Ｄ
ＪＩＴ２の出力は“０″であるので、ナントゲートＧ５
の出力ｒｔ ”ｏ＠トな９、＊ＶｉＦＩ ＩＩｊＬｆ＠
りａ ｙ ／ ＣＬＫ １を選択出力する。このクロ
ックＣＬＫ １が断となると、断検出ＷＡｊｌＩＤＥＴ
１０出カが“１″となル、ナンドゲートＧ５の出力は“
１”となる、従ってセレクタ１１１１ＬｄクロツタＣＬ
Ｋ２を選択出力する。このクロックＣＬＥＷも断となり
九後、クロツタｃｘａｘ１が復旧すればナントゲートＧ
５の出力が“０”となることによｐ１クロックＣＬＫ１
が選択出力される。
ＪＩＴ２の出力は“０″であるので、ナントゲートＧ５
の出力ｒｔ ”ｏ＠トな９、＊ＶｉＦＩ ＩＩｊＬｆ＠
りａ ｙ ／ ＣＬＫ １を選択出力する。このクロ
ックＣＬＫ １が断となると、断検出ＷＡｊｌＩＤＥＴ
１０出カが“１″となル、ナンドゲートＧ５の出力は“
１”となる、従ってセレクタ１１１１ＬｄクロツタＣＬ
Ｋ２を選択出力する。このクロックＣＬＥＷも断となり
九後、クロツタｃｘａｘ１が復旧すればナントゲートＧ
５の出力が“０”となることによｐ１クロックＣＬＫ１
が選択出力される。
しかし、両系統のクロックＣＬＫ １ 、 ＣＬＫ２が
断となった後、クロックＣＬＫ２のみ復旧しても、ナン
トゲートＧ５の出力はｍＯ”となりでクロックＣＬＫ２
が選択出力されないことになる。そこで入力端子ＩＮ３
に“１′の復帰信号を加えると、断検出−路ＤＩｊＴ
１の出力が＠１′″、断検ａＳＷＡ路Ｄ１：Ｔ２１Ｄｔ
ｋＪ力”１ｆｉ１０″である楊会、ナンドゲー）Ｇ１の
出力はｍＯ”。
断となった後、クロックＣＬＫ２のみ復旧しても、ナン
トゲートＧ５の出力はｍＯ”となりでクロックＣＬＫ２
が選択出力されないことになる。そこで入力端子ＩＮ３
に“１′の復帰信号を加えると、断検出−路ＤＩｊＴ
１の出力が＠１′″、断検ａＳＷＡ路Ｄ１：Ｔ２１Ｄｔ
ｋＪ力”１ｆｉ１０″である楊会、ナンドゲー）Ｇ１の
出力はｍＯ”。
ナントゲートＧ４の出力は１１１となｐ１ナントゲート
ＧＳの出力は′１″となるから、クロックｃｒ、ｘｚが
選択出力されることになる。即ち両系統のクロック（Ｌ
ｆｌ 、 ＣＬＫ２が共に断となり喪後は、入力端子Ｉ
Ｎｓに“ぜの復帰信号を加えなければ、クロＶ（りＣＬ
Ｋ２のみ復旧しても、そのクロックＣｌ１２が選択出力
されない欠点が参った。
ＧＳの出力は′１″となるから、クロックｃｒ、ｘｚが
選択出力されることになる。即ち両系統のクロック（Ｌ
ｆｌ 、 ＣＬＫ２が共に断となり喪後は、入力端子Ｉ
Ｎｓに“ぜの復帰信号を加えなければ、クロＶ（りＣＬ
Ｋ２のみ復旧しても、そのクロックＣｌ１２が選択出力
されない欠点が参った。
発明のｎ的
本発明社、現在のクロックの状態と、その前のクロック
の状態とに応じて、健全な方のクロックを自動的に選択
出力するよ５にすることを目的とするものである。以下
実施例につめて詳細に説明する。
の状態とに応じて、健全な方のクロックを自動的に選択
出力するよ５にすることを目的とするものである。以下
実施例につめて詳細に説明する。
発明の実施例
［Ｉ２図嬬本発明の実施例のプロｖｌ＠ＷＡで６シ、入
力端子ＩＮ１．ＩＮ２にはり曹ツクＣＬＫ１． にＬＫ
２が加えられ、断検出回路ＤＩＴ１． ＤＩＴ２によ〕
それぞれクロックの断検出が行なわれ、又セレクタｌ１
ＨＬＫよシクロツクが選択出力され、出力端子ＯＵＴか
ら図示しない各種の信号ｔＩＩ＆通する装置に加えられ
る。
力端子ＩＮ１．ＩＮ２にはり曹ツクＣＬＫ１． にＬＫ
２が加えられ、断検出回路ＤＩＴ１． ＤＩＴ２によ〕
それぞれクロックの断検出が行なわれ、又セレクタｌ１
ＨＬＫよシクロツクが選択出力され、出力端子ＯＵＴか
ら図示しない各種の信号ｔＩＩ＆通する装置に加えられ
る。
〉断検出−路Ｄ１１Ｔ１．Ｄ１ｊＴｆｌの出力信号拡遥
延回路ＤＬ１． ＤＬ２ を介してデコーダＤＥＣ及び
メモリＭＩｊＭに加えられ、又変化検出回路ＹＤ１．
ＶＢ２ Ｋよｐ断検ｄｉＷＩｉ＠ＤＩＴ１．ＤＩｊＴ２
の出力信号の変化を検出し、メ毫す制御回路ＭＣを起動
する。メ篭り制御回路ＭＣはメ篭りＭＪＩＭを制御する
。メ鳴りＭＥＭは変化検出直前の断検出回路ＤＩＴ１．
Ｉ）１ｉＴ２の出力信号とデコーダＤＥＣのデコード
出力信号を記憶し、その記憶内容をデコーダＤＩＩＣに
加える。デコーダＤＥＣには断検出回路ＤＩ’ｌ”１．
ＤＩ：Ｔ’ｌの出力信号とメモリＭＥＮの記憶内容が加
えられる。即ちクロックの現在の状態と、その前の状−
とＫよタデコーダＤＥＣの出力でセレクタＳＥＬが制御
されることになる。
延回路ＤＬ１． ＤＬ２ を介してデコーダＤＥＣ及び
メモリＭＩｊＭに加えられ、又変化検出回路ＹＤ１．
ＶＢ２ Ｋよｐ断検ｄｉＷＩｉ＠ＤＩＴ１．ＤＩｊＴ２
の出力信号の変化を検出し、メ毫す制御回路ＭＣを起動
する。メ篭り制御回路ＭＣはメ篭りＭＪＩＭを制御する
。メ鳴りＭＥＭは変化検出直前の断検出回路ＤＩＴ１．
Ｉ）１ｉＴ２の出力信号とデコーダＤＥＣのデコード
出力信号を記憶し、その記憶内容をデコーダＤＩＩＣに
加える。デコーダＤＥＣには断検出回路ＤＩ’ｌ”１．
ＤＩ：Ｔ’ｌの出力信号とメモリＭＥＮの記憶内容が加
えられる。即ちクロックの現在の状態と、その前の状−
とＫよタデコーダＤＥＣの出力でセレクタＳＥＬが制御
されることになる。
ここで、籐ｓ ＷＡ＋第４図に沿りて一例を説明する。
第３図は第２図の動作説明図である。同図においてＣＬ
Ｋｌ乃至りは第２図のそれに対応する。
Ｋｌ乃至りは第２図のそれに対応する。
１１４図は、デコーダＤＥＣのデコード論ｊ１ｔ−示す
ｌＩ！Ｆ！Ａ図で弗る。
ｌＩ！Ｆ！Ａ図で弗る。
例えば両系統のクロックＣＬＫ１． ＣＬＫ２が健全で
、デコーダＤＥＣの出力信号が“８＠となりて、セレク
／ｌ ＥＥＬによシクロツクＣＬＫ１が選択出力されて
ｉる（第３図の感１点）とすると、クロックＣＬＫ １
の断によル断検出回路ＤＥＴ １の出力信号は“０″か
ら“１”に変化する。変化検出回路Ｆｊ）１はこの変化
を検出してメモリ制御回路ＭＣを起動する。そのと龜、
遅延回路ＤＬ１の出力信号が表化直前の状態を未だ示し
てｉることによ）、メモリＨＩＭ Ｋ記憶させる。
、デコーダＤＥＣの出力信号が“８＠となりて、セレク
／ｌ ＥＥＬによシクロツクＣＬＫ１が選択出力されて
ｉる（第３図の感１点）とすると、クロックＣＬＫ １
の断によル断検出回路ＤＥＴ １の出力信号は“０″か
ら“１”に変化する。変化検出回路Ｆｊ）１はこの変化
を検出してメモリ制御回路ＭＣを起動する。そのと龜、
遅延回路ＤＬ１の出力信号が表化直前の状態を未だ示し
てｉることによ）、メモリＨＩＭ Ｋ記憶させる。
デコーダＤＪＩＣＫは、遅延回路ＤＬ１．ＤＬ２の遅延
時間後に１断検出回路ＤＩＴ１． ＤＩＩＩ’２の出力
信号の“１”、“０′と、メモリＭｊ１Ｍの記憶内容の
０”、“Ｑｌｌ。
時間後に１断検出回路ＤＩＴ１． ＤＩＩＩ’２の出力
信号の“１”、“０′と、メモリＭｊ１Ｍの記憶内容の
０”、“Ｑｌｌ。
“０”が加えられることによ）、デコーダＤＥＣの出力
信号は第４Ｉ！ｌｌのデコード論理表に従い“１″とな
る。それＫよりてセレクタ１ｌＪｉＬ 拡クロックＣＬ
Ｋ２を選択出力することになる（嬉Ｓ図１２点）。
信号は第４Ｉ！ｌｌのデコード論理表に従い“１″とな
る。それＫよりてセレクタ１ｌＪｉＬ 拡クロックＣＬ
Ｋ２を選択出力することになる（嬉Ｓ図１２点）。
ＩＫ／ロックＣＬＫ２も断となると、メ篭すＭＥＮの記
憶内容は“１”、“ｇ ｓ、“Ω″となる。即ちクロッ
クＣＬＫ １が断となり友後、クロックＣ；ＬＸ ２も
断となル大場合をメ七すＭＥＮ Ｋ記憶していることに
なる（總５１Ｅｌ＊、点）、仁のように両系統のクロッ
クＣＬＥＦ、 ＣＬＫ２ｆｉ置トなりり後、夕Ｅｌｙり
ＣＬＫ ２ ｄｉ復旧し九楊合、デコーダＤＥＣは、そ
の直前のクロック状ｌｌ１ｔ−示すメモリＭＩｊＭの記
憶内容の“１”、“１”。
憶内容は“１”、“ｇ ｓ、“Ω″となる。即ちクロッ
クＣＬＫ １が断となり友後、クロックＣ；ＬＸ ２も
断となル大場合をメ七すＭＥＮ Ｋ記憶していることに
なる（總５１Ｅｌ＊、点）、仁のように両系統のクロッ
クＣＬＥＦ、 ＣＬＫ２ｆｉ置トなりり後、夕Ｅｌｙり
ＣＬＫ ２ ｄｉ復旧し九楊合、デコーダＤＥＣは、そ
の直前のクロック状ｌｌ１ｔ−示すメモリＭＩｊＭの記
憶内容の“１”、“１”。
１１″と、遅延回路ＤＬ１．ＤＬＲを介し光断検出−路
Ｄ１ｊＴ１． ＤＩＩＴ２の出力信号の１１”、“０′
とが加えられることによｐ１デコード出出力量紘第４図
のデコード論ｍ＊に従い、“１”となる、従ってセレク
タ５ＩＬＬはクロックＣＬＫｌを選択出力することにな
る（第３図ｔ４点）。
Ｄ１ｊＴ１． ＤＩＩＴ２の出力信号の１１”、“０′
とが加えられることによｐ１デコード出出力量紘第４図
のデコード論ｍ＊に従い、“１”となる、従ってセレク
タ５ＩＬＬはクロックＣＬＫｌを選択出力することにな
る（第３図ｔ４点）。
前述の如くデコーダＤＥＣのデコード論理は、クロック
状態の変化に応じて、その直前の状態との関連で、健全
なりロックの何れを選択するかを決めるように構成され
るものでめル、常に正常なりロックを選択出力するよう
に、セレクタＥＥＬ ｆ制御することができる。
状態の変化に応じて、その直前の状態との関連で、健全
なりロックの何れを選択するかを決めるように構成され
るものでめル、常に正常なりロックを選択出力するよう
に、セレクタＥＥＬ ｆ制御することができる。
発明の効果
以上＃ｉＬ＠シたように、本発−は、クロックの断。
復旧の状態変化と、その直前の状態とに基ｉて、クロッ
クの選択を行なうものであるから、両系統のクロｙ／が
断になった後、何れの系統のクロックが復旧しても、直
ちにそのクロＶ／を選択出力することができる。即ち常
に正常なりロックを選択して出力する仁とがで亀るの、
で、僅穎性會向上・ｌ することができる利点がある。
クの選択を行なうものであるから、両系統のクロｙ／が
断になった後、何れの系統のクロックが復旧しても、直
ちにそのクロＶ／を選択出力することができる。即ち常
に正常なりロックを選択して出力する仁とがで亀るの、
で、僅穎性會向上・ｌ することができる利点がある。
嬉１図は従来のクロック選択−路のブロック線図５ｌＫ
２図は本発明の実施例のブロック線図、第５図は第２図
の動作説明−１嬉４Ｉａはデコーダのデコード論理の説
明図である。 １Ｎ１． ＩＮ’ｉはり四ツクＣＬＫ１． ＣＬＫ２の
入力端子、ＤＥＴｌ、ＤＥＴｌは断検出回路、ＶＤｌ、
ＶＤｌは変化検出回路、 ＭＣはメ峰す制御回路、Ｍ
ＥＮはメモリ、ＤＬｌ、ＤＬｌは遅延回路、 ＤＩＩＣ
はデコーダ、１ｉｌｌＬはセレクタ、ＯＵＴは出力端子
である。 特許出願人富士通株式金社 代理人弁鳳士玉蟲久五部 外１名 第１図 ＥＬ 第３図 ＋、 ｔ２ ｔＳｔ４
２図は本発明の実施例のブロック線図、第５図は第２図
の動作説明−１嬉４Ｉａはデコーダのデコード論理の説
明図である。 １Ｎ１． ＩＮ’ｉはり四ツクＣＬＫ１． ＣＬＫ２の
入力端子、ＤＥＴｌ、ＤＥＴｌは断検出回路、ＶＤｌ、
ＶＤｌは変化検出回路、 ＭＣはメ峰す制御回路、Ｍ
ＥＮはメモリ、ＤＬｌ、ＤＬｌは遅延回路、 ＤＩＩＣ
はデコーダ、１ｉｌｌＬはセレクタ、ＯＵＴは出力端子
である。 特許出願人富士通株式金社 代理人弁鳳士玉蟲久五部 外１名 第１図 ＥＬ 第３図 ＋、 ｔ２ ｔＳｔ４
Claims (1)
- 二系統のクロックの何れか一方を選択して出力するセレ
クタ、前記クロνりの断を検出する断検出−路、訣断検
出回路の出力信号の変化を検出する変化検出回路、ａ変
化検出回路の変化検出信号によ〕前記断検出回路の出力
信号の変化直前の状態を記憶するメモリ、咳メ篭りの記
憶内容と、前記断検出回路の出力信号とを加えてデコー
ドし、前記セレクタの制御信号を出力するデコーダと會
備え危ことをＩＩＩ徴とするクロック選択回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57051943A JPS58170113A (ja) | 1982-03-30 | 1982-03-30 | クロツク選択回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57051943A JPS58170113A (ja) | 1982-03-30 | 1982-03-30 | クロツク選択回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58170113A true JPS58170113A (ja) | 1983-10-06 |
Family
ID=12900947
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57051943A Pending JPS58170113A (ja) | 1982-03-30 | 1982-03-30 | クロツク選択回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58170113A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5969558A (en) * | 1996-10-17 | 1999-10-19 | Oki Electric Industry Co., Ltd. | Abnormal clock signal detector and switching device |
-
1982
- 1982-03-30 JP JP57051943A patent/JPS58170113A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5969558A (en) * | 1996-10-17 | 1999-10-19 | Oki Electric Industry Co., Ltd. | Abnormal clock signal detector and switching device |
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