JPS58169247A - High-speed instruction reading system - Google Patents
High-speed instruction reading systemInfo
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- JPS58169247A JPS58169247A JP5213082A JP5213082A JPS58169247A JP S58169247 A JPS58169247 A JP S58169247A JP 5213082 A JP5213082 A JP 5213082A JP 5213082 A JP5213082 A JP 5213082A JP S58169247 A JPS58169247 A JP S58169247A
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- JP
- Japan
- Prior art keywords
- instruction
- jump
- address
- destination address
- register
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30003—Arrangements for executing specific machine instructions
- G06F9/3005—Arrangements for executing specific machine instructions to perform operations for flow control
- G06F9/30054—Unconditional branch instructions
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- Executing Machine-Instructions (AREA)
Abstract
Description
【発明の詳細な説明】
■ 発明の技術分野
本発明は遂次処理型マイクロプロセッサの高速命令読出
し方式に係り、特に命令の記憶されたメモリから命令を
読出す場合に、ジャンプ命令について高速に読出すこと
ができる遂次処理型マイクロプロセッサの高速命令読出
し方式に関する。DETAILED DESCRIPTION OF THE INVENTION Technical Field of the Invention The present invention relates to a high-speed instruction reading method for a sequential processing microprocessor, and in particular, to a high-speed instruction reading method for a jump instruction when reading an instruction from a memory in which the instruction is stored. This invention relates to a high-speed instruction reading method for a sequential processing type microprocessor.
■ 従来技術と問題点
例えば第1図に示す如く、マイクロプロセッサでは、命
令が格納されているインストラクシ智ン・メモリIMや
、インストラクション・メモリIMから出力された命令
がセットされるインストラクシ璽ン・、レジスタtaや
、インストラクション−メモリIMからデータを読出す
ためのアドレスがセットされるインストツクシラン・カ
ウンタ・レジスタIOAが設けられている。モしてイン
ストラクション・カウンタ・レジスタIORにセットさ
れたアドレスは、インクリメンタINOにより一度セッ
トされたアドレスが遂次+1されてインストラフシロン
・メモリIMから遂次命令が読出されこの読出された命
令がデータ・バスDBUSを経由してインストラクショ
ン・レジスタIRにセットされ、この命令がデコーダD
I?Oで解読され、その結果により図示省略したメモリ
(RAM)からデータ等がレジスタR1,4・・・に読
出され、演算器ALUにより演算処理が行なわれるもの
である。■ Prior Art and Problems For example, as shown in Figure 1, a microprocessor has an instruction memory IM in which instructions are stored, and an instruction memory IM in which instructions output from the instruction memory IM are set. - A register ta and an instruction run counter register IOA are provided in which an address for reading data from the instruction memory IM is set. The address set in the instruction counter register IOR by the incrementer INO is successively incremented by 1, and the instructions are successively read from the instruction memory IM. This instruction is set in the instruction register IR via the data bus DBUS, and this instruction is sent to the decoder D.
I? According to the result, data etc. are read out from a memory (RAM, not shown) to registers R1, 4, . . . and arithmetic processing is performed by an arithmetic unit ALU.
なおメモリ(RAM)等にアクセスするアドレスに、本
命令処理で作成されてレジスタB1勢にセットされたあ
とで、アドレスバス入BU8を介して送出される。Note that the address for accessing the memory (RAM), etc. is created by this command processing and is sent out via the address bus input BU8 after being set in the register B1 group.
このように、命令の記憶されたインストラフシロン・メ
モリIMと、外付あるいは内部組み込みのデータ等の書
込み読出し可能なメモリ(RAM)とを独立に制御する
高速のマイク田プロセッサでは次のような問題が存在す
る。In this way, a high-speed microphone processor that independently controls the instrafsilon memory IM in which instructions are stored and the external or internally built-in memory (RAM) that can be written to and read from data etc. has the following features. A problem exists.
すなわち、インストラクション・メモリIM内の命令中
に分岐命令(JUMP)等、ジャンプを実行するとき、
この命令内のジャンプ・アドレス(分岐先アドレス)が
データバスDBUSを介してインストラフシーン・カウ
ンタ・レジスターORに格納されるため、その間データ
バスDBUSが専用されるので、演算部ALUがレジス
タR8・・・を使用して演算等の処理が実行できないと
いう問題がある。That is, when executing a jump such as a branch instruction (JUMP) in an instruction in the instruction memory IM,
Since the jump address (branch destination address) in this instruction is stored in the intraframe counter register OR via the data bus DBUS, the data bus DBUS is dedicated during that time, so the arithmetic unit ALU is There is a problem that processing such as calculation cannot be executed using .
例えば 次のようなプログラム ? R0千鳥−R。For example, the following program ? R0 Chidori-R.
JUMP XXXX
というプログラムを実行するときに、レジスタR2とR
1の内容を加算してレジスタR,にセットする命令と、
JUMP命令はともにデータバスDBUSを使用しなけ
ればならないので、2ステップ以上必要となる。When executing the program JUMP XXXX, registers R2 and R
An instruction to add the contents of 1 and set it in register R,
Since both JUMP instructions must use the data bus DBUS, two or more steps are required.
G) 発明の目的
本発明の目的はこのような問題点を改善するために、ジ
ャンプ命令をデータバスを使用することなくインストラ
クション・メモリのアドレスをセットするようにしてデ
ータバスの競合をさけるようにして高速処理を行うこと
ができるようにした遂次処理型マイク冒プロ七ツサの高
速命令読出し方式を提供することである。G) Purpose of the Invention The purpose of the present invention is to solve these problems by setting the jump instruction to the address of the instruction memory without using the data bus, thereby avoiding contention on the data bus. An object of the present invention is to provide a high-speed instruction reading method for a sequential processing type microphone processor, which enables high-speed processing.
(4)発明の構成
この目的を達成するために本発明の高速命令読出し方式
では、マイクロプログラムを処理順序に並べて格納して
いるマイクロプログラム格納手段及び蚊マイクロプログ
ラムの実行アドレスを指示するレジスタを有するマイク
ロシーケンサ部を備えたマイクロプロセッサにおいて、
ジャンプ先アドレスをセットするジャンプ先アドレス保
持手段と、ジャンプ先アドレスでない読出しアドレスを
セットするアドレス保持手段と、切換手段を設けるとと
もに命令先行読出し方式を用いジャンプ条件を解読し同
時にジャンプ先アドレスを前記ジャンプ先アドレス保持
手段にロードするとともにジャンプ条件成立時に前記切
換手段によりジャンプ先アドレス保持手段から出力した
ジャンプ先アドレスによりマイクロプログラム格納手段
よりジャンプ命令を読出すことによりジャンプ命令を効
率的に実行することを特徴とする。(4) Structure of the Invention In order to achieve this object, the high-speed instruction reading method of the present invention includes a microprogram storage means for storing microprograms arranged in processing order, and a register for indicating the execution address of the mosquito microprogram. In a microprocessor equipped with a micro sequencer section,
A jump destination address holding means for setting a jump destination address, an address holding means for setting a read address that is not a jump destination address, and a switching means are provided, and a jump condition is decoded using an instruction advance read method, and at the same time the jump destination address is set to the jump destination address. The jump instruction is efficiently executed by loading the jump instruction into the destination address holding means and reading the jump instruction from the microprogram storage means using the jump destination address output from the jump destination address holding means by the switching means when the jump condition is satisfied. Features.
■ 発明051!施例 本発明の一実施例をR2図にもとづき説明する。■ Invention 051! Example An embodiment of the present invention will be described based on diagram R2.
図中、他図と同符号部は同一部分を示しIA8はインス
トラクション・アドレス・セレクタであって1インスト
ラクシ雪ン・メモリIMを読出すためのアドレスをイン
ストラクション・カウンタ・レジスタl0R1初期設定
アドレス・レジスタ0ONIT、インストラクション・
アドレス暑しジスタエ^Bのいずれより出方させるのか
を選択するものである。またGl −Glはゲートであ
る。In the figure, the same reference numerals as in other figures indicate the same parts, and IA8 is an instruction address selector that selects the address for reading one instruction from the memory IM.Instruction counter register l0R1 Initial setting address register 0ONIT, Instructions
This is to select which of the address hot dis- tae^B will appear first. Further, Gl-Gl is a gate.
ここで初期設定アドレス・レジスタ0ONTはデータ処
理に必要な最初−命令をインストラフシロン・メモリI
Mから読出すための初期設定アドレスがセットされるレ
ジスタであり、またインストラクション・アドレス・レ
ジスタIARはジャンプ先アドレスがセットされるレジ
スタである。Here, the initial setting address register 0ONT is used to store the first instruction necessary for data processing in the infrasilon memory I.
This is a register in which an initial setting address for reading from M is set, and the instruction address register IAR is a register in which a jump destination address is set.
いま、第2図において、−通常は適宜手段により初期設
定アドレス・レジスタ0ONTにセットされたアドレス
が初めにインストラクション・アドレス・セレクタIA
8により選択的に出力され、これによりインストラクシ
ョン・メモリIMから命令が読出され、この読出された
命令がインストラクション・レジスタIRにセットされ
、これがデコーダDECで解読され、第1図の場合と同
様に演算処理が行なわれる。Now, in FIG. 2, - Usually, the address set in the initial setting address register 0ONT by an appropriate means is first set in the instruction address selector IA.
8 selectively outputs the instruction, thereby reading the instruction from the instruction memory IM, setting the read instruction in the instruction register IR, decoding it in the decoder DEC, and performing the operation in the same manner as in the case of FIG. Processing is performed.
またインストラクション・アドレス・セレクタIASよ
り選択出力されたこの初期設定アドレスはインクリメン
タINOにより+1されてインストラフシロン・カウン
タ・レジスタIORにセットされる。そしてインストラ
フシロン・アドレス・セレクタIASは次からこのイン
ストラフシロン・カウンタ・レジスタIORにセットさ
れたアドレスを出力し、これによりインストラフシロン
・メモリ1.Mから命令が順次読出されて、データ処理
が順次遂行されることになる。The initial setting address selected and output from the instruction address selector IAS is incremented by 1 by the incrementer INO and set in the instruction counter register IOR. The instrafsilon address selector IAS then outputs the address set in the instrafsilon counter register IOR, thereby instructing the instrafsilon memory 1. Instructions are sequentially read from M, and data processing is performed sequentially.
ところが、インストラクション・レジスタIR・・1
にセットされた命令をデコーダDEOが解読した結果、
これがJUMP命令に関するものであればこれをデータ
バスDBU8に出力することなく、インストラフシロン
・アドレス・レジスターARにこのジャンプ先アドレス
を格納する。そして次のステップでインストラクション
・アドレス・セレクタIjlはこのインストラフシロン
・アドレス・レジスターARに保持されているジャンプ
先のアドレスを出力し、これによりインストラクシ震ン
・メそりIMが読出される。このようにしてジャンプ先
アドレスから直ちに命令が読出され、これが実行される
ことになる。However, as a result of decoder DEO decoding the instruction set in instruction register IR...1,
If this is related to a JUMP instruction, this jump destination address is stored in the infrastructural address register AR without outputting it to the data bus DBU8. In the next step, the instruction address selector Ijl outputs the jump destination address held in the instruction address register AR, and the instruction address IM is thereby read out. In this way, the instruction is immediately read from the jump destination address and executed.
このジャンプ先アドレスは、インクリメンタINOによ
り+1されてインストラフシーン・カウンタ・レジスタ
ーORにセットされ、次には再びこのインストラクショ
ン・カウンタ・レジスターORに順次+1されてセット
されるアドレスによりインストラフシロン・メそりIM
から命令が読出され、これにもとづき演算処理が実行さ
れるようになる。This jump destination address is incremented by 1 by the incrementer INO and set in the instruction counter register OR, and then the instruction counter register OR is sequentially incremented by 1 again and the address set is used to set the instruction counter register OR. Mesori IM
Instructions are read from the , and arithmetic processing is executed based on these instructions.
したがって、前記のように
R,+瓜 −R1
J色什x××
とい5プログラムは
?
ンプアドレスの格納を同時に実行することが可能となる
ので、lステップでこのようなことが実行できる。Therefore, as mentioned above, R, + Melon - R1 J Color xXX What is the 5 program? Since it is possible to store the amplifier addresses at the same time, this can be done in l steps.
(0発明の効果
本発明によれば、ジャンプ命令を転送するときにデータ
バスを使用する必要がない。したがってジャンプ命令の
転送時に演算データの転送を廻期する必要がなくなり、
その結果、データ処理速度を向上することができる。(0) Effects of the Invention According to the present invention, there is no need to use a data bus when transferring a jump instruction.Therefore, there is no need to transfer calculation data when transferring a jump instruction.
As a result, data processing speed can be improved.
第1図は従来の命令読出し方式、第2図は本発明の一実
施例構成図である。
図中、IMはインストラフシロン・メモリ、IRはイン
ストックシ、ン・レジスタ、IORはインストックシー
ン・カウンターレジスタ、 DEOはデコーダ、INO
はインクリメンタ、ALLJは演算器、IARはインス
トラフシロン・アドレス・レジスタ、OON’lは初期
設定アドレス・レジスタ、I^8はインストラフシロン
・アドレス・セレクタ、G3.へはゲー)、ABO3は
アドレスバス、DBU8はデータバスである。
特許出願人 富士通株式会社
代理人弁理士 ハ 雇 でも 宋FIG. 1 shows a conventional instruction reading system, and FIG. 2 shows a configuration of an embodiment of the present invention. In the figure, IM is in-strafsilon memory, IR is in-stock scene register, IOR is in-stock scene counter register, DEO is decoder, and INO is in-stock scene counter register.
is an incrementer, ALLJ is an arithmetic unit, IAR is an instrafsilon address register, OON'l is an initial setting address register, I^8 is an instrafsilon address selector, G3. ABO3 is an address bus, and DBU8 is a data bus. Patent Applicant Fujitsu Limited Representative Patent Attorney Ha Employed by Song
Claims (1)
いるマイクロプログラム格納手段及び該マイクロプログ
ラムの実行アドレスを指示するレジスタを有するマイク
ロシーケyす部を備えたマイクロプロセッサにおいて、
ジャンプ先アドレスをセットするジャンプ先アドレス保
持手段と、ジャンプ先アドレスでな(り読出しアドレス
をセットするアドレス保持手Rで、切換手段を設けると
ともに命令先行読出し方式を用い、ジャンプ条件を解読
し同時にジャンプ先アドレスを前記ジャンプ先アト°レ
ス保持手段にロードするとともにジャンプ条件成立時に
前記切換手段によりジャンプ先アドレス保持手段から出
力したジャンプ先アドレスによりマイクロプログラム格
納手段よりジャンプ命令を読出すことによりジャンプ命
令を効率的に実行することを特徴とする高速命令読出し
方式。α) A microprocessor comprising a microprogram storage means for storing microprograms arranged in processing order and a microsequence unit having a register for indicating an execution address of the microprogram,
The jump destination address holding means sets the jump destination address, and the address holding hand R sets the read address at the jump destination address.A switching means is provided, and an instruction advance reading method is used to decode the jump condition and jump at the same time. The jump command is executed by loading the destination address into the jump destination address holding means and reading out the jump instruction from the microprogram storage means using the jump destination address output from the jump destination address holding means by the switching means when the jump condition is satisfied. A high-speed instruction reading method characterized by efficient execution.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5213082A JPS58169247A (en) | 1982-03-30 | 1982-03-30 | High-speed instruction reading system |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5213082A JPS58169247A (en) | 1982-03-30 | 1982-03-30 | High-speed instruction reading system |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS58169247A true JPS58169247A (en) | 1983-10-05 |
Family
ID=12906282
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5213082A Pending JPS58169247A (en) | 1982-03-30 | 1982-03-30 | High-speed instruction reading system |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS58169247A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03220629A (en) * | 1990-01-26 | 1991-09-27 | Fujitsu Ltd | Branching instruction system |
-
1982
- 1982-03-30 JP JP5213082A patent/JPS58169247A/en active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03220629A (en) * | 1990-01-26 | 1991-09-27 | Fujitsu Ltd | Branching instruction system |
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