JPS5816562A - Insulated gate type semiconductor memory device for read only use - Google Patents

Abstract

PURPOSE:To reduce currents needed for write-in by a method wherein write-in is effected when thin insulating films of a low withstand voltage formed between two conductive layers or between a conductive layer and a semiconductor layer are broken down dielectrically by voltages supplied from a prescribed region in an MISFET. CONSTITUTION:A memory cell is constituted of an MISFETQM and a memory CM. An N channel MISFETQM that is a transfer gate is composed of an N<+> type source region 80, N<+> type drain region 90, gate insulating film 3, and a gate electrode working as a word line W1, all provided in each element region formed after division into individual element regions of a primary surface of a P type Si substrate 1 by means of field SiO2 films formed on said primary surface. The capacitor type memory CM is constituted of a polycrystalline Si layer 40 in direct contact with the region 80 of the FETQM, a 500Angstrom thick SiO2 film 60 formed when the surface of the layer 40 is oxidated, and a second polycrystalline Si layer 70 overlying the film 60.

Description

【発明の詳細な説明】 本発明は読出し専用の絶縁ゲート撤半導体記憶装置に関
するもの！ある。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a read-only insulated gate removed semiconductor memory device! be.

この種の半導体記憶装置の１つとして、ＰＲＯＭ（Ｐｒ
ｏｇｒａｍｍａｂｌｅ　Ｌｔｅａｄ　０ｎｌｙ　Ｍｅｒ
ｎｏｒｙ　）と称されるプログラム加能なメモリ装置が
知られている。ＦＲＯＭには大別して、ＢＦＲＯＭ（Ｅ
ｌｅ−ｃｔｒｉｃａｌｌｙ　　Ｐｒｏｇｒａｍｍａｂｌ
ｅ　　ＲＱＭ）又はＥｇ　Ｆ　ＲＯＭ　　（Ｅｌｅｃｔ
ｒｉｃａｌｌｙ　　Ｂｒａｒ＋ａｂｌｅａｎｄ　Ｐｒｏ
ｇｒａｍｍａｂｌｅ　ＲＱＭ　）等の如く消去及び再書
込み可能なものと、破壊書込み方式であって消去及び再
書込みは不可能なものとがある。創者のＰＩ−ＬＯＭは
絶縁ゲート’ｌ１ｌ（Ｄ　Ｍ　Ｉ　８　（Ｍｅ　ｔａｌ
Ｉｎｓｕｌａｔｏｒ　８ｅｍｌｃｏｎｄｕｃｔｏｒ）　
ｍｌ電界効果トランジスタく以下、ＭＩ８ＦＦｌｉＴと
称する）で構成され、また後者のＦＲＯＭはバイポーラ
型トランジスタで構成されている。One of this type of semiconductor memory devices is PROM (Pr
ogrammable Ltead 0nly Mer
A programmable memory device called ``nory'' is known. FROM can be roughly divided into BFROM (E
le-critically Programmable
e RQM) or Eg F ROM (Elect
rically Brar+ableand Pro
There are those that can be erased and rewritten, such as grammable RQM), and those that are destructive writing methods that cannot be erased and rewritten. The founder's PI-LOM is an insulated gate 'l1l (D M I 8 (Metal
Insulator 8emlconductor)
ml field effect transistor (hereinafter referred to as MI8FFliT), and the latter FROM is composed of a bipolar transistor.

ところが、上記のＦＲＯＭのうち後者の破壊書′込み皺
で消去及び再書込み不能なＦＲＯＭ（以下、破壊書込み
ｇＦＲＯＭと略す）においてはこれ迄、ＭＩＳＰＥＴを
メモリールアレイ及びその周辺回路のゲートとして用い
たものは未だ存在していない。これは、従来の破壊書込
みＩＩＦＲＯＭにおける書込み方式が大きな書込み電流
を必要とするダイオード（ＰＮ接合）破壊方式又はヒー
ーズ破壊方式であるためである。すなセち、このような
大電流を許容するにはＭｔＳＦＢＴの素子サイズを非常
に大きくしなければならず、従ってＭＩ　８ＦＥＴをメ
モリセルアレイ及びその周辺回路のゲートとして用いる
と集積度や消費電力の面で着しく不利なためであると考
えられる。However, in the latter type of FROM, which cannot be erased or rewritten due to destructive writing wrinkles (hereinafter abbreviated as destructive writing gFROM), MISPET has been used as the gate of the memory array and its peripheral circuits. Things don't exist yet. This is because the writing method in the conventional destructive writing IIFROM is a diode (PN junction) destruction method or a heats destruction method, which requires a large write current. In other words, to allow such a large current, the element size of the MtSFBT must be made extremely large, and therefore, if MI 8FET is used as the gate of the memory cell array and its peripheral circuits, the integration density and power consumption will be reduced. This is thought to be because they are at a disadvantage in terms of their physical condition.

本発明者は、こうした状況に−み、特に破壊書込みＩＩ
ＦＲＯＭにおいてこれまでの大電流による電流破壊方式
に代えて、書込み電流の小さい電圧破壊方式を考案し、
ＭＩ８Ｂ″ＥＴをはじめて破壊書込みｌｆＦＲＯＭのメ
モリセルアレイ及びその周辺回路双方のゲートに適用す
ることに成功して本発明に到途したのである。In view of this situation, the present inventors have particularly developed the Destructive Writing II.
Instead of the current destruction method using large currents in FROM, we devised a voltage destruction method with a small write current.
The present invention was achieved by successfully applying MI8B''ET to the gates of both the memory cell array and its peripheral circuits in a destructive write lfFROM for the first time.

本発明によれば、主としてＭＩ８１１構造が静電破壊を
起こし易いことに着目してその欠点をむしろ積極的に利
用し、２つの導体層又は導体層と半導体層間に形成した
低耐圧の薄い絶縁膜をＭＩ８ＦＦｉＴの所定領域からの
電圧によって絶縁破壊させるという電圧破壊書込みＩｆ
（ｉｌｌち、低電流破壊書込み型）のＦＲＯＭを構成し
ている。According to the present invention, focusing mainly on the fact that the MI811 structure is susceptible to electrostatic discharge damage, this disadvantage is rather actively utilized, and a thin insulating film with low breakdown voltage is formed between two conductor layers or between a conductor layer and a semiconductor layer. Voltage breakdown writing If to cause dielectric breakdown by voltage from a predetermined area of MI8FFiT
(ill, low current destructive write type) FROM.

以下、本発明の実施例を図面について詳細に述べる。Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.

第１図〜第４図は本発明の第１の実施例を示すものであ
る。1 to 4 show a first embodiment of the present invention.

まず第１図について、本実施例によるＭＩＳ＃Ｉｉの破
壊書込みｍＦＲＯＭを構成する回路の主要部を説明する
。First, with reference to FIG. 1, the main parts of the circuit constituting the destructive write mFROM of MIS#Ii according to this embodiment will be explained.

この−路は、多数のメモリセルＭ−ＣＥＬが繰返して配
列されたメモリセルアレイと、プａｙりで図示されてい
るＸデコーダ、Ｙデフ＝ダ及び七ンスアンブ８．Ａ、と
を有している。各メモリセルＭ−ＣＥＬは夫々、ＭＩ８
Ｆ’ＥＴＱＭとキャパシタの如き構造の記憶部Ｃ９とに
よって構成されており、Ｃへの破壊書込みによって惰−
を記憶するものである。第１図では、メモリセルめ１つ
についてのみ符号を付し、他のメモリセルでは簡略化の
ために符号は省略した。Ｘテコニダ及びＸデコーダは読
出し時及び書込み時に′１つのメモリールを選択するた
めのものであり、′これらは夫々、このＦＲＯＭＩＣ＋
；ｌ’Ｊ外部から印加されてアドレスバッファ（図示せ
ず）を経た信号Ｘ、・・・・・・・・・”ｍ及びｙ、・
・・・・・・・・ｙｎを取入れ、これに基づいてワード
４１．ｔｗ’、・・・・・・・・；Ｗ　及びデータ線り
、・・・・・・Ｄｊから夫々１本づつを選択し、これに
よって１つのメモリセルＭ−ｅＥＬを選択する。８．Ａ
、は読出し時にＭ−ＣＥＬの情報に基づい蛤データ線の
電位の変化の有無を検知し増軸してり。ｕｔより出力す
るためのものである。他カニ会込み時（プログラム髄）
にはＩＣの外部から書込み用の電圧■、。This path includes a memory cell array in which a large number of memory cells M-CEL are arranged repeatedly, an X decoder, a Y decoder, and a seventh amplifier 8. It has A. Each memory cell M-CEL is MI8
It is composed of F'ETQM and a storage section C9 having a structure like a capacitor.
It is something to remember. In FIG. 1, only one memory cell is labeled with a reference numeral, and the reference numerals of other memory cells are omitted for the sake of simplicity. The X techonida and the
;l'J Signal X applied from the outside and passed through an address buffer (not shown), . . . m and y, .
.....yn is taken in and based on this word 41. tw', . . .;W and data lines, . . . Dj are selected one by one, thereby selecting one memory cell M-eEL. 8. A
, detects the presence or absence of a change in the potential of the clam data line based on the information of M-CEL at the time of reading, and increases the axis. This is for outputting from ut. When joining other crabs (program core)
The voltage for writing is applied from outside the IC.

フータによりて選択された１つのメモリセルＭ−ＣＥＬ
のＭＩ８ＦＥＴＱＭのドレイン領域及びゲート電極に印
加される。これによ−て記憶部Ｃのキャパシタ構造が破
壊され情報が働込まｉる。One memory cell M-CEL selected by footer
is applied to the drain region and gate electrode of MI8FETQM. As a result, the capacitor structure of the storage section C is destroyed and information is loaded.

この場合、書込み電圧■ＰＰは図示の如く書込み制御ゲ
ートとしてのＭＩ８ＦＢＴＱＷ、：、−込み時の短絡電
流を制限するための定電＊源である電流ｉ！ｉＩ限器ｃ
、’ｃ、とを介して接続される。　　　　゛なお、Ｘデ
コーｊ、’ｙＸデコーダ構成するＭＩＳＰＥＴの一部及
びメモリセルには上記の書込み用の電圧が印加されるの
で、これらを構成するＭＩＳＰＥＴは書込み石の電圧以
上の耐圧（゛例えば３５■）を有している！ 次に、上記メモリセルＭ−ＣＥＬの構成を′＃Ｉ２１及
び第３図について詐シ＜説明する。ｉ２図は４つのメモ
リセルのレイアウトを示す平面ｉでＩ。In this case, the write voltage ■PP is the current i! which is a constant voltage* source for limiting the short-circuit current during writing, as shown in the figure, MI8FBTQW as a write control gate, :, -. iI limiter c
,'c,.゛Note that the above writing voltage is applied to some of the MISPETs and memory cells that constitute the X decoder j, `y ■) has! Next, the structure of the memory cell M-CEL will be explained with reference to I21 and FIG. Figure i2 shows the layout of four memory cells in plane i.

す、第３−は第２−のｘ　−ｘ’断面に沿った断面図で
ある。3- is a cross-sectional view taken along the x-x' cross section of 2-.

このメモリセルは、既に述べたようにＭＩ８ＦＥＴＱＭ
と記憶部ＣＭとから成る。トランスファーゲートである
ＮチャネルＭＩ８ＦＥＴＱＭはＰ型シリコン基板１の一
生面に形成されたフィールド８ｉ０．Ｉｔ！２により分
離された各素子領域に設けられたＮ＋抛ソース領域８０
、Ｎ＋抛ドレイン領ｔｋｇ０およびゲート絶縁製３．リ
ード＠Ｖｖ　ｔであるゲート電極とから成る。一方、キ
ャパシタ構造の記憶部Ｃ９はこのＱＭのソース領域８０
に対しダイレクトコンタクト方式で直接接した１層目の
多結晶シリコン層４０と、このシリコン層４０上にその
表面級化によって形成された厚さ５００Ａの薄い８量０
ｔ１１６０と、この８ｉＱ１膜上の２層目の多結晶シリ
コン層７０とによって構成されている。ＣＭの２〜目の
多結晶シリコン層７０はＦＩ！間絶縁絶縁してのリンシ
リケートガラス膜（以下、Ｐ２Ｏ膜という）１０及び８
　ｓ　Ｏ，膜６１に形成したスルーホールを介してアル
ミニウムの接ｍｔａＮＤに接続されている。一方、Ｑア
のドレイン領域９９はナルミニラムからなるデータ線り
、に接続されている。なお、ＣＭの絶縁膜６ｏは書込み
時に絶縁破壊されるものであるが、ＱＭ、のＮ十製領域
８０．９０とｐｋ！基板ｌとの間の接合の破壊耐圧およ
びゲート絶縁膜３の絶縁破壊耐圧は上記絶縁膜６０の耐
圧より大きくしておく必要がある、４は拡散領域８０．
９０に隣接したＰ＋型チャネルをストッパ、５はポリシ
リコンゲー）電極Ｗ。As already mentioned, this memory cell is MI8FETQM
and a storage section CM. The N-channel MI8FETQM, which is a transfer gate, is connected to a field 8i0. It! N+ source region 80 provided in each element region separated by 2
, N+ drain region tkg0 and gate insulation 3. and a gate electrode which is a lead @Vv t. On the other hand, the storage section C9 having a capacitor structure is connected to the source region 80 of this QM.
The first polycrystalline silicon layer 40 is in direct contact with the polycrystalline silicon layer 40, and the thin silicon layer 40 with a thickness of 500A is formed on this silicon layer 40 by surface grading.
t1160 and a second polycrystalline silicon layer 70 on this 8iQ1 film. The second to second polycrystalline silicon layers 70 of CM are FI! Phosphorsilicate glass films (hereinafter referred to as P2O films) 10 and 8 for insulation and insulation between
S O is connected to the aluminum contact mtaND via a through hole formed in the film 61 . On the other hand, the drain region 99 of QA is connected to a data line consisting of a null/mini RAM. Note that the insulating film 6o of CM undergoes dielectric breakdown during writing, but the N0 region 80.90 of QM and pk! The breakdown voltage of the junction with the substrate l and the breakdown voltage of the gate insulating film 3 must be higher than the breakdown voltage of the insulating film 60. 4 is the diffusion region 80.
The P+ type channel adjacent to 90 is a stopper, and 5 is a polysilicon electrode W.

の表面酸化によって形成された８ｉＱ、膜である。8iQ film formed by surface oxidation of

また、第２図において、領域８１．８２．８３は隣接す
るメモリセルのＭＩＳＦＥＴのＮ＋Ｈソース領域であり
、領域９０　、’９１．はそのＮ＋抛ドレイン領域であ
り、ゲート電極であるワードｈＷ１及びＷ、及びこれら
の直下のゲート酸化膜と共にＭＩＳＦＥＴを形成してい
る。一方、領域４１゜４２及び４３はソース領＄８１．
８２及び８３に夫々直接接した多結晶シリコン層であ・
す、領域７゜及び７１は多結晶シリコン層４１．４２及
び４３を表面酸化することによって得た薄い酸化膜を介
してこれらの上に伸び番上麺多結晶シリコン層であり、
これら２つの多結晶シリコン層とこれらに挾まれた薄い
酸化膜によって記憶部が構成されている。そして、この
Ｍ　Ｉ　ＳＦ　Ｅ　ｉ’と記憶部によって上述したＭ−
ＣＥＬと１一様のＭ７　ｅ　Ｅ　Ｌを各々構成している
。１に示すとおり、ドレイン像域９０．９１は上下に隣
接するＭ−ＣＢＬに共通であり、又上層多結晶シリコン
層７０　、７１は左右に隣接するＭ−ＣＥＬに共通であ
る。メモリアレイは第２図に示したレイアウトをくり返
し配置することにより成っている。Further, in FIG. 2, regions 81, 82, 83 are N+H source regions of MISFETs of adjacent memory cells, and regions 90, '91. is its N+ drain region, which forms a MISFET together with the words hW1 and W, which are gate electrodes, and the gate oxide film directly below them. On the other hand, regions 41, 42 and 43 are source regions of $81.
A polycrystalline silicon layer in direct contact with 82 and 83, respectively.
Regions 7° and 71 are polycrystalline silicon layers 41, 42 and 43, which are stretched over these through a thin oxide film obtained by surface oxidation;
A memory section is constituted by these two polycrystalline silicon layers and a thin oxide film sandwiched between them. Then, the M-
CEL and 1 uniform M7 e E L, respectively. As shown in FIG. 1, the drain image area 90.91 is common to the vertically adjacent M-CBLs, and the upper polycrystalline silicon layers 70 and 71 are common to the horizontally adjacent M-CELs. The memory array is constructed by repeatedly arranging the layout shown in FIG.

次に、第１〜第３１に示した如く構成されたＭＩ８ｇの
破壊書込み型ＦＲＯＭの動作を説明する。。Next, the operation of the MI8g destructive write type FROM configured as shown in No. 1 to No. 31 will be explained. .

書込み時偽プロ夛うム時）には、ＩＣの外部から３０Ｖ
の書込み電圧■、Ｐを所定のｂ分に印加する。つまり、
図のように■ｒｐを書込み制御ゲートであるＭＩ８ＦＥ
ＴＱＷに印加するとともに、ＱＷのゲートに書込み信号
Ｗ（３０Ｖ　）を印加する。When writing (when a fake program is included), 30V is applied from the outside of the IC.
The write voltages (1) and (P) are applied for a predetermined period of b. In other words,
As shown in the figure, write ■ rp to MI8FE, which is the control gate.
At the same time, a write signal W (30V) is applied to the gate of the QW.

これによってＱＷは導通し、各カラムスイッチＣ８に約
３０Ｖが−」加される。ｌ一方、Ｘデコーダへ取入れら
れた例えけ５−Ｖの論理縁−をもつアドレス信号ｙ１・
・・・・・ｙｉに基づいてＸデコーダは１つ□のカラム
スイッチＣ８ｊのゲートを選択し、この選択ｅれたＣ８
ｊにＸデコーダを介し°（Ｖ４．を印加す゛る。これに
よって１本のデータ線Ｄｊ　　が選択されその電位が約
３０Ｖとなる。さらに、Ｘデコーダへ取入れられた例え
ば５■の論理振幅をもつアドレス信号Ｘ、・・・・・・
ｘｎに基づいて１つのワード線、例えばＷｌを選択し、
これにＸデコーダを介して■ＰＰを印加する。これによ
って、１本のワード線Ｗ、及びデータ線Ｄｊ　の電位を
約３０Ｖとし、この結果選択された１つのメモリセルＭ
−Ｃ１ｕｂのトランスファーゲートであるＭＩ８ＦＥＴ
ＱＭのゲート電ＩＩＭｗ、及びドレイン領域９ｏに夫々
約３０Ｖｔ’印、ｔｌｌｌｉｔル。；−）結果、ＭＩ８
Ｆ）ｕＴＱＭはオンしソース領域８０の電位がほぼ３ｏ
ｖとなり、さらに記憶ｓＣＭを構成するＩＪＩ１１目の
多結晶シリコンＰ＃Ｉ４０の電位を約３０．■とする。This makes QW conductive and approximately 30V is applied to each column switch C8. On the other hand, the address signal y1 with a logic edge of 5-V, for example, is introduced into the X decoder.
...Based on yi, the X decoder selects the gate of one □ column switch C8j, and the selected C8
V4. is applied to Dj via the X decoder. This selects one data line Dj and its potential becomes approximately 30V.Furthermore, an address having a logic amplitude of, for example, 5. Signal X...
Select one word line, e.g. Wl, based on xn;
■PP is applied to this via the X decoder. As a result, the potential of one word line W and data line Dj is set to approximately 30V, and as a result, one selected memory cell M
-MI8FET which is the transfer gate of C1ub
The gate voltage IIMw and the drain region 9o of the QM are respectively about 30Vt' and tlllit. ;-) Result, MI8
F) uTQM is turned on and the potential of the source region 80 is approximately 3o
Further, the potential of the 11th IJI polycrystalline silicon P#I40 constituting the memory sCM is set to about 30. ■.

一方２層目の多結晶シリコン層７０の電位は接地！！！
ＧＮＤによってＯＶであるから、厚さ５００　ＡｃＱ８
ｉ０゜展６０に・約３０Ｖの電圧が加わることになる。On the other hand, the potential of the second polycrystalline silicon layer 70 is grounded! ! !
Since it is OV due to GND, the thickness is 500 AcQ8
A voltage of approximately 30V will be applied to i0°.

ところが、多結晶シリコン１４０の表向酸化によって形
成した８　ｔ　Ｑｔ　＠　６０の絶縁破壊耐圧は、後述
の成長条件婚によって異なるが、はぼ１００〜５００Ｖ
／μｍの範囲にある。なおこの値はシリコン基板の表面
の酸化によって形成されたゲート酸化膜３の耐圧（約９
００Ｖ／μｍ）に比べてかなり低いものである。従って
、多結晶シリコン層４０扱面の８ｊＯ，膜６０は低耐圧
であり、５００Ａ程度の膜厚では約２０〜２５Ｖで絶縁
破壊される。このため、上記の約３０Ｖの書込み電圧の
印加によりＳｉＱ、膜６０が破−されるから、目的とす
るメモリセルに苅して迦択的に情報を書込むことができ
る。However, the dielectric breakdown voltage of 8tQt@60 formed by surface oxidation of polycrystalline silicon 140 is approximately 100 to 500V, although it varies depending on the growth conditions described below.
/μm range. Note that this value is based on the withstand voltage (approximately 9
00V/μm). Therefore, the 8JO film 60 on the surface of the polycrystalline silicon layer 40 has a low breakdown voltage, and with a film thickness of about 500A, dielectric breakdown occurs at about 20 to 25V. Therefore, since the SiQ film 60 is ruptured by applying the write voltage of about 30 V, information can be selectively written into the target memory cell.

一方、ゲート酸化膜３の膜厚は上記Ｓｉへ膜６０より充
分大きな耐圧がとれるように厚くする必要があり、例え
ば１４００＾に形成している。このゲート酸化Ｗｋはｌ
Ｉ厚が充分である上に、既に述べたようにシリコン単結
晶基板１の酸化による緻密な膜であるか５、その耐圧は
充分大きく、例えば６０・Ｖ程度とな−ている。また、
ＭＩ８ＦＥＴＱＭのＮ”ｌｌソース及びドレイン領域と
Ｐ瀝シリコン基板およびｐＢチャネルストッパとの間の
ＰＨ１合の耐圧は、傾斜接合となすことによって容易に
３５〜４０Ｖ＠度にできるから、やはり上記の書込み電
圧■ＰＰ（３０ｖ）が印加されても破壊することはない
。On the other hand, the gate oxide film 3 needs to be thick enough to have a sufficiently larger breakdown voltage than the Si film 60, and is formed to have a thickness of, for example, 1400^. This gate oxidation Wk is l
In addition to the sufficient I thickness, as already mentioned, the film is dense due to oxidation of the silicon single crystal substrate 15, and its breakdown voltage is sufficiently large, for example, about 60.V. Also,
The breakdown voltage of PH1 between the N"ll source and drain regions of MI8FETQM and the P silicon substrate and the pB channel stopper can easily be set to 35 to 40 V@degrees by forming a sloped junction, so the above write voltage is still sufficient. ■It will not be destroyed even if PP (30v) is applied.

本発明場の研究によれば上記多結晶シリコン階の表面拳
化による膜厚５００Ａの８＋Ｑ、膜の破壊時に流れる電
流は高々約１０μＡであり、また破壊後も定電流源であ
る電流制限６ｅ、ｃ、によって電流が制限されるために
数１０〜百数十μ八程度であり、電流量は従来の破壊型
ＦＲＯＭに比べて著しく少ない。また、書込み時間は１
００ｍ１ｌｌｅＣ／ｂｊｔ婦度であることが認められて
いる。−−一方、適訳されたメモリセルＭ−（Ｊ３Ｌの
記憶ｓＣＭを破壊シナイトキハ、ＭＩ８ＦＭ’ｌ’ＱＭ
（Ｄゲート又はドレインに印加される電圧すなわちワー
ド線又はデータ線の電位をＯＶ勺すればよい。According to research conducted by the present invention, in the case of 8+Q having a film thickness of 500A due to surface compaction of the polycrystalline silicon layer, the current that flows when the film breaks down is at most about 10 μA, and even after the film breaks down, the current is limited to 6e, which is a constant current source. Since the current is limited by c, the amount of current is about several tens to hundreds of micrometers, which is significantly smaller than that of conventional destructive FROM. Also, the writing time is 1
It is recognized that 00m1lleC/bjt womanhood. --Meanwhile, the properly translated memory cell M- (J3L's memory sCM is destroyed, MI8FM'l'QM
(The voltage applied to the D gate or drain, ie, the potential of the word line or data line, may be increased to OV.

このように、記憶部ＣＭにＭＩ８′ＦＢＴＱＭを介して
所定の書込み電圧Ｖ　を印加すれば、せいぜいｌＯμ人
と少ない電流を流すだけで８ｉＱ、膜６０を絶縁破壊し
、両多結晶シリコン層４０−７０間を短絡状＆（＊込み
状１）とＴることができる。As described above, if a predetermined write voltage V is applied to the memory section CM via the MI8'FBTQM, the dielectric breakdown of the film 60 will occur by 8iQ by passing a current as small as 10μ at most, and both polycrystalline silicon layers 40- 70 can be short-circuited & (*inclusive 1).

しかも、ＱＭのゲート絶縁膜３及びＰＮ接合の耐圧は約
３０■の蕾込み電圧に充分耐えるようにしであるから、
書込み時にＱＭが破壊することもなく、書込み電流も小
さくてＭＬＳＩ”ＥＴの通常の動作電流と同程度である
ためにＰＮ接合の破壊は生じない。Moreover, the withstand voltage of the gate insulating film 3 and the PN junction of the QM is designed to sufficiently withstand a budding voltage of about 30 μm.
The QM is not destroyed during writing, and the write current is small and comparable to the normal operating current of MLSI"ET, so no destruction of the PN junction occurs.

次に、上記メモリセルの記憶情報の読出し時の動作を説
明する。Next, the operation when reading information stored in the memory cell will be described.

アドレスｍＪｇｈのうち所定のものに５■の電圧を印加
するようなアドレス信号Ｘ、・・・・・・ｘｎ及びｙ、
・・・・・・ｙｏを夫々Ｘデコーダ及びＹデコーダに取
り入れ、これに基づいて夫々１本のワード線及びデータ
線を違択する。廟択されたワード線及びデータ線のｍ位
は約５■となる。以上によって違択された１つのメモリ
セルのＭ　１８　ｋ”　ｈ　Ｔ　Ｑ　Ｍ　ノゲートとド
レインには約５ｖが印加される。この結果、上記８ｉｃ
Ｉ！膜６０の破壊又は非破壊に応じて、ＱＭが導通して
データ線に電流が流れるか、或いは導通せずにチーター
に電流が流れない状１となる。つまり、Ｑｉａは書込み
時と同様にメモリセル選択用トランスファゲートとして
機能し、８ｉＱ、、膜６０の破壊時にはＱＭが導通して
データ線の電位はＯ■となり、一方非破壊時にはＱＭが
導通せずデータ線の電位は５ｖとなる。この電位の変化
をセンスアンプ８．　Ａ、で検知してデータ出力を得る
ことができる。このとき、８ｉＱ、膜６０に印加される
続出し電圧は約５Ｖであるから、未だ書込みが行なわれ
ていない８１０２膜６０は破壊することがない。また、
８ｉＱ、展６０の容置は小さいから、アクセス時間を例
えば約２５０ｎｓｅｃと短かくすることができる。Address signals X, . . .
. . . yo is taken into an X decoder and a Y decoder, respectively, and one word line and one data line are respectively selected based on this. The number of selected word lines and data lines is about 5. Approximately 5V is applied to the M 18 k" h T Q M gate and drain of one memory cell selected in the above manner. As a result, the 8ic
I! Depending on whether the film 60 is destroyed or not, QM is conductive and current flows to the data line, or it is not conductive and no current flows to the cheater. In other words, Qia functions as a transfer gate for memory cell selection in the same way as during writing, and when the film 60 is destroyed, QM is conductive and the potential of the data line becomes O■, whereas when it is not destroyed, QM is not conductive. The potential of the data line is 5V. This change in potential is detected by the sense amplifier 8. A can be detected and data output can be obtained. At this time, since the continuous voltage applied to the 8iQ film 60 is about 5V, the 8102 film 60, which has not been written yet, will not be destroyed. Also,
8iQ, the capacity of the display 60 is small, so the access time can be shortened to about 250 nsec, for example.

上記の説明から明らかなように、本実施例によれば、書
込み電流の少ない電圧破壊書込み屋ＰＲＯＭとしている
ので、メモリセルのゲート酸化膜めメモリセルアレイ以
外の周辺回路がＭＩＳＦＥＴで構成された、従来では考
えられなかったＭＩ８抛ＦＲＯＭｔ実現できる。また、
一般にＭｌｆＳＦｈＴに流せる電流はそのゲート部の−
Ｗ及び長さＬの比（Ｗ／Ｌ）に比例するが、本例の構成
においては破壊時の電流番コ約１０μＡであって通常動
作時（読出し動作時）と同程度又はそれ以下であるから
、通常の素子サイズのＭＩＳＦＥＴを用いることができ
る。従って、本例のＦＲＯＭは、ダイナミックＲＡＭと
同程度又はそれ以上の集積度に構成でき、しかも動作時
の電流が１１！！！１０μＡにすぎないために消費電力
はバイポーラｍｐｍｏＭに比べてかなり少なくなり、更
にｇｐａｏＭのような特殊なパッケージを必要としない
ためにその分コストダウンを図ることができる。As is clear from the above description, this embodiment uses a voltage-destructive programmer PROM with a small write current. It is possible to realize MI8 FROM, which was unimaginable. Also,
Generally, the current that can flow through MlfSFhT is -
Although it is proportional to the ratio of W and length L (W/L), in the configuration of this example, the current number at the time of breakdown is about 10 μA, which is about the same level as during normal operation (during read operation) or less. Therefore, a MISFET with a normal element size can be used. Therefore, the FROM of this example can be configured to have a degree of integration comparable to or higher than that of a dynamic RAM, and the operating current is 11! ! ! Since the power consumption is only 10 μA, the power consumption is considerably lower than that of the bipolar mpmoM, and furthermore, since a special package like the gpaoM is not required, the cost can be reduced accordingly.

本実施例によるＭＩ８１１ＰｆＬＯＭの製造方法を特に
そのメモリセル部について説明する。The method of manufacturing MI811PfLOM according to this embodiment will be explained in particular with regard to its memory cell portion.

まず第４Ａ図のように、Ｐｇシリコン基板１の一主面に
周知のイオン注入技術及び選択酸化技術によってＰ＋型
チャネルストッパ４とフィールドＳ　ｔ　Ｏｔ　１１２
を形成する。すなわち、Ｐｇシリコン半導体基板１の一
主面に、そのに、面の熱酸化によって１５０Ｘの酸化膜
（図示せｉ）を形成し、この上にＣＶＤ法によって耐酸
化膜であるＳｉ＠Ｎ−膜（訴せず）を形成する。そして
、フォトエツチング技術によって所定の領域以外の８ｉ
Ｑ、膜及び８４、Ｎ、膜を除去する。この状態で７オト
レジスト展を残したままＰ撤不線動例えばボロンをチャ
ネルストッパ形成のためにイオン打込みする。次に７オ
トレジスト展を除き酸化雰囲気中での熱処理によってｂ
ｉ３Ｆ′１１．膜をマスクとして基板酸化を行い、厚さ
９♂ＯＯλのフィールド酸化膜２を遣択的に形成する。First, as shown in FIG. 4A, a P+ type channel stopper 4 and a field S t Ot 112 are formed on one main surface of the Pg silicon substrate 1 by well-known ion implantation technology and selective oxidation technology.
form. That is, a 150X oxide film (i in the figure) is formed on one main surface of the Pg silicon semiconductor substrate 1 by thermal oxidation of the surface, and an Si@N- film, which is an oxidation-resistant film, is formed on this by CVD. (not to sue). Then, using photo-etching technology, 8i is etched outside the predetermined areas.
Q, membrane and 84, N, membrane removed. In this state, ion implantation of, for example, boron, is performed to form a channel stopper while leaving the 7-otoresist exposed. Next, the b
i3F'11. The substrate is oxidized using the film as a mask, and a field oxide film 2 having a thickness of 9♂OOλ is selectively formed.

このときフィールド酸化膜２下全面にＰ型チャネルスト
ッパが形成される。しかる後、８４０．膜とＳｉ、Ｎ４
膜をエツチングで除失し、露出した基板表面を熱処理に
より酸化に厚さ１０００ＡのゲートＳｉｎ、膜３を成長
させ、更にこのゲー）８ｉｏＲ膜に周知のフォトエツチ
ング法でスルーホール１１を形成し、全面に化学的気相
成長法（ＣＶＤ法）で１層目の多結晶シリコン層１２を
厚さ３５００Ａに析出させる。第４企図は、多結晶シリ
コン層１２に公知のリン処理を施して、スルーホールｌ
ｌ下に多結晶シリコンＭＩ１１２中のリンをドープした
リン注入領域１３を浅く形成した状１を示している。At this time, a P-type channel stopper is formed on the entire surface under field oxide film 2. After that, 840. Membrane and Si, N4
The film was removed by etching, and the exposed substrate surface was oxidized by heat treatment to grow a gate Sin film 3 with a thickness of 1000 Å, and through-holes 11 were formed in this G8IOR film by a well-known photoetching method. A first polycrystalline silicon layer 12 is deposited to a thickness of 3500 Å over the entire surface by chemical vapor deposition (CVD). A fourth plan is to perform a known phosphorus treatment on the polycrystalline silicon layer 12 to create through-holes.
1 shows a state 1 in which a phosphorus implanted region 13 doped with phosphorus in a polycrystalline silicon MI 112 is shallowly formed under the layer 1.

次いで第４Ｂ図のように、フォトエツチングによって多
結晶シリコン階１２をパターニングし、ＭＩＳＦＥＴＱ
Ｍのゲート電極及び？−ド線となる多結晶シリコン膜１
４と、記憶部ＣＭを形成するための多結晶シリコン膜１
５とを形成し、更に酸化性雰囲気（乾燥Ｏ１又はスチー
ム）中での熱処理で各多結晶シリコン膜１４及び１５に
表面酸化を施し、厚さ５００Ａの表面８ｉ０．展５及び
６０を夫々形成する。Next, as shown in FIG. 4B, the polycrystalline silicon layer 12 is patterned by photoetching to form a MISFETQ.
M gate electrode and ? -Polycrystalline silicon film 1 that becomes the negative line
4 and a polycrystalline silicon film 1 for forming the memory section CM.
5 and then heat-treated in an oxidizing atmosphere (dry O1 or steam) to oxidize the surface of each polycrystalline silicon film 14 and 15 to form a surface 8i0.5 with a thickness of 500A. Form 5 and 60, respectively.

次いで第４Ｃ図のように、全面にリン又は砒素等のイオ
ンビーム１６を照射し、多結晶シリコン膜１４以外のゲ
ート酸化膜３を通して基板１にイオンを釣込む。そして
アニールによって、他方の多結晶シリコンＷＩ４１５か
らの不純物ドービンゲ領域と一体のＮ＋型ソース領域８
０と　Ｎ＋ｌＪドレイン領域、９゛０とをワード１ｓＶ
ｖ　＋およびフィールド８４ｏｔ＃ｚに対しセル７アラ
イン（自己整合）方式で夫々形成する。また、各多結晶
シリコン膜１４．１５は上記イオンの打込みによって所
属の比抵抗を示すゲート電極（ワードＭＷ、）、及びソ
ース領ｔ＃８０とダイレクトコンタクトで接した記憶部
の１層目多結晶シリコン層４０となる。Next, as shown in FIG. 4C, the entire surface is irradiated with an ion beam 16 of phosphorus, arsenic, or the like, and ions are trapped in the substrate 1 through the gate oxide film 3 other than the polycrystalline silicon film 14. Then, by annealing, the N+ type source region 8 is integrated with the impurity doping region from the other polycrystalline silicon WI415.
0 and N+lJ drain region, 9゛0 and word 1sV
v + and field 84ot#z are formed in a cell 7 alignment (self-alignment) manner. In addition, each polycrystalline silicon film 14,15 is formed into a first layer polycrystalline silicon film in the memory area in direct contact with the gate electrode (word MW,) and the source region t#80, which exhibits a specific resistivity by implanting the ions. This becomes a silicon layer 40.

次Ｃ）で第４Ｄ図のように、ＣＶＤ法で全面に２層目の
多結晶シリコンを厚さ３５００Ａに成長させた後、これ
を７オシエツチングでパターニングして記憶部の２層目
多結晶シリコン層７０を形成する。　　　′ 次いで熱酸化により薄い酸化ｉイ例えば５００Ｘ）を全
体に付は麩後にＣＶＤ法によりＰＥＧ膜１０（第３ｍ−
勲）を厚さ５ｏｏｏｌに成長させた後、フォトエツチン
グで各コンタクトホール及びスルーホールを形成し、更
にアルミニウムｌｌＥ着及びそのフォトエツチングによ
って第３図のデータ線り３、接地ラインＧＮＤＩＩＩを
形成する。In the next step C), as shown in Figure 4D, a second layer of polycrystalline silicon is grown on the entire surface to a thickness of 3500A using the CVD method, and then patterned by 7 osetching to form a second layer of polycrystalline silicon in the storage area. A silicon layer 70 is formed. ' Next, a thin oxide film 10 (for example, 500X) is applied to the entire surface by thermal oxidation, and then a PEG film 10 (3rd m
After growing the contact hole and through hole by photo-etching, the data line 3 and the ground line GNDIII in FIG. 3 are formed by depositing aluminum ILE and photo-etching the same.

上記した製造工程において、メモリセルを形成するＭＩ
ＳＦＥＴのゲート電極と記憶部の１層目多結晶シリコン
層とを同一工程で形成し、この多結晶シリコン層の表面
酸化によって記憶部の低耐圧５ｊＱｌ膜６０を形成して
いることが特徴的である。つまり、通常のＭＯ８製造プ
ロセスを実質的に変更することなく記憶部を作成でき、
しかも多結晶シリコンの表面酸化膜が低耐圧であること
を巧みに利用して、記憶部ＣＭへの破壊電圧をソース領
域８０を介して加えることにより容易かつ信頼性良く破
壊可能な絶縁膜６０を形成しているのである。この絶縁
膜６０の耐圧は上記した多結晶シリコン層１２のリン処
理条件によって興なってくるが、そうした通常のリン処
理を制御して適用することによって適度に低い耐圧を得
ることができる。In the above manufacturing process, MI forming the memory cell
The gate electrode of the SFET and the first polycrystalline silicon layer of the memory section are formed in the same process, and the low breakdown voltage 5jQl film 60 of the memory section is formed by surface oxidation of this polycrystalline silicon layer. be. In other words, the storage section can be created without substantially changing the normal MO8 manufacturing process.
Moreover, by skillfully utilizing the low breakdown voltage of the surface oxide film of polycrystalline silicon, the insulating film 60 can be easily and reliably destroyed by applying a breakdown voltage to the memory section CM via the source region 80. It is forming. The breakdown voltage of this insulating film 60 depends on the above-mentioned phosphorus treatment conditions for the polycrystalline silicon layer 12, but by controlling and applying such normal phosphorus treatment, an appropriately low breakdown voltage can be obtained.

第５図〜第６図は本発明の第２の実施例を示すものであ
り、上述の第１の実施例と共通する部分には共通符号を
付してその説明を省略する。FIGS. 5 and 6 show a second embodiment of the present invention, and parts common to those of the first embodiment described above are given common reference numerals and their explanations will be omitted.

この実施例では上述の第１の実施例と負なって記憶部Ｃ
Ｍを第５図の如くに構成している。即ち、ソース領域８
０の真上にゲート酸化膜３（厚さ１０００Ａ）より薄い
厚さ４００Ａの８ｉＱ、膜３５が単結晶シリコン基板の
直接酸化によって形成され、この上に多結晶シリコン層
４０が設けられてこれがアルミニウムの綾地ラインＧＮ
Ｄに接続されることによって、キャパシタ構造の記憶部
ＣＭが構成されている。なお１本例のメ峰リセルは第１
図及び第２図と同じＲＯＭＩＣを構成・するものであり
、その動作及び効果も上述の第１の実施例とほぼ同様で
ある。但、記憶部ＣＭの構造を１層の多結晶ポリシリコ
ン層によって得ているので、２層構造と比べて段差が小
さくなって配線の段切れ防止の面で有利である。また、
絶縁膜３５は単結晶シリコン基板１の表面酸化によるも
のであるから緻密な膜となり、このためその絶縁破壊耐
圧は２４Ｖ＠度となり、また全Ｍ−ＣＢＬの絶縁破壊耐
圧（書込み電圧）をその膜厚を制御することによって所
望の値例えば２４Ｖに揃えることができる。In this embodiment, the storage section C is different from the first embodiment described above.
M is configured as shown in FIG. That is, source region 8
An 8iQ film 35 with a thickness of 400A thinner than the gate oxide film 3 (thickness 1000A) is formed directly above the gate oxide film 35 by direct oxidation of a single crystal silicon substrate, and a polycrystalline silicon layer 40 is provided on this, and this is made of aluminum. twill line GN
By being connected to D, a storage section CM having a capacitor structure is configured. In addition, the Memine Risel in this example is the first
This embodiment has the same ROMIC structure as shown in FIG. 2 and FIG. 2, and its operation and effects are almost the same as those of the first embodiment described above. However, since the structure of the memory portion CM is obtained by a single polycrystalline polysilicon layer, the difference in level is smaller than that in a two-layer structure, which is advantageous in terms of preventing disconnection of wiring. Also,
Since the insulating film 35 is formed by surface oxidation of the single crystal silicon substrate 1, it becomes a dense film, and therefore its dielectric breakdown voltage is 24 V@degrees, and the dielectric breakdown voltage (write voltage) of the entire M-CBL is By controlling the thickness, a desired value, for example 24V, can be achieved.

次に、第５図の構造の製造方法を説明すると、まず第６
Ａ図のように、Ｐ＋蛮チャネルストッパ４およびフィー
ルド８ｉ０．膜２を第１の実施例と同様の方法で形成し
た後、ｐｇシリコン基板ｌの一主面上にゲート酸化膜３
を厚さ１００ＯＡに成長させ、しかる後にＣＶＤ法によ
り多結晶シリコンを全面に厚さ３５００Ａに析出させて
からノぐターニングしてゲート電極形状の多結晶シリコ
ン膜１４を残す。Next, to explain the manufacturing method of the structure shown in FIG.
As shown in figure A, P+bar channel stopper 4 and field 8i0. After forming the film 2 in the same manner as in the first embodiment, a gate oxide film 3 is formed on one main surface of the pg silicon substrate l.
After that, polycrystalline silicon is deposited to a thickness of 3500 Å over the entire surface using the CVD method, and then turned to leave a polycrystalline silicon film 14 in the shape of a gate electrode.

次いで第６Ｂ図のように、フォトエツチングによってゲ
ート酸化膜３の所定箇所を除去してスルーホール２０な
形成する。Next, as shown in FIG. 6B, a predetermined portion of the gate oxide film 3 is removed by photoetching to form a through hole 20.

次いで第６Ｃ図のように、酸化性雰囲気中で軽く熱酸化
して、スルーホール２０の基板１表面及び多結晶シリコ
ン膜１４の表面に８　ｓ　Ｑｔ膜３５゜５を夫々形成す
る。このとき、８ｉＱ、膜３５の膜厚が４００Ａとなる
ように酸化が行なわれる。Next, as shown in FIG. 6C, light thermal oxidation is performed in an oxidizing atmosphere to form an 8 s Qt film 35.5 on the surface of the substrate 1 and the surface of the polycrystalline silicon film 14 in the through hole 20, respectively. At this time, oxidation is performed so that the thickness of the film 35 becomes 8iQ and 400A.

次いで第６Ｄ図のように、全面にリン又は砒素のイオン
ビーム２１を照射し、５ｉ０１膜３及び３５を通して基
板１にイオンを打込み、アニールを経てＮ”ｌｌソース
領域８０とドレイン領域９０を形成し、同時に多結晶シ
リコン膜１４も低抵抗化してゲート電極（ワードｌ１Ｗ
ｔ　　）とする。Next, as shown in FIG. 6D, the entire surface is irradiated with a phosphorus or arsenic ion beam 21, ions are implanted into the substrate 1 through the 5i01 films 3 and 35, and an N''ll source region 80 and drain region 90 are formed through annealing. , at the same time, the resistance of the polycrystalline silicon film 14 is also lowered to form a gate electrode (word l1W).
t).

次いで第６Ｅ図のように、ＣＶＤ法によって全面に２層
目の多結晶シリコンを３５０ＯＡの厚さに析出させ、フ
ォトエツチングでバターニングして記憶部０Ｍ領域に多
結晶シリコン層４０を残す。Next, as shown in FIG. 6E, a second layer of polycrystalline silicon is deposited on the entire surface by CVD to a thickness of 350 OA, and patterned by photoetching to leave a polycrystalline silicon layer 40 in the storage part 0M region.

そして次に、表面酸化によって第５図に示した簿い８ｉ
ｂ＠膜２５を多結晶シリコン層４０上にｆ：成し、更に
ＰＢＧ膜１０の被着、スルーホールの形成、アル、ミニ
ラム配線の形成等の工程を上述の第１の実施例と同様に
行なう。Then, by surface oxidation, the bookmark 8i shown in FIG.
The b@ film 25 is formed on the polycrystalline silicon layer 40, and the steps of depositing the PBG film 10, forming through holes, forming aluminum and miniram wiring, etc. are performed in the same manner as in the first embodiment described above. Let's do it.

上記の擬造工程によれば、上述の第１の実施例と同様に
、ゲート酸化膜形成後に多結晶シリコンの形成及びその
表面酸化を行なっているので、ゲート電極下のゲート酸
化膜の膜厚は実質的に変動せず、しきい値電圧等のＭＩ
８ＦＥＴ特性を安定に保持できる。According to the above-mentioned fabrication process, as in the first embodiment described above, polycrystalline silicon is formed and its surface oxidized after the formation of the gate oxide film, so that the film thickness of the gate oxide film under the gate electrode is does not substantially change, and MI such as threshold voltage
8FET characteristics can be stably maintained.

なお、この製造ニーにおいて、第６Ｅ図以降の工程を第
７Ａ図および第７Ｂ図のように変更してもよい。In this manufacturing process, the steps after FIG. 6E may be changed as shown in FIGS. 7A and 7B.

即ち、第６Ｄ図の構造を作成した後、第７人図のように
、ＣＶＤ法によって全面＆：Ｐ８Ｇ膜３０を被せ、次い
で第７Ｂ図のように、ＰＳＧ膜３０にフォトエツチング
を施して８ｉＱ、膜３５上にスルーホールを形成した後
、真空蒸着法でアルミニラムを付着せしめ、エツチング
によってＭＩ８ｉ１のキャパシタ構造の記憶部ＣＭの一
方の電極を兼用したアルミニウム壁地ｍａＮｉ＊を形成
する。That is, after creating the structure shown in FIG. 6D, the entire surface is covered with a &:P8G film 30 by CVD as shown in FIG. After forming a through hole on the film 35, aluminum is deposited by vacuum evaporation and etched to form an aluminum wall maNi* which also serves as one electrode of the memory section CM of the capacitor structure of MI8i1.

この工程では、２層目の多結晶シリコンの代りにアルミ
ニウム接地線を記憶部の８ｉ０．膜３５上に直接施して
いるから、アルミニウム配線工程をそのまま適用するご
とができ、プロセスが極めて簡単となる。In this step, an aluminum ground line is used instead of the second layer of polycrystalline silicon to connect the 8i0. Since it is applied directly onto the film 35, the aluminum wiring process can be applied as is, making the process extremely simple.

更に、第８図に示す如き製造工程を採用することもでき
る。Furthermore, a manufacturing process as shown in FIG. 8 can also be adopted.

即ち、まず第８　ＡＷＪ１７３ように、フィールド８ｉ
０゜膜２の形成後にゲート酸化膜３を形成し、これをフ
ォトエツチングしてスルーホール４゛１を形成するため
の７オトレジストをマスクとしてリンまたはヒ素をイオ
ン打込みし、その後に同一マスクによりゲート酸化膜の
一部をエツチングしてスルーホール４１を形成する。次
に第８Ｂ図のように、酸化性雰囲気中で軽′く熱讃化し
てスルーホール４１に薄いｓ金０．膜３５を成長させ、
更に第ｓｃｇのようｃ、ＣＶＤ法で全面に多結晶シリコ
ン膜４２を厚さ３５００λに成長させる。そして、第８
Ｄ図のように、フォトエツチングによるパターニングで
多結晶シリコン層１４及び４０を夫々ゲート酸化膜３及
び８ｉＱ、膜３５上に残し、しかる後に表面酸化して８
ｉへ膜５−を薄く形成する。更に第８Ｂ５１のように、
全面にイオンビーム２１を照射して、ゲート電極Ｗ、下
以外のゲート酸化膜３を通して基板１にイオン打込みを
行なう。この結果、Ｎ＋ｌ［ソース領域８０及びドレイ
ン領域９０をやはり七ルアアライン方式で形成すぷ。That is, first, as in the 8th AWJ173, field 8i
After the formation of the 0° film 2, a gate oxide film 3 is formed, and this is photoetched to form a through hole 4-1. Phosphorus or arsenic is ion-implanted using the photoresist as a mask, and then the gate is etched using the same mask. Through holes 41 are formed by etching a portion of the oxide film. Next, as shown in FIG. 8B, the through holes 41 are formed with a thin sintered gold film by light annealing in an oxidizing atmosphere. grow a film 35;
Further, as shown in scg c, a polycrystalline silicon film 42 is grown to a thickness of 3500λ over the entire surface by CVD. And the eighth
As shown in Figure D, polycrystalline silicon layers 14 and 40 are left on gate oxide films 3 and 8iQ and film 35, respectively, by patterning by photoetching, and then surface oxidized to form 8
A thin film 5- is formed on i. Furthermore, like No. 8B51,
The entire surface is irradiated with an ion beam 21, and ions are implanted into the substrate 1 through the gate electrode W and the gate oxide film 3 except below. As a result, N+l [source region 80 and drain region 90 are also formed by the seven-ruer alignment method.

以上の第６［−３１８図に述べた製造工程はいずれも、
耐圧の必要とされるＭＩＳＦＥＴＱＭ部のゲート酸化膜
の形成工程と、記憶部ＣＭの低耐圧の８１０ｓ　＠　３
５の形成工程とを別表にしているので、８１Ｏ９膜３５
のみを精゛度良く選択的に薄くし、ゲート酸化膜３をも
極めて精度良くかつ充分な耐圧を示すように比較的厚く
することができる。なお、第６Ｂ図の段階で多結晶シリ
コン膜１４下以外の領域のゲート酸化膜をすべて除去し
、こあ除去部分（即ち、ソース及びドレイン領域上）全
体に薄い８ｉＯ１膜３５を形成し、更に多結晶シリコン
層４０を所定位置に形成しても、第９図と同様の構造を
作成できる。All of the manufacturing processes described in Figure 6 [-318 above]
Formation process of gate oxide film of MISFET QM section which requires high breakdown voltage and 810s @ 3 of low breakdown voltage of memory section CM
The 81O9 film 35 is shown in a separate table.
The gate oxide film 3 can also be made very precisely and relatively thick so as to exhibit sufficient breakdown voltage. In addition, at the stage shown in FIG. 6B, all the gate oxide film in the area other than under the polycrystalline silicon film 14 is removed, and a thin 8iO1 film 35 is formed over the entire removed area (that is, over the source and drain regions). Even if the polycrystalline silicon layer 40 is formed at a predetermined position, a structure similar to that shown in FIG. 9 can be created.

第９図〜第１１図は本発明の更に別の実施例を示すもの
である。9 to 11 show still another embodiment of the present invention.

まず、本例によるＭＩ８ＷｉＦＲＯＭＩＣの回路構成を
第９図について説明する。第１図の回路と共通する部分
には共通符号が付されている。本例によるメモリセルＭ
−ＣＢＬは、負荷抵抗Ｒ８及びＲ８を夫々接続したＭＩ
８ＦＥＴＱ、及びＱｅによって情報記憶部ＣＭ１及びＣ
Ｍ、を含むアリツブ７０ツブを構成していることが特徴
的である。First, the circuit configuration of MI8WiFROMIC according to this example will be explained with reference to FIG. Parts common to the circuit of FIG. 1 are given common reference numerals. Memory cell M according to this example
-CBL is an MI connected to load resistors R8 and R8, respectively.
Information storage units CM1 and C by 8FETQ and Qe
It is characteristic that it consists of 70 tubes including M.

この７リツプフロツプと相補データ線対り、、Ｄｌとの
間にはトランス７アゲーシとしてのＭＩ８ＦＥ　Ｔ　Ｑ
　ｓ　　−Ｑ　ａが接続されている。なお、センスアン
プ８．　Ａ、の構成は第１図と興なり図示の如く相補デ
ータ線対の信号が入力されている。MI8FET Q as a transformer 7 is connected between this 7 lip-flop and the complementary data line pair, Dl.
s-Q a is connected. In addition, the sense amplifier 8. The configuration of A is similar to that of FIG. 1, and as shown, signals from a pair of complementary data lines are input.

次に情報記憶部ＣＭ１．ＣＭ１を含む主要部め構成を説
明する。Next, information storage section CM1. The configuration of the main parts including CM1 will be explained.

メモリセルＭ−ＣＥＬは第１Ｏ図に示すレイアウトパタ
ーンを有している。このレイアウトにおいては、第９図
に相当する部分には同一符号が付されでおり、５０は各
Ｎ”　Ｉｔ拡散領域とフィールド８ｉＱ、膜との境界線
、５１はＭＩ８Ｆ］３ＴＱｔのゲート電極を形成する１
層目の多結晶シリコン層、５２はＭＩ８ＦＥＴＱ、のゲ
ート電極を形成する１層目の多結晶シリコン層、Ｒ３及
びＲ２は多結晶シリコン層５２及び５１の夫々の一部に
設けられた高抵抗部、５３はＭＩ８ＦＥＴＱ、及びＱ、
のゲート電極およびワード線を形成する１層目の多結晶
シリコン層、５４は情報記憶部を形成するために多結晶
シリコン層５１及び５２に直角に交差した伏動で設けら
れている２層目の多結晶シリコン層である。なお、図中
の破線はＮ”ｍ散領域に対する多結晶シリコン層５１及
び５２のダイレクトコンタクシ用のコンタクトホールを
示し、また各アルミニウム配線は一点鎖線で表わされて
いる。Memory cell M-CEL has a layout pattern shown in FIG. 1O. In this layout, the same reference numerals are given to the parts corresponding to those in FIG. 9, 50 is the boundary line between each N''It diffusion region and the field 8iQ, and the film is formed, and 51 is the gate electrode of MI8F]3TQt. Do 1
52 is the first polycrystalline silicon layer forming the gate electrode of the MI8FETQ; R3 and R2 are high resistance parts provided in parts of the polycrystalline silicon layers 52 and 51, respectively; , 53 is MI8FETQ, and Q,
A first polycrystalline silicon layer 54 forms gate electrodes and word lines, and a second polycrystalline silicon layer 54 is provided vertically intersecting polycrystalline silicon layers 51 and 52 to form an information storage section. It is a polycrystalline silicon layer. Note that the broken lines in the figure indicate contact holes for direct contact of the polycrystalline silicon layers 51 and 52 with respect to the N''m-dispersed region, and each aluminum wiring is indicated by a dashed line.

第１１図は第１０図のＹ−Ｙ’断面に沿った斯面図讐あ
り、記憶部ＣＭ１及びＣＭ、は＃１１１図に示す如く、
Ｍ　Ｉ　８　Ｆ　ＥＴＱｚ　　−Ｑｓの各ゲート電極が
フィールド８ｉ０．膜上に延長された下層の多結晶シリ
コン層５１．５２と、これら多結晶シリコン層５１．５
２の表面の熱酸化により形成した厚さ５００Ａの８ｉｏ
、膜５６．５７と、この上に被着された２層目の多結晶
シリコン層５４とによつて構成されている。８ｉ０．膜
５６．５７の絶縁破壊耐圧は、第１の実施例と同じく約
２０〜２５■である。つまりこの記憶部のキャパシタ構
造は、一方の多結晶シリコン層５１．５２がＭＩ８ＰＥ
ＴＱ＝　　、Ｑｔの各ゲート電極に接続されていること
になる。また、上層の多結晶シリコン層５４はフィール
ド８　ｔ　（ｈ　１１２上からコンタクトホー＃５５を
介してＮ＋漏拡散領域８０（ソース領域）にダイレクト
コンタクト方式で接続され、かつ多結晶シリコン層５４
の表面酸化膜５８およびＰ２Ｏ膜のスルーホールに被着
され些、、フルミニラム配ＩＩｑＮＤにより接地されて
いる。FIG. 11 is a cross-sectional view taken along the Y-Y' cross section of FIG. 10, and the storage parts CM1 and CM are as shown in FIG.
Each gate electrode of M I 8 F ETQz -Qs is connected to the field 8i0. A lower polycrystalline silicon layer 51.52 extending over the membrane and these polycrystalline silicon layers 51.5.
8io with a thickness of 500A formed by thermal oxidation of the surface of 2.
, films 56 and 57, and a second polycrystalline silicon layer 54 deposited thereon. 8i0. The dielectric breakdown voltage of the films 56 and 57 is approximately 20 to 25 cm, as in the first embodiment. In other words, in the capacitor structure of this storage section, one polycrystalline silicon layer 51, 52 is MI8PE.
It is connected to each gate electrode of TQ= and Qt. Further, the upper polycrystalline silicon layer 54 is connected to the N+ leakage diffusion region 80 (source region) from above the field 8t (h 112 via a contact hole #55) by a direct contact method, and the polycrystalline silicon layer 54
The surface oxide film 58 and the through hole of the P2O film are coated and are grounded by a full mini-ram wiring IIqND.

上記のように構成すれば、書込み時には、例えば１本の
ワード線Ｗ１を３０ｖとし、１つの相補データ線対Ｄｓ
　、Ｄ、を選択し、このうちＤＩをｏＶ、Ｄｌを３０Ｖ
とすることによって１つのメモリセルに情報を書込む。With the above configuration, during writing, for example, one word line W1 is set to 30V, and one complementary data line pair Ds
, D, among which DI is oV and Dl is 30V.
By doing this, information is written into one memory cell.

即ち、ワード＠Ｗ、に３０Ｖを印加することでトランス
７アゲートＱＨＱ、が導通し％Ｑｌのゲート電極（従っ
て多結晶シリコン層５２）にはＤ３の電位０■が％　Ｑ
ｔのゲート電極（従って多結晶シリコン層５１）にはＤ
ｌの電位３（ｌが印加される。この結果、Ｑ。That is, by applying 30V to the word @W, the transformer 7 agate QHQ becomes conductive, and the potential 0 of D3 becomes %Q at the gate electrode of %Ql (therefore, the polycrystalline silicon layer 52).
The gate electrode of t (therefore, the polycrystalline silicon layer 51) has D
The potential 3(l) of l is applied. As a result, Q.

のゲート電極と多結晶シリコン層５４との間に３０Ｖの
電圧が加わるために、その間の８ｉＱ、膜５６が絶縁破
壊を起こし、これによって情報が書込ま　。Since a voltage of 30 V is applied between the gate electrode of the gate electrode and the polycrystalline silicon layer 54, dielectric breakdown occurs in the 8iQ film 56 between them, thereby writing information.

れることになる。この絶曇破壊時の電流は定電流源であ
逼電流制限器Ｃ，Ｃ，によって制限され高々１０μ人か
ら百数十μＡと小さい。また、上記と逆の情報を書込む
ときには・、Ｄ、＝３０Ｖ　、Ｄ、＝Ｏｖとすれば、Ｑ
、のゲート電極には３０■が加わって８ｉＱ、膜５７が
絶縁破壊してゲート電極とソース領域との間が導通し、
上記とは反対の情報が書込まれたことになる。It will be. The current at the time of frost breakdown is a constant current source and is limited by the current limiters C, C, and is as small as 10 μA to 100-odd μA at most. Also, when writing information opposite to the above, if D, = 30V, D, = Ov, then Q
30■ is applied to the gate electrode of , 8iQ, the film 57 is dielectrically broken down, and conduction is established between the gate electrode and the source region.
This means that information opposite to the above has been written.

また、読出しに際しては、１本のワード線Ｗ。Further, when reading, one word line W is used.

を選択して５■を印加し、他方１つの相補データ線対り
、、Ｄ、を選択することによりて１つのメモリセルの情
報を読出す。即ち、Ｑ、のゲート電極とソース領域が短
絡さ才１ている（つまり記憶部ＣＭ１が書込まれている
）場合、トランス７テゲー）Ｑｓ　　＝Ｑａを通してデ
ータ線り、、Ｄ、に上記７リツプ７四ツブの出力電圧が
伝達される。この場合、Ｄ、は■。ｃ＝５ｖに、Ｄｚは
接地電位となり、この電位変化をセンスアンプ８．　Ａ
、で検知してデータ出力を得る。is selected and 5■ is applied, and information of one memory cell is read by selecting one complementary data line pair, ,D. That is, when the gate electrode and source region of Q are short-circuited (that is, the memory section CM1 is written), the above 7 ripples are applied to the data line, D, through the transformer 7 gate) Qs = Qa. 74 output voltages are transmitted. In this case, D is ■. When c=5V, Dz becomes the ground potential, and this potential change is detected by the sense amplifier 8. A
, to detect and obtain data output.

このセンスアンプは差動増幅器で構成されているが、一
定レベルに一定された信号な参照信号として用いている
第１の実施例と興なりり、からの信号に対して必ず反対
のレベルの信号であるＤＩを参照信号として用いている
のが特徴的である。This sense amplifier is composed of a differential amplifier, but it differs from the first embodiment in that it is used as a reference signal that is a signal that is kept at a constant level. It is characteristic that DI is used as a reference signal.

このため８．Ａ、からの出力を得るまでの時間を短縮で
き、例、えば９０〜１００　ｎ５ｅｃの応答速度を得る
ことができる。つまり、Ｄ、の代りに一定の電圧値の参
照信号を用いた場合、Ｄｌからの信号と参照信号との差
の値はＤｌからの信号の変化幅に等しい。一方、本実施
例の如く、ＤＩとこれに対して必ず反対のレベルのり、
からの出力信号である参照信号との差の値はＤｌからの
信号の炭化の幅の２倍となる。このため、８．　Ａ、で
ある差動増幅器への見かけ上の入力幅もり、からの信号
の変化幅の２倍となり、従って８．Ａ、からの出力信号
も一定レベルの参照信号を用いた場合の２倍の振幅を得
ることができる。そこで、一定レベルの参照信号を用い
た場合と同一の出力振幅を得るには、８．　Ａ、である
差動増幅器への見かけ上の入力振幅は一定レベルの参照
信号を用いた場合の１／２でよく、従ってり、の信号の
変化幅（Ｄ、の信号の変化幅）も１／２でよいことにな
る。For this reason8. The time required to obtain the output from A can be shortened, and for example, a response speed of 90 to 100 n5ec can be obtained. That is, when a reference signal with a constant voltage value is used instead of D, the value of the difference between the signal from Dl and the reference signal is equal to the width of change in the signal from Dl. On the other hand, as in this embodiment, the DI and the level opposite to this are always
The value of the difference from the reference signal, which is the output signal from Dl, is twice the carbonization width of the signal from Dl. For this reason, 8. The apparent input width to the differential amplifier, which is A, is twice the change width of the signal from 8. The output signal from A can also have twice the amplitude as when using a constant level reference signal. Therefore, in order to obtain the same output amplitude as when using a constant level reference signal, 8. The apparent input amplitude to the differential amplifier A is only 1/2 of that when using a constant level reference signal, and therefore the width of change in the signal D (the width of change in the signal D) is also 1/2. /2 would be fine.

このように、Ｄｌへメモリセルから伝達される信号の振
幅、即ち情報が書込まれているか否かに対応する信号電
圧の差が小さくてよい（１／２でよい）ということは、
Ｄｌの持つ抵抗と浮遊容量による時定数が一定であるこ
とから、Ｄ、の電位が書込寅れている情報に応じて炭化
する像の遅延時間を１／２以下に短縮できることを意味
してぃる。従って、本実施例によるＦＲＯＭは既述の実
施例のものより高速で動作できることになり、上記した
如く９０〜１００　ｎ５ｅｃという短かいアクセス時間
が得られる。また、スタティックＲＡＭと同程度の集積
度が得られ、消費電力も上記高抵抗部Ｒ，，，Ｒ，を流
れる電流が少ないためにスタティックＲＡＭと同程度と
なる。また、この実施例のＰＲ，ＯＭは、第３図、第槻
〜第４Ｄ図に示した実施例と同一の製造プロセスによっ
て得ることができる。In this way, the fact that the amplitude of the signal transmitted from the memory cell to Dl, that is, the difference in the signal voltage corresponding to whether information is written or not, may be small (1/2), means that
Since the time constant due to the resistance and stray capacitance of Dl is constant, this means that the delay time of the image being carbonized depending on the information written in the potential of D can be reduced to less than half. Ill. Therefore, the FROM according to this embodiment can operate faster than those of the previously described embodiments, and as mentioned above, a short access time of 90 to 100 n5ec can be obtained. Further, the degree of integration is comparable to that of a static RAM, and the power consumption is also comparable to that of a static RAM because the current flowing through the high resistance portions R, , R, is small. Moreover, PR and OM of this example can be obtained by the same manufacturing process as the example shown in FIGS. 3 and 4D.

第１２図は、第９図に示したメモリセルの回路構成の変
形例である。FIG. 12 shows a modification of the circuit configuration of the memory cell shown in FIG.

この変形例によるメモリセルは、第９１１の７リツプフ
ロツプを構成する一方のＭＩＳＦＥＴ部を省略し、１つ
のＭＩＳＦＥＴのみで情報の書込みを行なえるようにし
たものである。メモリセル内では、第９図と同様に１つ
のＭＩＳＦＥＴＱＭの多結晶シリコンから成るゲート電
極と、この表面酸化によって形成した８ｉＱ１展と、そ
のソース領　、域に直接接続された上層多結晶シリコン
層とによって１つの情報記憶部ＣＭが構成されている。In the memory cell according to this modification, one MISFET section constituting the 911th 7th lip-flop is omitted so that information can be written using only one MISFET. In the memory cell, as in FIG. 9, there is a gate electrode made of polycrystalline silicon of one MISFET QM, an 8iQ1 electrode formed by this surface oxidation, and an upper polycrystalline silicon layer directly connected to its source region. One information storage section CM is constituted by these.

ＱＭのゲートはトランス７７ゲートＱを介してデータ入
力線Ｄｉｎ／Ｃｏｌｕｍｎに、そのドレイン領域はデー
タ出力ＩＬＤｏｕｔに接続され、またＱのゲートはワー
ド１ｗに接続されている。The gate of QM is connected to the data input line Din/Column through the transformer 77 gate Q, its drain region is connected to the data output ILDout, and the gate of Q is connected to word 1w.

書込み′を行なうには、Ｄｉｎ＝３０Ｖ、Ｗ＝３０ｖと
すれば記憶部ＣＭ（７）　８　ｔ　Ｏｔ　Ｈに約３０Ｖ
が加わってその絶縁膜が破壊し、またＤｉｎ＝　３０　
Ｖ　。To write ', if Din = 30V and W = 30v, approximately 30V is applied to the memory section CM (7) 8 t Ot H.
is added, the insulating film is destroyed, and Din=30
V.

Ｗ＝ＯＶであれば破壊が生じない。If W=OV, no destruction occurs.

続出しに際してはＣｏｌｕｍｎ及びＷをハイレベルの電
位に設蝋して１゛つのメモリセルを選択する。When successively writing data, Column and W are set to a high level potential to select one memory cell.

この結果、記憶部ＣＭが破壊（書込み）されている場合
にはＱＭはゲート・ソース間の短絡によってオンせず、
Ｄｏｕｔの電位は不変である。逆に記憶部ＣＭが破壊さ
れていないとＱＭがオン状態となってドレイン・ソース
間に電流が流れ、Ｄｏｕｔの電位がほぼソース電位（つ
まり接地レベル＝ＯＶ）となる。こうしたり。ｕｔの電
位変化を上述したセンスアンプで検出することにより、
情報の読出しを行なうことができる。As a result, if the memory section CM is destroyed (written), QM will not turn on due to a short circuit between the gate and source.
The potential of Dout remains unchanged. Conversely, if the memory section CM is not destroyed, QM is turned on and current flows between the drain and source, and the potential of Dout becomes approximately the source potential (that is, ground level = OV). This is what happens. By detecting the change in the potential of ut with the sense amplifier mentioned above,
Information can be read.

以上、本発明を例示したが、上述の各例は本発明の技術
的思想に基いて更に変形が可能である。Although the present invention has been illustrated above, each of the above-mentioned examples can be further modified based on the technical idea of the present invention.

例えば、上下の導体層間の低耐圧絶縁膜は上述の多結晶
シリコン又は半導体基板の表面酸化以外にも、例えばＣ
ＶＤ法によっ−て形成することもできる。この場合５０
０人の膜厚で約２０Ｖの絶縁破壊耐圧を得ることが可能
である。また、上述の情報記憶部の一方の導体層はＭＩ
　８ＦＥＴのドレイン領域に接続できる場合がある。さ
らに上述の各半導体領域の導電型を逆導電型に変換する
ことが可能である。For example, in addition to the surface oxidation of the polycrystalline silicon or semiconductor substrate, the low breakdown voltage insulating film between the upper and lower conductor layers may be
It can also be formed by the VD method. In this case 50
It is possible to obtain a dielectric breakdown voltage of about 20 V with a film thickness of 0. Further, one conductor layer of the above-mentioned information storage section is MI
It may be possible to connect to the drain region of 8FET. Furthermore, it is possible to convert the conductivity type of each semiconductor region described above to the opposite conductivity type.

【図面の簡単な説明】 図面は本発明の実施例を示すものであって、第１図は第
１の実施例によるＭＩ８ｍＩＰＲＯＭの主要部の回路図
、第２図はそのメモリセル部の平面図、第３ｖ！Ｊは第
２１ＷノＸ−ＸＩＩＬ沿’）Ｉｌｍｌｌｍ、第４Ａ図〜
第４Ｄ図はそのメモリセルの製造工程を順次示す各断面
図、第５図は第２の実施例によるＭＩ８！ｌＰＲＯＭの
メモリセルの断面図、第６Ａ図〜第ＦＥＩＨはそのメモ
リセルの製造方法の一例を順次示す各断面図、第７Ａ図
及び第７Ｂ図はその製造方法の他の例の主要段階を示す
各断面図、第８Ａ図〜第８Ｅ図は更に他の製造方法を工
程順に示す各断面図、第９図は別の実施例によるＭＩ８
１１ＰＲＯＭの主要部の回路図、第１０図はそのメモリ
セルの平面図、第１１図は第１０図のＹ−Ｙ線に沿う断
面図、第１２図は第９図の変形例によるメモリセルの回
路図である。 なお、図面に用いられている符号において、３はゲート
酸化膜、５，２５．５６．５７及び６０は多結晶シリコ
ン−面の８ｉＱ、膜、３５は基板表面のＳｔＯ，膜、４
０，５１，５２．５３及び７０は多結晶シリコン層、Ｗ
ｌ・・・・・・Ｗｉはワード線。 Ｄ、ｃＤ、）・・・・・・Ｄｊ　（Ｄｊ　）はデータ線
、Ｍ−ＣＥＬはメモリセル、ＱＭ　＊　Ｑ　を及びＱ、
はメモリセルのＭＩＳＦＥＴ、Ｑ、ＱＩ及びＱ４はトラ
ンスファゲートとしてのＭＩＳＦＥＴ、ＣＭ、ＣＭ□及
びＣＭｌは情報記憶部である。 第　　３　　図 第４Ａ図 ４　　第４８図 第４Ｃ図 第　　５　　図 第６Ａ図 第６Ｑ図 第６Ｄ図 ２／ 第６Ｅ囚 第７Ｂ凶 第８Ａ図 第８３図 第８Ｃ図 第１０図 第１２図 υ繍／ＣＩ７／ＬＮＬル[BRIEF DESCRIPTION OF THE DRAWINGS] The drawings show an embodiment of the present invention, and FIG. 1 is a circuit diagram of the main part of the MI8m IPROM according to the first embodiment, and FIG. 2 is a plan view of the memory cell section thereof. , 3rd v! J is along 21st W No.
FIG. 4D is a cross-sectional view sequentially showing the manufacturing process of the memory cell, and FIG. 5 is an MI8! according to the second embodiment. 6A to FEIH are sectional views sequentially showing an example of a method for manufacturing the memory cell of an lPROM, and FIGS. 7A and 7B are sectional views showing main steps of another example of the manufacturing method. Each cross-sectional view, FIG. 8A to FIG. 8E are each cross-sectional view showing another manufacturing method in the order of steps, and FIG. 9 is an MI8 according to another embodiment.
11 is a circuit diagram of the main part of the PROM, FIG. 10 is a plan view of the memory cell, FIG. 11 is a sectional view taken along the Y-Y line in FIG. 10, and FIG. 12 is a modified example of the memory cell in FIG. It is a circuit diagram. In addition, in the symbols used in the drawings, 3 is the gate oxide film, 5, 25, 56, 57, and 60 are the 8iQ films on the polycrystalline silicon surface, 35 is the StO film on the substrate surface, and 4
0, 51, 52.53 and 70 are polycrystalline silicon layers, W
l...Wi is a word line. D, cD, )...Dj (Dj) is a data line, M-CEL is a memory cell, QM*Q and Q,
are MISFETs of memory cells, Q, QI, and Q4 are MISFETs as transfer gates, and CM, CM□, and CMl are information storage units. Figure 3 Figure 4A Figure 4 Figure 48 Figure 4C Figure 5 Figure 6A Figure 6Q Figure 6D Figure 2 / 6E Prisoner 7B Prisoner Figure 8A Figure 83 Figure 8C Figure 10 Figure 12 /CI7/LNL

Claims (1)

【特許請求の範囲】 １、第１の導体層と第２の導体層とこれらの両導体層間
に挾まれた薄い絶縁−とからなる積層＊＊部と、前記絶
縁膜よりも耐圧の大きいゲー）絶縁膜を有する絶−ゲー
ト―電界効果シランジスタとを具備する記憶セルが設け
られ、前記第１や導体層は前記絶縁ゲート飄亀界効果ト
ランジスタのソース領域、ドレイン領域及びゲート電極
のいずれかに接続され、前記第１の導体層と前記第２の
導体層との間に電圧を印加して前記の薄い絶縁膜を絶縁
破壊することによ−て前記記憶セルに情報を記憶申せる
ように構成されたことを特徴とする、読出し専用の絶縁
ゲー）瓢半導体記憶装置。 ２、前記第１の導体層及び前記第２の導体層が多結晶シ
リコンからなつている、特許請求の範囲の第１項に記載
した装置。 ３、前記第１の導体層が半導体基板である、特許請求の
範囲の第１項に記載した装置。 ４、前記の薄い絶縁膜は、前記第１の導体層である多結
晶シリコン層又は半導体基板の表面を酸化することによ
ってその表向上に形成されたものである。特許請求の範
囲の第２項又は第３項に記載した装置。[Claims] 1. A laminated layer** consisting of a first conductor layer, a second conductor layer, and a thin insulator sandwiched between these two conductor layers, and a gate having a higher withstand voltage than the insulating film. ) A memory cell comprising an insulated gate field effect transistor having an insulating film, wherein the first or conductor layer is located in one of the source region, drain region and gate electrode of the insulated gate field effect transistor. The first conductor layer and the second conductor layer are connected to each other so that information can be stored in the memory cell by applying a voltage between the first conductor layer and the second conductor layer to break down the thin insulating film. What is claimed is: 1. A read-only insulated semiconductor storage device characterized by the following structure: 2. The device according to claim 1, wherein the first conductor layer and the second conductor layer are made of polycrystalline silicon. 3. The device according to claim 1, wherein the first conductor layer is a semiconductor substrate. 4. The thin insulating film is formed on the surface of the polycrystalline silicon layer or semiconductor substrate, which is the first conductor layer, by oxidizing the surface thereof. An apparatus according to claim 2 or 3.