JPS58158729A - コンピユ−タ用キイボ−ド装置 - Google Patents
コンピユ−タ用キイボ−ド装置Info
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- JPS58158729A JPS58158729A JP58027107A JP2710783A JPS58158729A JP S58158729 A JPS58158729 A JP S58158729A JP 58027107 A JP58027107 A JP 58027107A JP 2710783 A JP2710783 A JP 2710783A JP S58158729 A JPS58158729 A JP S58158729A
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- Japan
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- key
- terminal
- conversion
- shift
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- Prior art date
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/01—Input arrangements or combined input and output arrangements for interaction between user and computer
- G06F3/02—Input arrangements using manually operated switches, e.g. using keyboards or dials
- G06F3/023—Arrangements for converting discrete items of information into a coded form, e.g. arrangements for interpreting keyboard generated codes as alphanumeric codes, operand codes or instruction codes
- G06F3/0238—Programmable keyboards
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/01—Input arrangements or combined input and output arrangements for interaction between user and computer
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- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
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- Human Computer Interaction (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Input From Keyboards Or The Like (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の分野
、 この発明は端末装置、特にキイボードまたは端末
装置若しくはコンピータ・ホスト・システムの識別に関
するものである。
装置若しくはコンピータ・ホスト・システムの識別に関
するものである。
先行技術の説明
端末装置またはキイデートの識別は、通常は、キャラク
タ・ゼネレータ、キャラクタ・デイスプレイのだめのI
Cチップおよび/またはASCI I変換テーブル(ル
ック・アップ・テーブル)ICチップと共にキイビード
上に配せられたハード・ワイヤによるジャンパ線の構成
によって達成されるものである。キャラクタ・ゼネレー
タ(C,C,)およびルック・アップ・テーブル(L、
T、 )の双方はキイボードの外部に配されている。別
異の使用のために端末装置またはキイが−ドの識別の再
構成または変更をするために(即ち、英語用キイボード
の代りにフランス語用キイデートを用いること)、キイ
ビード上のジャンパ線は物理的に加除されねばならない
。また、C,G、および/またはり、T、も、描該特定
なキイボード構成と関連されているI 、C。
タ・ゼネレータ、キャラクタ・デイスプレイのだめのI
Cチップおよび/またはASCI I変換テーブル(ル
ック・アップ・テーブル)ICチップと共にキイビード
上に配せられたハード・ワイヤによるジャンパ線の構成
によって達成されるものである。キャラクタ・ゼネレー
タ(C,C,)およびルック・アップ・テーブル(L、
T、 )の双方はキイボードの外部に配されている。別
異の使用のために端末装置またはキイが−ドの識別の再
構成または変更をするために(即ち、英語用キイボード
の代りにフランス語用キイデートを用いること)、キイ
ビード上のジャンパ線は物理的に加除されねばならない
。また、C,G、および/またはり、T、も、描該特定
なキイボード構成と関連されているI 、C。
チップについて除去し、置換しなければならない。
このグロセスでは、相当な時間、広汎な書類およびハー
ドウェアの再整合が必要とされ、これにより、各タイプ
のキイデートについて多くのストックを必要とするもの
である。
ドウェアの再整合が必要とされ、これにより、各タイプ
のキイデートについて多くのストックを必要とするもの
である。
改良されたキイデートに要求されているものは、多種の
タイプの製品を支持するように容易に構成されうるもの
であシ、これによって、屋内およびフィールド内の双方
における特別なキイデートについてのストックを著しく
減少させるものである。
タイプの製品を支持するように容易に構成されうるもの
であシ、これによって、屋内およびフィールド内の双方
における特別なキイデートについてのストックを著しく
減少させるものである。
かくして、著しい節約および競争上の利点がもたらされ
ることとなる。
ることとなる。
この発明の目的
この発明の主な目的は、キイボード識別の新規な改良さ
れた手段を提供することにある。
れた手段を提供することにある。
この発明の別異の目的は、多様な製品ラインを支持する
ために容易に構成されうるものであ軌これによって屋内
およびフィールド内の双方において特別なキイデートに
ついてのストックを著しく減少されるようなキイボード
を提供することにある。
ために容易に構成されうるものであ軌これによって屋内
およびフィールド内の双方において特別なキイデートに
ついてのストックを著しく減少されるようなキイボード
を提供することにある。
また、この発明の目的は、簡単なキイボード構成技術を
提供することにもある。
提供することにもある。
この発明の要約
上述された諸口的は、ホスト・コンピュータ、標準的な
端末キイ?−ド、該キイボードを所定数の製品に構成す
るだめの手段、および、その構成を識別し、必要によっ
て該端末またはホスト・コンぎユータに対して状態情報
を供給する手段と共に提供することにより、この発明に
したがって達成されるものである。このことは、ホスト
・コンピータによって初めにポーリングされたあと、識
別子シーケンスを含んでいるデータ・インタフェース信
号を伝送するインタフェース手段を提供することによシ
、この発明の好適実施例にしだがって達成される。この
識別子シーケンスを受入れると、ホスト・コンピュータ
は、どのタイゾのキイボードが装着されているが、当該
キイボードがオンラインであるか、またはオフラインに
されているかのいずれであるか、および、該キイポード
が操作しているモードを知覚することとなる。
端末キイ?−ド、該キイボードを所定数の製品に構成す
るだめの手段、および、その構成を識別し、必要によっ
て該端末またはホスト・コンぎユータに対して状態情報
を供給する手段と共に提供することにより、この発明に
したがって達成されるものである。このことは、ホスト
・コンピータによって初めにポーリングされたあと、識
別子シーケンスを含んでいるデータ・インタフェース信
号を伝送するインタフェース手段を提供することによシ
、この発明の好適実施例にしだがって達成される。この
識別子シーケンスを受入れると、ホスト・コンピュータ
は、どのタイゾのキイボードが装着されているが、当該
キイボードがオンラインであるか、またはオフラインに
されているかのいずれであるか、および、該キイポード
が操作しているモードを知覚することとなる。
該キイビードの各々の特別の構成に対して特有の8ビツ
ト・コード(バイト)を割当てることによシ、該ホスト
・システムは、データ・セット・レディ信号と名づけら
れた信号を該キイボード上でトグル作用させることによ
り簡単に結合されるキイデートを任意にポーリングする
ことができる。
ト・コード(バイト)を割当てることによシ、該ホスト
・システムは、データ・セット・レディ信号と名づけら
れた信号を該キイボード上でトグル作用させることによ
り簡単に結合されるキイデートを任意にポーリングする
ことができる。
このトグル作用で、該キイポードに対して、その識別子
(ID)バイトを伝送することによって自己の識別をす
るように指令される。キイz−)1”上に搭載されてい
る5位置のDIPスイッチは識別子バイトのための下位
5ビツト(0−4)を規定し、これに対して上位3ピツ
) (5−7)はキイビード・ファームウェアによって
プリセットされる。
(ID)バイトを伝送することによって自己の識別をす
るように指令される。キイz−)1”上に搭載されてい
る5位置のDIPスイッチは識別子バイトのための下位
5ビツト(0−4)を規定し、これに対して上位3ピツ
) (5−7)はキイビード・ファームウェアによって
プリセットされる。
好適実施例の説明
第1図には、この発明と共に含まれているCRT端末l
の全体的なブロック図が示されている。アドレス・パス
2は16本の信号ラインBSADOO−15を有し、ま
た、データ・パス4は8本の信号ラインBSDT 00
−07を有している。中央処理ユニット(CPU)12
は、マイクロプログラムを蓄積しているリード・オンリ
・メモリ(ROM ) I Oおよび可変情報を蓄積し
ているランダム・アクセス・メモリ(RAM ) 8と
関連してCRT端末1の操作をコントロールするもので
あり、これらは全てアドレス・パス2およびデータ・パ
ス4に対して共通に結合されている。
の全体的なブロック図が示されている。アドレス・パス
2は16本の信号ラインBSADOO−15を有し、ま
た、データ・パス4は8本の信号ラインBSDT 00
−07を有している。中央処理ユニット(CPU)12
は、マイクロプログラムを蓄積しているリード・オンリ
・メモリ(ROM ) I Oおよび可変情報を蓄積し
ているランダム・アクセス・メモリ(RAM ) 8と
関連してCRT端末1の操作をコントロールするもので
あり、これらは全てアドレス・パス2およびデータ・パ
ス4に対して共通に結合されている。
汎用の同期、非同期送受信端末(USART ) 6は
、通信ライン26を介してリモート端末またはホスト・
ゾロセッサとCRT端末1との間で情報を伝送させる。
、通信ライン26を介してリモート端末またはホスト・
ゾロセッサとCRT端末1との間で情報を伝送させる。
アドレス・パス2およびデータ・パス4に結合されてい
るCRT l 4は陰極線管ディスプレイ上でデータ・
パス4を介して受信された情報を表示させる。
るCRT l 4は陰極線管ディスプレイ上でデータ・
パス4を介して受信された情報を表示させる。
代表的な操作においては、USART 6は通信ライン
26からデータを受信し、CPU 12を中断させるこ
とによってCRT端末lに知らせる。CPU l 2は
ROM 10をアドレスしてマイクロプログラムをアド
レスするようにされる。マイクロプログラムのマイクロ
命令はデータ・バス4上に現われて、該マイクロ命令を
実行するCPU 12によって受入れられる。この結果
、通信ライン26を介してUSART 6によって受入
れられたデータはCPU l 2によって特定されたR
AM 8のアドレス位置に蓄積され、次いで、 CRT
l d内のCRTスクリーン上に表示される。
26からデータを受信し、CPU 12を中断させるこ
とによってCRT端末lに知らせる。CPU l 2は
ROM 10をアドレスしてマイクロプログラムをアド
レスするようにされる。マイクロプログラムのマイクロ
命令はデータ・バス4上に現われて、該マイクロ命令を
実行するCPU 12によって受入れられる。この結果
、通信ライン26を介してUSART 6によって受入
れられたデータはCPU l 2によって特定されたR
AM 8のアドレス位置に蓄積され、次いで、 CRT
l d内のCRTスクリーン上に表示される。
マルチプレクサ18もまたアドレス・パス2およびデー
タ・パス4に結合されている。該マルチプレクサ18に
は、デコーダ20−4、マイクロプロセッサ20−6お
よびDIPスイッチ20−8を有するキイデート20が
結合されている。アドレス・パス2およびデータ・パス
4に対するスイッチ・ボックス22およびスイッチ24
も該キイポードに結合されている。テスト・スイッチ2
4は、保守操作の間にCRT端末lをテストするために
欧州される。キイが一ド20は、手動でデータを入力す
る操作において使用される。CPU l 2のコントロ
ーブ・の下に、キイポード20を介して第4レータによ
って入力されたデータはMUX l 8 i介してデー
タ・パス4上に現われ、CPU l 2によって特定さ
れたアドレス位置においてRAM 8に蓄積される。
タ・パス4に結合されている。該マルチプレクサ18に
は、デコーダ20−4、マイクロプロセッサ20−6お
よびDIPスイッチ20−8を有するキイデート20が
結合されている。アドレス・パス2およびデータ・パス
4に対するスイッチ・ボックス22およびスイッチ24
も該キイポードに結合されている。テスト・スイッチ2
4は、保守操作の間にCRT端末lをテストするために
欧州される。キイが一ド20は、手動でデータを入力す
る操作において使用される。CPU l 2のコントロ
ーブ・の下に、キイポード20を介して第4レータによ
って入力されたデータはMUX l 8 i介してデー
タ・パス4上に現われ、CPU l 2によって特定さ
れたアドレス位置においてRAM 8に蓄積される。
レジスタ16は、データ・パス4を介して受入れられた
所定のデータ・ビットを蓄積するため、アドレス・パス
2を介して受入れられた、選択されたアドレスに対応す
るものである。1例として、信号ラインBSADOO−
15を介して受入れられた16進0806(2進000
0100000000110)のアドレス構成は、デー
タ・バイト1O16がレジスタ16に蓄積されているデ
ータ・セット・レディ(DLR)信号を生じさせるよう
な結果をもたらすこととなる。
所定のデータ・ビットを蓄積するため、アドレス・パス
2を介して受入れられた、選択されたアドレスに対応す
るものである。1例として、信号ラインBSADOO−
15を介して受入れられた16進0806(2進000
0100000000110)のアドレス構成は、デー
タ・バイト1O16がレジスタ16に蓄積されているデ
ータ・セット・レディ(DLR)信号を生じさせるよう
な結果をもたらすこととなる。
第2図には、キイボード・キイ・マトリクス20−2に
おいて16×7のマトリクスに配線された最大112個
のキイを有するキイデート2oの所定の詳細な論理が示
されている。該キイボード2゜は、Intel 804
8/8748マイクロプロセツサであるようなマイクロ
プロセッサ20−6によってコントロールされる。
おいて16×7のマトリクスに配線された最大112個
のキイを有するキイデート2oの所定の詳細な論理が示
されている。該キイボード2゜は、Intel 804
8/8748マイクロプロセツサであるようなマイクロ
プロセッサ20−6によってコントロールされる。
4ラインー16ライン・デコーダ2O−41dマイクロ
プロセッサP2O−6の端子P20−P23からの4ビ
ツトの信号を受入れて、16本の選択ラインの中の1本
を生起させてキイボード・キイ・マトリクス20−2を
質関するようにされる。選択されたラインにおいて押圧
されたキイでIKのレジスタを通して適当な信号汀ない
し五が発生され、これはマイクロプロセッサ20−6の
端子P16ないしPIOに印加される。各キイ・の押圧
の結果として、選択されたコードYOないしY6がマイ
クロプロセッサ20−6によって受入れられ、そして、
適当なASCIIコードまたは別異の所望のコードが端
子DBO−7を通してデータ・バス4上に伝送される。
プロセッサP2O−6の端子P20−P23からの4ビ
ツトの信号を受入れて、16本の選択ラインの中の1本
を生起させてキイボード・キイ・マトリクス20−2を
質関するようにされる。選択されたラインにおいて押圧
されたキイでIKのレジスタを通して適当な信号汀ない
し五が発生され、これはマイクロプロセッサ20−6の
端子P16ないしPIOに印加される。各キイ・の押圧
の結果として、選択されたコードYOないしY6がマイ
クロプロセッサ20−6によって受入れられ、そして、
適当なASCIIコードまたは別異の所望のコードが端
子DBO−7を通してデータ・バス4上に伝送される。
デュアル・インライン・ノクツケージ(DIP)スイッ
チA−E20−8はマイクロノロセッサ20−6の端子
TO1T1、P27−P25に加えられる。特定のスイ
ッチ構成は、キイビード・キイ・マトリクス20−2の
あるキイが押圧されたときのコード出力の所定のものに
ついてキイデート20を識別するようにされる。例えば
、この融通性はCRT端末端末具なる国に設けられると
きに必要とされるものである。
チA−E20−8はマイクロノロセッサ20−6の端子
TO1T1、P27−P25に加えられる。特定のスイ
ッチ構成は、キイビード・キイ・マトリクス20−2の
あるキイが押圧されたときのコード出力の所定のものに
ついてキイデート20を識別するようにされる。例えば
、この融通性はCRT端末端末具なる国に設けられると
きに必要とされるものである。
このことは、スイッチ20−8の構成を変更することに
よシ、単一のキイボード設計が異なる国におけるコーデ
ィングに適合されることを″許容することとなる。この
融通性は、まだ、異なるCRT端末製品において、また
は異なるCRT端末の適用のためにキイデート20が使
用されるときにも必要とされる。
よシ、単一のキイボード設計が異なる国におけるコーデ
ィングに適合されることを″許容することとなる。この
融通性は、まだ、異なるCRT端末製品において、また
は異なるCRT端末の適用のためにキイデート20が使
用されるときにも必要とされる。
CPU 12 ハDSR”(データ・セット・レディ)
信号をアドレス・バス2上で16進0806を伝送する
ことによって、レジスタ16−2i付勢し、データ・パ
ス上に16進lOが書込まれるようにする。
信号をアドレス・バス2上で16進0806を伝送する
ことによって、レジスタ16−2i付勢し、データ・パ
ス上に16進lOが書込まれるようにする。
マイクロノロセッサ20−6の中断端子に印加されたD
SR信号(第4図参照)は、スイッチ・・ぐンク20−
8のスイッチA−Eの状態およびオート・ライン・フィ
ードの状態そしてローカル・キイを読出して、キイビー
ド20を検証す′るCPU 12に対して情報を伝送す
るマイクロプロセッサ・シーケンスで、適正なデータ・
コードが伝送されるようにする。
SR信号(第4図参照)は、スイッチ・・ぐンク20−
8のスイッチA−Eの状態およびオート・ライン・フィ
ードの状態そしてローカル・キイを読出して、キイビー
ド20を検証す′るCPU 12に対して情報を伝送す
るマイクロプロセッサ・シーケンスで、適正なデータ・
コードが伝送されるようにする。
第3図には、スイッチ20−8の設定A 、B、C。
DおよびEで、CRT端末12とともに操作されるキイ
ボード12が正確に指示され、まだ、オート・ライン・
フィードまだはローカル・キイが付勢されているかどう
かをCPU l 2に対して指示されていることを検証
するマシン操作のフロラ・チャートが示されている。
ボード12が正確に指示され、まだ、オート・ライン・
フィードまだはローカル・キイが付勢されているかどう
かをCPU l 2に対して指示されていることを検証
するマシン操作のフロラ・チャートが示されている。
キイデート20が、スイッチA、B、CおよびDはオン
状態にあり、スイッチEはオフ状態にあることによって
設定される16進C2の識y31」数を有しているもの
とする。これは、マイクロプロセッサ20−6の端子T
O1TI、P27およびP26を論理Oに、そして端子
P25を論理lにセットする。
状態にあり、スイッチEはオフ状態にあることによって
設定される16進C2の識y31」数を有しているもの
とする。これは、マイクロプロセッサ20−6の端子T
O1TI、P27およびP26を論理Oに、そして端子
P25を論理lにセットする。
キイデート識別シーケンスは、データ・セット・レディ
(DSR)信号が通信ライン26からUSART 6に
よって受入れられたとき、またはCRT端末の・七ヮー
・アップ・シーケンスの間に、ブロック30において開
始される。
(DSR)信号が通信ライン26からUSART 6に
よって受入れられたとき、またはCRT端末の・七ヮー
・アップ・シーケンスの間に、ブロック30において開
始される。
ブロック30において、CPU 12はUSART 6
にその状態情報を質関し、データ・・ぐス4上でBSD
TO−7信号をデコードすることによってDSRの状態
を受入れる。
にその状態情報を質関し、データ・・ぐス4上でBSD
TO−7信号をデコードすることによってDSRの状態
を受入れる。
CPU 12は、ブロック34において、アドレス・バ
ス2上で16進0806を伝送することにより、またデ
ータ・バス4上で16進lOを伝送することでDSR信
号をレジスタ16にロードする。
ス2上で16進0806を伝送することにより、またデ
ータ・バス4上で16進lOを伝送することでDSR信
号をレジスタ16にロードする。
グロック36において、CPU l 2はアドレス・バ
ス2上で16進0800を伝送して、MLIX l 8
でキイビード20の信号を選択するようにされる。
ス2上で16進0800を伝送して、MLIX l 8
でキイビード20の信号を選択するようにされる。
ブロック38において、マイクロゾロセ、す20−6の
INT中断端子に印加されたDSR信号で、キイポード
識別マイクロノロセッサ・シーケンスを開始するように
される。
INT中断端子に印加されたDSR信号で、キイポード
識別マイクロノロセッサ・シーケンスを開始するように
される。
ブロック4oにおいて、端子P27.P26およびP2
5に印加されたスイッチ・パンク2o−8のスイッチC
,DおよびEの状態はマイクロプロセッサ、20−6の
アキュムレータ(図示されない)に読込まれる。
5に印加されたスイッチ・パンク2o−8のスイッチC
,DおよびEの状態はマイクロプロセッサ、20−6の
アキュムレータ(図示されない)に読込まれる。
ブロック42において、アキュムレータノヒット位置6
がテストされる。2進1はスイッチDがオフであること
を指示するものであシ、これは誤り位置であって、マイ
クロプログラムはホールド状態にブランチされる。これ
はフィールド保守者を介在させるだめの信号である。
がテストされる。2進1はスイッチDがオフであること
を指示するものであシ、これは誤り位置であって、マイ
クロプログラムはホールド状態にブランチされる。これ
はフィールド保守者を介在させるだめの信号である。
同様にブロック44においては、アキュムレータのピッ
ト位置が2進0であるかをテストすることによりそれが
オンであるがどうかを規定するためにスイッチCがテス
トされる。該ピット位置が2進1にあるときは、ホール
ドにブランチする。
ト位置が2進0であるかをテストすることによりそれが
オンであるがどうかを規定するためにスイッチCがテス
トされる。該ピット位置が2進1にあるときは、ホール
ドにブランチする。
ブロック46においてはマイクロプロセッサ20−6の
TO端子がテストされ、一方、ブロック48においては
T1端子がテストされて、スイッチAおよびBが夫々に
オンであることを指示する2進0にあるかどうががテス
トされる。2進1のときは、マイクロプログラムはホー
ルドにブランチするようにされる。
TO端子がテストされ、一方、ブロック48においては
T1端子がテストされて、スイッチAおよびBが夫々に
オンであることを指示する2進0にあるかどうががテス
トされる。2進1のときは、マイクロプログラムはホー
ルドにブランチするようにされる。
!
foツク50において、アキュムレータのピット位置5
をテストすることによってスイッチEの位置が調べられ
る。スイッチEがオンで、2進〇にあることは、キイデ
ート2oのデータ・パス4上のコード化出力はキイ・マ
トリクス2o−2のキイ・ナンバが識別されることを指
示するものであシ、これは“ソフト”キイデートである
。スイッチEがオフで、2進1にあることは、キイデー
ト20のデータ・パス4上のコード化出力はASCII
キャラクタであって、1ハード”キイボードを指示する
ものである。この例のために、キイデート20は6ハー
ド”であ、p、 ASCIIキャラクタを発生させるも
のであるとされる。
をテストすることによってスイッチEの位置が調べられ
る。スイッチEがオンで、2進〇にあることは、キイデ
ート2oのデータ・パス4上のコード化出力はキイ・マ
トリクス2o−2のキイ・ナンバが識別されることを指
示するものであシ、これは“ソフト”キイデートである
。スイッチEがオフで、2進1にあることは、キイデー
ト20のデータ・パス4上のコード化出力はASCII
キャラクタであって、1ハード”キイボードを指示する
ものである。この例のために、キイデート20は6ハー
ド”であ、p、 ASCIIキャラクタを発生させるも
のであるとされる。
ブロック52において、レジスタROであるマイクロプ
ロセッサ2O−6(64X8)のランダム・アクセス・
メモリ(RAM ) (図示されない)は、キイポード
識別キャラクタが書込まれる6 4 X S RAMに
おけるアドレス位置である42がロードされる。
ロセッサ2O−6(64X8)のランダム・アクセス・
メモリ(RAM ) (図示されない)は、キイポード
識別キャラクタが書込まれる6 4 X S RAMに
おけるアドレス位置である42がロードされる。
ブロック54において、キイポード識別キャラクタC2
1sが64 X 8 RAMのアドレス位置421.に
書込まれる。
1sが64 X 8 RAMのアドレス位置421.に
書込まれる。
ブロック56において、レジスタROは371oがロー
ドされる。ブロック58において、ストラグ・バイト9
116が64 X 8 RAMのアドレス位置371o
にロードされる。そして、ブロック60において、レジ
スタROは381oに増加される。
ドされる。ブロック58において、ストラグ・バイト9
116が64 X 8 RAMのアドレス位置371o
にロードされる。そして、ブロック60において、レジ
スタROは381oに増加される。
決定ブロック62でローカル・キイの状態が調べられる
。それが付勢されていないときは、ブロック63におい
て、8B1Gが位置381oにロードされる。該ローカ
ル・キイが付勢されているときは、ブロック64におい
て、8C16が位置38.oにロードされる。CRT端
末lは、8B16コードを受入れているCPU l 2
によってリモート・モードにされる。
。それが付勢されていないときは、ブロック63におい
て、8B1Gが位置381oにロードされる。該ローカ
ル・キイが付勢されているときは、ブロック64におい
て、8C16が位置38.oにロードされる。CRT端
末lは、8B16コードを受入れているCPU l 2
によってリモート・モードにされる。
該リモート・モーPの間、CRT端末lは通信2イン2
6に対してオンラインにされている。
6に対してオンラインにされている。
CPU l 2は、ブロック64において8C16コー
ドを受入れているとき、CRT端末lがオフ・ライン・
モードにあるようにする。
ドを受入れているとき、CRT端末lがオフ・ライン・
モードにあるようにする。
ブロック66において、レジスタROは39.◎に増加
され、また、ブロック68において、オート・ライン・
フィード・キイの位置が調べられる。オート・ライン・
フィード・キイが付勢されていないときは、ブロック6
9において、8D、6コードがアドレス位置391oに
ロードされる。8D16コードを受入れたとき、 CP
U l 2はキャリッジ・リターンおよびライン・フィ
ードの2個のキャラクタを伝送して、リターン・キイが
押圧されたときにCRT14のCRTディスプレイ上で
次のラインを開始させるようにする。オート・ライン・
フィード・キイが付勢されていないとき、ブロック70
において、8E1aコードがアドレス位置39□。にロ
ードされる。8E16コードを受入れて、リターン・キ
イが押圧されたときはCPU 12はキャリッジ・リタ
ーンのみを伝送するようにされる。
され、また、ブロック68において、オート・ライン・
フィード・キイの位置が調べられる。オート・ライン・
フィード・キイが付勢されていないときは、ブロック6
9において、8D、6コードがアドレス位置391oに
ロードされる。8D16コードを受入れたとき、 CP
U l 2はキャリッジ・リターンおよびライン・フィ
ードの2個のキャラクタを伝送して、リターン・キイが
押圧されたときにCRT14のCRTディスプレイ上で
次のラインを開始させるようにする。オート・ライン・
フィード・キイが付勢されていないとき、ブロック70
において、8E1aコードがアドレス位置39□。にロ
ードされる。8E16コードを受入れて、リターン・キ
イが押圧されたときはCPU 12はキャリッジ・リタ
ーンのみを伝送するようにされる。
ブロック72において、レジスタROij:40to
K増加され、そして、!ロック74において、キイボー
ド識別キャラクタC21gはアドレス位t 42 t。
K増加され、そして、!ロック74において、キイボー
ド識別キャラクタC21gはアドレス位t 42 t。
からアドレス位置401.にコードされる。これは、キ
イポード識別キャラクタを1. CPU 12に対する
あとからの転送のために適正なシーケンス内に配するよ
うにされる。
イポード識別キャラクタを1. CPU 12に対する
あとからの転送のために適正なシーケンス内に配するよ
うにされる。
ブロック76において、レジスタROは411oに増大
され、そして、ブロック78において、スタート・バイ
ト9016が位置411.にロードされる。
され、そして、ブロック78において、スタート・バイ
ト9016が位置411.にロードされる。
ブロック80において、キイポード20からCPU 1
2に転送されるべきコード・ナンバを指示するキャラク
タ5のナンバは、マイクロプロセッサ20−6の16X
BRAM内のレジスタR1にロードされる。
2に転送されるべきコード・ナンバを指示するキャラク
タ5のナンバは、マイクロプロセッサ20−6の16X
BRAM内のレジスタR1にロードされる。
ブロック82において、位置411oに蓄積されている
スタート・コード90.6を初めに伝送することによっ
て5コードがCPU 12に伝送され、!ロック84に
おいてレジスタROが減少され、ブロック86において
レジスタR1が減少されて、そして決定ブロック88に
おいてレジスタR1がOかどうかのテストをされる。レ
ジスタR1に010が蓄積されていないときは、ファー
ムウェアはブロック82にブランチして、 CPU 1
2に対して次のコードを伝送するようにされる。第5の
キャラクタであるストップ・コード91□6がブロック
82においてCPU l 2に伝送され、レジスタR1
がブロック86ニオイてOtSに減少されたあとで、マ
イクロプログラムはブロック90において完了される。
スタート・コード90.6を初めに伝送することによっ
て5コードがCPU 12に伝送され、!ロック84に
おいてレジスタROが減少され、ブロック86において
レジスタR1が減少されて、そして決定ブロック88に
おいてレジスタR1がOかどうかのテストをされる。レ
ジスタR1に010が蓄積されていないときは、ファー
ムウェアはブロック82にブランチして、 CPU 1
2に対して次のコードを伝送するようにされる。第5の
キャラクタであるストップ・コード91□6がブロック
82においてCPU l 2に伝送され、レジスタR1
がブロック86ニオイてOtSに減少されたあとで、マ
イクロプログラムはブロック90において完了される。
キイデートは、上記5コード・シーケンスの伝送の間は
操作されない。
操作されない。
第5図には、“ソフト”キイボード識別子シーケンスの
タイミング図が示されている。このシーケンスでは、キ
イデートが1ソフト”変換のもの(即ちキイ位置コード
)であることがホストに対して知らされる。この変換に
おいては、オート・ライン・フィードはセットされず、
シフトおよびコントロール・キイは不活性であり、キャ
ップ・ロック・キイは活性でl)、そしてキイポードは
リモート・モードにある。該シーケンスはDSRライン
のトグル作用でホストによって開始される。
タイミング図が示されている。このシーケンスでは、キ
イデートが1ソフト”変換のもの(即ちキイ位置コード
)であることがホストに対して知らされる。この変換に
おいては、オート・ライン・フィードはセットされず、
シフトおよびコントロール・キイは不活性であり、キャ
ップ・ロック・キイは活性でl)、そしてキイポードは
リモート・モードにある。該シーケンスはDSRライン
のトグル作用でホストによって開始される。
このラインはおよそ150μ秒の間は高い状態(最小2
.4 VDC)に留まり、次いで低い状態(最大0.4
VDC)に戻ったあとで、少なくとも150μ秒の間
は変化することがない(第4図参照)。この組合わされ
た300μ秒は、全ての情報を設定するために光分な時
間をキイデートに与える。
.4 VDC)に留まり、次いで低い状態(最大0.4
VDC)に戻ったあとで、少なくとも150μ秒の間
は変化することがない(第4図参照)。この組合わされ
た300μ秒は、全ての情報を設定するために光分な時
間をキイデートに与える。
DSRラインが低い状態にされてから、およそ15m秒
後に、9個の20μ秒の第1のものでパルスがストロー
ブされる。第5図においては、この場合には、データ・
ピッ)DBI−8は16進で90のデータ出力を生じさ
せる。
後に、9個の20μ秒の第1のものでパルスがストロー
ブされる。第5図においては、この場合には、データ・
ピッ)DBI−8は16進で90のデータ出力を生じさ
せる。
データ・ラインは、次いで、ストローブlのおよそ12
m秒後に生じる第2のストローブに先立って5〜10μ
秒内に変化される。この第2のストローブはホストに対
して識別子(ID)バイトが読出されうろことを知らせ
るものである。これは第5図でCIとして示されている
。次続する6個のストローブでは以下の状態の読出しが
!リントされる。(a) オート・ライン・フィード
、(b) ローカル/リモート、(C) コントロ
ール、(d) キャップ・ロック、(、) 左シフ
ト・キイ、および(f) 右シフ)。第9かつ最後の
ストローブでU、7−ケンスにおける最終バイトである
ストップ・バイト(16進91 )が信号される。この
シーケンスの間には中断が生じることはなく、この期間
内に付勢されたいかなるキイでも無視される。
m秒後に生じる第2のストローブに先立って5〜10μ
秒内に変化される。この第2のストローブはホストに対
して識別子(ID)バイトが読出されうろことを知らせ
るものである。これは第5図でCIとして示されている
。次続する6個のストローブでは以下の状態の読出しが
!リントされる。(a) オート・ライン・フィード
、(b) ローカル/リモート、(C) コントロ
ール、(d) キャップ・ロック、(、) 左シフ
ト・キイ、および(f) 右シフ)。第9かつ最後の
ストローブでU、7−ケンスにおける最終バイトである
ストップ・バイト(16進91 )が信号される。この
シーケンスの間には中断が生じることはなく、この期間
内に付勢されたいかなるキイでも無視される。
ここで、第6図を参照して、“ハードキイポードのだめ
のタイミング・インタフェース信号について説明される
。この6ハードキイポードはDIPスイッチのスイッチ
20−8を1オフ”位置にセットすることによって明ら
かにされるものであシ、キイが−ド20はDIPスイッ
チのセット状態を分析してその識別子バイトを決定する
が、この場合には16進のC2である。キイが−ド20
は、ここで、ホス) CPU l 2による要求に応じ
てその識別子シーケンスを伝送することができるように
される。第6図の信号のタイミングは、第5図のそれと
同様である。注意されるべき例外は、キイが−ド20の
状態をホスト12に知らせるバイト・ナンバのみである
。必要な機能はこのタイプのキイポードにおいて内部的
に完成されるものであることから、コントロール、キャ
ップ、ロックおよびシフト・キイの機能はホストに対し
ては適用されない。これは、キイが一ドが、ホストcP
U12によって要求されたキイが−ドの状態情報よシも
、各キャラクタの真のASCIIコードを伝送するため
である。
のタイミング・インタフェース信号について説明される
。この6ハードキイポードはDIPスイッチのスイッチ
20−8を1オフ”位置にセットすることによって明ら
かにされるものであシ、キイが−ド20はDIPスイッ
チのセット状態を分析してその識別子バイトを決定する
が、この場合には16進のC2である。キイが−ド20
は、ここで、ホス) CPU l 2による要求に応じ
てその識別子シーケンスを伝送することができるように
される。第6図の信号のタイミングは、第5図のそれと
同様である。注意されるべき例外は、キイが−ド20の
状態をホスト12に知らせるバイト・ナンバのみである
。必要な機能はこのタイプのキイポードにおいて内部的
に完成されるものであることから、コントロール、キャ
ップ、ロックおよびシフト・キイの機能はホストに対し
ては適用されない。これは、キイが一ドが、ホストcP
U12によって要求されたキイが−ドの状態情報よシも
、各キャラクタの真のASCIIコードを伝送するため
である。
この発明の1実施例について開示し、説明してきたが、
上述された発明を具体化させるために多くの変更および
修正がなされうろこと、および、それが請求された発明
の精神および範囲内にあることは当業者に理解されうる
ところである。したがって、この発明はその全ての特許
請求の範囲によってのみ限定されるべきものである。
上述された発明を具体化させるために多くの変更および
修正がなされうろこと、および、それが請求された発明
の精神および範囲内にあることは当業者に理解されうる
ところである。したがって、この発明はその全ての特許
請求の範囲によってのみ限定されるべきものである。
第1図は、この発明のブロック図である。
第2図は、この発明の詳細な論理ブロック図である。
第3図は、この発明の識別シーケンスについてのマシン
操作のフロラ・チャートである。 第4図は、データ・セット・レディ(DLR)信号第5
図は、′ソフト”(キイ位置コード)キイデートのため
のキイボード・インタフェースのタイミング図である。 第6図は、′ハード’ (ASCIIコード)キイボー
ドのためのインタフェースのタイミング図である。 l・・・CRT端末、2・・・アドレス・パス、4・・
・7” −タ・パス、6・・・同期・非同期送受信端末
(USART)、8・・・ランダム・アクセス・メモリ
(RAM )、1o・・・リード・オンリ・メモリ(R
OM)、l 2・・・中央処理ユニット(CPU )、
14・・・CRT、16・・・レジスタ、18・・・マ
ルチブレフサ(MUX)、20・・・キイボード、22
・・・スイッチ、24・・・テスト・スイッチ。 %許出願人 ハネウェル・インフォメーション・シ
ステ掩イ六J−v′m+I嘩I シーグシ人FIG、
3tdノ 頁の続き つ発 明 者 ニール・シー−バーリングトンアメリカ
合衆国61032イリノイ 州フリーボード・ミドルベリ・ ロード1856 )発 明 者 ドナルド・アール・クロウザイアー アメリカ合衆国61103イリノイ 州ロツクフオード・アーバン・ コート1220
操作のフロラ・チャートである。 第4図は、データ・セット・レディ(DLR)信号第5
図は、′ソフト”(キイ位置コード)キイデートのため
のキイボード・インタフェースのタイミング図である。 第6図は、′ハード’ (ASCIIコード)キイボー
ドのためのインタフェースのタイミング図である。 l・・・CRT端末、2・・・アドレス・パス、4・・
・7” −タ・パス、6・・・同期・非同期送受信端末
(USART)、8・・・ランダム・アクセス・メモリ
(RAM )、1o・・・リード・オンリ・メモリ(R
OM)、l 2・・・中央処理ユニット(CPU )、
14・・・CRT、16・・・レジスタ、18・・・マ
ルチブレフサ(MUX)、20・・・キイボード、22
・・・スイッチ、24・・・テスト・スイッチ。 %許出願人 ハネウェル・インフォメーション・シ
ステ掩イ六J−v′m+I嘩I シーグシ人FIG、
3tdノ 頁の続き つ発 明 者 ニール・シー−バーリングトンアメリカ
合衆国61032イリノイ 州フリーボード・ミドルベリ・ ロード1856 )発 明 者 ドナルド・アール・クロウザイアー アメリカ合衆国61103イリノイ 州ロツクフオード・アーバン・ コート1220
Claims (1)
- 【特許請求の範囲】 (1)コンピュータ用端末としてのキイが一ドであって
、該キイデートの別異の使用のための変化を再構成し、
その新らしい構成を°識別するためのものにおいて: (a) 前記端末キイデートの第1の特定な構成を識
別するコードの第1の部分を発生させるための第1の手
段; (b) 前記端末キイボードの第1の特定な構成を識
別するコードの第2の部分を発生させるための第2の手
段; (c)該コードの前記第1および第2の部分をIDバイ
トに組合わせるために前記第1および第2の手段に結合
された第3の手段; (d) 前記Il)バイトを蓄積するために前記第3
の手段に結合された第4の手段;および(、) 該端
末キイが一ドの構成を識別するために一連の操作を開始
するように質問の電子的信号に応答する第5の手段; が含まれている前記キイZ−V装置。 (2)前記キイポードに質問するために前記コンピュー
タ用端末キイが一ドに結合された第6の手段が含まれて
いる、特許請求の範囲第(1)項の装置。 (3)前記第6の手段からの質問に応答するだめに、前
記第6の手段に結合された第7の手段が含まれている、
特許請求の範囲第(2)項の装置。 (4) ライン・フィード、シフトおよびコントロー
ル・キイ、および、キャップ・ロック・キイが含まれて
おり、端末キイデートの構成を識別する一連の操作で、
“シフト”変換、即ち、ライン・フィードはセットされ
ず、シフトおよびコントロール・キイは不活性であり、
キャップ・ロック・キイは活性であり、そして、該キイ
ボードはリモート・モードにあることを識別するように
されている、特許請求の範囲第(3)項の装置。 (5) ″′ソフト”変換を識別するための゛ソフト
”変換識別信号を発生させるために前記第6の手段に結
合された第8の手段が含まれている、特許請求の範囲第
(4)項の装置。 (6)前記第6の手段に対して“ソフト”変換識別信号
を伝達するだめに前記第6の手段に結合された第9の手
段が含まれている、特許請求の範囲第(5)項の装置。 (7) 左シフト・キイ、右シフト・キイ、ローカル
およびリモート・コントロール部が更に含まれ、端末キ
イが−ドの構成を識別する一連の操作で”ハード変換、
即ちコントロール、キャップ、ロックおよびシフト・キ
イ操作が適用されないようにされている、特許請求の範
囲第(6)項の装置。 (8)゛ハード変換信号、即ち左右シフト信号、ローカ
ルおよびリモート・コントロール信号、キャップ信号お
よびロック信号を発生させるために前記第6の手段に結
合された第10の手段が含まれている、特許請求の範囲
第(7)項の装置。 (9)゛ハード”変換信号を伝送するために前記第6の
手段に結合された第11の手段が含まれている、特許請
求の範囲第(8)項の装置。 (+O) 異するタイプの標準コードを発生させるだめ
の手段が含まれている、特許請求の範囲第(9)項の装
置。 (11) ASCIIタイプのコードを発生させるだめ
の手段が含まれている、特許請求の範囲第(1o)項の
装置。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US06/352,442 US4456972A (en) | 1982-02-25 | 1982-02-25 | Keyboard identification sequence |
US352442 | 1989-05-16 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS58158729A true JPS58158729A (ja) | 1983-09-21 |
Family
ID=23385158
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP58027107A Pending JPS58158729A (ja) | 1982-02-25 | 1983-02-22 | コンピユ−タ用キイボ−ド装置 |
Country Status (8)
Country | Link |
---|---|
US (1) | US4456972A (ja) |
EP (1) | EP0088534A1 (ja) |
JP (1) | JPS58158729A (ja) |
KR (1) | KR840003855A (ja) |
AU (1) | AU1129483A (ja) |
CA (1) | CA1187195A (ja) |
FI (1) | FI830593L (ja) |
YU (1) | YU45783A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS59163626A (ja) * | 1983-03-07 | 1984-09-14 | Sanyo Electric Co Ltd | キ−ボ−ド識別方式 |
Families Citing this family (18)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4788657A (en) * | 1983-12-27 | 1988-11-29 | American Telephone And Telegraph Company | Communication system having reconfigurable data terminals |
US4626830A (en) * | 1984-06-18 | 1986-12-02 | Motorola, Inc. | Membrane keyboard with identifying connectors |
US4788659A (en) * | 1984-10-31 | 1988-11-29 | International Business Machines Corporation | Screen building to facilitate later selection of portions thereof |
DE8802507U1 (de) * | 1988-02-26 | 1988-04-21 | Preh, Elektrofeinmechanische Werke Jakob Preh Nachf. Gmbh & Co, 8740 Bad Neustadt | Programmierbare Dateneingabevorrichtung |
JPH0227468A (ja) * | 1988-07-15 | 1990-01-30 | Brother Ind Ltd | 文書作成装置 |
EP0510194A4 (en) * | 1989-11-28 | 1993-08-11 | Omron Corporation | Terminal, data processor, switching unit, interface, and keyboard the latter three connected to the former two |
JPH06214670A (ja) * | 1991-04-29 | 1994-08-05 | Intel Corp | コンピュータ装置およびそれを初期化する方法 |
EP0663638B1 (en) * | 1993-12-30 | 2001-10-04 | NCR International, Inc. | A method of configuring computer peripherals |
US5446399A (en) * | 1994-11-18 | 1995-08-29 | Varian Associates, Inc. | Method and structure for a fault-free input configuration control mechanism |
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US5600314A (en) * | 1995-07-27 | 1997-02-04 | Oliveros; Ernesto V. | Data input device and correlative encoding technique |
KR100247341B1 (ko) * | 1996-12-27 | 2000-03-15 | 윤종용 | 리모콘을사용한전자기기의제어키잠금방법 |
US6512467B1 (en) * | 1999-04-09 | 2003-01-28 | Sun Microsystems, Inc. | Method and apparatus for dynamically configuring device using device code |
BR0012916A (pt) * | 1999-08-06 | 2002-10-22 | Omniboard Inc | Teclado para uso como um dispositivo de entrada para um computador hospedeiro, sistema para uso como um mecanismo de entrada para um computador hospedeiro, e, processo para conectar um teclado a um computador hospedeiro |
US20040169641A1 (en) * | 2003-02-28 | 2004-09-02 | Bean James J. | Method and apparatus for inputting data |
US20040203480A1 (en) * | 2003-04-09 | 2004-10-14 | Dutton Drew J. | Configuration and management of human interface and other attached devices through bi-directional radio frequency link |
US7310498B2 (en) * | 2003-04-09 | 2007-12-18 | Standard Microsystems Corporation | Communication protocol for personal computer system human interface devices over a low bandwidth, bi-directional radio frequency link |
US20080005262A1 (en) * | 2006-06-16 | 2008-01-03 | Henry Wurzburg | Peripheral Sharing USB Hub for a Wireless Host |
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US3697693A (en) * | 1970-03-11 | 1972-10-10 | Data Card Corp | System for maintaining the status of credit accounts |
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US4200913A (en) * | 1977-04-13 | 1980-04-29 | International Business Machines Corporation | Operator controlled programmable keyboard apparatus |
US4279021A (en) * | 1979-02-15 | 1981-07-14 | Telxon Corporation | Portable data entry apparatus including plural selectable functional configurations |
-
1982
- 1982-02-25 US US06/352,442 patent/US4456972A/en not_active Expired - Fee Related
-
1983
- 1983-02-07 CA CA000421058A patent/CA1187195A/en not_active Expired
- 1983-02-10 AU AU11294/83A patent/AU1129483A/en not_active Abandoned
- 1983-02-16 EP EP83300777A patent/EP0088534A1/en not_active Withdrawn
- 1983-02-22 JP JP58027107A patent/JPS58158729A/ja active Pending
- 1983-02-23 FI FI830593A patent/FI830593L/fi not_active Application Discontinuation
- 1983-02-25 YU YU00457/83A patent/YU45783A/xx unknown
- 1983-02-25 KR KR1019830000779A patent/KR840003855A/ko not_active Application Discontinuation
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS59163626A (ja) * | 1983-03-07 | 1984-09-14 | Sanyo Electric Co Ltd | キ−ボ−ド識別方式 |
JPH0210964B2 (ja) * | 1983-03-07 | 1990-03-12 | Sanyo Electric Co |
Also Published As
Publication number | Publication date |
---|---|
EP0088534A1 (en) | 1983-09-14 |
AU1129483A (en) | 1983-09-01 |
CA1187195A (en) | 1985-05-14 |
FI830593A0 (fi) | 1983-02-23 |
FI830593L (fi) | 1983-08-26 |
KR840003855A (ko) | 1984-10-04 |
YU45783A (en) | 1986-04-30 |
US4456972A (en) | 1984-06-26 |
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