JPS58157150A - Manufacture of master slice type semiconductor integrated circuit - Google Patents
Manufacture of master slice type semiconductor integrated circuitInfo
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Abstract
Description
【発明の詳細な説明】
装置−は、集機１路Ｏ製造方法に関するもので、％にマ
スタウェハに所要の配線・リーン管形成した後にテップ
に分割するマスタスライス蓋半導体集櫨１路の製造方法
に関するものであるＯ
集檀回路の内、最後の金属蒸着による配線まては会った
く陶様に作っておき、最後の金属蒸着による配線のみを
違えて異なった機能を有する集ｍａ路を製造するマスタ
スライス方式は公知である。この様なマスクスライス集
積回路では、ｌテッグ上に電子素子を多数配列させた素
子領域とこれら素子間の配線を行なう為Ｏ配線領域とが
予め定められておシ、拡散工程（ウニハエ、ｉりの終了
したマスタスライスを品種ごとに異なった配線ノターン
で相互配線してＬＳＩを形成する。従って、マスタスラ
イスはｔｅａ集棟ｔｏ畳腑、を満足すると共に、顧客の
注文に応じて回路設計が可能であり、その融通性が萬い
点に特色を有する。[Detailed Description of the Invention] The apparatus relates to a method for manufacturing a master slice lid semiconductor assembly in which the required wiring and lean tubes are formed on a master wafer and then divided into steps. Of the circuits, the final wiring by metal evaporation is made in exactly the same way, and only the last wiring by metal evaporation is different to produce a circuit with different functions. The master slice method is well known. In such a mask-sliced integrated circuit, an element region in which a large number of electronic devices are arranged on the lTEG and an O wiring region for wiring between these elements are predetermined, and a diffusion process (sea urchin fly, The completed master slices are mutually wired with different wiring patterns for each product type to form an LSI.Therefore, the master slice satisfies the requirements of tea assembly to tatami mats, and it is possible to design circuits according to customer orders. It is characterized by its flexibility.
マスタスライスチップの基本構造を第１図に示しである
。即ち、マスタスライスチップｌは素子領域１ｈｓ配線
領域１に、周辺領域Ｉｇを有する。素子領域１ｍにはト
ランジスタ等任意の電子素子が列状に多数配設されてい
る。配線領域１ｂは素子領域ｌａ内の素子を相互に接続
する為の配線を施す区域で、そこには横方向に延びたア
ンダーパス（ＷＡ設配線層）２が複数個１列アレイ状に
設けられている。これらのアンダーパス２は、通常、多
結晶シリコン、又はＰ＋拡散十Ｎ＋拡散の拡散層として
形成される。一方、配線層−ｘｂｔ１ｃおける縦方向の
配線はアンダーパス２上に存在する絶縁層上にムｔ＠６
金属層を蒸着して形成する。The basic structure of a master slice chip is shown in FIG. That is, the master slice chip l has a peripheral region Ig in an element region 1hs and a wiring region 1. A large number of arbitrary electronic elements such as transistors are arranged in a row in the element region 1m. The wiring area 1b is an area where wiring is provided to interconnect the elements in the element area la, and a plurality of horizontally extending underpasses (WA wiring layer) 2 are provided in a single column array there. ing. These underpasses 2 are usually formed as diffusion layers of polycrystalline silicon or P+ and N+ diffusions. On the other hand, the vertical wiring in the wiring layer -xbt1c is placed on the insulating layer existing on the underpass 2.
A metal layer is formed by vapor deposition.
上述した如き構成を有するマスタスライス蓋半導体集嬢
回路を製造する従来の方法では、マスタウェハにカスタ
ム工程、即ち所ＩＩ ｏ ｊＥ ＩＩ ノｚターンの形
成、を施した後に各テッグの機能テストを行なうもので
ある。一方、マスタウニ／・に存在する機能欠陥素子は
ランダムに存在するから、この様な欠陥素子を考慮する
ことなく配！ｌＩｌり一ンを形成してしまう従来方法で
は製品Ｏ歩留＃）が低下せざる１得なかった。In the conventional method for manufacturing a master slice lid semiconductor integrated circuit having the above-mentioned configuration, the master wafer is subjected to a custom process, that is, the formation of a Z turn, and then a functional test of each TEG is performed. It is. On the other hand, since the functionally defective elements that exist in Mastauni/・ exist randomly, they can be arranged without considering such defective elements! In the conventional method, in which the lIl line is formed, the product yield (#) inevitably decreases.
従来のマスクスライス方式では、メタル配線前のマスク
ウェハを予め作やだめしておき、各カスタム回路チップ
を製造する要求のあるたびに、このマスタウェハにカス
タム工程を施すものであるが、作りだめし友マスタウェ
ハの良し、悪しはその時点では不明でおシ、全工程終了
後である為に、このマスタウェハの在庫管理をきめ細か
く行なうことは実際上不可能でおった。In the conventional mask slicing method, a mask wafer before metal wiring is made or soldered in advance, and a custom process is performed on this master wafer each time there is a request to manufacture each custom circuit chip. The quality of the friend master wafer was unknown at that time, and since all processes had been completed, it was practically impossible to carry out detailed inventory control of the master wafer.
又、従来の方式では、カスタム回路が使用する内部アレ
イセルのうち、Ｘ＠でも不良なものがあれば、チップ全
体として不良とな夛、ウエノ・Ｏ単位向積蟲シ０不良亭
が同一のグロセ２ならば、アレイ数やテン！寸法を増加
させればさせる程テツｆＣ）歩留）は極端ｌＩｃ１ｌ化
する傾向があや、従って、最近Ｃ）ｌ’−）数の増加要
望に対するブレーキとなっていた。In addition, in the conventional method, if any of the internal array cells used by the custom circuit are defective even at X@, the entire chip is considered defective. If it is 2, the number of arrays or ten! As the size is increased, the yield rate tends to become more extreme, which has recently become a brake on the desire to increase the number of C)l'-).
本発明は、以上の点に鑑みなされたもＯ？あって、マス
タウェハの有効活用を促進すると共に歩留ルを向上させ
た１スタスライス製半導体集積回路の製造方法を提供す
ることを目的とする。即ち、本発明では、マスクウハ上
の各素子の機能テスト上行なう為のテスト用回路配線を
骸マスタウェハ上に影成し、前記テス）回路配線を介し
て前記マスタウェハ上０各嵩子の機能テス）を行なうと
共に所望の機能を果さない欠陥素子のアドレスを記憶し
、前記テスト用１路配線を除去し、前記記憶した欠Ｉｉ
素子のアドレス情報を基に前記マスタウェハＯチップに
前記欠陥素子を包含しない様に配ｌＩ／＃ター／を形成
する、各工程を有する仁とを特徴とするものである。The present invention was made in view of the above points. It is an object of the present invention to provide a method for manufacturing a single-slice semiconductor integrated circuit, which promotes effective use of master wafers and improves yield. That is, in the present invention, a test circuit wiring for performing a functional test of each element on the mask wafer is formed on the master wafer, and a functional test of each bulk element is performed on the master wafer via the circuit wiring. At the same time, the address of the defective element that does not perform the desired function is memorized, the one-way test wiring is removed, and the memorized defect Ii is
The present invention is characterized by comprising steps of forming an interconnect on the master wafer O-chip so as not to include the defective element based on address information of the element.
以上の如く、本発明では、各デッグにおける最終的な配
−ノ臂ターンを形成する前にマスタウェハの各素子Ｏ機
能テストを行なって欠陥素子の存在を記憶してお亀、配
線パターンを形成する場ｉＫｕ各デッグ内における欠陥
素子の分布状態な基にこれらＯ欠Ｉ！素子を包含しない
様にして配線パターンを形成するものであるから歩Ｉｔ
）を着しく向上させることが可能である。尚、欠陥素子
のアドレスの記憶装置としてコンピュータを使用すると
良い、又、欠陥素子の分布状態に基づいて各チップに配
線・母ターンを形威すゐ場合に１欠陥嵩子のアドレスを
記憶したコン ・ピユータと連動する電子ビーム＊
＊装置を使用して直！ｌＡターン形成する構成とすると
良い。As described above, in the present invention, before forming the final wiring pattern in each deck, a functional test is performed on each element of the master wafer to memorize the presence of defective elements and then form the wiring pattern. Based on the distribution of defective elements within each deg, these O deficiency I! Since the wiring pattern is formed in such a way that it does not include the elements, it is
) can be significantly improved. It is better to use a computer as a storage device for the addresses of defective elements.Also, if wiring and mother turns are formed on each chip based on the distribution of defective elements, a computer that stores the address of one defective element can be used.・Electron beam linked to PC*
*Directly using equipment! It is preferable to adopt a configuration in which a 1A turn is formed.
以下、添付の図面を参考に本発明の具体的集施の１様に
付龜詳Ｓ＋にＷｉ明する。Hereinafter, one embodiment of the present invention will be explained in detail with reference to the accompanying drawings.
ｊｌ ２（ａ）図に示したものはウニハエ程の終了した
マスクウェハ３であって、ウェハ３の最上層に形成する
メタル配線層以外の金工１！か施され友ものであって、
ウェハ３に実ｍ−′ｃ、示した如く、テツｌΔターンが
格子状に形成されている。第２０１）図はマスクウェハ
・３から分離切断して構成されるべ龜チクプｌを拡大し
て示したものであって、ｊｌＩｌ＃ＡＫ示しえもＯと略
々同様の構成を有している、即ち、チップ１は、ｒ−ド
アレイ等を有するプレイｓ４と、周辺郁忙配設され外部
とのｉｊ＆ｌＩ１．を行なうがンデイングパソド５とを
有している。尚、この場合に、プレイ部４は、露１図に
示した如く、素子領域１ａと配線領域ｌｂとを交互に配
設し良構成とすることも可能てあシ、又素子と埋設配線
層とを混在させた構成とすることも可能である。！ ２
（ａ）図ＫＸ印で示したものは、マスタウェハ３内に存
在する欠陥ｙ −ト（素子）の存在箇所であシ、＃Ｉ２
伽）図のテップＩＰ３にも第２（＆）図に対応して欠陥
グー）Ｏ位置をＸ印で示しである。こＯ様な欠ｗｉ嵩子
Ｏ分布／ｆターンＬ１マスクウェハ３Ｑ）り！ハエＩｉ
中Ｋ１１個のクエハ毎にランダムに発生するものであ〉
、第２（−図及び第２（ＩｓＪ図に示した欠陥素子０仕
布パターンは単なる１例に過ぎない、尚、従来は、この
様な欠陥素子の有無に拘わらず、マスタウェハ３に対し
同一の回路構成に対して＃ｉ同一〇配線ノターンを直接
形成していたので、Ｘ印を有するチップは自動的に不良
チップとなシ歩留ｂｔ大きく低下させるｌ［因となって
いた。What is shown in Figure 2(a) is a mask wafer 3 that has been completely processed, and the metal work 1 other than the metal wiring layer to be formed on the top layer of the wafer 3 has been completed. It is a friend given to me,
On the wafer 3, as shown in the actual figure m-'c, T-Δ turns are formed in a lattice pattern. Fig. 201) is an enlarged view of a bead chip l formed by separating and cutting from the mask wafer 3, and has almost the same configuration as the picture 0. That is, the chip 1 has a play s4 having an r-dore array, etc., and a play s4 having an r-dore array, etc., and ij&lI1. It has an undoing pad 5. In this case, as shown in FIG. 1, the play section 4 may have a good structure in which the element region 1a and the wiring region lb are arranged alternately, or the element and the buried wiring layer may be arranged alternately. It is also possible to have a configuration in which both are mixed. ! 2
(a) The area marked with KX in the figure is the location of the defect y-t (element) existing in the master wafer 3, #I2
Corresponding to the second (&) figure, the defective position is also indicated by an X mark at step IP3 in Figure 2. This kind of lack of distribution / f-turn L1 mask wafer 3Q)! fly ii
It occurs randomly for each of the 11 medium K Kueha〉
, 2nd (- figure) and 2nd (IsJ figure) are merely examples. Note that conventionally, the same pattern is applied to the master wafer 3 regardless of the presence or absence of such defective elements. Since #i identical 〇 wiring patterns were directly formed for the circuit configuration, chips with an X mark were automatically determined to be defective chips, which greatly reduced the yield.
ｇ ２（ａ）ＩＩ Ｋ示した状１ｏ−ｒスタウエハ３で
は未定配線パター／が形成されていないのでマスタウェ
ハ３内の各素子に電気的にアクセスすることができない
、そこで、本発明では、マスタウェハ３に対しテスト用
ＷＡｗ１配線を形成する。この様なテスト用回路配！１
１社、マスタウェハ３内Ｏ全てＯ素子（１−”−））を
対応するパッド５にｍｆ＆させて外部から各素子への電
気的なアクセスを可能とするものであって、任意の従来
公知ＯｔＸ術１に使用して、例えば、Ａｔ等のメタル配
線パターンとして形成することが可能なものでおる。こ
のテスト用回路配線の構成は適宜選択的に決定可能な本
のであるが、少なくとも個々のテップにおける不良素子
の位置及びそのチップの基本性能、例えば遅延時間等、
がウェハテストで副室可能である橡に・ぞターン設計す
ることが好ましい。更に、このテスト用回路配線は少な
くと一部分的には永久的に設けるものではなくテスト用
にウェハ３上に仮形成するものであるから、テスト後に
ウェハ′３から除去が容易である材料等を選定する。テ
スト用回路配線のパターンは１［作成しておけば、同−
品株のマスタウェハのチェックを行なう場合には繰返し
使用することが可能である。g 2 (a) II K In the 1-or-r star wafer 3 shown in FIG. For this, a test WAw1 wiring is formed. Such a test circuit layout! 1
1 company, all O elements (1-"-) in the master wafer 3 are connected to the corresponding pads 5 to enable electrical access to each element from the outside, and any conventionally known OtX For example, it is possible to form a metal wiring pattern of At or the like by using the method 1.The configuration of this test circuit wiring can be selectively determined as appropriate, but at least the individual step The location of the defective element and the basic performance of the chip, such as delay time, etc.
It is preferable to design a wafer test chamber that can be used in a sub-chamber. Furthermore, since this test circuit wiring is not permanently provided at least in part but is temporarily formed on the wafer 3 for testing, a material that can be easily removed from the wafer '3 after the test is used. Select. The test circuit wiring pattern is 1 [If you create it, the same
It can be used repeatedly when checking the master wafer of stock.
テスト用回路配線をマスタウェハ３上に形成した後に、
公知のウェハグローブとＬＳＩテスタとを使用してテス
トを行ない、欠陥素子の位置、チップの基本性能等のチ
ェックを行なう。この様なテストは、チップ単位、ウェ
ハ単位、ロット単位で行なうことが可能である。テスト
後又はテストと同時に、テスト結果をコンピュータ等に
記憶させる。好適には、ウェハグロー１とＬＳＩテスタ
とをコンピュータに接続し、オンラインＪＪ＆理する構
成とする。尚、テスト結果を長期間保存する場合には、
チップ、ウェハ、ロット勢に対するｌｌｉｌ番別等も同
時に記憶し、どのテップのどの箇所（アドレス）に欠陥
素子が存在するかが明確に１１１Ｉ可能である様にする
ことは勿論である。After forming the test circuit wiring on the master wafer 3,
A test is performed using a known wafer glove and an LSI tester to check the location of defective elements, the basic performance of the chip, etc. Such a test can be performed on a chip-by-chip, wafer-by-wafer, or lot-by-lot basis. After or at the same time as the test, the test results are stored in a computer or the like. Preferably, the wafer grow 1 and the LSI tester are connected to a computer to perform online JJ& processing. In addition, if you want to save the test results for a long time,
Of course, the llil numbers for chips, wafers, lots, etc. are also stored at the same time, so that it is possible to clearly identify in which step and at which location (address) a defective element exists.
テスト終了後に、マスタウェアー３から仮形成したテス
ト用回路配！１を除去する。この場合に、テスト用回路
配線を完全に除去せずに部分的に残存させて例えばコン
タクト部として使用することも可能である。この様にテ
スト用回路配線を除★したマスタウェハ３は用途別のカ
スタム配！１を行なう迄在庫として保存することが可能
である。尚、マスタウェハ３を在庫として保存すること
は必ずしも必要ではなく、場合によ仏法工程のカスタム
配線に直接移行して配線形成を行なっても良い。After the test, the test circuit was temporarily created from Masterware 3! Remove 1. In this case, it is also possible to partially leave the test circuit wiring without completely removing it and use it as a contact portion, for example. In this way, master wafer 3 with the test circuit wiring removed★ is custom designed for each purpose! It is possible to store it as inventory until you perform step 1. Note that it is not always necessary to store the master wafer 3 as an inventory, and in some cases, wiring may be formed by directly transferring to custom wiring in the Buddhist process.
次に、マスタウェハ３の各チップ区域に対しカスタム配
ＩＩｉ！を形成する場合には、上述した如く収集した欠
陥素子の位置情報を基に、各チップ区域内において欠陥
素子を包含しない様に所望０ＩＩＩ能を行なう配！ｉｌ
パターンを形成する。こＯ場合に、例えば、エレクトロ
ンビーム描画装置をテスト結果を記憶しているコンピュ
ータに接続させて、特定のマスタウェハの特定のチツｌ
にカスタム配線パターンを＊＊する場合に自動的に欠陥
素子を１避する構成とすると良い５注意すべきことであ
るが、本発明では、特定の１）のカスタム回路に対し異
なつえ配線ノ々ターンを用いてチップを形成することも
可能であり、複数個のカスタム回路に対する夫々の配線
パターンｔａ択的に使用して配線パターンによって結線
される素子内に欠陥素子が含まれない橡にすることも可
能である。この場合の具体例を館３図及び８４図を使用
して説明する。Next, for each chip area of the master wafer 3, a custom layout IIi! When forming a chip area, based on the position information of defective elements collected as described above, the layout is performed to perform the desired function so as not to include defective elements in each chip area. il
form a pattern. In this case, for example, an electron beam lithography system may be connected to a computer that stores test results to print a specific chip on a specific master wafer.
It is good to have a configuration that automatically avoids defective elements when creating a custom wiring pattern in It is also possible to form a chip using turns, and each wiring pattern for a plurality of custom circuits can be selectively used to ensure that no defective element is included in the elements connected by the wiring pattern. is also possible. A specific example of this case will be explained using Figures 3 and 84.
！３図及び第４図において、ダート郁４内で斜！ｌを施
した部分は未使用部分６ｔ−嵌わしている。従って、ｊ
ｌ ２（ｂ）図に示した２箇所の欠陥素子を有するテッ
プｌに、菖３！ＥＩＫ示しえある特定のカスタム配線を
形成した場合には、欠Ｍ嵩子が配線パターン内に包含さ
れるＯ″ｅｊ１３図に示し良チツｆ１は不良チップとな
る。ところが、本発明では、第３図に示した配線パター
ン以外の配線パターンが選択可能であるから、例えば、
菖４図に示した様な配置パターンを第２（１１図に形成
した場合には、欠ｌｉ嵩子は配線Δターン外の未使用部
分ε内に位置されるので、このテップ１は良品となる。! In Figures 3 and 4, it is diagonal within Dart Iku 4! The part marked with l is fitted into the unused part 6t. Therefore, j
l 2(b) In the step l having the two defective elements shown in the figure, there is an irises 3! When a specific custom wiring that can exhibit EIK is formed, the good chip f1 shown in Fig. Since wiring patterns other than those shown in the figure can be selected, for example,
If the arrangement pattern shown in Figure 4 is formed in the second stage (Figure 11), the chipped li element will be located within the unused portion ε outside the wiring Δ turn, so this Step 1 will be considered as a non-defective product. Become.
仁の橡に本発明によれば、従来不良品となるべ龜チッグ
においても良品にさせることか可能であシ歩留りを最大
限に向上させることを可能とする。In particular, according to the present invention, it is possible to make non-defective products into good quality products, thereby making it possible to improve the yield to the maximum.
尚、各用途別のカスタムチップの製造を行なう場合に、
１つのマスク品種に対し複数のカスタム品種が同時に流
れることは一般的であシ、１通、ウェハ複数枚単位、或
い杖ロット単位でカスタムパターン食切や換えながら製
作されることが多い。本発明では、この様な切シ換えを
ウェハ内のチツｌ単位で行なう点を特徴とする４０であ
る。夫々のカスタム相互配！！Δターンはｌテップ内の
全ｒ−）を使用することはなく、一般的には、ダート使
用率は５０乃至９０％程度である０本発明では、この点
に着目し、グー）使用率が低ければそれだけ多１１類の
配線ツタ ・−ノを形成することが可能であるから
、構成の異なった配線パターンを使用することによシチ
ッｆＣ）歩留９を向上させることを可能とし九もＯであ
る０本発明では、１枚の同一のマスタスライステップパ
ターンを有するウェハ上に複数個Ｏｔａ＊のカスタムチ
ップが製造されることとなるが、各カスタム回路テップ
ｔｉ１の生産個数の調整はコンピュータ管理すれば良い
。第５図鉱、以上の如くして、マスタウェハ３に３穏１
ｉ１１Ｃ）Ａなつ九配線ノリーンム、ｉｔ、ｃを選択的
に形成させた状態を示している。In addition, when manufacturing custom chips for each application,
It is common for a plurality of custom products to be produced for one mask product at the same time, and the custom patterns are often manufactured while being changed in units of one mask, multiple wafers, or lots. The present invention is characterized in that such switching is performed on a chip-by-chip basis within a wafer. Custom mutual arrangement for each! ! A Δ turn does not use all r-) in l step, and generally the dirt usage rate is about 50 to 90%. In the present invention, we focused on this point and The lower the number, the more it is possible to form 11 types of wiring vines, so by using wiring patterns with different configurations, it is possible to improve the yield. In the present invention, a plurality of Ota* custom chips are manufactured on one wafer having the same master slice step pattern, but the production number of each custom circuit step ti1 is adjusted by computer management. Just do it. Figure 5: As described above, three layers are placed on the master wafer 3.
i11C) A state in which nine wiring patterns, it, and c are selectively formed is shown.
以上詳説した如く、本発明によれば、予め発見した不良
素子を各カスタムチップの未使用部分に位置させること
が可能であるので、本質的には、カスタム工＠にお妙る
不良以外鉱発生せず、高い歩留シが得られる。又、チッ
プ寸法（ダート数）の増加に対しても、歩留シを低下さ
せることはない。更に、テスト回路パターンで一定しえ
基本性能（ダート遅延等）ｔｉＩ＆に、例えば、速度が
クリティカルなカスタムロ路Ａターンを形成するマスタ
スライスチップを迩定する場合にも本発明を適用可能で
ある。As explained in detail above, according to the present invention, it is possible to locate defective elements found in advance in the unused portions of each custom chip, so essentially, it is possible to locate defective elements found in advance in the unused portion of each custom chip. High yields can be obtained without any problems. Furthermore, even if the chip size (number of darts) increases, the yield will not decrease. Furthermore, the present invention can be applied to the case of controlling a master slice chip forming a custom route A-turn where speed is critical, for example, with constant basic performance (dirt delay, etc.) tiI & in a test circuit pattern.
以上、本発明の具体的実施４ｓｋ付き詳細に説明し＊＋
、本発重置これら具体例に限定されるぺ龜もＯ″ｅはな
く、技術的範囲を逸脱することなしＫＩ［々Ｏ変形が可
能であることは勿論である・
４、 Ｉｔ画ｏｓｍ年な説明
第１図は、マスタスライスチップの全体的構成のｌｆｌ
を示した複式図、第２（＆）図は欠陥素子の存在を示し
友マスタウェハの模式図、第２（ｂ）図はＩＨ２葎）図
０−ｒスタクエハの１部のチップを示した拡大図、第３
図は不良チップを示した模式図、第４図社良品チップ會
示した模式図、第５図はマスタスライスに３種５ｒｔｏ
配！１／′＃ターンを施した状ｍを示した模式図、であ
る。The above is a detailed explanation of the specific implementation of the present invention.
, the emphasis of this invention is that there is no O''e limited to these specific examples, and it is of course possible to modify the KI without departing from the technical scope.4. Explanation Figure 1 shows the overall configuration of the master slice chip.
Figure 2 (&) is a schematic diagram of the master wafer showing the presence of defective elements, Figure 2 (b) is an enlarged view of a part of the chips of the IH2 stack wafer. , 3rd
The figure is a schematic diagram showing a defective chip, Figure 4 is a schematic diagram showing a company's good chip, and Figure 5 is a diagram showing three types of 5rto chips in the master slice.
Delivery! FIG. 3 is a schematic diagram showing a shape m with a 1/'# turn.
（符号ｏｉｉ明） １ ：マスタスライスチップ ３：マスタウェハ ４：ｒ−）部 ５：パツド ６：未使用部 特許出願人 株式会社リコー ／”ｌ（ヌ−１２−１ 代 理 人 小 橋 正 明 Ｙパ第３図 １ 第５図 第４図(code oii aki) 1: Master slice chip 3: Master wafer 4: r-) section 5: Padded 6: Unused part Patent applicant Ricoh Co., Ltd. /”l(nu-12-1 Representative small bridge Masaaki Ming Y Pa Figure 3 1 Figure 5 Figure 4
Claims (1)
スタスライス盟半導体集積回路を製造する方法において
、 （−マスタウェハ上の各素子の機能テストを行なう為の
テスト用回路配線を該マスタウェハ上に形成し、 （ｂ） 前記テスト回路配線を介して前記マスタウェ
ハ上の各素子の機能テストを行なうと共に所望の機能を
呆さない欠陥素子のアドレスを記憶し、 （ｅ） 前記テスト用回路配線を除未し、（礎 前記
記憶した欠陥素子Ｏアドレス情報を基に前記マスタウェ
ハのチップに前記欠陥素子を包含しない様に配線パター
ンを形成する、 上記各工１を有することを特徴とするマスクスライス蓋
半導体集穢回路の製造方法。[Claims] 1. In a method for manufacturing a master slice semiconductor integrated circuit by dividing a master wafer into a plurality of steps, (b) performs a functional test of each element on the master wafer via the test circuit wiring, and stores addresses of defective elements that do not disturb the desired function; (e) for the test; The present invention is characterized by having each of the steps 1 above, in which the circuit wiring is removed and a wiring pattern is formed so as not to include the defective element in the chip of the master wafer based on the memorized defective element O address information. A method for manufacturing a mask slice lid semiconductor integrated circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3934882A JPS58157150A (en) | 1982-03-15 | 1982-03-15 | Manufacture of master slice type semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3934882A JPS58157150A (en) | 1982-03-15 | 1982-03-15 | Manufacture of master slice type semiconductor integrated circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58157150A true JPS58157150A (en) | 1983-09-19 |
Family
ID=12550569
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3934882A Pending JPS58157150A (en) | 1982-03-15 | 1982-03-15 | Manufacture of master slice type semiconductor integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58157150A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5444000A (en) * | 1993-03-05 | 1995-08-22 | Hitachi, Ltd. | Method of fabricating integrated circuit with improved yield rate |
| JPH10150083A (en) * | 1988-05-16 | 1998-06-02 | Glenn J Leedy | Manufacture of integrated circuit and testing method |
| US6838896B2 (en) | 1988-05-16 | 2005-01-04 | Elm Technology Corporation | Method and system for probing, testing, burn-in, repairing and programming of integrated circuits in a closed environment using a single apparatus |
-
1982
- 1982-03-15 JP JP3934882A patent/JPS58157150A/en active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10150083A (en) * | 1988-05-16 | 1998-06-02 | Glenn J Leedy | Manufacture of integrated circuit and testing method |
| US6838896B2 (en) | 1988-05-16 | 2005-01-04 | Elm Technology Corporation | Method and system for probing, testing, burn-in, repairing and programming of integrated circuits in a closed environment using a single apparatus |
| US6891387B2 (en) | 1988-05-16 | 2005-05-10 | Elm Technology Corporation | System for probing, testing, burn-in, repairing and programming of integrated circuits |
| US5444000A (en) * | 1993-03-05 | 1995-08-22 | Hitachi, Ltd. | Method of fabricating integrated circuit with improved yield rate |
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