JPS58151661A - メモリ装置 - Google Patents
メモリ装置Info
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- JPS58151661A JPS58151661A JP3477182A JP3477182A JPS58151661A JP S58151661 A JPS58151661 A JP S58151661A JP 3477182 A JP3477182 A JP 3477182A JP 3477182 A JP3477182 A JP 3477182A JP S58151661 A JPS58151661 A JP S58151661A
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- memory
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- bus
- buses
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/173—Interprocessor communication using an interconnection network, e.g. matrix, shuffle, pyramid, star, snowflake
- G06F15/17337—Direct connection machines, e.g. completely connected computers, point to point communication networks
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4022—Coupling between buses using switching circuits, e.g. switching matrix, connection or expansion network
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- G—PHYSICS
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F15/163—Interprocessor communication
- G06F15/173—Interprocessor communication using an interconnection network, e.g. matrix, shuffle, pyramid, star, snowflake
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- General Physics & Mathematics (AREA)
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- Multi Processors (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、複数のプロセッサや縮装値等から複数の入
出力ハスを経て共通的にアクセス可能なメモリ装置に関
する。
出力ハスを経て共通的にアクセス可能なメモリ装置に関
する。
従来、マイクロCPUに接続されるICチップメモリそ
の他のメモリ装置は単1の入出力バスを有するのみであ
った。一方近年におけるマイクロプロセッサの低価格化
にょV、大量のデータ処理全行なう場合に単10入出力
バヌに多数のプロセッサを組み合わせて処理を分散させ
る方式が採用されるようになった。しかしながら」−記
した従来の単1人出力バス・多プロセッサ使用の方式で
は。
の他のメモリ装置は単1の入出力バスを有するのみであ
った。一方近年におけるマイクロプロセッサの低価格化
にょV、大量のデータ処理全行なう場合に単10入出力
バヌに多数のプロセッサを組み合わせて処理を分散させ
る方式が採用されるようになった。しかしながら」−記
した従来の単1人出力バス・多プロセッサ使用の方式で
は。
プロセッサの台数が増加し、あるいは共有メモリへのア
クセス頻度が増加するとメモリアクセスの待時間か増加
し、プロセッザ数を増加させた割には処理能力がそれに
比例して向上しないという問題があった。
クセス頻度が増加するとメモリアクセスの待時間か増加
し、プロセッザ数を増加させた割には処理能力がそれに
比例して向上しないという問題があった。
捷だ大容量のデータを処理するために従来は。
多数の10セツザにそれぞれローカルメモリを備え、共
有メモリデータを各ローカルメモリニ転送し、ローカル
メモリ上で処理全行なうという方式ケとっていた。しか
しこの方式では、転送時開が必要であり、システム全体
としてのメモリ答Mが犬きくなるという欠点があった。
有メモリデータを各ローカルメモリニ転送し、ローカル
メモリ上で処理全行なうという方式ケとっていた。しか
しこの方式では、転送時開が必要であり、システム全体
としてのメモリ答Mが犬きくなるという欠点があった。
この発明の目的は」二記した従来方式の欠点を解消し、
プロセッサ、I/10装置等の複数の装置から複数の入
出力バスを介してアクセスする場庁に待時間の少ないメ
モリ装置を提供するにある。
プロセッサ、I/10装置等の複数の装置から複数の入
出力バスを介してアクセスする場庁に待時間の少ないメ
モリ装置を提供するにある。
以」−の目的を達成するために、この発明のメモリ装置
は、メモリが各々個別にアクセス可能な複数のセグメン
トに分割されるとともに、複数の入i−1’+ カバス
の任意のバスより任芭のメモリセグメントに対しアクセ
ス可能がなされたとき、所定の優先順位により他の入出
力バスの妨害を受けることなく、そのメモリセフメン1
−に対しアクセス可能とするアービタを備え、任意の入
出力バスからこの入出力バス線数の範囲内でsl記分割
されたメモリセフメン1−のいずれにもアクセスできる
ようにしている。
は、メモリが各々個別にアクセス可能な複数のセグメン
トに分割されるとともに、複数の入i−1’+ カバス
の任意のバスより任芭のメモリセグメントに対しアクセ
ス可能がなされたとき、所定の優先順位により他の入出
力バスの妨害を受けることなく、そのメモリセフメン1
−に対しアクセス可能とするアービタを備え、任意の入
出力バスからこの入出力バス線数の範囲内でsl記分割
されたメモリセフメン1−のいずれにもアクセスできる
ようにしている。
以下図面に示す実施例によりこの発明の詳細な説明する
。
。
第1図はこの発明のメモリ装置が実施されるシステム]
ヤjJRk示すブロック図である。同図において、1−
1・1−2・ ・・1−nは複数のプロセッサユニツ1
〜であって各プロセッサユニツ11−1 ・1−2・・
・i−nは、それぞれ人出力バス2−1 ・2−2・
・・2−nf有している。N1・N2・N3はメモリ装
置乙の入出力バスであってプロセッサユニツ1゛1−1
・1−2・・・・i−nの入出力バス2−1 ・2−
2・・・・・2−nとマトリクス状に配されとのマトリ
クスの各交点にはバススイッチ4−11・4−21・−
m−4−31カ接続されている。バススイッチ4−11
・4−21・−m=・4−3nがオンするとそのバスス
イッチに接続される両バスが結合される。各バススイッ
チ4−IT・4−21・= −+・4−j71のオン・
オフは、各プロセッサユニット1−1 ・1−2・・・
・・1−nからのバス使用要求と予め定める優先順位に
より入出力バス管理用のアービタ5で管理される。した
がってアービタ5は、プロセッサユニット1−1 ・1
−2・・・・1−nがメモリ装置乙の入出力バスN1・
N2・N6を競合なく使用できるように設けられている
。
ヤjJRk示すブロック図である。同図において、1−
1・1−2・ ・・1−nは複数のプロセッサユニツ1
〜であって各プロセッサユニツ11−1 ・1−2・・
・i−nは、それぞれ人出力バス2−1 ・2−2・
・・2−nf有している。N1・N2・N3はメモリ装
置乙の入出力バスであってプロセッサユニツ1゛1−1
・1−2・・・・i−nの入出力バス2−1 ・2−
2・・・・・2−nとマトリクス状に配されとのマトリ
クスの各交点にはバススイッチ4−11・4−21・−
m−4−31カ接続されている。バススイッチ4−11
・4−21・−m=・4−3nがオンするとそのバスス
イッチに接続される両バスが結合される。各バススイッ
チ4−IT・4−21・= −+・4−j71のオン・
オフは、各プロセッサユニット1−1 ・1−2・・・
・・1−nからのバス使用要求と予め定める優先順位に
より入出力バス管理用のアービタ5で管理される。した
がってアービタ5は、プロセッサユニット1−1 ・1
−2・・・・1−nがメモリ装置乙の入出力バスN1・
N2・N6を競合なく使用できるように設けられている
。
メモリ装置6のメモリはに個のセグメントに分割さ41
.この分割されたメモリセグメントは入出力パスN1・
N2・N3の任意のものからいずれもそれぞれ独立にア
クセス可能なように構成されている。分割されたメモリ
セグメントの大きさを。
.この分割されたメモリセグメントは入出力パスN1・
N2・N3の任意のものからいずれもそれぞれ独立にア
クセス可能なように構成されている。分割されたメモリ
セグメントの大きさを。
どの程度のものにするかは、プロセッサユニットの持つ
ワーク領域やテーブル領域、さらにはプログラムカウン
タのセグメンI−単位、オペレーションシステムに割当
てられる物理的なセグメント領域、処理データの単位等
を考慮して最も効率の良い単位に選定される。
ワーク領域やテーブル領域、さらにはプログラムカウン
タのセグメンI−単位、オペレーションシステムに割当
てられる物理的なセグメント領域、処理データの単位等
を考慮して最も効率の良い単位に選定される。
この発明の一実施例のメモリ装置のブロック図を第2図
に示している。ここに示したメモリ装置は第1図に示し
たメモリ装置乙の具体的な回路構成図に相当する。
に示している。ここに示したメモリ装置は第1図に示し
たメモリ装置乙の具体的な回路構成図に相当する。
第2図において、6−1・6−2・・・・・6−1(は
分割され:欠メモリセグメン1−である。メモリ装置乙
の入出力ハヌN1・N2・N3は、バッファ回路7−1
・7−2・7−3 に接続されている。このバッファ回
路71・72・73の入出カラインL1・L2・L3と
メモリセグメント6−1 ・6−2・・・・6−1(の
入出カライン8−1 ・8−2・・・・8−にでマトリ
クスを形成しこのマトリクスの各交点にセグメンl−M
択スイッチ9−11・9−21・−−−・QK3が接続
されている。このセグメント選択スイッチ9−11・9
−21・−m=・デーに3がオンするとそのセグメント
選択スイッチに接続されるバッファ回路の入出カライン
とメモリセグメントの入出カラインが結合される。いず
れのセグメントスイッチ9−11・9−21・−・9−
と3をオンさせるかは各バッファ回路7−1 ・7−2
・7−3に加えられるセグメント使用要求信号が、デコ
ーダ1〇−1・10−2・10−3 k介してメモリセ
グメント管理用のアービタ11−1 ・11−2・・・
・11−kに加えられることにより、予め定める優先順
位を考慮してアービタ11−1 ・11−2 ・・・・
11−kが管理するようになっている。すなわちアービ
タ11−1・11−2・・・・11−には入出力バスN
1・N2・N3がメモリセグメント6−1・6−2・・
・・・6−1(を競合なく使用できるように管理するた
めに設けられている。
分割され:欠メモリセグメン1−である。メモリ装置乙
の入出力ハヌN1・N2・N3は、バッファ回路7−1
・7−2・7−3 に接続されている。このバッファ回
路71・72・73の入出カラインL1・L2・L3と
メモリセグメント6−1 ・6−2・・・・6−1(の
入出カライン8−1 ・8−2・・・・8−にでマトリ
クスを形成しこのマトリクスの各交点にセグメンl−M
択スイッチ9−11・9−21・−−−・QK3が接続
されている。このセグメント選択スイッチ9−11・9
−21・−m=・デーに3がオンするとそのセグメント
選択スイッチに接続されるバッファ回路の入出カライン
とメモリセグメントの入出カラインが結合される。いず
れのセグメントスイッチ9−11・9−21・−・9−
と3をオンさせるかは各バッファ回路7−1 ・7−2
・7−3に加えられるセグメント使用要求信号が、デコ
ーダ1〇−1・10−2・10−3 k介してメモリセ
グメント管理用のアービタ11−1 ・11−2・・・
・11−kに加えられることにより、予め定める優先順
位を考慮してアービタ11−1 ・11−2 ・・・・
11−kが管理するようになっている。すなわちアービ
タ11−1・11−2・・・・11−には入出力バスN
1・N2・N3がメモリセグメント6−1・6−2・・
・・・6−1(を競合なく使用できるように管理するた
めに設けられている。
次に以上のように構成される装置の動作について説明す
る。
る。
たとえば、プロセッサユニツ11−1よりメモリセグメ
ント6−1をアクセスする場自を想定すると。
ント6−1をアクセスする場自を想定すると。
先ずプロセッサユニツ11−1からアービタ5に対し入
出力バスN1・N2・N3使用の要求が出される。この
使用要求信号けたアービタ5は、他の10セツザユニツ
I・1−2・1−ろ・・・1−nからの要求と競合をJ
ドけるために1愛先権処理全行ない、空いている任意の
入出力バスからとれか1つを割りあてる。たとえは入出
力バスN1を割当てる場合にはノ(ススイッチ4−IT
iオンする。そしてプロセッサユニット11に入出力ハ
ス使用の許可信号を送る。
出力バスN1・N2・N3使用の要求が出される。この
使用要求信号けたアービタ5は、他の10セツザユニツ
I・1−2・1−ろ・・・1−nからの要求と競合をJ
ドけるために1愛先権処理全行ない、空いている任意の
入出力バスからとれか1つを割りあてる。たとえは入出
力バスN1を割当てる場合にはノ(ススイッチ4−IT
iオンする。そしてプロセッサユニット11に入出力ハ
ス使用の許可信号を送る。
アービタ5からの入出力ハス使用許可信号を受けたプロ
セツザユニツ+−1−iu、入出力バスN1にメモリア
ドレス情報を送出する。入出力バスN1に送出されたア
ドレス情報(はバッファ回路7−1ヲ介してバッファ回
路7−1の入出カラインド1に専用される。壕だバッフ
ァ回路7−1にス1−アさ扛た情報中の選択すべきメモ
リセグメント6−1の要求信号がデコーダ1o−i
2介してアービータ11−111−2・・11−kに送
出される。この要求信号を受けたアービタ11−1は、
他の入出力バスN2・N3がメモリセグメント6−1ヲ
使用していないときメモリセグメント6−1の使用許可
を与える。すなわちセグメン1−選択ヌイツチ9−17
iオンする。これによジアクセスが可能となる。
セツザユニツ+−1−iu、入出力バスN1にメモリア
ドレス情報を送出する。入出力バスN1に送出されたア
ドレス情報(はバッファ回路7−1ヲ介してバッファ回
路7−1の入出カラインド1に専用される。壕だバッフ
ァ回路7−1にス1−アさ扛た情報中の選択すべきメモ
リセグメント6−1の要求信号がデコーダ1o−i
2介してアービータ11−111−2・・11−kに送
出される。この要求信号を受けたアービタ11−1は、
他の入出力バスN2・N3がメモリセグメント6−1ヲ
使用していないときメモリセグメント6−1の使用許可
を与える。すなわちセグメン1−選択ヌイツチ9−17
iオンする。これによジアクセスが可能となる。
もし同時に入出力バスN2・Nろからもメモリセグメン
ト6−1アクセスの要求があったときはアービタ11−
1 で優先権処理が行なわフル競合が回避される。入
出力バスN1の優先度が低く、入出力バスN2もしくは
N3が許可されると、入出力ハスN1よりのアクセス要
求は入出力バスN2やN3使用のプロセツザユニツ1−
がメモリセフメン1−6−1の使用を放棄するまで待た
されることになる。
ト6−1アクセスの要求があったときはアービタ11−
1 で優先権処理が行なわフル競合が回避される。入
出力バスN1の優先度が低く、入出力バスN2もしくは
N3が許可されると、入出力ハスN1よりのアクセス要
求は入出力バスN2やN3使用のプロセツザユニツ1−
がメモリセフメン1−6−1の使用を放棄するまで待た
されることになる。
次にプロセッサユニツl−1−1がメモリセフメン1−
6−1 ヲアクセスしているとキVC,プロセツザユニ
ツI−1−2カメモリセフメンl−6−2にアクセスを
なす場合を考えると、プロセッサユニット1−2からア
ービタ5に対し、入出力バスN1・N2・N3の使用要
求信号を出力する。入出力バスN1がすでに使用されて
いるのでアービタ5の優先権処理によジ他の空入出力ハ
スたとえは入出力バスN2か害(1当てられる。′−!
たアービタ5からは入出力バス許可信号が]゛ロセツザ
ユニツト1−2に送うレるので、プロセッサユニット1
−2i人出力バヌN2にメモリアドレス情報を送出する
。このメモリアドレス情報はバッファ回路7−2ヲ介し
てメモリ装置内に伝送される。またデコーダ10−2’
i介してアービタ11−2にメモリセフメンl−6−2
の使用要求信号が加えられる。アービタ11−2 の
優先権処理により、入出力バスN3がメモリセフメンI
−6−2k使用していなければ、セグメント選択ヌイツ
チ9−22ヲオンするとともに入出力バスN2に列して
メモリセグメント6−2の使用許可信号が送出されブロ
セツザユニツl−1−2(d、メモリセフメン1−6−
2をアクセスすることができる。
6−1 ヲアクセスしているとキVC,プロセツザユニ
ツI−1−2カメモリセフメンl−6−2にアクセスを
なす場合を考えると、プロセッサユニット1−2からア
ービタ5に対し、入出力バスN1・N2・N3の使用要
求信号を出力する。入出力バスN1がすでに使用されて
いるのでアービタ5の優先権処理によジ他の空入出力ハ
スたとえは入出力バスN2か害(1当てられる。′−!
たアービタ5からは入出力バス許可信号が]゛ロセツザ
ユニツト1−2に送うレるので、プロセッサユニット1
−2i人出力バヌN2にメモリアドレス情報を送出する
。このメモリアドレス情報はバッファ回路7−2ヲ介し
てメモリ装置内に伝送される。またデコーダ10−2’
i介してアービタ11−2にメモリセフメンl−6−2
の使用要求信号が加えられる。アービタ11−2 の
優先権処理により、入出力バスN3がメモリセフメンI
−6−2k使用していなければ、セグメント選択ヌイツ
チ9−22ヲオンするとともに入出力バスN2に列して
メモリセグメント6−2の使用許可信号が送出されブロ
セツザユニツl−1−2(d、メモリセフメン1−6−
2をアクセスすることができる。
また他の)゛ロセツザユニツトよりI他のメモリセグメ
ントを使用する場きも上記した動作に準じてアクセスす
ることかできる。
ントを使用する場きも上記した動作に準じてアクセスす
ることかできる。
なお上記した実施例において入出力バスはN1・N2・
N6の6不承しているがこれに限ることなく他の腹数本
に選定できるこという捷でもない。
N6の6不承しているがこれに限ることなく他の腹数本
に選定できるこという捷でもない。
入出力バスをβ本設けるとすれは、β個のメモリセグメ
ント捷では同時に使用することができる。
ント捷では同時に使用することができる。
また上記実施例において複数のプロセッサユニットはア
ービタ5により複数の入1411カバスN1・N2・N
3i任意に使用できるようにしているが。
ービタ5により複数の入1411カバスN1・N2・N
3i任意に使用できるようにしているが。
入出力バスN1・N2・N3は、プロセッサユニット1
−1・1−2・1−3に固定対応して接続されるもので
あってもよい。
−1・1−2・1−3に固定対応して接続されるもので
あってもよい。
さらにまた上記実施例において入出力バスに接続される
装置としてプロセッサユニットを示したがこれに限るこ
となく他の装置たとえは陥装置が接続されるものであっ
てもよい。
装置としてプロセッサユニットを示したがこれに限るこ
となく他の装置たとえは陥装置が接続されるものであっ
てもよい。
以。」ユのようにこの発明のメモリ装置によれば。
メモリを複数のセグメントに分割するとともに。
複数の入出力バスを設けこれら複数の入出力パスヨリ各
メモリセグメン1−をアービタの管理下に任芭にアクセ
スできるようにしたものであるから。
メモリセグメン1−をアービタの管理下に任芭にアクセ
スできるようにしたものであるから。
同一時間に処理するデータ群を異るセフメン1−に分割
して配置することにより複数のデータ処坤全同時に行う
ことができ、従来の単一パス使用のm合に比して処理能
力(待時間か小となる)が向−1−する。また、従来プ
ロセッザユニッI・に持たしていたデータ処理用のロー
カルメモリケ処理速度の低下をきたさないでメモリセグ
メントに集約でき。
して配置することにより複数のデータ処坤全同時に行う
ことができ、従来の単一パス使用のm合に比して処理能
力(待時間か小となる)が向−1−する。また、従来プ
ロセッザユニッI・に持たしていたデータ処理用のロー
カルメモリケ処理速度の低下をきたさないでメモリセグ
メントに集約でき。
共有データをローカルメモリに転送する必要がなくなる
のでこの点からも処理能力を向−1−できる。
のでこの点からも処理能力を向−1−できる。
さらVCまた情報の高精度をはかるために従来方式のロ
ーカルメモリを持つ方式では各ローカルメモリ容量を大
きくしなけれはならず、I−ラブルの発生、夫装の困難
さ等のためビルドアップが答易でなかったか、この発明
VCよればメモリセグメン1−を大きくするのみでビル
ドアップを簡単に行なうことができる。
ーカルメモリを持つ方式では各ローカルメモリ容量を大
きくしなけれはならず、I−ラブルの発生、夫装の困難
さ等のためビルドアップが答易でなかったか、この発明
VCよればメモリセグメン1−を大きくするのみでビル
ドアップを簡単に行なうことができる。
第1図はこの発明のメモリ装置が実施されるシステム前
成ケ示すブロック図、第2図はこの発明の一実施例を示
すメモリ装置のブロック図である。 1−1・1−2・・・・1−rl:プロセッサユ= ツ
l−。 2−1・2−2・・・・2−11:プロセッサユニット
の人出力バス、 6:メモリ装置、 4−H・4
−21・−=−=4−3n:バ7. ツイツチ、 、
N1−N2・N3:メモリ装置の入出力ハス、 5:
人出力バス管理用アービタ、6−1・6−2・・・・・
6−k :メモリセフメンl−,7−1・7−2・7−
3=バッソフ回路、 Ll・L2・L3=バッファ回
路の入出カライン、 8−1 ・8−2・・・・81
< :メモリセグメントの入出カライン、 9−1
1・9−21・−m−・9に3:セクメンI−選択スイ
ッチ。 10−1・10−2・10−3:デコーダ、 11−
1・11−2・・ ・1i−に:メモリセグメント管理
用アービタ。 特許出願人 立石軍機株式会社代理人 弁理
士 中 村 茂 倍 述 ぐ 2
成ケ示すブロック図、第2図はこの発明の一実施例を示
すメモリ装置のブロック図である。 1−1・1−2・・・・1−rl:プロセッサユ= ツ
l−。 2−1・2−2・・・・2−11:プロセッサユニット
の人出力バス、 6:メモリ装置、 4−H・4
−21・−=−=4−3n:バ7. ツイツチ、 、
N1−N2・N3:メモリ装置の入出力ハス、 5:
人出力バス管理用アービタ、6−1・6−2・・・・・
6−k :メモリセフメンl−,7−1・7−2・7−
3=バッソフ回路、 Ll・L2・L3=バッファ回
路の入出カライン、 8−1 ・8−2・・・・81
< :メモリセグメントの入出カライン、 9−1
1・9−21・−m−・9に3:セクメンI−選択スイ
ッチ。 10−1・10−2・10−3:デコーダ、 11−
1・11−2・・ ・1i−に:メモリセグメント管理
用アービタ。 特許出願人 立石軍機株式会社代理人 弁理
士 中 村 茂 倍 述 ぐ 2
Claims (1)
- (1)プロセッサ、し0装置等の複数の装置から複数の
入出力バスを経てアクセス可能なメモリ装置であって、
各々が個別にアクセス可能な複数のセグメントに分割さ
れるメモリと、@記複数の入出力バスの任意のバスより
前記分割された任意のメモリセグメントに対しアクセス
要求がなされたとき所定の優先順位により他の入出力バ
スよりの妨害を受けることなくそのメモリセグメン1−
に対しアクセス可能とするアービタとを備え、任意の入
出力ハスからこの入出力バス線数の範囲内で@記分割さ
れたセグメンI−のいずれにもアクセスできるようにし
たことを特徴とするメモリ装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3477182A JPS58151661A (ja) | 1982-03-04 | 1982-03-04 | メモリ装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3477182A JPS58151661A (ja) | 1982-03-04 | 1982-03-04 | メモリ装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS58151661A true JPS58151661A (ja) | 1983-09-08 |
Family
ID=12423563
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3477182A Pending JPS58151661A (ja) | 1982-03-04 | 1982-03-04 | メモリ装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS58151661A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04230555A (ja) * | 1990-12-18 | 1992-08-19 | Internatl Business Mach Corp <Ibm> | 通信ネットワークおよび通信チャンネルをつくる方法 |
EP1398706A2 (de) * | 1997-02-11 | 2004-03-17 | PACT XPP Technologies AG | Internes Bussystem für programmierbare Zellstrukturen |
-
1982
- 1982-03-04 JP JP3477182A patent/JPS58151661A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04230555A (ja) * | 1990-12-18 | 1992-08-19 | Internatl Business Mach Corp <Ibm> | 通信ネットワークおよび通信チャンネルをつくる方法 |
EP1398706A2 (de) * | 1997-02-11 | 2004-03-17 | PACT XPP Technologies AG | Internes Bussystem für programmierbare Zellstrukturen |
EP1398706A3 (de) * | 1997-02-11 | 2006-04-12 | PACT XPP Technologies AG | Internes Bussystem für programmierbare Zellstrukturen |
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