JPS5814627B2 - time interval measuring device - Google Patents

Description

【発明の詳細な説明】 本発明は時間間隔測定装置に関するものである，従来の
時間間隔測定装置では使用するカウンタの動作上限周波
数が分解能を決定し、例えば動作上限周波数が１００Ｍ
ＨＺのカウンタを使用した場合は最小分解能が１０ｎｓ
となり、更に分解能を上げることは不可能である。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a time interval measuring device. In conventional time interval measuring devices, the operating upper limit frequency of the counter used determines the resolution. For example, if the operating upper limit frequency is 100 M
When using a HZ counter, the minimum resolution is 10ns.
Therefore, it is impossible to further increase the resolution.

本発明は動作上限周波数の高いカウンタを使用しないで
高い分解能で時間間隔測定ができる装置を提供しようと
するもので、以下図面についてその一実施例を説明する
。The present invention aims to provide a device capable of measuring time intervals with high resolution without using a counter with a high upper limit frequency of operation, and one embodiment thereof will be described below with reference to the drawings.

第１図はその構成を示すブロック線図、第２図は動作説
明用波形図である。FIG. 1 is a block diagram showing its configuration, and FIG. 2 is a waveform diagram for explaining the operation.

本発明は被測定時間間隔ＴＸに相当するパルス巾の入カ
パルス■の立上り、立下りに応じて作動、停止するスタ
ートストップパルスオシレータＯと、このパルスオシレ
ータＯの出力Ｌ０を、その発振周期Ｔをｎ分割例えば１
０等分した時間ｔ ＝ Ｔ／１ ０ずつ遅延したｎ−１
相すなわち９相のパルス群Ｌ１〜Ｌ９として出力する９
相の遅延線、遅延素子等の遅延回路Ｄ１〜Ｄ９と、クロ
ツク入力端子に入カパルス■を印加することにより制御
され、前記パルスオシレータ０の出力Ｌ０と各遅延回路
Ｄ１〜Ｄ９の出力Ｌ１〜Ｌ９をそれぞれデータ入力端子
に入力して入力パルスＩの立上りから立下りまでの間を
同相および９相合計１０相にフォローしたデータ出力０
〜９を各データ出力端子より出力し、入カパルス■の立
下りでラッチされるフォロー型ラッチ回路Ｌと、このラ
ッチ回路Ｌの同相と最終相のデータ出力０，９をアンド
回路部を通して入力して入力パルス■の時間間隔Ｔｘ内
のパルス数を計数表示する１０進カウンタＣと、前記ラ
ッチ回路Ｌのラッチされたデータ出力を解析表示する解
析表示回路Ａとから構成されている。The present invention provides a start-stop pulse oscillator O that operates and stops in accordance with the rise and fall of an input pulse (1) with a pulse width corresponding to the time interval to be measured TX, and an output L0 of this pulse oscillator O with its oscillation period T. n division e.g. 1
Time divided into 0 equal parts t = T/1 n-1 delayed by 0
output as a group of pulses L1 to L9 of nine phases.
The output L0 of the pulse oscillator 0 and the outputs L1 to L9 of each delay circuit D1 to D9 are controlled by applying an input pulse ■ to the delay circuits D1 to D9 such as phase delay lines and delay elements, and the clock input terminal. are respectively input to the data input terminals, and the data output 0 follows the in-phase and 9-phase total of 10 phases from the rising edge to the falling edge of the input pulse I.
~9 is output from each data output terminal, and the follow type latch circuit L is latched at the falling edge of the input pulse ■, and the in-phase and final phase data outputs 0 and 9 of this latch circuit L are input through the AND circuit section. The decimal counter C counts and displays the number of pulses within the time interval Tx of the input pulse (2), and the analysis display circuit A analyzes and displays the latched data output of the latch circuit L.

いま、被測定時間間隔ＴＸが５２ｎｓの場合を考え、こ
のパルス巾の入力パルス１がパルスオシレータＯに入力
したとする。Now, suppose that the time interval TX to be measured is 52 ns, and that an input pulse 1 having this pulse width is input to the pulse oscillator O.

パルスオシレータＯは第２図のし。Pulse oscillator O is shown in Figure 2.

で示すように入カパルス■の立−ヒりで発振を開始し、
その立下りで発振を停止する。Oscillation starts at the rise of the input pulse ■ as shown in
Oscillation is stopped at the falling edge.

パルスオシレータＯの発振周波数を１００ＭＨＺ、発振
周期Ｔを１ ０ ｎｓに選定すれば、発振出力し。If the oscillation frequency of the pulse oscillator O is set to 100 MHz and the oscillation period T is set to 10 ns, oscillation is output.

は９相の遅延回路Ｄ１〜Ｄ９により発振周期Ｔ＝１０ｎ
ｓを１０等分したｔ＝１ｎｓずつ遅延されて９相のパル
ス群Ｌ１〜Ｌ９に変換され出力される。is an oscillation period T=10n due to the 9-phase delay circuits D1 to D9.
s is divided into 10 equal parts, which is delayed by t=1 ns, converted into nine-phase pulse groups L1 to L9, and output.

発振出力Ｌ０と各遅延出力Ｌ〜Ｌ９はそれぞれフォロー
型ラッチ回路Ｌの各データ入力端子に入力され、各デー
タ出力端子より入カパルス■の立上りから立下９までの
間を同相および９相合計１０相にフォローしたデータ出
力θ〜９が出力され、入カパルス■の立下りでラッチさ
れる。The oscillation output L0 and each delay output L to L9 are respectively input to each data input terminal of the follow-type latch circuit L, and from each data output terminal, input pulses from the rising edge to the falling edge 9 are in-phase and 9-phase, totaling 10 pulses. A data output θ to 9 following the phase is output and latched at the falling edge of the input pulse ■.

この場合は、第２図のＬ。In this case, L in Figure 2.

， ＬＩ Ｈ Ｌ２の太線で示す状態がラッチされてい
る。, LI HL The state shown by the thick line in L2 is latched.

このラッチされたテータ出力０〜２は解析表示回路Ａに
よって解析され、その表示部は数値２を表示する。The latched data outputs 0 to 2 are analyzed by the analysis and display circuit A, and the display section thereof displays the numerical value 2.

一方、ラッチ回路Ｌの同相と最終相のデータ出力０，９
がアンド回路部を通して１０進カウンタＣに人力される
。On the other hand, the in-phase and final phase data outputs 0 and 9 of the latch circuit L
is manually input to the decimal counter C through the AND circuit section.

第２図のＰはアンド回路部の出力を示す。P in FIG. 2 indicates the output of the AND circuit section.

このパルス数、すなわち入カパルスエの時間間隔ＴＸ内
のパルス数５が計数され、表示部で数値５を表示する。This number of pulses, that is, the number of pulses 5 within the time interval TX of the input pulse wave is counted, and the numerical value 5 is displayed on the display section.

このカウンタＣの表示部の数値５と解析表示回路Ａの表
示部の数値２ぱ被測定時間間隔ＴＸが５２ｎｓであるこ
とを示している。The numerical value 5 on the display section of the counter C and the numerical value 2 on the display section of the analysis display circuit A indicate that the measured time interval TX is 52 ns.

従来装置では上限周波数が１．００ＭＨＺＯカウンタを
使用した場合、その最小分解能が１ ０ ｎｓであるか
ら、被測定時間間隔Ｔｘを５０ｎｓとして測定し、これ
以上分解能を上げて、換言すれば更に高精度に測定表示
することはできないが、本発明では上記のように発振周
期Ｔ＝１０ｎｓを１０等分した場合、分解能が発振周期
Ｔの１／１ｏすなわちｉｎｓとなるから、ＴＸを５２ｎ
ｓと分解能を上げて測定表示することができる。In the conventional device, when using a MHZO counter with an upper limit frequency of 1.00 MHz, its minimum resolution is 10 ns, so the measurement time interval Tx to be measured is set to 50 ns, and the resolution is increased further, in other words, even higher precision is achieved. However, in the present invention, if the oscillation period T = 10 ns is divided into 10 equal parts as described above, the resolution becomes 1/1o of the oscillation period T, that is, ins, so TX is 52 nm.
Measurements can be displayed with increased resolution.

一般に発振周期Ｔをｎ等分すれば、１ ／ ｎの分解能
にすることができる。Generally, if the oscillation period T is divided into n equal parts, a resolution of 1/n can be obtained.

分割は等分割でなくてもよく対数的にしてもよい。The division need not be equal and may be made logarithmically.

なお、スタートストップパルスオシレータＯとしては、
スタートストップサインオンレータとパルス変換回路を
組み合わせたものでもよい。In addition, as the start-stop pulse oscillator O,
It may also be a combination of a start-stop sign-on generator and a pulse conversion circuit.

またラッチ回路Ｌおよび解析表示回路Ａぱ公知のものを
使用することができる。Also, known latch circuits L and analysis/display circuits A can be used.

ラッチフリップフロツブを使用した場合、オシレータ０
の停止する瞬間の状態を考えるとフリップフロップ出力
はセットアップタイム、ホールドタイムに関係するため
、入力と出力は時間的に一致した情報とは言えない。When using a latch flip-flop, the oscillator 0
Considering the state at the moment the flip-flop stops, the input and output cannot be said to be temporally consistent information because the flip-flop output is related to the setup time and hold time.

従ってｎ−１相の遅延回路（その出力はラッチフリツプ
フロツブの入力となる）はセットアップタイムおよびホ
ールドタイムを考慮して調整されねばならない。Therefore, the n-1 phase delay circuit (the output of which becomes the input of the latch flip-flop) must be adjusted taking into account the setup time and hold time.

この点を考慮すると、次段のカウンタＣへのデータ出力
も実際にはラッチ出力の状態に基づいて発生しなければ
ならない。Considering this point, data output to the next stage counter C must actually be generated based on the state of the latch output.

データ出力はラッチフリップフロツプの出力側から取り
出しているので、フリツプフロツプはフォロー型でなけ
ればならない。Since the data output is taken from the output side of the latch flip-flop, the flip-flop must be of the follow type.

マスタースレーブ型のフリツプフロツプでは出力はクロ
ツクの転位毎にしか変化しないので、データ出力の発生
はオシレータ０の停止する瞬間に１回しか発生しないか
ら本発明には不適当である。In a master-slave type flip-flop, the output changes only at each transition of the clock, so the data output is generated only once at the moment when oscillator 0 stops, making it unsuitable for the present invention.

また遅延回路Ｄ１，Ｄ２・・・・・・を伝達するパルス
信号の巾は発振周期Ｔをｎ分割した時間巾よりも広くて
よい。Further, the width of the pulse signal transmitted through the delay circuits D1, D2, . . . may be wider than the time width obtained by dividing the oscillation period T by n.

理論的制限は発振周期Ｔの１／２が最大であるが、次段
のカウンタを併用しない場合は実用上の制限しかない。The maximum theoretical limit is 1/2 of the oscillation period T, but there is only a practical limit when a counter at the next stage is not used together.

このパルス信号の巾が１ ／ ｎより広くてよいという
ことは分解能の劣った論理素子を使用して実用分解能を
上げるという目的に使用できることを意味する。The fact that the width of this pulse signal can be wider than 1/n means that it can be used for the purpose of increasing the practical resolution using logic elements with poor resolution.

以上詳細に説明したことから明らかなように本発明によ
れば、従来と同じ動作上限周波数のカウンタを使用して
高い分解能で時間間隔を測定することができる。As is clear from the detailed explanation above, according to the present invention, time intervals can be measured with high resolution using a counter with the same upper limit frequency of operation as in the prior art.

特に本発明ではフォロー型ラッチ回路Ｌを使用し、スタ
ートストップパルスオシレータＯの出力Ｌｏ とｎ−１
相の遅延回路Ｄ，〜Ｄ，の出力Ｌ１〜Ｌ９をフォロー型
ラッチ回路Ｌに入力し、このラッチ回路Ｌを入力バルス
■の立上りで動作させてこれよりデータ出力０〜９を出
力し、入力パルス１の立下りでデータ出力をラッチさせ
、このラッチされたデータ出力（実施例では０，Ｌ２）
を解析表示回路Ａにより解析して下位桁（実施例では２
）の表示を行うと共に、ラッチ回路Ｌのラッチされた同
相のデータ出力０と最終相のデータ出力９とのアンド出
力Ｐ（桁−ヒげのだめのパルス）としで得られる。In particular, in the present invention, a follow-type latch circuit L is used, and the outputs Lo and n-1 of the start-stop pulse oscillator O are
The outputs L1 to L9 of the phase delay circuits D, ~D, are input to the follow-type latch circuit L, and this latch circuit L is operated at the rising edge of the input pulse ■ to output data outputs 0 to 9, and the input The data output is latched at the falling edge of pulse 1, and this latched data output (0, L2 in the example)
is analyzed by the analysis display circuit A and the lower digits (in the example, 2
) is displayed, and an AND output P (digit minus a pulse) of the latched in-phase data output 0 of the latch circuit L and the final phase data output 9 is obtained.

入カパルスエの時間間隔ＴＸ内のパルス数をカウンタＣ
により計数して上位桁（実施例では５）の表示を行うよ
うにしたので、被測定時間間隔ＴＸの測定終了時（入カ
バルス■の立下り時）に必要な動作はラッチ回路Ｌをラ
ッチするだけとなり、パルスの計数動作の終了はラッチ
回路Ｌの出力状態（ラッチされたデータ出力）によって
自動的に制御され決定されるので、測定時間終了時と桁
上げの時点が偶然重なってもラッチ（保持）されたパル
スで確実に桁上げを行うことができ、測定終了時の計数
動作における誤動作を防止することができる効果を奏す
る。Counter C counts the number of pulses within the time interval TX of input pulse waves.
Since the upper digit (5 in the example) is counted and displayed, the necessary operation is to latch the latch circuit L at the end of the measurement of the time interval TX to be measured (at the falling edge of the input signal). Since the end of the pulse counting operation is automatically controlled and determined by the output state of the latch circuit L (latched data output), even if the end of the measurement time and the point of carry happen to overlap, the latch ( A carry can be reliably carried out using the held pulses, and malfunctions in the counting operation at the end of measurement can be prevented.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は本発明装置の一実施例の構成を示すブロック線
図、第２図はその動作説明用波形図である。 ＴＸ・・・・・・被測定時間間隔、■・・・・一・入カ
パルス、０・・・・・・スタートストップパルスオシレ
ータ、Ｌｏ・・・・・・このオシレータＯの出力、ｔ・
・・・・・発振周期Ｔをｎ分割した時間、Ｌ１ ，
Ｌ２ ， Ｌ３・・・・・・ｎ−１相のパルス群、Ｄ
，，Ｄ２，Ｄ３・・・・・・ｎ−１ 相の遅延回路、０
，１．２・・・・・・データ出力、Ｌ・・・・・・フォ
ロー型ラッチ回路、Ｃ・・・・・・カウンタ、Ａ・・・
・・・解析表示回路。FIG. 1 is a block diagram showing the configuration of an embodiment of the apparatus of the present invention, and FIG. 2 is a waveform diagram for explaining its operation. TX: Time interval to be measured, ■: 1. Input pulse, 0: Start/stop pulse oscillator, Lo: Output of this oscillator O, t.
...Time obtained by dividing the oscillation period T into n, L1,
L2, L3...n-1 phase pulse group, D
,,D2,D3... n-1 phase delay circuit, 0
, 1.2... Data output, L... Follow type latch circuit, C... Counter, A...
...Analysis display circuit.

Claims (1)

【特許請求の範囲】[Claims] １ 被測定時間間隔に相当するパルス巾の入力パルスの
立上り、立下りに応じて作動、停止するスタートストッ
プパルスオシレータと、このオシレータの出力を、その
発振周期をｎ分割した時間ずつ遅延したｎ−１相のパル
ス群として出力するｎ−１相の遅延回路と、入カパルス
で制御され、前記オシレータの出力と各遅延回路の出力
をそれぞれデータ入力端子に入力して入カパルスの立上
りから立下りまでの間を同相およびｎ−１相合計ｎ相に
フォローしたデータ出力を各データ出力端子より出力し
、入カパルスの立下りでラッチされるフォロー型ラッチ
回路と、このラッチ回路のラッチされた同相のデータ出
力と最終相のデータ出力とのアンド出力として得られる
、入カパルスの時間間隔内のパルス数を計数表示するカ
ウンタと、前記ラッチ回路のラッチされたデータ出力を
解析表示する解析表示回路とよりなる時間間隔測定装置
。1. A start-stop pulse oscillator that operates and stops in response to the rise and fall of an input pulse with a pulse width corresponding to the time interval to be measured, and an n- An n-1 phase delay circuit outputs as a group of 1-phase pulses, and is controlled by the input pulse, and the output of the oscillator and the output of each delay circuit are input to the data input terminals, and the output from the rise to the fall of the input pulse is controlled by the input pulse. A follow-type latch circuit that outputs data output following the in-phase and n-1 phases to a total of n phases between the input pulses and latches it at the falling edge of the input pulse, and the latched in-phase A counter that counts and displays the number of pulses within a time interval of input pulses obtained as an AND output between the data output and the final phase data output, and an analysis display circuit that analyzes and displays the latched data output of the latch circuit. A time interval measuring device.