JPS581454B2 - 入出力制御方式 - Google Patents
入出力制御方式Info
- Publication number
- JPS581454B2 JPS581454B2 JP53035167A JP3516778A JPS581454B2 JP S581454 B2 JPS581454 B2 JP S581454B2 JP 53035167 A JP53035167 A JP 53035167A JP 3516778 A JP3516778 A JP 3516778A JP S581454 B2 JPS581454 B2 JP S581454B2
- Authority
- JP
- Japan
- Prior art keywords
- input
- output
- output devices
- adapter device
- cpu
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Landscapes
- Bus Control (AREA)
Description
【発明の詳細な説明】
本発明はバスインターフェースの異なる入出力装置が複
数接続されて成る情報処理システムに採用して好適な入
出力制御方式に関する。
数接続されて成る情報処理システムに採用して好適な入
出力制御方式に関する。
CPU・主メモリ・複数の入出力装置がシステムバスを
介して接続されて成る情報処理装置に、バスインターフ
ェースの異なる入出力装置を接続する場合、判別なハー
ドウエアを用意し、これを介して接続されることが多く
、従って割込み及びデータ転送等の制御が複雑になる。
介して接続されて成る情報処理装置に、バスインターフ
ェースの異なる入出力装置を接続する場合、判別なハー
ドウエアを用意し、これを介して接続されることが多く
、従って割込み及びデータ転送等の制御が複雑になる。
即ち、第1図に示す如く、CPU2・主メモリ3・入出
力装置4,5を含み、あるバスインターフェースを持つ
情報処理装置に、上記入出力装置4,5とはインターフ
ェースの異なる入出力装置6,7を接続する場合、シス
テムバス1に入出力アダプタ8,9を介して接続してい
た。
力装置4,5を含み、あるバスインターフェースを持つ
情報処理装置に、上記入出力装置4,5とはインターフ
ェースの異なる入出力装置6,7を接続する場合、シス
テムバス1に入出力アダプタ8,9を介して接続してい
た。
この入出力アダプタ8,9は、接続される入出力装置6
,7毎設けられるものであって、インターフェースの異
る入出力装置が増設される都度同じ数だけ用意する必要
がある。
,7毎設けられるものであって、インターフェースの異
る入出力装置が増設される都度同じ数だけ用意する必要
がある。
従ってハードウエア量も増え、制御が複雑となり、且つ
高価となっていたものである。
高価となっていたものである。
本発明は上記欠点に鑑みてなされたものであり、バスイ
ンターフェースの異なる入出力装置を、ある情報処理装
置に接続する際、1個のアダプタにより複数の入出力装
置を共通に効率良く制御することでハードウエア量の削
減、更には制御の簡素化をはかった入出力制御方式を提
供することを目的とする。
ンターフェースの異なる入出力装置を、ある情報処理装
置に接続する際、1個のアダプタにより複数の入出力装
置を共通に効率良く制御することでハードウエア量の削
減、更には制御の簡素化をはかった入出力制御方式を提
供することを目的とする。
又、アダプタのハードウエアとファームウエアの機能分
担を行ない、スピードの要求されるデータ転送をハード
ウエアにより優先しコマンドならびに割込み処理をファ
ームウエアにより実現することで柔軟性のある入出力制
御方式を提供することも目的とする。
担を行ない、スピードの要求されるデータ転送をハード
ウエアにより優先しコマンドならびに割込み処理をファ
ームウエアにより実現することで柔軟性のある入出力制
御方式を提供することも目的とする。
以下、第2図以降を使用して本発明実施例につき詳細に
説明する。
説明する。
第2図は本発明が採用される情報処理装置の接続構成例
を示す図である。
を示す図である。
図において、1個のアダプタ装置12は、情報処理装置
が本来持つ入出力装置13の1つとして、そのシステム
バス14に接続され、上記入出力装置13とは異なるイ
ンターフェースを持った入出力装置16,17,18(
システムバス15に接続される)に、CPU1 1から
発られる入出力コマンドあるいは割込みの受け渡しを制
御するコントローラとなる。
が本来持つ入出力装置13の1つとして、そのシステム
バス14に接続され、上記入出力装置13とは異なるイ
ンターフェースを持った入出力装置16,17,18(
システムバス15に接続される)に、CPU1 1から
発られる入出力コマンドあるいは割込みの受け渡しを制
御するコントローラとなる。
19は主メモリである。第3図は第2図におけるアダプ
タ装置12の概略内部構成を示すブロック図である。
タ装置12の概略内部構成を示すブロック図である。
アダプタ装置12はマイクロプロセッサ121により制
御され、バスインターフェースの異る装置間のデータ交
信を行うコントローラとなるものである。
御され、バスインターフェースの異る装置間のデータ交
信を行うコントローラとなるものである。
このアダプタ装置12は制御中枢となるマイクロプロセ
ッサ121、ファームウエアを収納するROM1 22
、ワーク用として使用されるほか、入出力装置16,1
7,18から発せられる割込み要求が保存されるRAM
1 23、CPU11とのインターフェースを司どるバ
ス制御部124、入出力装置16,17,18とのイン
ターフェースを司どるバス制御部125で構成される。
ッサ121、ファームウエアを収納するROM1 22
、ワーク用として使用されるほか、入出力装置16,1
7,18から発せられる割込み要求が保存されるRAM
1 23、CPU11とのインターフェースを司どるバ
ス制御部124、入出力装置16,17,18とのイン
ターフェースを司どるバス制御部125で構成される。
126はデータ転送ハードウエアである。
データ転送ハードウエア126は第4図にその詳細が示
されているため、ここでは述べない。
されているため、ここでは述べない。
尚、ファームウエアとは、マイクロプロセッサ121が
持つソフトウエア言語により制御手順があらかじめプロ
グラムされ、ROM122内に定義されるもので、CP
U1 1により起動され、マイクロプロセッサ121が
これを読出し、実行するものである。
持つソフトウエア言語により制御手順があらかじめプロ
グラムされ、ROM122内に定義されるもので、CP
U1 1により起動され、マイクロプロセッサ121が
これを読出し、実行するものである。
アダプタ装置口はシステムバス14と15の中間に位置
し、CPU1 1と入出力装置16,17,18の両方
からアクセスされる。
し、CPU1 1と入出力装置16,17,18の両方
からアクセスされる。
このとき、アダプタ装置12は、入出力コマンド転送、
入出力割込みの転送、データ転送の3つの基本動作を行
なう。
入出力割込みの転送、データ転送の3つの基本動作を行
なう。
この3つの基本動作につき以下に説明する。
まず、コマンド転送から説明する。
CPU11は入出力装置16,17,18に対し、入出
力コマンドを出力するとき、同時にシステムバス14上
にチャネル番号、コマンドデータを出力する。
力コマンドを出力するとき、同時にシステムバス14上
にチャネル番号、コマンドデータを出力する。
アダプタ装置12は、入出力コマンドで指定されるチャ
ネル番号が、システムバス15に接続されている入出力
装置1 6 , 17,18のうちのいずれかに対応し
ていることぬ認識すると、内蔵されたマイクロプロセッ
サ121を起動すると共に、コマンドレジスタにコマン
ドデータを、チャネルレジスタにチャネル番号を取込む
。
ネル番号が、システムバス15に接続されている入出力
装置1 6 , 17,18のうちのいずれかに対応し
ていることぬ認識すると、内蔵されたマイクロプロセッ
サ121を起動すると共に、コマンドレジスタにコマン
ドデータを、チャネルレジスタにチャネル番号を取込む
。
(アダプタ装置12に内蔵されるコマンドレジスタ、チ
ャネルレジスタは、いずれも図示せず)マイクロプロセ
ッサ121がコマンド要求を受付けるとファームウエア
によるコントロールが開始され、上記各レジスタに取込
まれた内容はRAM123の固定番地ヘセーブされる。
ャネルレジスタは、いずれも図示せず)マイクロプロセ
ッサ121がコマンド要求を受付けるとファームウエア
によるコントロールが開始され、上記各レジスタに取込
まれた内容はRAM123の固定番地ヘセーブされる。
アダプタ装置12はCPU1 1から入出力コマンドを
受けとると先に述べた様に入出力コマンドのチャネル番
号、コマンドレジスタを内蔵レジスタに一担セットした
後、ファームウエアによりRAM123の固定エリアへ
格納する。
受けとると先に述べた様に入出力コマンドのチャネル番
号、コマンドレジスタを内蔵レジスタに一担セットした
後、ファームウエアによりRAM123の固定エリアへ
格納する。
この固定エリアにはチャネルとコマンドデータが頭から
シリアルに格納されていく。
シリアルに格納されていく。
アダプタ装置12ではコマンドの受付けが最優先で処理
される。
される。
従って、マイクロプロセッサ121が他の割込み等の処
理を行なっていても、コマンド要求があると、即、コマ
ンドの取込みを行なう。
理を行なっていても、コマンド要求があると、即、コマ
ンドの取込みを行なう。
アダプタ装置12内蔵のファームウエアはシステムバス
15に接続されている入出力装置16,17,18に対
し、入出力コマンドが出力されていることを認識すると
以下に述べるコントロールを開始する。
15に接続されている入出力装置16,17,18に対
し、入出力コマンドが出力されていることを認識すると
以下に述べるコントロールを開始する。
まず、アダプタ装置12からCPU1 1に対し外部割
込みを発し、CPU1 1が持つアドレス,レングス両
レジスタに設定されてある上位ビット( AH , L
H )の内容を読出す。
込みを発し、CPU1 1が持つアドレス,レングス両
レジスタに設定されてある上位ビット( AH , L
H )の内容を読出す。
更に読出されたAHの上位4ビットに既にRAM123
内の固定番地へ取込んであるチャネル番号を設定し、デ
ータレジスタにセットする。
内の固定番地へ取込んであるチャネル番号を設定し、デ
ータレジスタにセットする。
この後、入出力装置16,17,18のアドレスを指定
するため、アドレスレジスタへアドレスをセットし、且
つコントロールレジスタに割込みモード(REG WR
ITE)をセットしてシステムバス15へ割込む。
するため、アドレスレジスタへアドレスをセットし、且
つコントロールレジスタに割込みモード(REG WR
ITE)をセットしてシステムバス15へ割込む。
このことにより、入出力装置16,17,18が内蔵す
るアドレスレジスタ(AH)にCPUのアドレスAHを
移すことができる。
るアドレスレジスタ(AH)にCPUのアドレスAHを
移すことができる。
尚、上記アドレス・データ・コントロールレジスタは入
出力レジスタとしてアダプタ装置12に内蔵されている
ものとする。
出力レジスタとしてアダプタ装置12に内蔵されている
ものとする。
同様に、外部割込みを行ない、アドレス下位ALを読出
し、アダプタ装置12内蔵のアドレスレジスタへ書込む
。
し、アダプタ装置12内蔵のアドレスレジスタへ書込む
。
同ステップでレングス上位LH、下位LLを入出力装置
16,17,18のそれぞれのレジスタへ取込む。
16,17,18のそれぞれのレジスタへ取込む。
この後、アダプタ装置12は入出力装置16,17,1
8に対し、入出力起動をかけ、システムバス15に対し
てコマンド転送を終了する。
8に対し、入出力起動をかけ、システムバス15に対し
てコマンド転送を終了する。
次に割込みにつき説明する。
システムバス15に接続されている入出力装置16,1
7,18はアダプタ装置12に対し割込む、その後、ア
ダプタ装置12は必要時、CPU11に対し割込むとい
った二段構えの割込みを経る。
7,18はアダプタ装置12に対し割込む、その後、ア
ダプタ装置12は必要時、CPU11に対し割込むとい
った二段構えの割込みを経る。
ところで、システムバス15に接続される入出力装置1
6,17,18はモジュールレベルの高低により割込み
可能か否かが判定される。
6,17,18はモジュールレベルの高低により割込み
可能か否かが判定される。
アダプタ装置12を含む各装置11, 1 3 , 1
6 , 1 7,18にはモジュールレベルレジスタ
が内蔵され、このレジスタに割込みレベルが設定される
。
6 , 1 7,18にはモジュールレベルレジスタ
が内蔵され、このレジスタに割込みレベルが設定される
。
アダプタ装置12に対し、入出力装置16,17,18
のモジュールレベルは1(ML=1)、2(ML=2)
の2種の割込みが存在する。
のモジュールレベルは1(ML=1)、2(ML=2)
の2種の割込みが存在する。
入出力装置16,17,18はイニシャル時、アダプタ
装置12により全てのチャネルに対してモジュールレベ
ル1が書込まれる。
装置12により全てのチャネルに対してモジュールレベ
ル1が書込まれる。
割込みが発生した場合、このモジュールレベルで割込む
。
。
又、CPU11から入出力装置16,17,18に対し
、マスクリセット命令が出された場合、アダプタ装置1
2にその割込みが受けられていなければ、入出力装置1
6,17,18にモジュールレベル2を書込む。
、マスクリセット命令が出された場合、アダプタ装置1
2にその割込みが受けられていなければ、入出力装置1
6,17,18にモジュールレベル2を書込む。
この他、外部割込みを行なう入出力装置16,17,1
8は割込み時、自身でモジュールレベル2を書く。
8は割込み時、自身でモジュールレベル2を書く。
更に、CPU11にアダプタ装置12からの割込みが受
けられると全てのチャネルに対しモジュールレベル1を
書込むものとする。
けられると全てのチャネルに対しモジュールレベル1を
書込むものとする。
イニシャル状態でアダプタ装置12のモジュールレベル
は“0”になっている。
は“0”になっている。
システムバス15に接続された入出力装置16,17,
18から割込みが発生した場合、アダプタ装置12は内
蔵されたモジュールレベルレジスタに設定されてある自
身のモジュールレベルと入出力装置16,17,18の
モジュールレベルとを比較し、自身のレベルが小さかっ
た場合に限り、その割込みを受付ける。
18から割込みが発生した場合、アダプタ装置12は内
蔵されたモジュールレベルレジスタに設定されてある自
身のモジュールレベルと入出力装置16,17,18の
モジュールレベルとを比較し、自身のレベルが小さかっ
た場合に限り、その割込みを受付ける。
そして自身のモジュールレベルレジスタに入出力装置1
6,17,18のモジュールレベルに取込み、アダプタ
装置12のモジュールレベルとする。
6,17,18のモジュールレベルに取込み、アダプタ
装置12のモジュールレベルとする。
ここで、割込みが受付けられると、マスクをかけ、他か
ら発せられる割込みを受付けない様な処理を行なう。
ら発せられる割込みを受付けない様な処理を行なう。
アダプタ装置12は、割込みが受付けられた入出力装置
16,17,18に対し、デバイスステイタスを読込む
ため、その入出力装置1 6 , 1 7,18にRE
G READ(ステイタス読出し)を行ない、アダプタ
装置12内蔵のRAM24へ取込む。
16,17,18に対し、デバイスステイタスを読込む
ため、その入出力装置1 6 , 1 7,18にRE
G READ(ステイタス読出し)を行ない、アダプタ
装置12内蔵のRAM24へ取込む。
その後、アダプタ装置12はCPU1 1に対し割込む
。
。
ここで、割込みが受けつけられなければ、RAM123
の判定エリアに必要情報をセーブし、今まで割込みが受
付けられなかった入出力装置16,17,18に対し、
リジューム割込み信号(RINT;割込みが拒否された
入出力装置に対し割込み許可を知らせる信号)を出力し
、再割込みを促す。
の判定エリアに必要情報をセーブし、今まで割込みが受
付けられなかった入出力装置16,17,18に対し、
リジューム割込み信号(RINT;割込みが拒否された
入出力装置に対し割込み許可を知らせる信号)を出力し
、再割込みを促す。
アダプタ装置12はCPU11に対し、チャネル番号、
ステイタスをパラメータとして割込みをかける。
ステイタスをパラメータとして割込みをかける。
ここで割込みが受けつけられなければRAM123の特
定エリアに退避してある情報を読出し割込みを繰返す。
定エリアに退避してある情報を読出し割込みを繰返す。
最後にデータ転送動作につき説明する。
上記、コマンド転送・入出力割込みの転送はファームウ
エアにより管理されるが、このデータ転送はハードウエ
アによりコントロールされる。
エアにより管理されるが、このデータ転送はハードウエ
アによりコントロールされる。
コマンドを転送することでCPU1 1の入出力制御部
(DMA)にはチャネルのアドレスとレングスがセット
されており、又、システムバス15に接続された入出力
装置16,17,18には同じく、アドレス、レングス
が内蔵レジスタにセットされてある。
(DMA)にはチャネルのアドレスとレングスがセット
されており、又、システムバス15に接続された入出力
装置16,17,18には同じく、アドレス、レングス
が内蔵レジスタにセットされてある。
上記CPU11はシステムバス14を介してアダプタ装
置12との1ダイアログ(要求を発してから応答が返る
までの操作)を終えると、内蔵レジスタ(CPU)のア
ドレスをカウントアップし、レングスをカウントダウン
する。
置12との1ダイアログ(要求を発してから応答が返る
までの操作)を終えると、内蔵レジスタ(CPU)のア
ドレスをカウントアップし、レングスをカウントダウン
する。
同じくシステムバス15に接続された入出力装置1 6
,17,18も内蔵レジスタの値をそれぞれアツプ/ダ
ウンカウントする。
,17,18も内蔵レジスタの値をそれぞれアツプ/ダ
ウンカウントする。
これを繰返し、データ転送を終えるとCPU1 1に対
しEND割込みを発し、処理を終える。
しEND割込みを発し、処理を終える。
第4図はデータ転送ハードウエア126の実施例を示す
ブロック図、第5図はその動作タイミングを示すタイミ
ングチャートである。
ブロック図、第5図はその動作タイミングを示すタイミ
ングチャートである。
システムバス15に接続された入出力装置16,17,
18からデータ転送が行なわれる場合、入出力装置16
,17,18はシステムバス15上のMM READ
,MM WRITEのいずれかのコントロール信号ライ
ン(CNT0〜CNT3)を介しそのステイタスを送り
、アダプタ装置12ヘダイアログをかける。
18からデータ転送が行なわれる場合、入出力装置16
,17,18はシステムバス15上のMM READ
,MM WRITEのいずれかのコントロール信号ライ
ン(CNT0〜CNT3)を介しそのステイタスを送り
、アダプタ装置12ヘダイアログをかける。
アダプタ装置12では上記READ/WRITE毎に設
けられるフリツプフロツプ41,42のうちいずれか一
方をセットし、CPU1 1に対しアテンション信号(
ATN;入出力装置16,17,18より割込みがあっ
たことを知らせる信号)を送出する。
けられるフリツプフロツプ41,42のうちいずれか一
方をセットし、CPU1 1に対しアテンション信号(
ATN;入出力装置16,17,18より割込みがあっ
たことを知らせる信号)を送出する。
このとき、入出力装置16,17,18から送られるア
ドレスの上位ビットにはチャネル番号がセットされ、C
PU11に割込みが受けられるとCPU1 1より割込
み信号(TACK;CPU1 1が入出力装置16,1
7,18の要求を受付けたことを知らせる信号)が送ら
れてくる。
ドレスの上位ビットにはチャネル番号がセットされ、C
PU11に割込みが受けられるとCPU1 1より割込
み信号(TACK;CPU1 1が入出力装置16,1
7,18の要求を受付けたことを知らせる信号)が送ら
れてくる。
これにより、アンドゲート44がONし、同時にアンド
ゲート45,46,47,48,49,50を介してそ
れぞれ、チャネル番号、アテンションステイタス( A
T S 0 , ATS1,ATS2)、データ(DA
7〜DA0)をCPU11に送り込む。
ゲート45,46,47,48,49,50を介してそ
れぞれ、チャネル番号、アテンションステイタス( A
T S 0 , ATS1,ATS2)、データ(DA
7〜DA0)をCPU11に送り込む。
CPU11からのダイアログが終了すると終了信号(E
ATN)がアダプタ装置12に対して送られる。
ATN)がアダプタ装置12に対して送られる。
この信号により、フリツプフロツプ51がリセットされ
、システムバス15上に同期信号(SSYN;バスサイ
クルの終了を示す信号)を出力し、入出力装置16,1
7,18によるバスダイアログを終える。
、システムバス15上に同期信号(SSYN;バスサイ
クルの終了を示す信号)を出力し、入出力装置16,1
7,18によるバスダイアログを終える。
MM(主メモリ19)からのデータ読出し時は、EAT
N(アダプタ装置12がCPU1 1からTACK信号
を受けとり、割込み種類、チャネル番号、デバイス番号
等をCPU1 1へ送ることを通知する信号)のタイミ
ングで、主メモリ19から得られるデータをアダプタ装
置12内蔵のデータレジスタに一担セーブし、入出力装
置16,17,18によるバスダイアログが終了するま
でデータを保持しておくものとする。
N(アダプタ装置12がCPU1 1からTACK信号
を受けとり、割込み種類、チャネル番号、デバイス番号
等をCPU1 1へ送ることを通知する信号)のタイミ
ングで、主メモリ19から得られるデータをアダプタ装
置12内蔵のデータレジスタに一担セーブし、入出力装
置16,17,18によるバスダイアログが終了するま
でデータを保持しておくものとする。
尚、図中、52〜57はアンドゲート、58,59はオ
アゲートを示す。
アゲートを示す。
以上説明の如く、本発明は、スピードが要求されるデー
タ転送をハードウエアで、CPUからのコマンド転送な
らびに入出力装置からの割込み処理をファームウエアで
コントロールして柔軟性を持たせたもので、1個のアダ
プタ装置によりインターフェースの異る入出力装置を効
率良く制御できる。
タ転送をハードウエアで、CPUからのコマンド転送な
らびに入出力装置からの割込み処理をファームウエアで
コントロールして柔軟性を持たせたもので、1個のアダ
プタ装置によりインターフェースの異る入出力装置を効
率良く制御できる。
第1図は従来の情報処理装置の接続構成例を示す図、第
2図は本発明による情報処理装置の接続構成例を示す図
、第3図は第2図に示したアダプタ装置の内部構成を示
すブロック図、第4図はアダプタ装置に内蔵されるデー
タ転送ハードウエアの構成例を示す回路図、第5図はデ
ータ転送動作を示すタイミングチャートである。 11・・・CPU、12・・・アダプタ装置、13・・
・あるインターフェースを持つ入出力装置、14,15
・・・システムバス、16,17,18・・・異なるイ
ンターフェースを持つ入出力装置。
2図は本発明による情報処理装置の接続構成例を示す図
、第3図は第2図に示したアダプタ装置の内部構成を示
すブロック図、第4図はアダプタ装置に内蔵されるデー
タ転送ハードウエアの構成例を示す回路図、第5図はデ
ータ転送動作を示すタイミングチャートである。 11・・・CPU、12・・・アダプタ装置、13・・
・あるインターフェースを持つ入出力装置、14,15
・・・システムバス、16,17,18・・・異なるイ
ンターフェースを持つ入出力装置。
Claims (1)
- I CPUならびに第1のバスを含み、あるバスイン
ターフェースを有するシステムにインターフエースの異
なる入出力装置を接続する際、上記CPUから発せられ
る入出力コマンド及び上記入出力装置から発せられる割
込みの受け渡しをコントロールするプロセッサユニット
内蔵のインターフェースコントローラと、上記プロセッ
サユニットとは切離され、上記第1のバスに接続される
装置と上記入出力装置間のでータ転送制御を行う転送ハ
ードウエアから成る唯一個のアダプタ装置を、上記CP
Uを含むシステムの入出力装置の1つとして上記第1の
バスへ接続することにより、上記アダプタ装置に第2の
バスを介して接続される複数の入出力装置の割込み及び
データ転送をコントロールすることを特徴とする入出力
制御方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP53035167A JPS581454B2 (ja) | 1978-03-27 | 1978-03-27 | 入出力制御方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP53035167A JPS581454B2 (ja) | 1978-03-27 | 1978-03-27 | 入出力制御方式 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS54127239A JPS54127239A (en) | 1979-10-03 |
JPS581454B2 true JPS581454B2 (ja) | 1983-01-11 |
Family
ID=12434303
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP53035167A Expired JPS581454B2 (ja) | 1978-03-27 | 1978-03-27 | 入出力制御方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS581454B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6270538U (ja) * | 1985-10-24 | 1987-05-06 |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS56121130A (en) * | 1980-02-28 | 1981-09-22 | Fujitsu Ltd | Dma control system |
US4616337A (en) * | 1983-03-30 | 1986-10-07 | Burroughs Corporation | Automatic read system for peripheral-controller |
US4602331A (en) * | 1983-06-30 | 1986-07-22 | Burroughs Corporation | Magnetic tape-data link processor providing automatic data transfer |
FR2633414B1 (fr) * | 1988-06-27 | 1993-07-09 | Bull Sa | Systeme informatique a interconnexion centrale |
US5060139A (en) * | 1989-04-07 | 1991-10-22 | Tektronix, Inc. | Futurebus interrupt subsystem apparatus |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5098751A (ja) * | 1973-12-26 | 1975-08-06 | ||
JPS50139637A (ja) * | 1974-04-24 | 1975-11-08 | ||
JPS5187930A (ja) * | 1974-12-27 | 1976-07-31 | Ibm |
-
1978
- 1978-03-27 JP JP53035167A patent/JPS581454B2/ja not_active Expired
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5098751A (ja) * | 1973-12-26 | 1975-08-06 | ||
JPS50139637A (ja) * | 1974-04-24 | 1975-11-08 | ||
JPS5187930A (ja) * | 1974-12-27 | 1976-07-31 | Ibm |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6270538U (ja) * | 1985-10-24 | 1987-05-06 |
Also Published As
Publication number | Publication date |
---|---|
JPS54127239A (en) | 1979-10-03 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
AU651747B2 (en) | Arbitration control logic for computer system having dual bus architecture | |
EP1021756B1 (en) | Direct memory access (dma) transactions on a low pin count bus | |
US5794072A (en) | Timing method and apparatus for interleaving PIO and DMA data transfers | |
JPS6336461A (ja) | 汎用チャネル制御方式 | |
EP0508634B1 (en) | Memory access for data transfer within an I/O device | |
JP2001517834A (ja) | ロー・ピン・カウントのバスにおけるメモリ・トランザクション | |
US6122679A (en) | Master DMA controller with re-map engine for only spawning programming cycles to slave DMA controllers which do not match current programming cycle | |
JPH0198048A (ja) | 周辺装置制御装置およびアダプタ・インターフェース | |
JPS6375955A (ja) | プログラムモ−ド・アクセス制御方式 | |
JPH04363746A (ja) | Dma機能を有するマイクロコンピュータシステム | |
JPS6131485B2 (ja) | ||
JPS581454B2 (ja) | 入出力制御方式 | |
US6085271A (en) | System bus arbitrator for facilitating multiple transactions in a computer system | |
JP2001056793A (ja) | 情報処理装置 | |
JPS581455B2 (ja) | 入出力制御方式 | |
JP2599184B2 (ja) | Dmacのリード転送制御装置 | |
JP2687716B2 (ja) | 情報処理装置 | |
US20220237132A1 (en) | Data transmission method and ping-pong dma architecture | |
JP2723388B2 (ja) | プロセッサモジュールの内部バス制御方法及び情処理装置 | |
JP2671743B2 (ja) | マイクロコンピュータ | |
JP3523384B2 (ja) | データ転送方法およびコンピュータシステム | |
JP2722908B2 (ja) | シングルチップマイクロコンピュータ | |
EP0373393A1 (en) | Information processing system | |
JPH02227761A (ja) | データ転送制御装置及びデータ処理システム | |
JPS60136853A (ja) | デ−タ転送方式 |