JPS581454B2 - 入出力制御方式 - Google Patents

Description

【発明の詳細な説明】 本発明はバスインターフェースの異なる入出力装置が複
数接続されて成る情報処理システムに採用して好適な入
出力制御方式に関する。

ＣＰＵ・主メモリ・複数の入出力装置がシステムバスを
介して接続されて成る情報処理装置に、バスインターフ
ェースの異なる入出力装置を接続する場合、判別なハー
ドウエアを用意し、これを介して接続されることが多く
、従って割込み及びデータ転送等の制御が複雑になる。

即ち、第１図に示す如く、ＣＰＵ２・主メモリ３・入出
力装置４，５を含み、あるバスインターフェースを持つ
情報処理装置に、上記入出力装置４，５とはインターフ
ェースの異なる入出力装置６，７を接続する場合、シス
テムバス１に入出力アダプタ８，９を介して接続してい
た。

この入出力アダプタ８，９は、接続される入出力装置６
，７毎設けられるものであって、インターフェースの異
る入出力装置が増設される都度同じ数だけ用意する必要
がある。

従ってハードウエア量も増え、制御が複雑となり、且つ
高価となっていたものである。

本発明は上記欠点に鑑みてなされたものであり、バスイ
ンターフェースの異なる入出力装置を、ある情報処理装
置に接続する際、１個のアダプタにより複数の入出力装
置を共通に効率良く制御することでハードウエア量の削
減、更には制御の簡素化をはかった入出力制御方式を提
供することを目的とする。

又、アダプタのハードウエアとファームウエアの機能分
担を行ない、スピードの要求されるデータ転送をハード
ウエアにより優先しコマンドならびに割込み処理をファ
ームウエアにより実現することで柔軟性のある入出力制
御方式を提供することも目的とする。

以下、第２図以降を使用して本発明実施例につき詳細に
説明する。

第２図は本発明が採用される情報処理装置の接続構成例
を示す図である。

図において、１個のアダプタ装置１２は、情報処理装置
が本来持つ入出力装置１３の１つとして、そのシステム
バス１４に接続され、上記入出力装置１３とは異なるイ
ンターフェースを持った入出力装置１６，１７，１８（
システムバス１５に接続される）に、ＣＰＵ１ １から
発られる入出力コマンドあるいは割込みの受け渡しを制
御するコントローラとなる。

１９は主メモリである。第３図は第２図におけるアダプ
タ装置１２の概略内部構成を示すブロック図である。

アダプタ装置１２はマイクロプロセッサ１２１により制
御され、バスインターフェースの異る装置間のデータ交
信を行うコントローラとなるものである。

このアダプタ装置１２は制御中枢となるマイクロプロセ
ッサ１２１、ファームウエアを収納するＲＯＭ１ ２２
、ワーク用として使用されるほか、入出力装置１６，１
７，１８から発せられる割込み要求が保存されるＲＡＭ
１ ２３、ＣＰＵ１１とのインターフェースを司どるバ
ス制御部１２４、入出力装置１６，１７，１８とのイン
ターフェースを司どるバス制御部１２５で構成される。

１２６はデータ転送ハードウエアである。

データ転送ハードウエア１２６は第４図にその詳細が示
されているため、ここでは述べない。

尚、ファームウエアとは、マイクロプロセッサ１２１が
持つソフトウエア言語により制御手順があらかじめプロ
グラムされ、ＲＯＭ１２２内に定義されるもので、ＣＰ
Ｕ１ １により起動され、マイクロプロセッサ１２１が
これを読出し、実行するものである。

アダプタ装置口はシステムバス１４と１５の中間に位置
し、ＣＰＵ１ １と入出力装置１６，１７，１８の両方
からアクセスされる。

このとき、アダプタ装置１２は、入出力コマンド転送、
入出力割込みの転送、データ転送の３つの基本動作を行
なう。

この３つの基本動作につき以下に説明する。

まず、コマンド転送から説明する。

ＣＰＵ１１は入出力装置１６，１７，１８に対し、入出
力コマンドを出力するとき、同時にシステムバス１４上
にチャネル番号、コマンドデータを出力する。

アダプタ装置１２は、入出力コマンドで指定されるチャ
ネル番号が、システムバス１５に接続されている入出力
装置１ ６ ， １７，１８のうちのいずれかに対応し
ていることぬ認識すると、内蔵されたマイクロプロセッ
サ１２１を起動すると共に、コマンドレジスタにコマン
ドデータを、チャネルレジスタにチャネル番号を取込む
。

（アダプタ装置１２に内蔵されるコマンドレジスタ、チ
ャネルレジスタは、いずれも図示せず）マイクロプロセ
ッサ１２１がコマンド要求を受付けるとファームウエア
によるコントロールが開始され、上記各レジスタに取込
まれた内容はＲＡＭ１２３の固定番地ヘセーブされる。

アダプタ装置１２はＣＰＵ１ １から入出力コマンドを
受けとると先に述べた様に入出力コマンドのチャネル番
号、コマンドレジスタを内蔵レジスタに一担セットした
後、ファームウエアによりＲＡＭ１２３の固定エリアへ
格納する。

この固定エリアにはチャネルとコマンドデータが頭から
シリアルに格納されていく。

アダプタ装置１２ではコマンドの受付けが最優先で処理
される。

従って、マイクロプロセッサ１２１が他の割込み等の処
理を行なっていても、コマンド要求があると、即、コマ
ンドの取込みを行なう。

アダプタ装置１２内蔵のファームウエアはシステムバス
１５に接続されている入出力装置１６，１７，１８に対
し、入出力コマンドが出力されていることを認識すると
以下に述べるコントロールを開始する。

まず、アダプタ装置１２からＣＰＵ１ １に対し外部割
込みを発し、ＣＰＵ１ １が持つアドレス，レングス両
レジスタに設定されてある上位ビット（ ＡＨ ， Ｌ
Ｈ ）の内容を読出す。

更に読出されたＡＨの上位４ビットに既にＲＡＭ１２３
内の固定番地へ取込んであるチャネル番号を設定し、デ
ータレジスタにセットする。

この後、入出力装置１６，１７，１８のアドレスを指定
するため、アドレスレジスタへアドレスをセットし、且
つコントロールレジスタに割込みモード（ＲＥＧ ＷＲ
ＩＴＥ）をセットしてシステムバス１５へ割込む。

このことにより、入出力装置１６，１７，１８が内蔵す
るアドレスレジスタ（ＡＨ）にＣＰＵのアドレスＡＨを
移すことができる。

尚、上記アドレス・データ・コントロールレジスタは入
出力レジスタとしてアダプタ装置１２に内蔵されている
ものとする。

同様に、外部割込みを行ない、アドレス下位ＡＬを読出
し、アダプタ装置１２内蔵のアドレスレジスタへ書込む
。

同ステップでレングス上位ＬＨ、下位ＬＬを入出力装置
１６，１７，１８のそれぞれのレジスタへ取込む。

この後、アダプタ装置１２は入出力装置１６，１７，１
８に対し、入出力起動をかけ、システムバス１５に対し
てコマンド転送を終了する。

次に割込みにつき説明する。

システムバス１５に接続されている入出力装置１６，１
７，１８はアダプタ装置１２に対し割込む、その後、ア
ダプタ装置１２は必要時、ＣＰＵ１１に対し割込むとい
った二段構えの割込みを経る。

ところで、システムバス１５に接続される入出力装置１
６，１７，１８はモジュールレベルの高低により割込み
可能か否かが判定される。

アダプタ装置１２を含む各装置１１， １ ３ ， １
６ ， １ ７，１８にはモジュールレベルレジスタ
が内蔵され、このレジスタに割込みレベルが設定される
。

アダプタ装置１２に対し、入出力装置１６，１７，１８
のモジュールレベルは１（ＭＬ＝１）、２（ＭＬ＝２）
の２種の割込みが存在する。

入出力装置１６，１７，１８はイニシャル時、アダプタ
装置１２により全てのチャネルに対してモジュールレベ
ル１が書込まれる。

割込みが発生した場合、このモジュールレベルで割込む
。

又、ＣＰＵ１１から入出力装置１６，１７，１８に対し
、マスクリセット命令が出された場合、アダプタ装置１
２にその割込みが受けられていなければ、入出力装置１
６，１７，１８にモジュールレベル２を書込む。

この他、外部割込みを行なう入出力装置１６，１７，１
８は割込み時、自身でモジュールレベル２を書く。

更に、ＣＰＵ１１にアダプタ装置１２からの割込みが受
けられると全てのチャネルに対しモジュールレベル１を
書込むものとする。

イニシャル状態でアダプタ装置１２のモジュールレベル
は“０”になっている。

システムバス１５に接続された入出力装置１６，１７，
１８から割込みが発生した場合、アダプタ装置１２は内
蔵されたモジュールレベルレジスタに設定されてある自
身のモジュールレベルと入出力装置１６，１７，１８の
モジュールレベルとを比較し、自身のレベルが小さかっ
た場合に限り、その割込みを受付ける。

そして自身のモジュールレベルレジスタに入出力装置１
６，１７，１８のモジュールレベルに取込み、アダプタ
装置１２のモジュールレベルとする。

ここで、割込みが受付けられると、マスクをかけ、他か
ら発せられる割込みを受付けない様な処理を行なう。

アダプタ装置１２は、割込みが受付けられた入出力装置
１６，１７，１８に対し、デバイスステイタスを読込む
ため、その入出力装置１ ６ ， １ ７，１８にＲＥ
Ｇ ＲＥＡＤ（ステイタス読出し）を行ない、アダプタ
装置１２内蔵のＲＡＭ２４へ取込む。

その後、アダプタ装置１２はＣＰＵ１ １に対し割込む
。

ここで、割込みが受けつけられなければ、ＲＡＭ１２３
の判定エリアに必要情報をセーブし、今まで割込みが受
付けられなかった入出力装置１６，１７，１８に対し、
リジューム割込み信号（ＲＩＮＴ；割込みが拒否された
入出力装置に対し割込み許可を知らせる信号）を出力し
、再割込みを促す。

アダプタ装置１２はＣＰＵ１１に対し、チャネル番号、
ステイタスをパラメータとして割込みをかける。

ここで割込みが受けつけられなければＲＡＭ１２３の特
定エリアに退避してある情報を読出し割込みを繰返す。

最後にデータ転送動作につき説明する。

上記、コマンド転送・入出力割込みの転送はファームウ
エアにより管理されるが、このデータ転送はハードウエ
アによりコントロールされる。

コマンドを転送することでＣＰＵ１ １の入出力制御部
（ＤＭＡ）にはチャネルのアドレスとレングスがセット
されており、又、システムバス１５に接続された入出力
装置１６，１７，１８には同じく、アドレス、レングス
が内蔵レジスタにセットされてある。

上記ＣＰＵ１１はシステムバス１４を介してアダプタ装
置１２との１ダイアログ（要求を発してから応答が返る
までの操作）を終えると、内蔵レジスタ（ＣＰＵ）のア
ドレスをカウントアップし、レングスをカウントダウン
する。

同じくシステムバス１５に接続された入出力装置１ ６
，１７，１８も内蔵レジスタの値をそれぞれアツプ／ダ
ウンカウントする。

これを繰返し、データ転送を終えるとＣＰＵ１ １に対
しＥＮＤ割込みを発し、処理を終える。

第４図はデータ転送ハードウエア１２６の実施例を示す
ブロック図、第５図はその動作タイミングを示すタイミ
ングチャートである。

システムバス１５に接続された入出力装置１６，１７，
１８からデータ転送が行なわれる場合、入出力装置１６
，１７，１８はシステムバス１５上のＭＭ ＲＥＡＤ
，ＭＭ ＷＲＩＴＥのいずれかのコントロール信号ライ
ン（ＣＮＴ０〜ＣＮＴ３）を介しそのステイタスを送り
、アダプタ装置１２ヘダイアログをかける。

アダプタ装置１２では上記ＲＥＡＤ／ＷＲＩＴＥ毎に設
けられるフリツプフロツプ４１，４２のうちいずれか一
方をセットし、ＣＰＵ１ １に対しアテンション信号（
ＡＴＮ；入出力装置１６，１７，１８より割込みがあっ
たことを知らせる信号）を送出する。

このとき、入出力装置１６，１７，１８から送られるア
ドレスの上位ビットにはチャネル番号がセットされ、Ｃ
ＰＵ１１に割込みが受けられるとＣＰＵ１ １より割込
み信号（ＴＡＣＫ；ＣＰＵ１ １が入出力装置１６，１
７，１８の要求を受付けたことを知らせる信号）が送ら
れてくる。

これにより、アンドゲート４４がＯＮし、同時にアンド
ゲート４５，４６，４７，４８，４９，５０を介してそ
れぞれ、チャネル番号、アテンションステイタス（ Ａ
Ｔ Ｓ ０ ， ＡＴＳ１，ＡＴＳ２）、データ（ＤＡ
７〜ＤＡ０）をＣＰＵ１１に送り込む。

ＣＰＵ１１からのダイアログが終了すると終了信号（Ｅ
ＡＴＮ）がアダプタ装置１２に対して送られる。

この信号により、フリツプフロツプ５１がリセットされ
、システムバス１５上に同期信号（ＳＳＹＮ；バスサイ
クルの終了を示す信号）を出力し、入出力装置１６，１
７，１８によるバスダイアログを終える。

ＭＭ（主メモリ１９）からのデータ読出し時は、ＥＡＴ
Ｎ（アダプタ装置１２がＣＰＵ１ １からＴＡＣＫ信号
を受けとり、割込み種類、チャネル番号、デバイス番号
等をＣＰＵ１ １へ送ることを通知する信号）のタイミ
ングで、主メモリ１９から得られるデータをアダプタ装
置１２内蔵のデータレジスタに一担セーブし、入出力装
置１６，１７，１８によるバスダイアログが終了するま
でデータを保持しておくものとする。

尚、図中、５２〜５７はアンドゲート、５８，５９はオ
アゲートを示す。

以上説明の如く、本発明は、スピードが要求されるデー
タ転送をハードウエアで、ＣＰＵからのコマンド転送な
らびに入出力装置からの割込み処理をファームウエアで
コントロールして柔軟性を持たせたもので、１個のアダ
プタ装置によりインターフェースの異る入出力装置を効
率良く制御できる。

【図面の簡単な説明】

第１図は従来の情報処理装置の接続構成例を示す図、第
２図は本発明による情報処理装置の接続構成例を示す図
、第３図は第２図に示したアダプタ装置の内部構成を示
すブロック図、第４図はアダプタ装置に内蔵されるデー
タ転送ハードウエアの構成例を示す回路図、第５図はデ
ータ転送動作を示すタイミングチャートである。 １１・・・ＣＰＵ、１２・・・アダプタ装置、１３・・
・あるインターフェースを持つ入出力装置、１４，１５
・・・システムバス、１６，１７，１８・・・異なるイ
ンターフェースを持つ入出力装置。

Claims (1)

【特許請求の範囲】
1. Ｉ ＣＰＵならびに第１のバスを含み、あるバスイン
   ターフェースを有するシステムにインターフエースの異
   なる入出力装置を接続する際、上記ＣＰＵから発せられ
   る入出力コマンド及び上記入出力装置から発せられる割
   込みの受け渡しをコントロールするプロセッサユニット
   内蔵のインターフェースコントローラと、上記プロセッ
   サユニットとは切離され、上記第１のバスに接続される
   装置と上記入出力装置間のでータ転送制御を行う転送ハ
   ードウエアから成る唯一個のアダプタ装置を、上記ＣＰ
   Ｕを含むシステムの入出力装置の１つとして上記第１の
   バスへ接続することにより、上記アダプタ装置に第２の
   バスを介して接続される複数の入出力装置の割込み及び
   データ転送をコントロールすることを特徴とする入出力
   制御方式。