JPS581452B2 - デツドロツク回避装置 - Google Patents

Description

【発明の詳細な説明】 近来の複合データ処理システムは、複数の周辺装置若し
くはＩ／Ｏ装置と共に複数の処理装置を用いており、複
数の周辺装置若しくはＩ／Ｏ装置は制御装置若しくはイ
ンターフェースを介して１台以上の処理装置からアクセ
スされる様になっている。

そして、特別な機能を有する制御装置を介して複数の処
理装置（ＣＰＵ）と複数のＩ／Ｏ装置とがデータのやり
とりを行なう階層構造のシステムが増えてきている。

この様なシステムの特徴として、ＣＰＵはＩ／Ｏ装置の
状態を監視し、ＣＰＵ及びＩ／Ｏ装置と承認シーケンス
を変換し、更にＣＰＵが所与のＩ／Ｏ装置に関する制御
権を取得してデータの転送を行なうことを可能ならしめ
る。

この型の構成において、制御装置は多重化動作を行なう
のみならず、所与のタスクを行なう際にＩ／Ｏ装置の利
用可能性及びステータスに関する最新の情報をＣＰＵに
与えることができる様に内部監視シーケンスを実行する
。

通常、ＣＰＵと制御装置とは主従関係をもって動作する
。

即ち、制御装置は指令及びリクエストに追従し、且つ質
問に応答しなければならない。

制御装置は、接続されているＩ／Ｏ装置の走査を完了し
且つ種々の機能の完了のために内部の信号の順序づけを
行なうように動作するけれど、ＣＰＵからのステータス
要求に対する応答を独立して遅らすことはできない。

従って、制御装置は、２つの同期していないＣＰＵに応
答することが必要な場合には、優先順位に従って応答す
るけれど、応答のために、そのときの動作を中断するこ
と及び後で適当な動作サイクル点へ戻ることが必要であ
る。

ところで、制御装置は小型のサテライト処理装置に関連
して独立して動作する大型の中央処理装置の様に相当異
なったデータ速度で動作する複数の処理装置に接続され
ることもある。

高速の処理装置は、着手すべき作業の待ち行列を設定し
、この待ち行列を迅速に調べて、特定の制御装置に対し
てステータス要求を送る。

一方、制御装置は低速の処理装置に対する再接続を行お
うとしているときには、所与のＩ／Ｏ装置が前に割当て
られたタスクを完了していて処理装置のプログラムにお
ける次のステップのために利用可能であることを確かめ
てから、低速の処理装置に対する再接続の試みをしなけ
ればならない。

しかしながら、再接続がなされる前に高速の処理装置が
ステータス要求を生じて、制御装置の動作シーケンスが
完了する前に応答を要求することがありうる。

高速の処理装置がアクセスすることを望んでいるＩ／Ｏ
装置が既に低速の処理装置のために使用されているもの
であり、それについて再接続が行なわれる必要がある場
合には、高速の処理装置が繰り返しステータス要求を出
しても、対象とするＩ／Ｏ装置が使用中であるという応
答しか得られず、デッドロック（行きづまり）状態にな
る。

デッドロック状態を避けるために十分な独立性をもって
動作するように制御装置を設計することは、制御体系を
崩すことになるので、好ましくない。

又、中央処理装置に余分なソフトウエア上の要件を課す
ることも好ましくない。

本発明は従来のシステムの欠点を排除することを意図し
ている。

本発明によるシステムは、制御装置による応答自体を監
視し、装置使用中を示す応答が絶え間なく過度に生ずる
ならば、制御装置が内部動作シーケンスを完了すること
を可能ならしめ且つ前に開始された動作を完了するよう
に再接続を行なうことを可能ならしめるために、ｌ台以
上の処理装置若しくはチャネルに対してステータス要求
の拒絶を示す信号を与える所定時間の動作を行なう。

本発明によるシステムの特定の例の場合、２台以上のＩ
／Ｏ装置に接続されると共に少なくとも２台の異なった
処理装置に接続される共用マルチデバイス制御装置は、
装置が前の指令の完了のために専用されているとき、処
理装置のチャネルからの要求に応じて設置使用中信号を
生ずる。

装置使用中信号は検出されて計数器の駆動のために利用
される。

この計数器は予定のカウントに達すると出力信号を生ず
る。

しかしながら、ステータス要求に応答する装置使用中信
号が発生しないとき又は他の異なる種類の応答信号が発
生するときには、計数器はリセットされた後、再び計数
動作を行なう。

計数器のカウントが予定値に達すると、プリセット可能
な時間範囲を定める計時回路が動作し始め、その時間範
囲において制御装置使用中を示す応答が１以上の処理装
置へ送られ、制御装置は遂行すべき内部タスクにとりか
かることが可能になり、又、前にＩ／Ｏ装置に割当てら
れているタスクの完了のために所与の処理装置に対する
再接続を要求することが可能になる。

所定の時間範囲内で再接続が行なわれない場合には、計
時回路は計数器をリセットし、デッドロック状態が再び
検出されることに応じて、別の再接続に関する動作サイ
クルが行なわれる。

この様にして、デッドロック状態にある時間を分断し且
つデードロック状態を変更することが可能であり、しか
も処理装置と周辺装置との間あるいは処理装置と制御装
置との間における基本的な関係を修正することは不必要
である。

本発明による典型的なシステムの概要は第１図に示して
ある。

広く使用されるシステム構成が用いられている。

このシステムにおいて、第１の中央データ処理装置（第
１のＣＰＵと略称する）１０及び第２の中央データ処理
装置（第２のＣＰＵと略称する）１２は、互いに協働す
ると共にＩ／Ｏ装置として言及する多数の周辺装置とも
協働する。

このシステム構成は、種々の組合わせの周辺装置を用い
て種々のタスクを実行するために高速のＣＰＵ（第１の
ＣＰＵ）と複数の低速のＣＰＵ（第２のＣＰＵ）とが統
合されている型のシステムを例示するものである。

この種技術分野の専門家には種々の組合わせや代替的構
成がある事も容易に分かる筈であるが、第１図のシステ
ムは融通性をもったシステムの典型例である。

この構成に於で、第１のＣＰＵ１０はチャネルＡ２及び
チャネルＢ３を有し、第２のＣＰＵ１２はチャネルＣ４
及びチャネルＤ５を有する。

これらのチャネルは異なった態様で他の装置に接続され
ている。

チャネルＡ２は、Ｉ／Ｏインターフェース６によって第
１及び第２のマルチ・デバイス制御装置１４，１５、シ
ングルデバイス制御装置１６、及び共用マルチデバイス
制御装置１７に直列的に接続されている。

Ｉ／Ｏインターフェース６は共用マルチデバイス制御装
置１７のターミネイタ・ブロック（ＴＢ）１ ８で終っ
ている。

第１のマルチ・デバイス制御装置１４は共用スイッチ回
路２０によって１組のＩ／Ｏ装置２２の夫々に接続され
る。

第２のマルチ・デバイス制御装置１５は単独で１組の異
なったＩ／Ｏ装置２２を制御する。

一方、シングルデバイス制御装置１６は、その名称のと
おり、単一のＩ／Ｏ装置２２だけを制御する。

これらの構成要素は、全体的なシステム構成を例示する
ためだけのものであるから、これ以上詳しい説明は省略
する。

但し、共用マルチデバイス制御装置１７に関しては、特
別な問題があるので、後で述べる様に本発明に従った回
路を設けることが必要になっている。

チャネルＢ３はチャネル間アダプタ２４を介して異なっ
た態様で使用される。

Ｉ／Ｏインターフェース７はチャネル間アダプタ２４を
介して第３のマルチデバイス制御装置２６に接続されて
いる。

第３のマルチデバイス制御装置２６は更に共用スイッチ
回路２０に接続されている。

チャネル間アダプタ２４には第２のＣＰＵ１２における
チャネルＣ４から第４のマルチデバイス制御装置２８へ
通ずるＩ／Ｏインターフェース８も関連している。

チャネルＤ５から出ているＩ／Ｏインターフェース９は
、第５のマルチデバイス制御装置３０、統合制御装置３
２、及び共用マルチデバイス制御装置１７に接続されて
いる。

統合制御装置３２に関連している一対のＩ／Ｏ装置２２
はチャネルＤ５と通信したり、両者間で通信するように
用いられる。

共用マルチデバイス制御装置１７は、多数のＩ／Ｏ装置
を制御することができるけれど、この例では一対のＩ／
Ｏ装置２２だけを制御するようになっている。

第１のＣＰＵ１０及び第２のＣＰＵ１２はマスターとし
て動作し、種々の制御装置はスレーブとして動作する。

この階層構成において、種々の制御装置はＣＰＵによっ
て質問されるときには応答することを要求される。

換言すれば、ＣＰＵは高レベルの計算及び制御能力を有
し、従って制御装置からの信号によって支配されないと
いうことである。

ここで幾つかの一般的事項について説明しておくことに
する。

最近の制御装置は、マルチデバイス制御装置、シングル
デバイス制御装置、統合制御装置、共用マルチデバイス
制御装置の種類にかかわりなく、相当な判断能力を有す
るのが普通である。

例えば、アドレスされたディスク装置において作動アー
ムが或る位置から別の位置へ動かされるときには、その
動作に関連して相当な（ミリ秒の桁の）時間がかかるこ
とになる。

制御装置は先ずそのディスク装置を要求したチャネルと
連絡し、装置の利用可能性についての信号を応答として
送り、次に、関連するＣＰＵからの指令に応じて所望の
動作を開始する。

周辺装置に対して所望の動作を行なうように命令してし
まえば、制御装置は、動作が完了するまで（例えば、ア
ームが所望のトラック位置に達するまで）、他の機能を
果たすことができる。

周辺装置において動作が完了するまでの時間中、制御装
置と周辺装置との間に電気的接続はないが、制御装置は
プログラムされたステップが完了するときＣＰＵにアド
バイスを与える機能を有することによって論理的接続を
維持する。

周辺装置がデータの転送や次の指令の供給などの後続ス
テップを持っていることを示すときには、制御装置は適
当なＣＰＵチャネルとの再接続を試みる。

この様に、ＣＰＵは中間的な制御及び監視動作を行なう
ことも個々の周辺装置との繁雑な接続手順に関与するこ
とも必要ないので、ＣＰＵの高速データ処理能力が有効
に利用される。

前述のＩ／Ｏインターフェース６，７，８．９はそれぞ
れ１本の線ではなく複数の線から成り、データ、特別の
標識、アドレス、指令などを伝える。

これらの事項についての詳細は、例えば米国１特許第３
３３６５８２号に開示されている。

更に、ＣＰＵと制御装置との間のやりとりに関して用い
られる全てのタグ、選択制御信号及び指令と共に特別の
信号シーケンスやゲート回路及び制御回路もこの米国特
許に開示されている。

種々の信号のうちの幾つかの要求及び応答信号しか本発
明の実施例に関係しないので、種々の信号の詳細につい
ては省略する。

第２図から分かる様に、デッドロック検出制御回路４０
は、既存の制御装置と協働したりその１部となるように
構成される。

米国特許第３８４０８５９号、第３９０９７９５号、第
３８６６１８４号などに示されている様に種々のＩ／Ｏ
制御装置が存在するが、第１図に示されている種々の制
御装置の例として、ＩＢＭ３８３０磁気ディスク制御装
置の様な制御装置を使用することが望ましい。

共用マルチデバイス制御装置１７は周知の機能を有する
外に、本発明に従って、次の（ａ）及至（ｅ）の特定の
要求及び応答にも関係するように修正されている。

（ａ）ＣＰＵのチャネルからの制御信号若しくはステー
タス要求信号二入出力開始（ＳＩＯ）又は入出力テスト
（ＴＩＯ）信号と呼ばれることもある。

（ｂ） 制御装置からチャネルへの応答として出され
る「装置使用中」信号。

（ｃ） 制御装置からチャネルへ送られる再接続要求
信号： 「リクエスト・イン」信号と呼ばれる。

（ｅ） 制御装置による再接続の要求に対するチャネ
ルの承認若しくは応答信号：「セレクト・アウト」信号
と呼ばれる。

第２図において、本発明に従ってデッドロック検出匍脚
回路４０が共用マルチデバイス制御装置１７の入力及び
出力線に接続されている。

デッドロック検出制御回路４０の入力側には、装置使用
中信号及び制御装置使用中信号を伝えるバス・イン線４
２、ステータス・イン線４４、チャネル選択を示すアド
レス・アウト線４９、制御装置の要求に対するチャネル
の応答を伝えるセレクト・アウト線４６、及び制御装置
の要求を伝えるリクエスト・イン線４８が接続されてい
る。

ＩＢＭシステム／３７０のチャネルの場合、入出力テス
ト指令は、チャネルによって要求された接続が行なわれ
るときバス・アウト線に出される。

チャネルによる選択は、セレクト・アウトとアドレス・
アウトとが同時に生ずることによって示される。

デッドロック検出制御回路４０の唯一の出力線７１には
、制御装置使用中信号が生ずる。

この信号は、チャネルへの返送のためにオア回路（図示
せず）において、共用マルチデバイス制御装置１７の内
部で生ずる制御装置使用中応答と組合わされる。

即ち、共用マルチデバイス制御装置１７が本来の機能と
して制御装置使用中応答を生ずることの外にデッドロッ
ク検出制御回路４０も同じ応答を生ずることができる。

デッドロック検出制御回路４０において、バス・イン線
４２はデコーダ５２に接続されている。

デコーダ５２は装置使用中信号だけを検出して出力信号
を生ずる。

装置使用中信号は、制御装置がチャネル選択シーケンス
に応じて、装置の使用中であることを示す応答としてス
テータス・イン信号と共に生ずるものである。

ステータスの要求は、明示されないけれど、新しいチャ
ネル選択毎に行なわれる。

デコーダ５２の出力信号は、線４４のステータス・イン
信号と共にアンド・ゲート５４に与えられる。

アンド・ゲート５４の出力信号は計数器５６を歩進させ
るように利用されている。

計数器５６は所定のカウント、例えばカウント６４に達
するとオーバーフローを起こして出力信号を生ずるよう
になっている。

なお、計数器に関連して任意に選定されるカウントのと
き出力信号を生ずるデコーダを用いてもよい。

共用マルチデバイス制御装置が装置使用中を示さず、ス
テータス・イン信号だけが存在するときには、アンド・
ゲート５４の出力信号は低レベルであり、反転器５８の
出力信号が高レベルになる。

従って、アンド・ゲート６０が出力信号を生じて計数器
をリセットする。

計数器５６は共用マルチデバイス制御装置１７からチャ
ネルへ戻されるリクエスト・イン信号とセレクト・アウ
ト信号の同時発生に応じてもリセットされるようになっ
ている。

但し、線４９にアドレス・アウト信号がないことにより
、反転器４７が高レベルの信号を生じていることが必要
である。

この場合、制御装置の接続要求に対するチャネルの応答
を表わす信号がアンド・ゲート６２から生じ、この信号
はオア・ゲート６４を介して計数器５６をリセットする
。

計数器５６の出力信号はフリツプフロツプ６６をセット
する働きをする。

フリツブフロツプ６６の出力信号は計時回路６８の動作
を開始させる。

計時回路６８は、例えば、自走発振器に応じて動作する
計数器及びそれに付随して予定のカウント出力を選択す
るデコーダから成るものでよい。

又、計時回路６８はクロック信号に応答して動作するも
のでもよい。

いずれにせよ、予定時間が経過するとき計時回路６８は
線６９に出力信号を生じ、この信号はオア・ゲート６４
を介して計数器５６のみならずフリツプフロツブ６６及
び計時回路６８をリセットする。

フリツブフロツプ６６の出力信号は制御装置使用中応答
を示し、線６７における任意のチャネル選択信号の制御
によりアンド・ゲート７０を通過する。

この代りに、最も高速のＣＰＵにだけ制御装置使用中応
答を与え、ＣＰＵによるそれ以上の要求を拒絶するよう
にアンドゲート７０の入力を選定することも可能である
。

第２図の構成の動作について更に説明するにあたって、
第１図における第１のＣＰＵ１ ０は第２のＣＰＵ１２
よりも相当高速なデータ速度を有することが注意される
。

２台のＣＰＵが非同期的に動作していること、及び両者
のデータ速度が異なることに鑑み、デッドロック状態が
種々の態様で生ずる。

第１のＣＰＵ１ ０は異なったＩ／Ｏ装置に関する要求
の待ち行列を設定し、この待ち行列を走査し、必要な動
作を開始し、共用マルチデバイス制御装置１７等の所与
の装置に動作を命ずることを、第２のＣＰＵ１２よりも
迅速に行なうことができる。

但し、この制御装置１７は、前に割当てたタスクの完了
に関して特定のＩ／Ｏ装置２２との間の論理接続を維持
しうる。

前に命じた動作が完了していることを制御装置がＣＰＵ
へ知らせることが必要となっている限りにおいて、これ
は「割込み」と呼ばれることもある。

これはスレーブ・モードからの逸脱を意味せず、前に要
求された動作の完了に関する単なる承認を意味する。

しかしながら、制御装置においては、適当なチャネルに
再接続するために、一連の動作を行なわなければならな
い。

制御装置は先ず監視動作の一環として、割当てたタスク
が完了したかいなか、換言すれば「装置終了」信号が生
じたかいなかを繰り返し調べる必要がある。

次に制御装置は関連するチャネルとの再接続を要求する
リクエスト・イン信号を送り、それに対応して、チャネ
ルから再接続を可能ならしめるセレクト・アウトと称す
る承認信号を受取る。

その後、制御装置は制御装置使用中信号を他のチャネル
に出して、適当なチャネルに関連した動作を継続する。

この様な内部動作シーケンスは、制御装置が所望のチャ
ネルと再接続できないときには中止される。

即ち、再接続ができないときには、制御装置はスレーブ
装置として、関連するマスターとしてのＣＰＵからくる
他の要求に応答しなければならない。

もし低速のＣＰＵが或るＩ／Ｏ装置に関する動作を終え
ていす、再接続が行なわれる前に高速のＣＰＵが同じＩ
／Ｏ装置を繰り返し要求するならば、そのとき出すこと
のできる唯一の応答は装置が使用中であることを示すも
のである。

結局、高速のＣＰＵが或るＩ／Ｏ装置にアクセスするこ
とを繰り返し要求するときには、制御装置は、ずっと装
置使用中応答を出すように強制され、制御装置は低速の
ＣＰＵに関して必要とされる再接続を行なうことができ
なくなる。

この様な状況において、デコーダ５２は、線４４にステ
ータス・イン信号が現われるのと同時に一連の装置使用
中応答を表わす出力信号を生ずる。

この信号に応じて計数器５６は計数動作を行なう。

もし装置使用中応答なしにステータス・イン信号が出さ
れることなどによって状況が変わると、アンド・ゲート
６０の出力信号によって計数器５６がリセットされる。

又、制御装置の要求に対するチャネルの応答、即ち、ア
ドレス・アウト信号なしにセレクト・アウト信号及びリ
クエスト・イン信号が生ずることによってアンド・ゲー
ト６２から出力信号が生ずるときにも計数器５６はリセ
ットされる。

しかしながら、状況が変わらず装置使用中信号が絶え間
なく出されるときには、計数器はカウント６４に達して
出力信号を生じ、フリツプフロツプ６６をセットする。

従って、全ての選択されたチャネルに対して、これ以降
のチャネルからの要求を拒絶することを意味する制御装
置使用中応答を与える。

この様な拒絶状態を維持する時間は計時回路６８によっ
て定められる。

その時間は、あまり長い必要はなく、例えば、低速のＣ
ＰＵの２つあるいは３動作サイクルにわたる程度でよい
。

定められた時間の終りに、計時回路６８は出力信号を生
じ、それは計数器５６をリセットすると共にフリツブフ
ロツブ６６と計時回路６８自体をリセットする。

従って、デッドロック状態が依然として維持されるとき
、デッドロック検出制御回路４０は今述べた動作を繰り
返えすことができる。

制御装置によって要求される低速のＣＰＵとの接続が行
なかれるときには、デッドロック検出制御回路４０はリ
セットされる。

以上の様に本発明の方法は、特定の使用中応答が別の動
作若しくは応答によって中断されることなく所定回数ｋ
続いて出されるデッドロック状態を検出するために、制
御装置自体の応答を監祝することに基づいている。

デッドロック状態が検出されると、所与のプログラム・
ステップを実行中の特定のＣＰＵに対する再接続を可能
ならしめるに十分な所定時間Ｔの間、独立した動作が行
なわれる。

独立した動作は、内部タスク及び要求チャネルに対する
再接続を完了することを含み、更に、もし適当ならば、
関連している他のＣＰＵからの要求による妨害を防ぐた
めに、同時に使用中信号を出すことをも含む。

独立した動作は、所定時間Ｔを越えて行なわれることは
なく、又、再接続がなされた後も行なわれない。

デッドロック状態でなくなれば、制御装置はＣＰＵに対
するスレーブ関係を維持するように復帰する。

再接続が行なわれないときには、デッドロック状態の検
出及びその後の動作が繰り返される。

【図面の簡単な説明】

第１図は本発明を実施するのに適したデータ処理システ
ムのブロック図、第２図は本発明に従って共用マルチデ
バイス制御装置に関連してデッドロック検出制御回路を
用いる構成のブロック図である。 １０・・・・・・第１のＣＰＵ，１２・・・・・・第２
のＣＰＵ，１４，１５，２６，２８，及び３０・・・・
・・第１乃至第５のマルチデバイス制御装置、１６・・
・・・・シングルデバイス制御装置、１７・・・・・・
共用マルチデバイス制御装置、２０・・・・・・共用ス
イッチ、２２・・・・・Ｉ／Ｏ装置、３２・・・・・・
統合制御装置、４０・・・・・・デッドロック検出制御
回路、５２・・・・・・デコーダ、５６・・・・・・計
数器、６６・・・・・・フリツプフロツプ、６８・・・
・・・計時回路。

Claims (1)

1. 【特許請求の範囲】 １ 非同期的に動作する複数の処理装置によって複数の
   周辺装置の制御のための制御装置が共用され、該制御装
   置が任意の処理装置からのステータス要求に応じて自己
   及び周辺装置のステータスを示す応答を返すようになっ
   ており且つ周辺装置に割当てた所与の仕事の完了の際関
   係する処理装置に対して再接続を行なわなければならな
   い様な構成がなされており、且つ或る処理装置からステ
   ータス要求が高速度で繰り返し出されることに応じて、
   制御装置より装置使用中を示す応答信号を繰り返し出す
   必要があるため、制御装置が他の処理装置への再接続を
   することができなくなるデッドロック状態が起こりうる
   データ処理システムにおいてこのデッドロック状態に対
   処するための装置であって、 上記制御装置より装置使用中を示す応答信号が絶え間な
   く所定回数出されることを検出するとき出力信号を生ず
   る検出手段と、 上記検出手段の出力信号に応じて制御装置使用中を示す
   信号を少なくとも１つの処理装置に対して送る信号発生
   手段と、 上記検出手段及び信号発生手段に接続されていて、所定
   時間を越えない範囲内で上記信号発生手段から上記制御
   装置使用中を示す信号を生じさせる手段と、 を有し、上記制御装置使用中を示す信号が生じている間
   に制御装置が所望の処理装置に対して再接続の要求を出
   すことを可能ならしめるデッドロック回避装置。