JPS58140834A - Data input circuit - Google Patents

Abstract

PURPOSE:To realize the general-purpose applications of an input device, by programming a waveform shaping circuit of sampling system and controlling the periods and frequencies of the sampling pulses by a central processor. CONSTITUTION:An input signal is extracted by a significant signal selecting circuit 6 in the form of a significant signal (positive/negative logic) and with the sampling pulse with which the dividing number designated by an external central processor is divided by a counter 5. A state change detecting circuit 7 detects previously the rise/fall detection, and the detecting method (positive/negative logic, rise/fall) is selected by a detecting method selecting circuit 8. The selected signals are then counted by a counter 11 with the count number designated by a latch 10. The result of detection is held at a detecting state holding circuit 9 in a count-over state and then delivered to the central processor of an external computer. Therefore it is possible to standardize the detecting method of the input signal.

Description

【発明の詳細な説明】 本発明は、計算機の中央処理装置が周辺機器。[Detailed description of the invention] In the present invention, the central processing unit of a computer is a peripheral device.

スイッチ等からデータを入力する時のデータ入力回路に
関するものである。This relates to a data input circuit when inputting data from a switch or the like.

従来、この種の回路として、ｔ４１図に示すものがあっ
た。図において、（１）は波形整形回路、（２）は川辺
制御回路であり、波形整形回路（１）により中央処理装
置（３）への入力信号のチャタリングを防止しており、
波形整形回路（１）としては、時定数回路による平滑回
路、又はクロックパルスによるサンプリング方式等によ
るものが使用され、波形整形回路（１）に入力された信
号は、波形整形され周辺制御回路（２）を介して中央処
理装置（３）に読み込まれるようになっている。Conventionally, there has been a circuit of this type as shown in diagram t41. In the figure, (1) is a waveform shaping circuit, (2) is a Kawabe control circuit, and the waveform shaping circuit (1) prevents chattering of the input signal to the central processing unit (3).
As the waveform shaping circuit (1), a smoothing circuit using a time constant circuit or a sampling method using clock pulses is used, and the signal input to the waveform shaping circuit (1) is waveform-shaped and sent to the peripheral control circuit (2). ) is read into the central processing unit (3).

しかるに、従来のデータ入力回路は以上のように構成さ
れているので、入力信号のチャタリングの大きさに応じ
て、波形整形回路（１）をその部間設計する必要があり
、特に安価で良く使用されるコンデンサ、及び抵抗の時
定数による波形整形回路は、時定数の調整に手間取ると
いう欠点があった。However, since conventional data input circuits are configured as described above, it is necessary to design the waveform shaping circuit (1) between the sections depending on the magnitude of input signal chattering. The waveform shaping circuit using the time constant of a capacitor and a resistor has the disadvantage that it takes time to adjust the time constant.

又、クロックパルスによるサンプリング方式の波形整形
回路としては、クロックパルスの周期の変更、サンプリ
ング回数の変更が容易でないという欠点があった。Furthermore, a waveform shaping circuit using a sampling method using clock pulses has a drawback in that it is not easy to change the period of the clock pulse or the number of sampling times.

本発明は上記のような従来のものの欠点を除去するため
になされたもので、従来のクロックパルスによるサンプ
リング方式の波形整形回路をプログラマブル化し、計算
機の中央処理装置によりそのサンプリングクロックパル
スの周期及びサンプリング回数を制御することにより汎
用的なデータ入力回路を提供することを目的としている
。The present invention was made in order to eliminate the drawbacks of the conventional ones as described above, and it makes the conventional waveform shaping circuit of the sampling method using clock pulses programmable, and the central processing unit of the computer can control the period of the sampling clock pulse and the sampling method. The purpose is to provide a general-purpose data input circuit by controlling the number of times.

Ｎ下、本発明の一実１＠例を第２図に基いて説明すると
、図において、（４）と００はラッチ、（５）とαυは
カウンタ、（６）は入力信号の有意信号選択回路、（７
）は状態変化検出回路、（８）は検出方法選択回路、（
９）は検出状態保持回路で、基本クロックは入力データ
サンプリングパルスのｎ倍のものを入力し外部（例えば
中央処理ｖｃ＃）より指定した分周数がラッチ（４）に
とりこまれカウンタ（５）により分周される。Below, the first example of the present invention will be explained based on Fig. 2. In the figure, (4) and 00 are latches, (5) and αυ are counters, and (6) is significant signal selection of the input signal. circuit, (7
) is a state change detection circuit, (8) is a detection method selection circuit, (
9) is a detection state holding circuit, in which the basic clock inputs n times the input data sampling pulse, the frequency division number specified from the outside (for example, central processing VC#) is taken into the latch (4), and the counter (5) The frequency is divided by

分周されたサンプリングパルスにより入力信号が有意信
号選択回路（６）により外部より指定された有意信号（
正論理／負論理）で抽出されるようになっている。しか
して状態変化検出回路（７）では立ち上り／立ち下りの
検出を行っておき検出方法選択回路（８）により検出方
法（正論理／負論理、立ち上り、立ち下り）を選択する
。そして検出された信号はその後ラッチ００で指定され
たカウント数によりカウンタＱｌ）でカウントしカウン
トオーバすると検出状態保持回路（９）で検出結果が保
持され、外部に出力するようになっている。The significant signal selection circuit (6) converts the input signal into a significant signal specified from the outside by the frequency-divided sampling pulse (6).
(Positive logic/Negative logic). The state change detection circuit (7) performs rising/falling detection, and the detection method selection circuit (8) selects a detection method (positive logic/negative logic, rising, falling). The detected signal is then counted by a counter Ql) according to the count specified by the latch 00, and when the count exceeds, the detection result is held in the detection state holding circuit (9) and output to the outside.

ここで、計算機への外部信号の入力方法には下記のφ件
を設定する必要がある。Here, the following φ items need to be set for the method of inputting external signals to the computer.

（１）正論理、負論理 （２）立ち上りか立ち下りか （３）検出の時定数（検出後の確認時間）従来、個々の
入力信号に対してその入力方法はそのシステムに必要な
方法でその都電回路を構成するか、プログラムで処理を
行ってきたが、本発明は、上記（１）〜（３）項を外部
（計算機の中央処理装置）より指定し任意の検出方法を
選択で舞るようにしたものであふ。したがって、入力信
号の検出方法の標ｆｌｕヒが行い得１回路を集積化すれ
ば計算機への入出力インターフェースとして有用である
。(1) Positive logic, negative logic (2) Rising or falling? (3) Detection time constant (confirmation time after detection) Conventionally, the input method for each input signal was determined by the method necessary for the system. The Toden circuit has been configured or processed using a program, but the present invention allows the above items (1) to (3) to be specified externally (the central processing unit of the computer) and any detection method can be selected. There are a lot of things that are made to look like this. Therefore, if a single circuit is integrated, it is useful as an input/output interface to a computer.

なお、上記実＃１例ではサンプリングクロックの周期、
回数、検出方法（杖！ｉｉ！ｌＺｆ化）、有意指定（正
／負論理）を全て中央処理ｉ置からの指定によるものと
したが、どの指定情報も半固定（ジャンパー線による半
田付等）にしてもよく、中央処理装着からの指定情報と
半固定情報の選択は任意である。In addition, in the above example #1, the period of the sampling clock,
The number of times, detection method (cane!ii!lZf conversion), and significance designation (positive/negative logic) were all specified from the central processing unit, but all designation information was semi-fixed (soldering with jumper wires, etc.) The selection of specified information and semi-fixed information from the central processing unit is arbitrary.

Ｎ上のように本発明によれば、信号の検出方法の榛準化
が行い得、従来のようにその都度回路構成を考える必要
がない。又回路を集積化すれば、計算機の入出力インタ
ーフェースとしての６ｍ化が行い得てプログラム作成が
容易になるという効果を奏する。As described above, according to the present invention, the signal detection method can be standardized, and there is no need to consider the circuit configuration each time as in the conventional method. Further, by integrating the circuit, it is possible to implement a 6m input/output interface for a computer, which has the effect of facilitating program creation.

【図面の簡単な説明】[Brief explanation of drawings]

１＠１図は従来のデータ入力回路のｌｌ１１成を示すフ
ロック図、第２図は本発明によるデータ入力回粋のブロ
ック図である。 （４）、口Ｏ：ラッチ、　（５）５口１）：カウンタ。 （６）：有意信号選択回路、 （７）：状態変化検出（ロ）賂。 （８）：検出方法選択回路。 （９）：検出状態保持回路・ 代理人　葛　野　信　− 第１図 ｔ″。 ｋ 雄駿　　表九）鐵１良1@1 is a block diagram showing the 111 configuration of a conventional data input circuit, and FIG. 2 is a block diagram of the data input circuit according to the present invention. (4), Port O: Latch, (5) 5 Ports 1): Counter. (6): Significant signal selection circuit; (7): State change detection (b) bribe. (8): Detection method selection circuit. (9): Detection state holding circuit / agent Shin Kuzuno - Figure 1 t''. k Yushun Table 9) Iron 1 Ryo

Claims (1)

【特許請求の範囲】[Claims] 所定の分周比で分周されたサンプリングパルスにより計
算機への入力信号の有意信号を選択する有意信号選択回
路と、該信号の状卵響化を任意の方法で検出する検出方
法選択回路と、該検出方法選択回路によって検出された
信号をカウントし設定された値よりカウントオーバする
と外部に出力する検出状態保持回路とを備えたことを特
徴とするデータ入力回路。a significant signal selection circuit that selects a significant signal of an input signal to a computer using a sampling pulse frequency-divided by a predetermined frequency division ratio; a detection method selection circuit that detects the shape of the signal by an arbitrary method; A data input circuit comprising a detection state holding circuit that counts the signal detected by the detection method selection circuit and outputs the signal to the outside when the count exceeds a set value.