JPS58140166A - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法Info
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- JPS58140166A JPS58140166A JP2206582A JP2206582A JPS58140166A JP S58140166 A JPS58140166 A JP S58140166A JP 2206582 A JP2206582 A JP 2206582A JP 2206582 A JP2206582 A JP 2206582A JP S58140166 A JPS58140166 A JP S58140166A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明社、ＧａＡｓを中心とした化合物牛導体の超廂
速集積回路を構成する電界効果トランジスタの製造方法
に関する。
速集積回路を構成する電界効果トランジスタの製造方法
に関する。
従来、ＧａＡｓジョツキゲート電界効果トランジスタ（
以下、ＭＥＳ ＦＥＴと云う）は第１図に示すように、
半絶縁性基板１の上に能動層２を形成し、これにショッ
トキゲート電極３、ソースのオーミック電極４、ドレイ
ンのオーミック電極５を形成することによ多構成されて
いる。
以下、ＭＥＳ ＦＥＴと云う）は第１図に示すように、
半絶縁性基板１の上に能動層２を形成し、これにショッ
トキゲート電極３、ソースのオーミック電極４、ドレイ
ンのオーミック電極５を形成することによ多構成されて
いる。
しかしながら、大規模の集積回路を構成するのに適し九
ノーマリオフ１Ｍ０ＦＥＴＯ場合紘能動層２の厚みが１
００ＯＡ和度以下と薄くなるためＳ Ｇ＆ＡＩｏ＊ＷＪ
ｏ表面単位による空乏層６のえめにＦＥＴのオン抵抗が
大きく、このｔまでは使用できない。
ノーマリオフ１Ｍ０ＦＥＴＯ場合紘能動層２の厚みが１
００ＯＡ和度以下と薄くなるためＳ Ｇ＆ＡＩｏ＊ＷＪ
ｏ表面単位による空乏層６のえめにＦＥＴのオン抵抗が
大きく、このｔまでは使用できない。
この表面単位による空乏層６０影畳を少なくするために
、ｒ−）の部分Ｏみエツチングで揖シ込んだリセス構造
にしたもの、白金をダート電極にして、これをシンクす
るととによル、白金とＧａＡｓを合金化し工、ダートを
０１ムＳ結晶内部に形成するなどの方法が行われている
。
、ｒ−）の部分Ｏみエツチングで揖シ込んだリセス構造
にしたもの、白金をダート電極にして、これをシンクす
るととによル、白金とＧａＡｓを合金化し工、ダートを
０１ムＳ結晶内部に形成するなどの方法が行われている
。
しかしながら、前者のリセス構造による場合拡大ｉ［Ｉ
Ｆにおいて均一性を保つことＫＪＩｉ点があシ、また、
後者Ｏ場合Ｋａ、ダート形成後にそのシンク温度を越え
る温度にはできないなどの問題がある。
Ｆにおいて均一性を保つことＫＪＩｉ点があシ、また、
後者Ｏ場合Ｋａ、ダート形成後にそのシンク温度を越え
る温度にはできないなどの問題がある。
この他に、 ＩＩｍ率位Ｏ影譬をなくして、Ｆ’ＥＴ
Ｏオン抵抗を小さくする方法として、第２図に示すよう
に、半絶縁性基板１ａの上にイオン打込みによって能動
層２ａを形成し、これにＴｉ／Ｗなどの高融点金ａＫよ
ってグー）３ｍを形成し、これをマスクにしてイオン打
込みによってｎ＋層７を形成して、このｎ十層７の上に
ソース電極４１１％ ドレイン電極５ａを形成するこ
とも行われておシ、良好なる特性が得られている。
Ｏオン抵抗を小さくする方法として、第２図に示すよう
に、半絶縁性基板１ａの上にイオン打込みによって能動
層２ａを形成し、これにＴｉ／Ｗなどの高融点金ａＫよ
ってグー）３ｍを形成し、これをマスクにしてイオン打
込みによってｎ＋層７を形成して、このｎ十層７の上に
ソース電極４１１％ ドレイン電極５ａを形成するこ
とも行われておシ、良好なる特性が得られている。
しかし、イオン打込みの後には、８００℃程度でのアニ
ールが必要であるため、ダートに使用できる金属が限ら
れてしまうと云う問題があった。
ールが必要であるため、ダートに使用できる金属が限ら
れてしまうと云う問題があった。
この発明は、上記従来の欠点を除去するためになされた
ものでｓ Ｇ＆ＡＴＩ４の表両単位をなくしてオン抵抗
の小さい高性能の集積回路用ＩＣを任意のダート金属を
用いて均一に製作することのできる電界効果トランジス
タの製造方法を提供することを目的とする。
ものでｓ Ｇ＆ＡＴＩ４の表両単位をなくしてオン抵抗
の小さい高性能の集積回路用ＩＣを任意のダート金属を
用いて均一に製作することのできる電界効果トランジス
タの製造方法を提供することを目的とする。
以下、この発明の電界効果トランジスタの製造方法の実
施例について図面に基づき説明する。第３図−）ないし
第３図（由はその一実施例を説明するための断面図であ
る。
施例について図面に基づき説明する。第３図−）ないし
第３図（由はその一実施例を説明するための断面図であ
る。
まず、第３図（−に示すように、半絶縁性基板８上にイ
オン打込みなどによｐ能動層９を形成し、この上ＫＳｉ
Ｏ＊などの絶縁体を付け、これをダートパターンのレジ
ストＩＯＫよってエツチングしてダートの形の絶縁体１
１にする。
オン打込みなどによｐ能動層９を形成し、この上ＫＳｉ
Ｏ＊などの絶縁体を付け、これをダートパターンのレジ
ストＩＯＫよってエツチングしてダートの形の絶縁体１
１にする。
この絶縁体１１をマスクにして、ｎ＋のイオン打込みＫ
よって絶縁体１１の下部を除き、その両側Ｋｎ十打込み
層１２を形成する。これにアル＜ニクムを蒸着して、レ
ジスト１０を用いてり７トオ７し、残ったアルＲｓ−ウ
ムのみを陽極酸化すると、第３開缶）Ｋ示すように、酸
化アルミニウム（ム４へ）の安定な絶縁膜１３が絶縁体
１１以外の部分に形成される。
よって絶縁体１１の下部を除き、その両側Ｋｎ十打込み
層１２を形成する。これにアル＜ニクムを蒸着して、レ
ジスト１０を用いてり７トオ７し、残ったアルＲｓ−ウ
ムのみを陽極酸化すると、第３開缶）Ｋ示すように、酸
化アルミニウム（ム４へ）の安定な絶縁膜１３が絶縁体
１１以外の部分に形成される。
次に、ＧａＡｓクエ７アをアニールして打ち込んだイオ
ンを活性化させ、そＯ後ダート部分の絶縁体１１を選択
エツチングする。ζＯ場合、絶縁体１１として、Ｓｉｇ
ｈを用いた場合にはＨＦ系のエツチング液で容易に選択
エツチングが可能である。
ンを活性化させ、そＯ後ダート部分の絶縁体１１を選択
エツチングする。ζＯ場合、絶縁体１１として、Ｓｉｇ
ｈを用いた場合にはＨＦ系のエツチング液で容易に選択
エツチングが可能である。
さらに、楠へ・１の絶縁膜１３のソース、ドレインを形
成するとζろに接触穴をあけて、第３図（ｅ）に示すよ
うな構造に１これにさらに第３図（４）Ｋ示すように１
ゲート電極１４、ソース電極１５、ドレイン電極１６を
形成する。
成するとζろに接触穴をあけて、第３図（ｅ）に示すよ
うな構造に１これにさらに第３図（４）Ｋ示すように１
ゲート電極１４、ソース電極１５、ドレイン電極１６を
形成する。
以上説明したように、上記第１の実施例では、初めにゲ
ートの形に形成した絶縁体１１と同じ部分にＰ−）が自
動的に形成され、しかもそのダート長よシ長いダート金
属で形成することができるので、マスク合わせ紘比軟的
容易である上に、ダート抵抗を小さくすることが可能で
ある。
ートの形に形成した絶縁体１１と同じ部分にＰ−）が自
動的に形成され、しかもそのダート長よシ長いダート金
属で形成することができるので、マスク合わせ紘比軟的
容易である上に、ダート抵抗を小さくすることが可能で
ある。
また、イオン打込み０ｖｋ０アニール終了後にダート金
属を付けるので、任意の金属でゲートを形成することが
でき、特殊な高融点金属でなくてもよい。この方法によ
るＭＥＳ−ＦＩＴはゲートの横までｎ十層になっている
ために％Ｑ＆ＡＩＯ表面単位による空乏層の影響はほと
んど受けず、また、とのｎ＋層は能動層と比較して十分
厚くすることができるため、ノーマリオフ１１ Ｃ）
ＭＥＳ−ＦＥＴの場合にもＩトさなオン抵抗を示し、高
速低消費電力の集積回路用ＦＥＴとして有利である。
属を付けるので、任意の金属でゲートを形成することが
でき、特殊な高融点金属でなくてもよい。この方法によ
るＭＥＳ−ＦＩＴはゲートの横までｎ十層になっている
ために％Ｑ＆ＡＩＯ表面単位による空乏層の影響はほと
んど受けず、また、とのｎ＋層は能動層と比較して十分
厚くすることができるため、ノーマリオフ１１ Ｃ）
ＭＥＳ−ＦＥＴの場合にもＩトさなオン抵抗を示し、高
速低消費電力の集積回路用ＦＥＴとして有利である。
以上のように、この発明の電界効果トランジスタの製造
方法によれは、能動層上にダートの形をまず絶縁体で形
成し、これをマスクにしてｎ＋イオン打込みを行い、グ
ー）Ｏ１ｓ１ｍ外に絶縁膜を形成し、ダートの部分の絶
縁体を選択的にエツチングしてそこに金属ダートを形成
するようＫしたので、ｆ−）Ｏ＊まで比較的容易なマス
ク合わせで自動的に鳳＋層になシ、しかもｒ−）金属は
任意の金属が使用できるので、グロセス的に簡単である
。
方法によれは、能動層上にダートの形をまず絶縁体で形
成し、これをマスクにしてｎ＋イオン打込みを行い、グ
ー）Ｏ１ｓ１ｍ外に絶縁膜を形成し、ダートの部分の絶
縁体を選択的にエツチングしてそこに金属ダートを形成
するようＫしたので、ｆ−）Ｏ＊まで比較的容易なマス
ク合わせで自動的に鳳＋層になシ、しかもｒ−）金属は
任意の金属が使用できるので、グロセス的に簡単である
。
さらに、ノー！リオ７１１０ＦＥＴでも小さなオン抵抗
を実現できるので、高速低消費電力ＯＧｍＡｍ集積回路
に使用できるものである。
を実現できるので、高速低消費電力ＯＧｍＡｍ集積回路
に使用できるものである。
第１図および第２図はそれぞれ従来のショットキグー）
ＦＥＴ （Ｄ構造を示す断藺図、＠３図（ロ）ないし
第３図に）はそれぞれこの発明の電界効果トランジスタ
の製造方法の一実施例を説明するための断面図である。 ８・・・半絶縁性基板、９・・・能動層、ｌＯ・・・レ
ジスト、１１−・・絶縁体、１２・・・ａ十打込み層、
１３・＠縁膜、１４−４”−）電極、１５−：／−Ｊ電
極、１６−・ドレイン電極。 ５Ｊ−１図 ｔ ２ 図 １２ １２’ 、−８ 一ゝ８ −２９［
ＦＥＴ （Ｄ構造を示す断藺図、＠３図（ロ）ないし
第３図に）はそれぞれこの発明の電界効果トランジスタ
の製造方法の一実施例を説明するための断面図である。 ８・・・半絶縁性基板、９・・・能動層、ｌＯ・・・レ
ジスト、１１−・・絶縁体、１２・・・ａ十打込み層、
１３・＠縁膜、１４−４”−）電極、１５−：／−Ｊ電
極、１６−・ドレイン電極。 ５Ｊ−１図 ｔ ２ 図 １２ １２’ 、−８ 一ゝ８ −２９［
Claims (1)
- 半絶縁性基板上の能動層の上にダートの形を絶縁体で形
成してｊ０絶縁体をマスクにしてｎのイオンを打ち込む
工程と、上記能動層上にダート以外の部分に絶縁膜を形
成しかつ上記ダートの形の絶縁体と選択的にエツチング
してそこに金属ダートを形成する工程とよシなる電界効
果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2206582A JPS58140166A (ja) | 1982-02-16 | 1982-02-16 | 電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2206582A JPS58140166A (ja) | 1982-02-16 | 1982-02-16 | 電界効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58140166A true JPS58140166A (ja) | 1983-08-19 |
Family
ID=12072491
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2206582A Pending JPS58140166A (ja) | 1982-02-16 | 1982-02-16 | 電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58140166A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62112377A (ja) * | 1985-11-12 | 1987-05-23 | Nippon Telegr & Teleph Corp <Ntt> | 集積回路用電界効果トランジスタ |
| CN110809819A (zh) * | 2017-07-04 | 2020-02-18 | 三菱电机株式会社 | 半导体装置及半导体装置的制造方法 |
-
1982
- 1982-02-16 JP JP2206582A patent/JPS58140166A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62112377A (ja) * | 1985-11-12 | 1987-05-23 | Nippon Telegr & Teleph Corp <Ntt> | 集積回路用電界効果トランジスタ |
| CN110809819A (zh) * | 2017-07-04 | 2020-02-18 | 三菱电机株式会社 | 半导体装置及半导体装置的制造方法 |
| CN110809819B (zh) * | 2017-07-04 | 2023-09-12 | 三菱电机株式会社 | 半导体装置及半导体装置的制造方法 |
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