JPS58133025A - パルス・レベル変換回路 - Google Patents
パルス・レベル変換回路Info
- Publication number
- JPS58133025A JPS58133025A JP57015072A JP1507282A JPS58133025A JP S58133025 A JPS58133025 A JP S58133025A JP 57015072 A JP57015072 A JP 57015072A JP 1507282 A JP1507282 A JP 1507282A JP S58133025 A JPS58133025 A JP S58133025A
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- JP
- Japan
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- transistor
- pulse
- level
- pulse level
- Prior art date
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- Granted
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/003—Changing the DC level
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Manipulation Of Pulses (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明拡、例えば基板バイアス回路に用いられる・臂
ルス・レベル変換回路に関する。
ルス・レベル変換回路に関する。
従来、・臂ルス・レベル変換回路は第１図に）に示すよ
うに構成されている。すなわち、ノ譬ルス信号入力端子
１１と・ぐルス信号出カ端子１２との間にキヤ・量シタ
Ｃが接続され、上記ノ譬ルス信号出力端子１２と接地点
間にｆ−）・ドレイン間を短絡し一７’ｔＮチャネル蓋
のＭＯＳ ）ランジスタＴｒ１が接続されている。
うに構成されている。すなわち、ノ譬ルス信号入力端子
１１と・ぐルス信号出カ端子１２との間にキヤ・量シタ
Ｃが接続され、上記ノ譬ルス信号出力端子１２と接地点
間にｆ−）・ドレイン間を短絡し一７’ｔＮチャネル蓋
のＭＯＳ ）ランジスタＴｒ１が接続されている。
上記のような構成において、第１図伽）のタイミングチ
ャートを用いて動作を説明する。・母ルス信号入力端子
１１の電位をＶｌｌ、出力端子１１の電位をＶｌｍとす
ると、電位Ｖｌｌが高（Ｖ□）レベルの時、電位Ｖ１ｍ
はトランジスタＴｒｌの閾値電圧ｖ４となる。そして、
電位Ｖｌｌが低（０）レベルに低下すると、電位ｖｌｌ
ｔｉキャノ臂シ、りＣによる容量結合によって「Ｖ□
−Ｖ□」レベルになる。以下、この動作を順次繰シ返す
。
ャートを用いて動作を説明する。・母ルス信号入力端子
１１の電位をＶｌｌ、出力端子１１の電位をＶｌｍとす
ると、電位Ｖｌｌが高（Ｖ□）レベルの時、電位Ｖ１ｍ
はトランジスタＴｒｌの閾値電圧ｖ４となる。そして、
電位Ｖｌｌが低（０）レベルに低下すると、電位ｖｌｌ
ｔｉキャノ臂シ、りＣによる容量結合によって「Ｖ□
−Ｖ□」レベルになる。以下、この動作を順次繰シ返す
。
しかし、このような構成では、ノ譬ルス・レベルの変換
がトランジスタ丁ｒ１の闇値電圧Ｖ□に依存しておシ、
この闇値電圧Ｖ□分だけレベルの変換に損失がある。を
九、上記トランジスタＴｒｌは闇値電圧Ｖ□付近で動作
している丸め、ドレイン電流が少なくドライブ能力が小
さい欠点がある。
がトランジスタ丁ｒ１の闇値電圧Ｖ□に依存しておシ、
この闇値電圧Ｖ□分だけレベルの変換に損失がある。を
九、上記トランジスタＴｒｌは闇値電圧Ｖ□付近で動作
している丸め、ドレイン電流が少なくドライブ能力が小
さい欠点がある。
従って、第２図に示すように上述し九・臂ルス・レベル
変換回路を対称配置し、一方の回路へはインバータ回路
ＮＯＴを介して入力信号電位Ｖｌｌを供給するように構
成した基板バイアス回路においては、出力信号電位ｖＬ
ｍが不安定となり、且つトランジスタＴｒ１ ｅ Ｔ
ｒ１’の闇値電圧Ｖ□による損失のため所望の出力信号
電位ＶＵが得られない等の問題を生ずる。
変換回路を対称配置し、一方の回路へはインバータ回路
ＮＯＴを介して入力信号電位Ｖｌｌを供給するように構
成した基板バイアス回路においては、出力信号電位ｖＬ
ｍが不安定となり、且つトランジスタＴｒ１ ｅ Ｔ
ｒ１’の闇値電圧Ｖ□による損失のため所望の出力信号
電位ＶＵが得られない等の問題を生ずる。
この発明は上記のような事情を鋺みてなされたもので、
その目的とするとζろは、ドライブ能力が高く且つトラ
ンジスタの閾値電圧によるノ々ルス・レベルの変換の損
失がないすぐれ九Δルス・レベル変換回路を提供するこ
とである。
その目的とするとζろは、ドライブ能力が高く且つトラ
ンジスタの閾値電圧によるノ々ルス・レベルの変換の損
失がないすぐれ九Δルス・レベル変換回路を提供するこ
とである。
すなわち、この発明においては、上記纂１図（、）の回
路における・譬ルス信号入力端子１１と出力端子１２と
の間に互いに逆導電型でそれぞれのｒ−）に所定の直流
電圧が印加され九トランジスタを直列接続して設け、こ
のトランジスタの接続点の電位で上記トランジスタＴｒ
ｌを導通制御するように構成し丸ものである。
路における・譬ルス信号入力端子１１と出力端子１２と
の間に互いに逆導電型でそれぞれのｒ−）に所定の直流
電圧が印加され九トランジスタを直列接続して設け、こ
のトランジスタの接続点の電位で上記トランジスタＴｒ
ｌを導通制御するように構成し丸ものである。
以下、この発明の一実施例について図面を参照して説明
する。第′３図（ａ）はその構成を示すもので、この回
路においては、上記第１図伽）の回路に加えて、・タル
ス信号入力端子１１と出力端子１２との間にそれぞれ所
定の電位ｖｕ ＃ ＶＳ２が印加されるＰチャネル型の
Ｍｌｏ８トランジスタＴｒ１およびＮチャネル型のＭＯ
Ｓ ）ツンジスタ丁ｒ３を直列接続したトランジスタ直
列回路を設け、上記トランジスタＴｒｌと丁ｒｌとの接
続点１５の電位ＶｌｌをトランジスタＴｒｌのｒ−トに
与えてこれを導通制御するように構成したものである０
図において、第１図（１）と同一構成部は同じ符号を付
してその説明は省略する。
する。第′３図（ａ）はその構成を示すもので、この回
路においては、上記第１図伽）の回路に加えて、・タル
ス信号入力端子１１と出力端子１２との間にそれぞれ所
定の電位ｖｕ ＃ ＶＳ２が印加されるＰチャネル型の
Ｍｌｏ８トランジスタＴｒ１およびＮチャネル型のＭＯ
Ｓ ）ツンジスタ丁ｒ３を直列接続したトランジスタ直
列回路を設け、上記トランジスタＴｒｌと丁ｒｌとの接
続点１５の電位ＶｌｌをトランジスタＴｒｌのｒ−トに
与えてこれを導通制御するように構成したものである０
図において、第１図（１）と同一構成部は同じ符号を付
してその説明は省略する。
上記のような構成において、第３図伽）のタイミングチ
ャートを用いてその動作を説明する。
ャートを用いてその動作を説明する。
今、／母ルス信号入力端子１１に入力される信号電位Ｖ
■の高レベルをｖｌ、低レベルをＶｂとし、トランジス
タＴｒｌの一端の端子１６にはレベル変換後の高レベル
の電位ｖ１を印加するものとする。ただし、この電位ｖ
ｃはトランジスタＴｒｌの閾値電圧をｖＴＩとして、下
式（１）の条件を満たす必要がある。
■の高レベルをｖｌ、低レベルをＶｂとし、トランジス
タＴｒｌの一端の端子１６にはレベル変換後の高レベル
の電位ｖ１を印加するものとする。ただし、この電位ｖ
ｃはトランジスタＴｒｌの閾値電圧をｖＴＩとして、下
式（１）の条件を満たす必要がある。
ｖ、 −ｖ□≦Ｖｃ＜ Ｖ、−Ｖ□ ・・・・・・・（
１）また、トランジスタＴｒｙ ｐ Ｔｒｓ （Ｄ’ｌ
”−）に与える電位Ｖｇ ＃ ＶＳ２はそれぞれ、下式
（２） 、 （３）を満たす直流電圧とする。
１）また、トランジスタＴｒｙ ｐ Ｔｒｓ （Ｄ’ｌ
”−）に与える電位Ｖｇ ＃ ＶＳ２はそれぞれ、下式
（２） 、 （３）を満たす直流電圧とする。
Ｖ４ Ｖｙｌ ＜ Ｖｕ ＜ Ｖ、 ＶＴｌ”・・
・（２）ｖｄ −■□ ＜、 ＶＳ４ ≦ Ｖ、 −
ＶＴＩＩ ・・−−−・・ （３）上式（３）
において、電位ｖ４はレベル変換後の低レベルで下式（
４）の関係にある。
・（２）ｖｄ −■□ ＜、 ＶＳ４ ≦ Ｖ、 −
ＶＴＩＩ ・・−−−・・ （３）上式（３）
において、電位ｖ４はレベル変換後の低レベルで下式（
４）の関係にある。
ｖｄｘ ｖｃ−（ｖ、 −ｖ、 ） 曲−（４）
さて、上述し九条件に各電位を設定し、／ｆルス信号入
力端子１１に高レベルの信号Ｖ、が入力された時、トラ
ンジスタ丁ｒ！はオン状態であるため、トランジスタＴ
ｒｌと丁ｒｓとの接続点ＩＪの電位ｖｌＩはＶ、となる
、従りて、トランジスタＴｒ１は上式（１）の条件から
オン状態となり、出力端子１２の電位ｖ１１をトランジ
スタＴｒｌのソースに与え走電圧ｖｅＫクラ７ノする。
さて、上述し九条件に各電位を設定し、／ｆルス信号入
力端子１１に高レベルの信号Ｖ、が入力された時、トラ
ンジスタ丁ｒ！はオン状態であるため、トランジスタＴ
ｒｌと丁ｒｓとの接続点ＩＪの電位ｖｌＩはＶ、となる
、従りて、トランジスタＴｒ１は上式（１）の条件から
オン状態となり、出力端子１２の電位ｖ１１をトランジ
スタＴｒｌのソースに与え走電圧ｖｅＫクラ７ノする。
この時、トランジスタＴｒ１の闇値電圧による損失はな
い。
い。
また、トランジスタＴｒｌのソース・ｒ−）間は充分嵩
い電圧でＩ４イアスされているので、上記ｖｅへのり２
ングは高いドライブ能力状態で行なえ、回路の高速動作
に寄与する。なお、入力電位ｖｎが高レベルＶ、の時、
トランジスタＴｒｙはオフ状態であるの・で回路動作に
は影響を与えない。
い電圧でＩ４イアスされているので、上記ｖｅへのり２
ングは高いドライブ能力状態で行なえ、回路の高速動作
に寄与する。なお、入力電位ｖｎが高レベルＶ、の時、
トランジスタＴｒｙはオフ状態であるの・で回路動作に
は影響を与えない。
次に、入力電位ＶＵが低レベルＶ、になると、キヤ・譬
シタＣによる容量結合によって出力電位ＶｓｓａＶ４に
引き下げられる。同時にトランジスタＴｒｓはオフ状態
となシ、Ｔｒｌはオン状態となる。この丸め、端子１５
の電位Ｖｌｌはｖ４となシ、トランジスタＴｒｌはオフ
状態となる。
シタＣによる容量結合によって出力電位ＶｓｓａＶ４に
引き下げられる。同時にトランジスタＴｒｓはオフ状態
となシ、Ｔｒｌはオン状態となる。この丸め、端子１５
の電位Ｖｌｌはｖ４となシ、トランジスタＴｒｌはオフ
状態となる。
上述しえように、トランジぞりＴ ｒ ＊ ｏ ａ 値
電圧によるノクルス・レベル変換の損失がなく、上記ト
ランジスタＴｒｌは充分高い電圧でバイアスされるので
ドライブ能力も大きい、また、端子１５には入力端子１
１に入力される・臂ルス振幅よりも大きな振幅を有する
ノ！ルスが得られておシ、この出カッ譬ルスの振幅は各
トランジスタＴｒｌ〜Ｔｒｓに印加する直流電位のレベ
ルの設定によシミ源電圧の２倍にまでなシ得るため、電
源電圧が低いシステムにおいて大きな振幅動作が可能と
なる。
電圧によるノクルス・レベル変換の損失がなく、上記ト
ランジスタＴｒｌは充分高い電圧でバイアスされるので
ドライブ能力も大きい、また、端子１５には入力端子１
１に入力される・臂ルス振幅よりも大きな振幅を有する
ノ！ルスが得られておシ、この出カッ譬ルスの振幅は各
トランジスタＴｒｌ〜Ｔｒｓに印加する直流電位のレベ
ルの設定によシミ源電圧の２倍にまでなシ得るため、電
源電圧が低いシステムにおいて大きな振幅動作が可能と
なる。
なお、上記各トランジスタＴｒｙ、丁ｒｓ、Ｔｒｌに印
加する直流電位ｖ＠ ” ｉｓ ｅ ＶＢ２をそれぞれ
上式（１）〜（３）を全て満足する電位（例えば接地電
値）に設定すれば、上記トランジスタ丁１１のソースお
よびＴｒｌ ＃ Ｔ ｒＢ Ｏｌ” −）を共通接続し
てこの電位を印加しても良い。
加する直流電位ｖ＠ ” ｉｓ ｅ ＶＢ２をそれぞれ
上式（１）〜（３）を全て満足する電位（例えば接地電
値）に設定すれば、上記トランジスタ丁１１のソースお
よびＴｒｌ ＃ Ｔ ｒＢ Ｏｌ” −）を共通接続し
てこの電位を印加しても良い。
第４図（、）は、この発明の他の実施例を示すもので、
上記第３図伽）における各トランジスタＴｒｌ〜Ｔｒｌ
を逆極性のトランジスタ？ 、 、ｔ〜Ｔｒ畠″とし、
それぞれのトランジスタに印加する直流電位を共通の電
位ｖｔｙとし友ものである。このような構成においても
上記実施例と同様な効果が得られる。この場合、第４Ｎ
−）に示すように第３図（ｂ）とは逆の出力波形が得ら
れる。
上記第３図伽）における各トランジスタＴｒｌ〜Ｔｒｌ
を逆極性のトランジスタ？ 、 、ｔ〜Ｔｒ畠″とし、
それぞれのトランジスタに印加する直流電位を共通の電
位ｖｔｙとし友ものである。このような構成においても
上記実施例と同様な効果が得られる。この場合、第４Ｎ
−）に示すように第３図（ｂ）とは逆の出力波形が得ら
れる。
第５図（、）Ｉｉ、上述し九ノ４ルス・レベル変換回路
で基板ノ童イアス囲路を構成し丸もので、この回路にお
いては、上記／譬ルス・レベル変換回路を対称配置し、
このうちの一方の回路にａ−４ルス入力信号をインバー
タ回路ＮＯＴを介して供給する・すなわち、トランジス
タＴｒｌ〜ＴｒｙおヨヒキャノぐシタＣ，で第１の／譬
ルス・レベル変換回路を構成し、トランジスタ” ｒｓ
”” Ｔ ｒ４およびキヤ・ダシタＣ３で第２のノ４ル
ス・レベル変換回路を構成する。そして、上記トランジ
スタ丁ｒ１とＴｒ４との接続点とトランジスタＴｒｙ
ｐ Ｔｒ３のｙ−トを共通接続して接地し、トランジス
タＴｒ）とＴｒ３との接続点とトランジスタＴｒ１ 、
Ｔｒ４のｒ−）を接続する。なお、図においてトラン
ジスタ”ｓ＊Ｔｒ・は整流素子として作用するもので、
これについてはこの発明の要旨からはずれ 禰るので
詳しい説明は省略する。
で基板ノ童イアス囲路を構成し丸もので、この回路にお
いては、上記／譬ルス・レベル変換回路を対称配置し、
このうちの一方の回路にａ−４ルス入力信号をインバー
タ回路ＮＯＴを介して供給する・すなわち、トランジス
タＴｒｌ〜ＴｒｙおヨヒキャノぐシタＣ，で第１の／譬
ルス・レベル変換回路を構成し、トランジスタ” ｒｓ
”” Ｔ ｒ４およびキヤ・ダシタＣ３で第２のノ４ル
ス・レベル変換回路を構成する。そして、上記トランジ
スタ丁ｒ１とＴｒ４との接続点とトランジスタＴｒｙ
ｐ Ｔｒ３のｙ−トを共通接続して接地し、トランジス
タＴｒ）とＴｒ３との接続点とトランジスタＴｒ１ 、
Ｔｒ４のｒ−）を接続する。なお、図においてトラン
ジスタ”ｓ＊Ｔｒ・は整流素子として作用するもので、
これについてはこの発明の要旨からはずれ 禰るので
詳しい説明は省略する。
このような構成によれば、第５図（ｂ）に示すように、
パルス信号入力端子１１にＯ”レベルから“ｖｃｃ″レ
ベルのノ々ルス信号を入力した時、出力端子１２には“
−ｖｃｃルベルの出力が得られる。この出力信号■１意
はトランジスタＴｒｙ。
パルス信号入力端子１１にＯ”レベルから“ｖｃｃ″レ
ベルのノ々ルス信号を入力した時、出力端子１２には“
−ｖｃｃルベルの出力が得られる。この出力信号■１意
はトランジスタＴｒｙ。
Ｔｒ４の閾値電圧Ｖ□による損失がない、且つこのトラ
ンジスタの？−）がソースに対して充分にバイアスされ
ているためドライブ能力が高く、したがって出力信号ｖ
１３は安定なものである。
ンジスタの？−）がソースに対して充分にバイアスされ
ているためドライブ能力が高く、したがって出力信号ｖ
１３は安定なものである。
ｌた、相補蓋構成であるので直流ノ母スがない丸め低消
費電力で、高いドライブ能力を有する基板バイアス回路
を比較的少ないトランジスタで構成できる。
費電力で、高いドライブ能力を有する基板バイアス回路
を比較的少ないトランジスタで構成できる。
以上説明したようにこの発明によれば、ドライブ能力が
高く、且つトランジスタの閾値電圧による・々ルス・レ
ベルの変換の損失がないすぐれ九／母ルス・レベル変換
回路が得られる。
高く、且つトランジスタの閾値電圧による・々ルス・レ
ベルの変換の損失がないすぐれ九／母ルス・レベル変換
回路が得られる。
第１図（ａ）、伽）はそれぞれ従来のパルス・レベル変
換回路を示す図およびそのタイミングチャート、第２図
は上記第１図−）のパルス・レベル変換回路を用いて構
成した基板バイアス回路を示す図、第３図伽）、伽）は
、それぞれこの発明の一実施例に係る／譬ルス・レベル
変換回路を示す図およびそのタイミングチャート、第４
図伽）。 伽）はそれぞれこの発明の他の実施例を示す回路図およ
びそのタイミングチャート、ｊｌＩＳａｉｌ（ａ）−伽
）はそれぞれこの発明の一実施例のノ母ルス・しペル変
換回葛を用いて構成した基板バイアス変換回路を示す図
およびそのタイミングチャートである。 １１・・・ノ譬ルス信号入力端子、１２・・・ノ母ルス
信号出力端子、Ｃ・・・キャノ４シタ、Ｔｒｌ〜Ｔｒｓ
・・・ＭＯ８）ランジスタ、ｖｕ、ｖｕｔｖｃ・・・直
流電位。 出願人代理人 弁理士 鈴 江 武 彦第１図 第２図 第３ＷＪ
換回路を示す図およびそのタイミングチャート、第２図
は上記第１図−）のパルス・レベル変換回路を用いて構
成した基板バイアス回路を示す図、第３図伽）、伽）は
、それぞれこの発明の一実施例に係る／譬ルス・レベル
変換回路を示す図およびそのタイミングチャート、第４
図伽）。 伽）はそれぞれこの発明の他の実施例を示す回路図およ
びそのタイミングチャート、ｊｌＩＳａｉｌ（ａ）−伽
）はそれぞれこの発明の一実施例のノ母ルス・しペル変
換回葛を用いて構成した基板バイアス変換回路を示す図
およびそのタイミングチャートである。 １１・・・ノ譬ルス信号入力端子、１２・・・ノ母ルス
信号出力端子、Ｃ・・・キャノ４シタ、Ｔｒｌ〜Ｔｒｓ
・・・ＭＯ８）ランジスタ、ｖｕ、ｖｕｔｖｃ・・・直
流電位。 出願人代理人 弁理士 鈴 江 武 彦第１図 第２図 第３ＷＪ
Claims (2)
- （１）・々ルス信号入力端子と・母ルス信号出力端子と
の間に接続されるキャパシタと、このキャノタシタに並
列接続されそれぞれ所定の直流電位で導通制御される第
１および第２導電型のＭＯ８トランジスタ直列回路と、
一端がノ譬ルス信号出力端子に接続され他端に直流電位
が印加されて上記第１．第２導電ｆｉＭＯ８）ランジス
タの接続点の電位で導通制御される第２導電型のＭＯＳ
）ランジスタとを具備することを特徴とする・豐ルス
・レベル変換回路。 - （２）上記第１および第２導電型の’Ｋ）８ ）ランジ
スタ直列回路を導通制御する直流電位、および一端が・
ぐルス信号出力端子に接続され上記第１、第２導電型の
１１４０８ ）ランジスタの接続点の電位で導通制御さ
れる第２導電型のＭＯＳ ）ランノスタの他端に印加さ
れる直流電位が同一レベルの電位であることを特徴とす
る特許請求の範囲第１項記載のパルス・レベル変換回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57015072A JPS58133025A (ja) | 1982-02-02 | 1982-02-02 | パルス・レベル変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57015072A JPS58133025A (ja) | 1982-02-02 | 1982-02-02 | パルス・レベル変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58133025A true JPS58133025A (ja) | 1983-08-08 |
| JPH023567B2 JPH023567B2 (ja) | 1990-01-24 |
Family
ID=11878643
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57015072A Granted JPS58133025A (ja) | 1982-02-02 | 1982-02-02 | パルス・レベル変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58133025A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007011278A (ja) * | 2005-06-03 | 2007-01-18 | Hitachi Displays Ltd | 表示装置及びその制御方法 |
-
1982
- 1982-02-02 JP JP57015072A patent/JPS58133025A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007011278A (ja) * | 2005-06-03 | 2007-01-18 | Hitachi Displays Ltd | 表示装置及びその制御方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH023567B2 (ja) | 1990-01-24 |
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