JPS58127432A - Logical array device - Google Patents

Abstract

PURPOSE:To improve the manufacture yield of a PLA and to decrease the failure rate, by duplexing the PLA, degeneating the failure state at each section to the safety side logically and outputting the correct operating result from one of duplicated systems. CONSTITUTION:The array constitution and an input circuit 1 consisting of a pre- stage array 2 and a post-stage array 3 are duplicated as system A and B. The input line is provided with an input line level compensating circuit 5 and an input line mutual connection and control circuit 6, and the post-stage array 3 is provided with a product term line level compenation transistor or resistor in response to the array constitution type. As a decoder of the input circuit 1 a one- bit decoder degenerated to L level when the decoder output is short-circuited is used, and for the logical operation from the systems A, B done at an output circuit 4, the logical operation with the direct connection or the OR gate is applied in response to the array constitution type. Thus, failures of short-circuit and open wire for input line, product term line and output line are relieved.

Description

【発明の詳細な説明】 （１）発明の属する分野の説明 本発明は論理アレイ装置に係り、さらに具体的には本装
置内に入力線、積項線、出力線の短絡又は断線等の欠陥
が存在しても正しく論理演算結果を出力する論理アレイ
装置に胸する。DETAILED DESCRIPTION OF THE INVENTION (1) Description of the field to which the invention pertains The present invention relates to a logic array device, and more specifically, to prevent defects such as short circuits or disconnections in input lines, product term lines, and output lines within the device. We are interested in a logic array device that outputs the correct logical operation result even if there is a problem.

（１１）従来技術とその問題点の説明 近年、論理巣積回路をメ％　リ集積回路のように規則的
な回路構造にして、レイアウト（配置・配線設計）工数
の絡線、修正・試験の能率化等をねらった論理アレイ装
置（以後ＰＬＡと略称する）が提案されている。(11) Explanation of the prior art and its problems In recent years, logic stacking circuits have been made into regular circuit structures like memory integrated circuits, which reduces layout (placement/wiring design) man-hours, corrections, and testing. A logic array device (hereinafter abbreviated as PLA) aimed at increasing efficiency has been proposed.

Ｉ）　Ｌ　Ａの基本構成は、第１図に示すように入力回
路部１、前段アレイ部２、後段アレイ部３及び出力回路
部４よりなる。前段アレイ部２はＡＮＤ又はＮＯＲ論理
等の演算を行なう部分、後段アレイ部３はＯＲ又はＮＯ
Ｒ論理等の演算を行なう部分で、この二段論理演算（二
よって任意の論理機能が実現できる。論理の演算表現と
して特に表記しない限り、以後、論理レベル”Ｈ”を論
理値゛１″、論理レベル”Ｌ”を論理値”０”に対応さ
せた正論理を適用した時の演算を示すことにする。I) The basic configuration of LA consists of an input circuit section 1, a front-stage array section 2, a rear-stage array section 3, and an output circuit section 4, as shown in FIG. The front array section 2 is a section that performs operations such as AND or NOR logic, and the rear array section 3 is a section that performs operations such as AND or NOR logic.
In the part that performs operations such as R logic, any logical function can be realized by this two-stage logical operation (2). Unless otherwise specified as a logic operation expression, hereinafter, logic level "H" will be expressed as logic value "1", An operation when applying positive logic in which the logic level "L" corresponds to the logic value "0" will be shown.

弔２図は前段アレイ部２をＡＮＤアレイ、後段アレイ部
３をＯＲアレイで構成したＰＬＡＯ例、第３図は前段ア
レイ部２をＮＯＲアレイ、後段アレイ部３をＮＯＲアレ
イで構成したＰＬＡＯ例である。これらの構成において
、入力線１０１〜１０６り二短絡欠陥、断線欠陥、積項
線１１１〜１１４に短絡欠陥、断線欠陥、出力線１２１
〜１２３に短絡欠陥、断線欠陥等が生じるとＰＬＡの出
力ｆ１〜「１．は異常になる。Figure 2 shows a PLAO example in which the front array section 2 is an AND array and the rear array section 3 is an OR array. Figure 3 is a PLAO example in which the front array section 2 is a NOR array and the rear array section 3 is a NOR array. be. In these configurations, input lines 101 to 106 have two short-circuit defects and disconnection defects, product term lines 111 to 114 have short-circuit defects and disconnection defects, and output line 121 has short-circuit defects and disconnection defects.
If a short-circuit defect, disconnection defect, etc. occurs in ~123, the outputs f1~1 of the PLA become abnormal.

例えば第２図において、上記の欠陥が積項線の論理値又
はＰＬＡの出力に及ぼす影響を示すと次のようになる。For example, in FIG. 2, the influence of the above defect on the logic value of the product term line or the output of the PLA is shown as follows.

人力線１０２と１０３が１００で短絡すると、入力回路
部１の構成によって、１０２と１０，３の論理レベルハ
トモに”Ｌ″レベルは゛１１″ルベル又ハ″″Ｈ”レベ
ルと″′Ｌ″レベルの中間のレベルに縮退する。したが
って、か＼る入力線に接続されている積項線１１２　、
１１３　、１１４の論理値ＡＢＣ，ＡＢＣ。When the human power lines 102 and 103 are short-circuited at 100, depending on the configuration of the input circuit section 1, the logic level of 102, 10, and 3 is set to ``L'' level, or ``H'' level and ``L'' level. degenerate to an intermediate level. Therefore, the product term line 112 connected to the input line,
113, 114 logical values ABC, ABC.

Ａは、この短−〇影響を受け、短絡した入力線が１Ｌ″
レベルに縮退するときは各々１０″に、’ｔｌ”レベル
に縮退するときは各々ＡＣ，ＡＣ，“ｌ”に、中間のレ
ベルのときは”Ｈ″レベルときと同じか不安定な値にな
る。入力線１０２が１０１で断線すると、断線個所１０
１をはさんで入力回路部１の反対１１１．１１の入力線
はフローティング状態になる。したがって、積項線１１
４は常に”１″か不安定な値になる。積項線１１３と１
１４が１０２で短絡すると、１１３の論理値ＡＢＣは誤
ってＡＢｃＡ＝＠ｏ＃に、１１４）論理値人も誤って”
０”になる。積項線１１２が１０３で断線すると、後段
アレイ部３における積項線はフローティング状態になる
。出力線１２２と１２３が１０４で短絡すると、出力ｆ
２はλ＋ＡＢＣが誤ってλ十ＡＩ３に、出力ｆ３はＡＢ
Ｃが誤ってＡ＋ＡＢになる。A is affected by this short-circuit, and the short-circuited input line is 1L''
When degenerating to level 10'', when degenerating to 'tl' level, each becomes AC, AC, 'l', and when the level is in between, the value is the same as 'H' level or unstable. . When the input line 102 is disconnected at 101, the disconnection point 10
The input line 111.11 on the other side of the input circuit section 1 is placed in a floating state. Therefore, the product term line 11
4 is always "1" or an unstable value. Product term lines 113 and 1
When 14 is shorted with 102, the logical value ABC of 113 will be incorrectly changed to ABcA=@o#, and the logical value 114) will also be incorrectly changed to "
0". When the product term line 112 is disconnected at 103, the product term line in the subsequent array section 3 becomes a floating state. When the output lines 122 and 123 are shorted at 104, the output f
2, λ + ABC is mistakenly changed to λ + AI3, and the output f3 is AB
C becomes A+AB by mistake.

出力線１２２が１０５で断線すると、出力ｆ２＝ＡＢｃ
十Ａは人力Ａ−００ときのみｌ＃で、他はフローティン
グ状態（不安定状態）になって値が定まらない。When the output line 122 is disconnected at 105, the output f2=ABc
10A is l# only when the human power is A-00, and otherwise it is in a floating state (unstable state) and the value is not determined.

第３図の構成においては、欠陥（二よるＰＬＡの出力へ
の影響は第２図の場合とは一部で異なるが、欠陥が存在
すると、第２図と同様（１正しい出力を得ることはでき
ない。In the configuration shown in Fig. 3, the influence of defects (2) on the PLA output is partially different from that in Fig. 2, but if a defect exists, it is difficult to obtain the correct output (1) as in Fig. 2. Can not.

このような事情に鑑み、従来は試験用バタンを人力して
ＰＬＡ内部の欠陥の有無を試験した後、良品のＩ）ＬＡ
のみを選択して使用したり、欠陥の有無を調べる試験回
路と欠陥を救済する回路を内蔵させ、試験および欠陥救
済のための動作モードを設けて欠陥救済を行なっていた
。従って、ＰＬＡが大規模になるにつれて製造歩留りが
低下し、後者の場合は、さらに試験と欠陥救済のための
動作モードを設けなければならないため、製ノへ時の試
験が複雑（二なる等の欠点があった。また、１Ｊ０常の
ＰＬＡ動作中に不良個所の発生によって誤動作するなど
の信頼度の低下を招く欠点あった。In view of these circumstances, conventionally, after testing the presence or absence of defects inside the PLA by manually using a test button,
In some cases, a test circuit for checking the presence or absence of a defect and a circuit for repairing the defect are built in, and operation modes for testing and defect repair are provided to repair the defect. Therefore, as the scale of PLA increases, the manufacturing yield decreases, and in the latter case, additional operating modes for testing and defect remediation must be provided, making testing during manufacturing complicated (such as In addition, there was a drawback that reliability was lowered, such as malfunction due to the occurrence of defective parts during 1J0 normal PLA operation.

（１１０発明の目的と総括的説明 本発明はＰＬＡを２重化構成にし、各部における欠陥状
態を論理的（二安全側（フェイルセイフ１１！ＩＩ　）
に自動的に縮退させるなどして、２重化した一ノ、１゛
側から正しい演算結果を出力させることによつ−Ｃ１Ｐ
ＬＡの製造歩留り向上とＰＬＡ動作動作数障率の低下を
ねらったものである。(110 Purpose and General Explanation of the Invention The present invention has a dual PLA configuration, and logically detects defective states in each part (Failsafe 11! II).
-C1P by automatically degenerating into C1P and outputting correct calculation results from the duplicated 1 and 1 sides.
The aim is to improve the production yield of LA and reduce the number of failures in PLA operation.

より詳細（二云えば、本発明は前段アレイ部と後段アレ
イ部よりなるアレイ構成と入力回路部を２重化して一方
をＡ系、他方をＢ系とすると共に、人力線レベル補償回
路（Ｎ　Ｂ　Ｆ回路）と入力線相互接続制御回＠（ＩＯ
Ｃ回路）を入力線に付加し、アレイ構成種別に対応して
積項線レベル補償用トランジスタ又は積項線レベル補償
用抵抗を後段アレイ部の積項線に付加し、入力回路部の
デコーダとしてデコーダ出力が短絡した時１Ｌ”レベル
に縮退する構成の１ビツトデコーダを使用し、出力回路
部で行なうＡ系、Ｂ系からの出力の論理演算に、アレイ
構成種別に対応して直接接続（ワイヤドＯＲ／　Ａ　Ｎ
　Ｄ論理演算）又はＯＲ論理ゲートによる論理演算（ゲ
ートＯＲ論理演算）を適用することによって、入力線、
積項線、出力線の短絡欠陥、断線欠陥を救済するもので
ある。In more detail, the present invention has an array configuration consisting of a front-stage array section and a rear-stage array section, and an input circuit section that is duplicated so that one is the A system and the other is the B system, and a human power line level compensation circuit (N B F circuit) and input line interconnection control circuit @(IO
C circuit) is added to the input line, and a product term line level compensation transistor or product term line level compensation resistor is added to the product term line of the subsequent array section depending on the type of array configuration, and as a decoder of the input circuit section. A 1-bit decoder configured to degenerate to 1L" level when the decoder output is short-circuited is used, and a direct connection (wired OR/AN
By applying a logical operation (D logic operation) or an OR logic gate (gate OR logic operation), the input line,
This is for relieving short-circuit defects and disconnection defects in product term lines and output lines.

以下の説明では、特に表記しない限り、すべて正論理を
適用した場合を示す。アレイ部の名称は正論理における
アレイ部の演算機能によって呼称することにする。In the following explanation, unless otherwise specified, the case where positive logic is applied is shown. The array section will be named according to the arithmetic function of the array section in positive logic.

Ｇｖ）　　実施例の説明 第４図は本発明に従うＰＬＡの一実施例である。Gv) Description of examples FIG. 4 is an embodiment of a PLA according to the present invention.

本ＰＬＡは入力回路部１１＋１２、前段アレイ部２１゜
２２、後段アレイ部３１，３２、出力回路部４、入力線
レベル補償回路（ＮＢＦ回路）　５１＋　５２、入力線
相互接続制御回路（ＩＯＣ回路）６より構成され、入力
回路部、前段アレイ部、後段アレイ部は２重化がとられ
る。２重化の一方をＡ系、他方をＢ系と呼称する。以下
の実施例では、Ｐ　Ｌ　Ａの入力数２、積項数３、出力
数３に限定して説明するが、特にか＼る数には制限はな
い。また、ロチャネルＭＯ８）ランジスタを用いた時に
ついて説明する。なお、ＰチャネルＭＯＳトランジスタ
を用いた時は、論理レベル”Ｈ−をＬ”に、Ｌ″を１１
″に置き換え、ＮＯＲとＮＡＮＤ、ＡＮＤとＯＩｔを互
いに置き換え、プログラム素子のダイオードは極性を反
転すればよい。This PLA includes input circuit section 11+12, front array section 21゜22, rear array section 31, 32, output circuit section 4, input line level compensation circuit (NBF circuit) 51+52, input line interconnection control circuit (IOC circuit) 6 The input circuit section, the front array section, and the rear array section are duplicated. One of the duplexes is called the A system and the other is called the B system. In the following embodiments, the number of inputs of the PLA is limited to 2, the number of product terms is 3, and the number of outputs is 3. However, there is no particular restriction on these numbers. Also, the case where a low channel MO8) transistor is used will be explained. Note that when using a P-channel MOS transistor, the logic level "H-" is set to "L", and the logic level "L" is set to 11.
'', NOR and NAND, AND and OIt may be replaced with each other, and the polarity of the diode of the program element may be reversed.

入力回路部’１＋’２はそれぞれ複数個の１ビツトデコ
ーダ（ＤＥＣ回路）よりなる。第５図に１ビツトデコー
ダの一実施例を示す。この１ビツトデコーダは２つの対
の出力２０１．２０Ｔ　（これを対出力と呼称する）が
短絡した場合、対出力とも“Ｌ”レベルに縮退する構成
がとられる。Each of the input circuit sections '1+'2 consists of a plurality of 1-bit decoders (DEC circuits). FIG. 5 shows an embodiment of a 1-bit decoder. This 1-bit decoder is configured such that when two pairs of outputs 201.20T (referred to as paired outputs) are short-circuited, both outputs degenerate to the "L" level.

第６図と第７図は前段アレイ部２１　＋　２２の実施例
である。前段アレイ部は、入力回路部の出力λ）１゜２
０Ｔ　、　２０ｊ＋０．２０ｆｉにそれぞれ接続された
入力線１０ｉ　、　ＩＯＴ　、　１０ｉ＋１．１町ηと
、前段アレイ部での論理演算結果を出力する積項線１１
．　、１１２　。FIGS. 6 and 7 show embodiments of the front array section 21+22. The front array section receives the output λ)1゜2 of the input circuit section.
Input lines 10i, IOT, 10i+1.1 η connected to 0T, 20j+0.20fi, respectively, and a product term line 11 that outputs the logical operation result in the previous stage array section.
．． , 112.

ｌ１３との間に、論理演算の必要に応じて接続されるプ
ログラム素子によって構成される。第６図はプログラム
素子２１としてｎチャネルＭＯＳトランジスタを用いた
ＮＯＲアレイ構成、第７図はプログラム素子２２として
ダイオードを用いたＡＮＤ７レイ構成の実施例である。113, it is constituted by program elements connected as necessary for logical operations. FIG. 6 shows an example of a NOR array configuration using an n-channel MOS transistor as the program element 21, and FIG. 7 shows an example of an AND7 array configuration using a diode as the program element 22.

第８図〜第１１図は後段アレイ部３１＋３２の実施例で
ある。第８図と第９図は前段アレイ部からの出力を伝え
る積項線１ｈ　＋　１１２　ｔ　ｌ１３と論理演算結果
を出力する出力線１２１　ｙ　１２２　＃　１２３との
間に用いられるプログラム素子おとしてｎｆヤネルＭＯ
Ｓトランジスタを適用したＮＯＲ，アレイ構成を示し、
第１０図と第１１図はプログラム素子２４としてダイオ
ードを適用したＡＮＤアンイ構成を示す。こ＼で、積項
線の断線欠陥を救済するため（−１第８図の構成では、
前段アレイ部に設けた積項線負荷用トランジスタ（ＱＬ
Ｉトランジスタ）と同一、又は利得定数βの小さい積項
線レベル補償用トランジスタ（ＱＬＬ　）ランジスタ）
を、各積項線の前段アレイ部から遠端側に接続する。又
、第９図、第１１図の構成では、積項線負荷用トランジ
スタのＯＮ抵抗又は積項線負荷用抵抗（Ｒｖ低抵抗より
十分に大きな値の積項線レベル補償用抵抗（ＲＧ低抵抗
を、各積項線の前段アレイ部から遠端ψ１１に接続する
。第１０図の構成では、各積項線の前段アレイ部から遠
端側にＱＬＬ　トランジスタ又はＲＧ低抵抗接続する。8 to 11 show examples of the rear array section 31+32. FIGS. 8 and 9 show a program element used between the product term line 1h + 112 t l13 that conveys the output from the previous stage array section and the output line 121 y 122 # 123 that outputs the logical operation result. M.O.
A NOR array configuration using S transistors is shown,
FIGS. 10 and 11 show an AND configuration in which a diode is used as the program element 24. FIG. Here, in order to relieve the disconnection defect of the product term line (-1 In the configuration shown in Figure 8,
The product term line load transistor (QL
I transistor) or a product term line level compensation transistor (QLL transistor) with a small gain constant β
is connected to the far end of each product term line from the previous array section. In addition, in the configurations shown in FIGS. 9 and 11, the ON resistance of the product term line load transistor or the product term line level compensation resistor (RG low resistance) with a value sufficiently larger than the product term line load resistor (Rv low resistance) is connected to the far end ψ11 from the front array part of each product term line.In the configuration of FIG. 10, a QLL transistor or RG low resistance is connected to the far end side of each product term line from the front array part.

第１２図は入力線レベル補償回路（Ｎ　Ｂ　Ｆ回路）５
１ｔ５２の実施例である。これは、ｌビットデコーダ（
ＤＥＣ回路）の対出力２０，２０７を各々χ・１■ の入力線１（Ｌ　、　ＩＯＴを介してインバータ回路６
゜！ ５に入力し、１ビツトデコーダにおける入力Ａ１の正出
力２０、を入力とするトランジスタＱ１の利得定数βと
１ビツトデコーダにおける入力へ　の補出力２０−Ｉ を入力とするトランジスタＱ２のβを異にし、かつ各イ
ンバータ回路５，２６０出力を互いに他のインバータ回
路２６．２５の入力に接続した非バランス形フリップフ
ロップ回路である。対の入力線１０１゜１０Ｔの一方が
断線した場合、他方の断線していない入力線の論理レベ
ルが“Ｌ″レベルときは、この入力線によってＮＢＦ回
路が動作し、断線した方の入力線は正しく＠Ｈ”の論理
レベルに設定される。一方、断線していない入力線の論
理レベルが“Ｈ″レベルときは、次に述べる入力線相互
接続制御回路（ＩＯＣ回路）によって、他の系の入力線
の正しい論理レベルが断線した入力線ζ′−設定される
。また、後述するがＮＢＦ回路の他の実施例を用いると
、ＩＯＣ回路を用いなくとも対の入力線の一方の断線欠
陥（＝関しては完全に救済できる。Figure 12 shows the input line level compensation circuit (NBF circuit) 5.
This is an example of 1t52. This is an l-bit decoder (
The pair outputs 20, 207 of the DEC circuit are connected to the inverter circuit 6 via the input line 1 (L, IOT) of χ・1■.
゜! 5 and the gain constant β of the transistor Q1 whose input is the positive output 20 of the input A1 in the 1-bit decoder and the β of the transistor Q2 whose input is the complementary output 20-I to the input of the 1-bit decoder are different. , and is an unbalanced flip-flop circuit in which the outputs of each inverter circuit 5, 260 are connected to the inputs of other inverter circuits 26, 25. When one of the pair of input lines 101°10T is disconnected, if the logic level of the other input line that is not disconnected is "L" level, the NBF circuit is operated by this input line, and the disconnected input line is The logic level is correctly set to @H". On the other hand, when the logic level of the unbroken input line is "H" level, the input line interconnection control circuit (IOC circuit) described below The correct logic level of the input line is set to the broken input line ζ'.Also, if another embodiment of the NBF circuit, which will be described later, is used, a break in one of the pair of input lines ( = can be completely rescued.

対の入力線がともに断線した場合は、トランジスタＱ１
とＣ２に利得定数βの差を設けることにより、一時的に
βの大きなトランジスタＱ１を含むインバータ回路５の
出力：二接続される入力線の論理レベルを１Ｌ″レベル
に、他の入力線を＠Ｈ″レベル（二設定し、次に述べる
ＩＯＣ回路によって他の系の入力線の正しい論理レベル
をこの断線した入力線に設定する。If both input lines of the pair are disconnected, transistor Q1
By providing a difference in gain constant β between and H'' level (2) is set, and the correct logic level of the input line of another system is set to this disconnected input line by the IOC circuit described below.

第１３図は制御回路部ｎとゲー）２８よりなる入力線相
互接続制御回路（ＩＯＣ回路）６の実施例である。制御
回路部は、Ａ系の対の入力線の論理レベルのＮＯＲ論理
演算と、この入力線に対応するＢ系の対の入力線の論理
レベルのＮＯＲ論理演算を行ない、さらに、これらの演
算結果のＮ　ＯＲ論理演算を行ない、この演算結果によ
ってＡ系の入力線とＢ系の入力線を接続・遮断するため
のゲ・−計ツを制御するものである。ＩＯＣ回路では、
こσ）制御回路部２７によって隣接する入力線の短絡を
検出し、ゲートβを遮断することによって、入力線の短
絡欠陥が他の系ζ＝及ぶことを防止する。さらに対の入
力線がとも１＝断線した場合と対の入力線の一方が断線
した場合、この入力線と他の系の対応する対の入力線と
を上記ゲー）２８で接続することによって、断線した入
力線の論理レベｌしは正しく設定される。FIG. 13 shows an embodiment of an input line interconnection control circuit (IOC circuit) 6 comprising a control circuit section n and a gate circuit 28. In FIG. The control circuit section performs a NOR logic operation on the logic levels of the pair of input lines in the A system and a NOR logic operation on the logic levels of the pair of input lines in the B system corresponding to this input line, and further calculates the results of these operations. A NOR logic operation is performed, and the gate control for connecting and disconnecting the input line of the A system and the input line of the B system is controlled based on the result of this operation. In the IOC circuit,
(σ) By detecting a short circuit between adjacent input lines by the control circuit section 27 and cutting off the gate β, the short circuit defect of the input line is prevented from spreading to other systems ζ. Further, when both input lines of a pair are disconnected, and when one of the input lines of the pair is disconnected, by connecting this input line and the corresponding input line of the other system with the above game) 28, The logic level of the disconnected input line is set correctly.

第１４図は各種プレイ構成シー適した積項線レベル補償
用素子（ＱＬＬ）ランジスタ、ＲＧ抵抗）と出力回路部
の論理演算構成（直接接続、ＯＲ論理ゲート）の種類と
各種欠陥の救済の可否について示したものである。図中
のアレイ構成は、本発明の２重化されたアレイ構成のう
ち、Ａ系のアレイ構成の種別を示す。前段アレイ部の具
体的構成例として、ＮＯＲアレイ構成は第６図、ＡＮＤ
アレイ構成は第７図仁示した通りであり、又、後段アレ
イ部の具体的構成例として、ＮＯＲアレイ構成は第８図
、第９図、ＡＮＤアレイ構成は第１０図、第１１図に示
した通りである。なお、図中の前段アレイ部と後段アレ
イ部の間に付加したインバータは、前段アレイ部の出力
を後段プレイ部に伝える各々の積項線にインバータを付
加し、積項線の論理値（積項値）を否定することを意味
する。同様に、図中の後段アレイ部の出力に付加したイ
ンバータは、後段アレイ部の出力を出力回路部に伝える
各々の出力線にインバータを付加し、出力線の論理値を
否定することを意味する。Figure 14 shows various types of play configurations, suitable product term line level compensation elements (QLL transistors, RG resistors), logic operation configurations (direct connection, OR logic gate) of the output circuit, and whether or not various defects can be repaired. This is what is shown. The array configuration in the figure indicates the type of the A-system array configuration among the duplex array configurations of the present invention. As a specific example of the configuration of the front-stage array section, the NOR array configuration is shown in FIG.
The array configuration is as shown in Figure 7, and as specific configuration examples of the subsequent array section, the NOR array configuration is shown in Figures 8 and 9, and the AND array configuration is shown in Figures 10 and 11. That's right. The inverter added between the front-stage array section and the rear-stage array section in the figure is an inverter added to each product term line that transmits the output of the front-stage array section to the rear-stage play section. means to negate the term value). Similarly, the inverter added to the output of the subsequent array section in the figure means that an inverter is added to each output line that transmits the output of the subsequent array section to the output circuit section, and the logical value of the output line is negated. .

以下では、第１４図において、ＮＯＲアレイ−ＮＯＲア
レイ構成の場合（即ち、前段アレイ部に第６図のＮＯＲ
アレイ構成、後段アレイ部（１第８図のＮＯＲアレイ構
成を用いた場合）と、ＡＮＤアレイ−ＮＯＲアレイ構成
の場合（即ち、前段アレイ部に第７図のＡＮＤアレイ構
成、後段アレイ部に第９図のＮＯＲアレイ構成を用いた
場合）について、ＰＬＡの各部Ｃ：生じた各種欠陥がい
かに救済されるか説明する。In the following, in FIG. 14, in the case of a NOR array-NOR array configuration (that is, the NOR array shown in FIG.
In the case of an AND array-NOR array configuration (i.e., the AND array configuration shown in FIG. 7 is used in the front array section and the NOR array configuration in the rear array section is used), In the case of using the NOR array configuration shown in FIG. 9), each part C of the PLA: How various defects that occur will be repaired will be explained.

ＮＯＲアレ　−ＮＯＲアレイ　成 ＮＯＲアレイ−ＮＯＲアレイ構成の場合、Ａ系、Ｂ系の
各出力を第１５図Ｃ二足したＯＲ論理ゲートによって論
理演算を行ない、ＰＬＡの出力を生成する。。In the case of a NOR array configuration, a logical operation is performed by an OR logic gate that adds the outputs of the A system and the B system by two C in FIG. 15 to generate the output of the PLA. .

か−る構成においては、入力線の短絡欠陥と断線欠陥、
デコーダ出力の＠Ｌ″レベルスタック欠陥、積項線断線
欠陥、出力線の短絡欠陥と断線欠陥が救済できる。以下
、これらの欠陥救済について第１６図をもとじ説明する
。In such a configuration, input line short-circuit defects and disconnection defects,
Decoder output @L'' level stack defects, product term line disconnection defects, output line short circuit defects, and disconnection defects can be repaired.Repairs for these defects will be described below with reference to FIG. 16.

（ａ）　　入力線の短絡欠陥救済 入力線の短絡には、１つのデコーダからの対出力が各々
接続される対の入力線の短絡２００と、異なるデコーダ
の出力が各々接続される隣接した入力線の短絡２０１が
考えられる。前者を対入力線短絡、後者を非対入力線短
絡と呼称する。欠陥がない場合、積項線１１１　ｅ　１
１２　＠　１１３の積項値はＡＩ　Ｂ１　ｍＢ□ｙ　Ａ
ｌＣｌになる。よってＡ１　”　Ａ２　ｅ　Ｂ１　”　
Ｂ２　＊ｃ１＝ｃ２より、Ａ系の入力変数Ａｌ　＊　Ｂ
１　ｅ　Ｃ１で表Ｂ１＋Ａ、Ｃ，になる。例えばＡ系（
二対入力線短絡２００が生じたとき、前述したよう（−
人力Ａ１の論理（ｉのいかん（二か＼わらず、１ビツト
デコータ゛（二よって入力線１０．　、　　ＩＯＴはと
もに“Ｌ”レベル（二なる。(a) Input line short-circuit defect relief Input line short-circuits include a short circuit 200 of a pair of input lines to which paired outputs from one decoder are each connected, and an adjacent input line to which outputs of different decoders are each connected. A short circuit 201 is considered. The former is called a short-circuit to the input line, and the latter is called a short-circuit to the non-input line. If there is no defect, the product term line 111 e 1
The product term value of 12 @ 113 is AI B1 mB□y A
It becomes lCl. Therefore, A1 ” A2 e B1 ”
B2 * From c1 = c2, input variable Al * B of system A
1 e C1 becomes table B1+A, C,. For example, A system (
When the two-pair input line short circuit 200 occurs, as described above (-
The logic of human power A1 (regardless of i (2), 1 bit decoder (2), therefore input line 10., IOT are both at "L" level (2).

したがって、積項線１１１　ｔ　１１２　ｔ　１１３の
積項値シまＢｌ　＋　Ｂ１　＋σ１となり、Ａ系とＢ系
のＯＲ論理演算（＝よって、欠陥のあるＡ系の出力は欠
陥のなり）Ｂ系の出力に論理的に包含され、その結果、
出力ｆ１演算結果がＰＬＡ出力となる。また、Ａ系（二
対入力線短絡２０１が存在すると、Ａｌ＝＝＃Ｑ”、Ｂ
１−１”のときは、入力Ａ１のデコーダ゛によって入力
線１町とｌＯ１＋１がともに１Ｌ”レベルにな４）、Ａ
、　＝”ｌ”’、Ｂ１＝”０”のときは、入力Ｂ１のデ
コーダ（二よって人力線１０丁と１０ｉ＋１がともにＬ
”レベル（二なる。Therefore, the product term value of the product term line 111 t 112 t 113 becomes Bl + B1 +σ1, and the OR logical operation of system A and system B (=therefore, the output of system A, which is defective, is defective). logically included in the output, resulting in
The output f1 calculation result becomes the PLA output. In addition, A system (if there is a two-pair input line short circuit 201, Al==#Q", B
1-1'', the input line 1 and lO1+1 are both set to 1L'' level by the input A1 decoder4),
, = "l"', when B1 = "0", the decoder of input B1 (2) Therefore, both human power lines 10 and 10i+1 are L
``Level (second level).

したがって、積項線１１１　ｔ　１１２　ｓ　ｌ１３の
積項イ直（ま’Ｔ’、＊　８１　＋　ｄｌになり、Ａ系
の出力に論理的（二包含らの正しい演算結果がＰＬＡ出
力となる。Ｊ−・１人力線短絡２０１が存在−し、かつ
入力力″−Ａ１−＝　ｎｌ−”０”、又はＡ１−Ｂ１−
”１″のときは、Ａ系、Ｂ系力・らσ）出力は同じにな
り、正しい演算結果力″−Ｐ　Ｌ　Ａ　ｄ３ノＪ（二な
る。Therefore, the product term of the product term line 111 t 112 s l13 becomes 'T', * 81 + dl, and the output of the A system is logically (the correct calculation result of the two inclusions becomes the PLA output.J - 1 human power line short circuit 201 exists - and the input power "-A1-=nl-"0", or A1-B1-
When it is "1", the A system and B system forces・raσ) outputs are the same, and the correct calculation result is ``force''−PL A d3ノJ (2).

このように、入力線短絡欠陥は、ｌヒ゛・ソトデコーダ
出力のＬ”レベル縮退（ユよって前段アレイ）′θこの
プログラム素子が欠落したと同じ状態（二な）Ｊ、した
がって、欠落した積項を含んでＮ　ＯＲｇ命理Ｙ寅算し
た系の出力と欠陥のなり）系の出力とのＯＲ論理演算に
よって、正しい出力を得ること力１できる。In this way, the input line short-circuit defect causes the L'' level degeneracy of the output of the Hi-Soto decoder (therefore, the previous stage array)'θ is in the same state (2) as if this program element were missing, so the missing product term is It is possible to obtain the correct output by performing an OR logic operation between the output of the system containing the NORg imperative Y and the output of the system containing the defect.

一方、後で詳細ζ二説明する対の入力線の困ｉ線を救済
するため（二用いられる第１３図（＝示したＩＯＣ回路
では、入力線短絡欠陥が生じた時；１該ＩＧＣ回路の２
つの入力をともに“Ｌ″レベルスルコト＋二よって、Ｉ
ＯＣ回路で論理演算を行なり）、Ａ系、Ｂ系の入力線の
接続を禁止し、力１＼る欠陥力；他σ）系に及ぶことが
防止される。On the other hand, when an input line short-circuit defect occurs in the IOC circuit shown in FIG. 2
Both inputs are at “L” level +2, so I
The OC circuit performs logical operations), prohibits the connection of the input lines of the A system and the B system, and prevents the defective power from reaching the other σ) systems.

（ｂ）　　人力線の断線欠陥救済 入力線の断線欠陥には、１ビツトデコーダの対出力に接
続される対の入力線の一方が断線した場合と両方が断線
した場合がある。第１６図において、人力線断線２０２
　、２０３のよう１：、対の人力線の一方が断線した場
合は、断線していない他方の入力線の論理レベルにより
、第１２図に示したＮＢＦ回路が動作して、断線した入
力線の論理レベルをフローティング状態から断線してい
ない入力線の論理レベルの補元の論理レベルに正しく設
定する。(b) Remedy for disconnection defects in human power lines Disconnection defects in input lines include a case where one of a pair of input lines connected to a pair of outputs of a 1-bit decoder is disconnected, and a case where both are disconnected. In Figure 16, the human power line disconnection 202
, 203 1: When one of the pair of human power lines is disconnected, the NBF circuit shown in Fig. 12 operates depending on the logic level of the other input line that is not disconnected, and To correctly set a logic level to the logic level of a complement of the logic level of an input line that is not disconnected from a floating state.

また、入力線断線２０４　、２０５のように、対の入力
線がともに断線した場合を救済する（二は、第１３図に
示した１（）Ｃ回路を用いる。即ち、対の入力線の両方
の断線によって、ＮＢＦ回路は１ピツトデコーダの出力
の論理レベルとは無関係に自動的に一方が”Ｈ”レベル
、他方が“Ｌ″レベル出力になるため、これらの出力を
受けてＩ（）Ｃ回路が動作し、Ａ系とＢ系の対応する入
力線同志をゲート四で接続し、断線のある入力線の論理
レベルを正しく設定する。さらにＩＯＣ回路は対の人力
線の一方の断線に対しても、上記と同様Ａ系と１３系の
入力線同志を接続し、ＮＢＦ回路による断線欠陥の救済
をたすけて入力線の論理レベルを正しく設定する。In addition, the case where both the input lines of the pair are disconnected, such as the input line disconnections 204 and 205, is relieved (secondly, the 1()C circuit shown in FIG. 13 is used. In other words, both input lines of the pair are disconnected). Due to the disconnection of the 1-pit decoder, the NBF circuit automatically outputs "H" level on one side and "L" level on the other, regardless of the logic level of the output of the 1-pit decoder. operates, connects the corresponding input lines of A system and B system at gate 4, and correctly sets the logic level of the input line with the disconnection.Furthermore, the IOC circuit connects the corresponding input lines of the A system and B system with the gate 4, and correctly sets the logic level of the input line with the disconnection.Furthermore, the IOC circuit connects the corresponding input lines of the A system and B system with the gate 4, and correctly sets the logic level of the input line with the disconnection. Similarly to the above, the input lines of the A system and the 13th system are connected together, and the logic level of the input line is set correctly by helping the NBF circuit to repair the disconnection defect.

（Ｃ）　　積項線の断線欠陥救済 積項線の断線（例えば２０６）によって積項線がフロー
ティング状態になることを防止するため（＝、第１６図
に示したように、積項線をＱＬＬ）ランジスタによって
Ｈ”レベルに保持し、後段アレイ部内のか＼る積項線に
プログラム素子で接続されている出力線を“Ｌ”レベル
に縮退させる。したがって、２重化によりＡ系、Ｂ系の
出力のＯＲ論理演算を行なうこと（二よって、正しいＰ
ＬＡ出力を得ることができる。(C) Product term line break defect repair To prevent the product term line from becoming floating due to a product term line break (for example 206) (=, as shown in Figure 16, the product term line is QLL ) is held at H level by a transistor, and the output line connected to the product term line in the subsequent array section by a program element is degenerated to L level. Performing an OR logic operation on the outputs (2, so the correct P
LA output can be obtained.

（ｄ）　　出力線の短絡欠陥救済 出力線が短絡した場合、短絡した出力線の論理値は等測
的ζ二短絡した出力線の各々の論理値のワイヤドＯＲ論
理の否定になる。例えば第１６図で出力線短絡２０７が
生じると出力線１２１　ｅ　１２２の論理ｔ３系の出力
を第１５図に示したＯＲ論理ゲートで演算することによ
り、欠陥のないＢ系からの出力による論理集合の中に欠
陥のあるＡ系の出力の論理集合が包含されてしまい、正
しいＰＬＡ出力が得られる。(d) Output line short-circuit defect relief When an output line is short-circuited, the logic value of the short-circuited output line is the negation of the wired-OR logic of the logic values of each of the two short-circuited output lines. For example, when the output line short circuit 207 occurs in FIG. 16, by calculating the output of the logic t3 system of the output lines 121 e 122 with the OR logic gate shown in FIG. The logical set of outputs from the defective A system is included in the output, and the correct PLA output is obtained.

（ｅ）　　出力線の断線欠陥救済 出力線はフローティング状態になる。この場合、出力線
負荷用トランジスタ（ＱＬｏトランジスタ）のＯＮ抵抗
よりも十分に大きな抵抗値の出力線接地用抵抗（Ｒｏ抵
抗）を、第１５図に示すようにＯＩｔ論理ゲート入力部
に付加することによって、出力線は“Ｌ″レベル縮退し
、欠陥のない系とのＯｌ（論理演算によって正しいＰＬ
Ａ出力が得られる。(e) Output line disconnection defect relief The output line becomes a floating state. In this case, an output line grounding resistor (Ro resistor) with a resistance value sufficiently larger than the ON resistance of the output line load transistor (QLo transistor) should be added to the OIt logic gate input section as shown in Figure 15. As a result, the output line degenerates to the “L” level, and the output line with the defect-free system (correct PL by logic operation)
A output is obtained.

なお、第１５図に示したＯＲ，論理ゲートにかわって、
第１７図に示すように、Ａ系、Ｂ系の出力線に出力線ゲ
ート（ＧＴＯゲート）２９を付加し、これらの出力を直
接接続し、この接続点に１（，０抵抗を付加した構成の
出力回路によっても、以上の（ａ）、　（Ｃ）。Note that instead of the OR and logic gates shown in FIG.
As shown in Figure 17, an output line gate (GTO gate) 29 is added to the output lines of the A system and B system, these outputs are directly connected, and a 1 (, 0 resistor) is added to this connection point. The above (a) and (C) can also be achieved by the output circuit.

（ｄ）　、　（ｅ）の欠陥は救済される。The defects in (d) and (e) can be repaired.

ＡＮＤアレイ−ＮＯＲアレイ構成 ＡＮＤアレイ−ＮＯＲアレイ構成の場合は、Ａ系・Ｂ系
の各出力を直接接続（ワイヤ）’　ＯＲ、Ｑ　）’ｌ！
演算）にしてＰＬＡの出力を生成する。か＼ろ構成にお
いては、入力線の短絡欠陥と断線欠陥、デコーダ出力の
“Ｌ”レベルスタック欠陥、積項線短絡欠陥と断線欠陥
、出力線の断線欠陥が救済でさる。以下、これらの欠陥
救済について第１８図をもとに説明する。AND array-NOR array configuration In the case of AND array-NOR array configuration, each output of system A and system B is directly connected (wire) 'OR, Q)'l!
operation) to generate the output of the PLA. In the configuration, short-circuit defects and disconnection defects in the input line, "L" level stack defects in the decoder output, product term line short-circuit defects and disconnection defects, and disconnection defects in the output line can be repaired. Hereinafter, relief from these defects will be explained based on FIG. 18.

（ａ）　　入力線の短絡欠陥救済 入力線が短絡した場合、対入力線短絡、非対入力線短絡
にか＼わらず、第５図に示した１ビツトデコーダによっ
て短絡した人力線はともにＬ”レベルになる。これは後
段アレイ部における出力線のプログラム素子欠落と等１
曲になり、ノル系の出力線とＢ系の出力線を直接接続（
ワイヤドＯＲ論理演算）することより、か＼る欠陥はＢ
系からの正しい出力によって救済される。(a) Input line short-circuit defect relief When the input line is short-circuited, regardless of whether the input line is short-circuited or the non-input line is short-circuited, both human power lines shorted by the 1-bit decoder shown in Fig. 5 are set to L. level.This is caused by missing program elements on the output line in the subsequent array section, etc.
Directly connect the output line of the Nor system and the output line of the B system (
wired OR logical operation), the defect is B
Rescued by correct output from the system.

（ｂ）　　入力線の断線欠陥救済 入力線が断線した場合、前述のＮＯＲアレイ−Ｎ　ＯＲ
アレイ構成の場合と全く同様に、第１２図に示したＮＢ
Ｆ回路と第１３図に示したＩＯＣ回路の動作によって救
済される。(b) Input line disconnection defect relief When the input line is disconnected, the NOR array-NOR
Just as in the case of the array configuration, the NB shown in FIG.
It is rescued by the operation of the F circuit and the IOC circuit shown in FIG.

（Ｃ）　　積項線の短絡欠陥救済 積項線が短絡した場合、短絡した各々の積項線の論理値
は各々の論理値の積になる。第１８図において、例えば
積項線１１２と１１３が２１０で短絡した場合、各々の
積項線の積項値はＢ１からＡ、　ＣｌＢ１、ＡＩ　ＣＩ
からＡ、　ＣｌＢ１１二なる。しかし、上記の積項線１
１ｚ、１１３の論理集合（ＡＩＣＩＢｌ）は、欠陥のな
い他の系の対応する積項線ｉｔ’２１１１３の論理集合
（Ｂ２　）、（Ａ２　Ｃ２）に各々包含され、後段アレ
イ部のＡ系およびＢ系の出力線を直接接続することによ
り、か＼る欠陥は救済される。以上を論理式で表わすと
、Ａ、−Ａ２．Ｂ０二Ｂ２．Ｃ１＝Ｃ２より、＝Ａ２【
３２＋Ａ２Ｃ２、出力ｆ２は（ＡＩＣＩＢｌ）＋　Ｂ２
＝Ｂ２、出力ｆ３は（ＡｌＣ１Ｂ１＋ＡｌＣ１ｒｈ　）
　＋　（Ｂ２＋Ａ２Ｃ２）＝　Ｂｚ　十Ａ２　Ｃ２にな
る。(C) Short-circuit defect repair of product term lines When product term lines are short-circuited, the logic value of each short-circuited product term line is the product of their respective logic values. In FIG. 18, for example, if product term lines 112 and 113 are short-circuited at 210, the product term value of each product term line will be from B1 to A, ClB1, AI CI
From A, ClB11 becomes two. However, the product term line 1 above
The logical set (AICIBl) of 1z, 113 is included in the logical set (B2), (A2 C2) of the corresponding product term line it'21113 of another system without defects, and By directly connecting the output lines of the system, such defects can be remedied. Expressing the above as a logical formula, A, -A2. B02B2. From C1=C2, =A2[
32+A2C2, output f2 is (AICIBl)+B2
=B2, output f3 is (AlC1B1+AlC1rh)
+ (B2+A2C2)=Bz ten A2 C2.

（ｄ）　　積項線の断線欠陥救済 積項線の断線によって積項線がフローティング状態にな
ることを防止するため（二、第１８図に示すように、積
項線をＲＧ低抵抗よって６Ｌ”レベルに保持し、後段ア
レイ部内で、か＼る積項線に接続されているプログラム
素子の欠落と論理的に同じ状態にする。したがって、２
重化によるＡ系、Ｂ３系の出力線を直接接続（ワイヤド
ＯＲ論理演算）すること（二よって、正しいＰＬＡ出力
が得られる。(d) Repairing product term line breakage defects In order to prevent the product term line from becoming a floating state due to breakage of the product term line (2. As shown in Figure 18, the product term line is connected to 6L by RG low resistance) level, and the state is logically the same as the omission of the program element connected to the product term line in the subsequent array section.Therefore, 2
By directly connecting (wired OR logical operation) the output lines of the A system and B3 system due to duplication (2), a correct PLA output can be obtained.

（ｅ）　　出力線の断線欠陥救い 出力線が断線した場合、第１８図（＝おいて、出力線負
荷用トランジスタ（ＱＬＯトランジスタ）から断線個所
までの出力線にプログラム素子を介して積項線が接続さ
れていても、出力に対してか＼るプログラム素子は無関
係（二なる。これは−１−記のプログラム素子が欠落し
たと等価である。−万、断線個所から後段アレイ部の出
力点までの間にあるプログラム素子に対しては、このプ
ログラム素子に接続されている積項線の論理レベルにし
たがって、他の系の出力線負荷用トランジスタ（ＱＬＯ
）ランジスタ）が作用して、正しくＮＯＲ論理演算が行
なわれる。したがって、正しいＰＬＡ出カ出力られる。(e) Remedy for output line disconnection defects When the output line is disconnected, a product term line is connected to the output line from the output line load transistor (QLO transistor) to the disconnection point via the program element in Figure 18 (=). Even if it is connected, the program element that is connected to the output is irrelevant (2). This is equivalent to the program element listed in -1- being missing. For the program element located between 1 and 2, the output line load transistor (QLO
) transistor) to perform the NOR logic operation correctly. Therefore, a correct PLA output is output.

（■）実施例の変形例の説明 Ｎ　Ｂ　Ｆ回路は、第１９図に示すように、電源ｖＤ印
加後のＮＢＦ回路の出力レベルを確実に設定するために
トランジスタ３１を設け、■Ｄ印加後、多少遅れて他の
電源ＶＤを印加する構成であってもよい。(■) Description of a modification of the embodiment As shown in FIG. , the other power source VD may be applied with a slight delay.

また、第加図のように、電源ＶＤ印加直後、クロツタφ
を１Ｈ”レベルにすることによって、ＮＢＦ回路の出力
を、これに接続されている入力線も合せて一時的に”Ｌ
”レベルに設定する構成であってもよい。さらに、第２
１図のように、クロックφによってＮＢＦ回路の出力の
みを一時的に＠Ｌ″レベルに設定する構成でもよい。Also, as shown in Figure 1, immediately after applying the power supply VD, the cross φ
By setting the output to 1H" level, the output of the NBF circuit, together with the input line connected to it, is temporarily set to "L".
” level.Furthermore, the second
As shown in FIG. 1, only the output of the NBF circuit may be temporarily set to the @L'' level by the clock φ.

なお、第２０図のＮＢＦ回′Ｐ′６（ｎおいては、クロ
ックφを電源印加直後に一度だけ１Ｈ″レベルにする上
記の実施例以外に、クロックφを入力変数ＡｉのＰＬＡ
の印加時刻に同期させて゛Ｈ″レベルにし、ＮＢＦ回路
の出力と入力線を”Ｌ”レベルにリセ・ソトした後、入
力変数Ａ、を印加し、Ｎ　Ｂ　Ｆ回路を動作させ、ＰＬ
Ａの演算動作を行なうようクロックφを設定すればよい
。これによって、１０６回路を用いなくとも、対の入力
線の１本の断線欠陥は完全（二救済できる。In the NBF circuit 'P'6 (n) of FIG. 20, in addition to the above embodiment in which the clock φ is set to the 1H'' level only once immediately after the power is applied, the clock φ is set to the PLA of the input variable Ai.
After setting the NBF circuit output and input line to the "L" level and resetting it to "H" level in synchronization with the application time of
The clock φ may be set to perform the arithmetic operation of A. As a result, a disconnection defect in one of the paired input lines can be completely repaired without using 106 circuits.

また、以上の実施例において、積項線負荷用抵抗（Ｒｖ
低抵抗をＰＬＡ動作時のみ導通状相にし、待機時に非導
通にした積項線負荷用トランジスタに代替えしてもよい
。In addition, in the above embodiments, the product term line load resistance (Rv
It may be replaced by a product term line load transistor in which the low resistance is made conductive only during PLA operation and made non-conductive during standby.

位Ｏ効果の説明 以上説明したように、本発明はＰＬＡの人力線、積項線
、出力線に短絡欠陥および断線欠陥が存在した場合でも
、特別に試験や欠陥救済のだめの動作期間を設けなくて
も、欠陥を含む系からの出力の論理レベルをフェイルセ
イフ側に縮退させたり、後段アレイ部のプログラム素子
の欠落した状態に等制約に設定でき、２重化した系の出
力のうち、正しい系の出力が自動的に出力される。した
がつて、本発明のＰＬＡでは、製造時にプログラム素子
が正しく動作しているか等の入出力論理試験のみを行な
えばよく、製造歩留りの著しい向上が期待され、大規模
なＰＬＡの実現が可能になる。Explanation of the Potential O Effect As explained above, the present invention does not require a special test or operation period for defect relief even if there are short-circuit defects or disconnection defects in the human power line, product term line, or output line of the PLA. However, it is possible to degenerate the logic level of the output from the defective system to the fail-safe side, or to set equal constraints on the missing state of the program element in the subsequent array section. The output of the system is automatically output. Therefore, with the PLA of the present invention, it is only necessary to perform input/output logic tests such as whether the program element is operating correctly during manufacturing, and a significant improvement in manufacturing yield is expected, making it possible to realize large-scale PLA. Become.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は従来のＰＬＡの基本構成を示すブロック図、第
２図はＡＮ’ＤＮＯＲアレイアレイ構成の具体的なＰＬ
Ａ構成例を示す図、第３図はＮＯＲ。 アレイ−ＮＯＲアレイ構成の具体的なＰＬＡ構成例を示
す図である。第４図は本発明に従うＰＬＡの一実施例を
示すブロック図である。第５図は１ビツトデコーダの一
実施例を示す図、第６図はＮＯＲアレイ構成をとる前段
アレイ部の一実施例を示す図、第７図はＡＮＤアレイ構
成をとる前段アレイ部の一実施例を示す図、第８図、第
９図はＮＯ■ｔＯＲアレイ構成後段アレイ部の一実施例
を示す図、第１０図、第１１図はＡＮＤアレイ構成をと
る後段アレイ部の一実施例を示す図である。第１２図は
入力線レベル補償回路の一実施例を示す図、第１３図は
入力線相互接続制御回路の一実施例を示す図である。第
１４図は各種アレイ構成に適した積項線レベル補償用素
子と出力回路部の論理演碧構成の種類と各種欠陥の救済
の可否を示した図である。第１５図は出力回路部の一実
施例としてのＯＩｔ論理ゲートを示す図、第１６図はＮ
ＯＲアレイ−ＮＯＲアレイ構成における欠陥救済の説明
図、第１７図は出力回路部の他の実施例を示す図、１＜
ｔｓ図はＡＮＤアレイ−ＮＯＲアレイ構成における欠陥
救済の説明図である。第１９図、第か図、第２１図は人
力線レベル補償回路の他の実施例を示す図である。 ”＋ｌｌ＋１２・・・入力回路部、２，２１，２２・・
・前段アレイ部、３，３１，３２・・・後段アレイ部、
４・・・出力回路部、””　ｔ　５１　ｔ　５２・・・
人力線レベル補償回路、６・・・入力線相互接続制御回
路、１０１〜１０６　、　ｔｏ、　、　１０ｉ　１１０
□＋１，１０口、１０１や２゜１０「−・・・入力線、
１１１〜１１４．１１′１〜１１′３・・・積項線、１
２．〜１２３　、１２’１〜１２’３　、１２．　、１
２′ｎ・・・出力線、２０ｉ　、　２０ｉ・・・１ビツ
トデコーダの出力、２１．２２．Ｚ３，２４・・・プロ
グラム素子、５，２（逼・・・インバータ回路、　τ・
・・制御回路部、あ・・・ゲート、２９・・ケート、３
ｏ・・・出力線接地用抵抗、３１・・・トランジスタ。 代理人　弁理士　鈴　木　　　誠　　８１２図 第３図 牙５１゛４ オ６凶　　　　　　　オフ１゛４ イン・ゞ−ｙ″　　　　　　　　　　　　　　　　　　
　　　Ａ７ｉ’（−７〜１８図　　　　　　　３・９１
り 膚１倉之ヱし４＃よソ　　　　　　　　　　　　　　　
　　ガＩＪ之７レイ音戸より込 第１０ｆ”４　　　　　　　　　；ｊ”／　７４オイｂ
図 オｆｌ、図 ｏｖＤ １１７図 オｉｆ）　　Ｉイ１Figure 1 is a block diagram showing the basic configuration of a conventional PLA, and Figure 2 is a specific PL with an AN'DNOR array configuration.
A diagram showing an example of configuration A, FIG. 3 is NOR. FIG. 3 is a diagram illustrating a specific example of a PLA configuration of an array-NOR array configuration. FIG. 4 is a block diagram showing one embodiment of a PLA according to the present invention. FIG. 5 is a diagram showing an embodiment of a 1-bit decoder, FIG. 6 is a diagram showing an embodiment of a front-stage array section having a NOR array configuration, and FIG. 7 is a diagram showing an embodiment of a front-stage array section having an AND array configuration. Figures 8 and 9 are diagrams showing an example of a rear array section having a NO■tOR array configuration, and Figures 10 and 11 are diagrams showing an example of a rear array section having an AND array configuration. FIG. FIG. 12 is a diagram showing one embodiment of the input line level compensation circuit, and FIG. 13 is a diagram showing one embodiment of the input line interconnection control circuit. FIG. 14 is a diagram showing the types of logical operation configurations of the product term line level compensating element and output circuit section suitable for various array configurations, and whether or not various defects can be repaired. FIG. 15 is a diagram showing an OIt logic gate as an example of the output circuit section, and FIG.
An explanatory diagram of defect relief in the OR array-NOR array configuration, FIG. 17 is a diagram showing another embodiment of the output circuit section, 1<
The ts diagram is an explanatory diagram of defect relief in the AND array-NOR array configuration. FIG. 19, FIG. 19, and FIG. 21 are diagrams showing other embodiments of the human power line level compensation circuit. "+ll+12...Input circuit section, 2, 21, 22...
- Front array section, 3, 31, 32... rear array section,
4... Output circuit section, "" t 51 t 52...
Human power line level compensation circuit, 6... Input line interconnection control circuit, 101 to 106, to, , 10i 110
□+1, 10 mouth, 101 or 2゜10 "-... input line,
111~114.11'1~11'3... Product term line, 1
2. ~123, 12'1~12'3, 12. ,1
2'n...Output line, 20i, 20i...Output of 1-bit decoder, 21.22. Z3, 24... Program element, 5, 2 (Z3, 24... Inverter circuit, τ.
...Control circuit section, Ah...Gate, 29...Kate, 3
o... Output line grounding resistor, 31... Transistor. Agent Patent Attorney Makoto Suzuki 812 Figure 3 Fang 51゛4 O6Ko Off 1゛4 In-ゞ-y''
A7i' (-7~18 Figure 3・91
Rihada 1 Kurano Eshi 4# Yoso
Ga IJ no 7 Ray Ondo 10th f”4;j”/74 Oy b
Fig.Ofl, Fig.ovD 117 Fig.Oif) Ii1

Claims (1)

【特許請求の範囲】 １、対の出力が短絡した時共に１Ｌルベル又は′″ＨＨ
ルベル力Ｃ二なる１ビツトデコーダ複数個よりなる入力
回路部と、入力回路部の出力を伝える複数の入力線と複
数の積項線に１１石グラム素子を接続させ、入力線上の
論理レベル（二対して第１の論理演算を行ない、前記積
項線によって該演算結果を次段へ出力する前段アレイ部
と、前記積項線と複数の出力線にプログラム素子を接続
させ、前記積項線上の前段アレイ部の演算結果に対して
第２の論理演算を行ない、前記出力線（１該演算結果を
出力する後段アレイ部とを具備してなる論理アレイ装置
において、前記入力回路部、前段アレイ部及び後段アレ
イ部の各部を２重化し、前記入力線をはさんで入力線の
一方の端に前記１ピツトデコーダの出力を接続し、他方
の端に人力線レベル補償回路を設け、後段アレイ部の積
項線には前段アレイ部から遠端側に積項線レベル補償用
素子を設け、２市化した各々の後段アレイ部からの出力
線を直接接続するか又はＯＲ論理ゲートに入力すること
を特徴とする論理アレイ装置。 ２、前記論理アレイ装置において、１ビツトデコーダの
対の出力に接続した対の入力線の論理レベルを監視し、
２重化した各々の前段アレイ部の対応する入力線を接続
・遮断制御する入力線相互接続制御回路を有することを
特徴とする特許請求の範囲第１項記載の論理アレイ装置
。[Claims] 1. When the pair of outputs are short-circuited, both outputs are 1L level or ''HH.
An input circuit section consisting of a plurality of 1-bit decoders with Lebel force C2, and an 11-gram element is connected to a plurality of input lines and a plurality of product term lines that transmit the output of the input circuit section. a pre-stage array unit that performs a first logical operation on the product term line and outputs the result of the operation to the next stage using the product term line; and a program element is connected to the product term line and a plurality of output lines; A logic array device that performs a second logical operation on the operation result of the front-stage array section and includes the output line (1) and a rear-stage array section that outputs the operation result, the input circuit section, the front-stage array section and each section of the rear array section is duplicated, the output of the 1-pit decoder is connected to one end of the input line across the input line, and a human power line level compensation circuit is provided at the other end. A product term line level compensation element is provided on the far end side of the product term line from the previous array section, and the output lines from each of the two subsequent array sections are connected directly or input to an OR logic gate. A logic array device characterized by: 2. In the logic array device, monitoring the logic level of a pair of input lines connected to a pair of outputs of a 1-bit decoder;
2. The logic array device according to claim 1, further comprising an input line interconnection control circuit for controlling connection/cutoff of corresponding input lines of each of the duplicated front-stage array sections.