JPS5812742B2 - 半導体装置 - Google Patents
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- JPS5812742B2 JPS5812742B2 JP53119936A JP11993678A JPS5812742B2 JP S5812742 B2 JPS5812742 B2 JP S5812742B2 JP 53119936 A JP53119936 A JP 53119936A JP 11993678 A JP11993678 A JP 11993678A JP S5812742 B2 JPS5812742 B2 JP S5812742B2
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- 239000004065 semiconductor Substances 0.000 title claims description 73
- 230000015654 memory Effects 0.000 claims description 77
- 239000000463 material Substances 0.000 claims description 24
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 23
- 238000000034 method Methods 0.000 claims description 21
- 230000001066 destructive effect Effects 0.000 claims description 3
- 239000013078 crystal Substances 0.000 claims 2
- 239000010410 layer Substances 0.000 description 81
- 210000004027 cell Anatomy 0.000 description 39
- 229910052751 metal Inorganic materials 0.000 description 29
- 239000002184 metal Substances 0.000 description 29
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 23
- 239000004020 conductor Substances 0.000 description 21
- 239000000758 substrate Substances 0.000 description 17
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 12
- 238000000151 deposition Methods 0.000 description 9
- 238000002955 isolation Methods 0.000 description 9
- 229910052814 silicon oxide Inorganic materials 0.000 description 9
- 238000004519 manufacturing process Methods 0.000 description 8
- 230000008021 deposition Effects 0.000 description 7
- 239000011810 insulating material Substances 0.000 description 7
- 235000012239 silicon dioxide Nutrition 0.000 description 7
- 239000000377 silicon dioxide Substances 0.000 description 7
- QTBSBXVTEAMEQO-UHFFFAOYSA-N Acetic acid Chemical compound CC(O)=O QTBSBXVTEAMEQO-UHFFFAOYSA-N 0.000 description 6
- 229910052782 aluminium Inorganic materials 0.000 description 6
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 6
- UORVGPXVDQYIDP-UHFFFAOYSA-N borane Chemical compound B UORVGPXVDQYIDP-UHFFFAOYSA-N 0.000 description 6
- 239000011159 matrix material Substances 0.000 description 6
- 238000005530 etching Methods 0.000 description 5
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 4
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 4
- 229910052785 arsenic Inorganic materials 0.000 description 4
- 229910052796 boron Inorganic materials 0.000 description 4
- 230000006378 damage Effects 0.000 description 4
- 230000010354 integration Effects 0.000 description 4
- 230000008018 melting Effects 0.000 description 4
- 238000002844 melting Methods 0.000 description 4
- 210000002381 plasma Anatomy 0.000 description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 4
- 239000002344 surface layer Substances 0.000 description 4
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 229910000085 borane Inorganic materials 0.000 description 3
- 229910021419 crystalline silicon Inorganic materials 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-M Fluoride anion Chemical compound [F-] KRHYYFGTRYWZRS-UHFFFAOYSA-M 0.000 description 2
- GRYLNZFGIOXLOG-UHFFFAOYSA-N Nitric acid Chemical compound O[N+]([O-])=O GRYLNZFGIOXLOG-UHFFFAOYSA-N 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- -1 arsenic ions Chemical class 0.000 description 2
- 238000005234 chemical deposition Methods 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 239000011248 coating agent Substances 0.000 description 2
- 238000000576 coating method Methods 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 238000009434 installation Methods 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 229910017604 nitric acid Inorganic materials 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 229910000077 silane Inorganic materials 0.000 description 2
- 238000007738 vacuum evaporation Methods 0.000 description 2
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 229910052804 chromium Inorganic materials 0.000 description 1
- 239000011651 chromium Substances 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000001914 filtration Methods 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
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- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
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- H01L27/0688—Integrated circuits having a three-dimensional layout
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
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- H01L2924/0001—Technical content checked by a classifier
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Description
【発明の詳細な説明】
本発明は、複数個のメモリセルを有するプログラミング
可能固定メモリを具え、各メモリセルに少くとも1個の
p−n接合ダイオードと電気的に破壊しうるプログラミ
ング素子とを設けて成る半導体装置に関するものである
。
可能固定メモリを具え、各メモリセルに少くとも1個の
p−n接合ダイオードと電気的に破壊しうるプログラミ
ング素子とを設けて成る半導体装置に関するものである
。
いわゆる「集積回路」型ゐある半導体装置は複数個の回
路を具えており、半導体装置の製造に当り、しばしば、
ある回路の完成を指定したり、また半導体装置を容器内
に入れた後にこれら回路を選択的に製造しうるようにす
る必要がしばしばある。
路を具えており、半導体装置の製造に当り、しばしば、
ある回路の完成を指定したり、また半導体装置を容器内
に入れた後にこれら回路を選択的に製造しうるようにす
る必要がしばしばある。
この場合は、例えば、情報を書込む為に、所定のプログ
ラムに応じて選択した回路を、外部からアドレスした電
気パルスによって最終的に完成させるか或いは遮断する
よ5にしたいわゆるプログラミング可能集積固定メモリ
(読出し専用メモリ)を有する場合である。
ラムに応じて選択した回路を、外部からアドレスした電
気パルスによって最終的に完成させるか或いは遮断する
よ5にしたいわゆるプログラミング可能集積固定メモリ
(読出し専用メモリ)を有する場合である。
また、同一の型のセルを有し、プログラミングしうる他
の集積半導体装置、例えば、ある種のデコーディング装
置やデータ群を処理するある装置も既知である。
の集積半導体装置、例えば、ある種のデコーディング装
置やデータ群を処理するある装置も既知である。
このような装置も以後一般にメモリと称する。
溶融性のプログラミング可能素子を用いたプログラミン
グ方法においては、可能な接続個所に、脆弱点を有する
接続線を設け、選択的に供給した電流パルスにより脆弱
点を溶融して関連の回路を最終的に開路とするようにし
ている。
グ方法においては、可能な接続個所に、脆弱点を有する
接続線を設け、選択的に供給した電流パルスにより脆弱
点を溶融して関連の回路を最終的に開路とするようにし
ている。
溶融によるこのプログラミング方法には、溶融性の抵抗
金属、例えば二ツケルークロムを均質の半導体材料の集
積回路上に局部的に堆積する処理が必要であるという欠
点がある。
金属、例えば二ツケルークロムを均質の半導体材料の集
積回路上に局部的に堆積する処理が必要であるという欠
点がある。
従って、半導体材料、特に多結晶珪素のヒューズを設け
ることが提案された。
ることが提案された。
この場合は、例えば、特にフランス国特許第21683
68号明細書に記載された溶融性の接続線を有する場合
であり、これらの接続線は絶縁層を介在させて基板上に
堆積した多結晶珪素層中に形成されており、ヒューズを
ダイオードに直列に接続するこれら接続線を前記の絶縁
層に通している。
68号明細書に記載された溶融性の接続線を有する場合
であり、これらの接続線は絶縁層を介在させて基板上に
堆積した多結晶珪素層中に形成されており、ヒューズを
ダイオードに直列に接続するこれら接続線を前記の絶縁
層に通している。
ヒューズと直列のダイオード或いは複合素子は基板中に
集積化されているが、例えば、デコーダ回路、アドレス
回路、読出し回路、増幅回路等のような関連回路(メモ
リセルと共働する回路)に対しても上記の素子に加えて
設置個所を確保する必要がしばしばあり、従つ℃可成り
大きな表面積を必要とする。
集積化されているが、例えば、デコーダ回路、アドレス
回路、読出し回路、増幅回路等のような関連回路(メモ
リセルと共働する回路)に対しても上記の素子に加えて
設置個所を確保する必要がしばしばあり、従つ℃可成り
大きな表面積を必要とする。
これらの素子のすべてを設けるのに必要な半導体片の面
積は可成り大きい為、この面積を減少させ、しかも特に
、通常極めて多数の素子を有するメモリに対し、半導体
装置の集積化密度を高めるようkすることが望ましい。
積は可成り大きい為、この面積を減少させ、しかも特に
、通常極めて多数の素子を有するメモリに対し、半導体
装置の集積化密度を高めるようkすることが望ましい。
更に、p−n接合を破壊することによるプログラミング
方法も既知であり、この場合、各接続回路にも設けられ
ているプログラミングダイオードと称するp−n接合ダ
づオードを、充分大きな逆方向電流パルス供給により選
択的に短絡せしめる。
方法も既知であり、この場合、各接続回路にも設けられ
ているプログラミングダイオードと称するp−n接合ダ
づオードを、充分大きな逆方向電流パルス供給により選
択的に短絡せしめる。
しかし、プログラミングダイオードの製造やメモリセル
マトリックスのいわゆる分離用^イオードの製造に用い
られているプレーナダイオード接合は最小寸法にしてい
るが、半導体技術に適用しうる低供給電圧でp−n接合
を破壊しうる強さの電流が得られるようにする程度まで
プレーナダイオード接合を減少させることができない。
マトリックスのいわゆる分離用^イオードの製造に用い
られているプレーナダイオード接合は最小寸法にしてい
るが、半導体技術に適用しうる低供給電圧でp−n接合
を破壊しうる強さの電流が得られるようにする程度まで
プレーナダイオード接合を減少させることができない。
また、この場合も、関連回路に対する設置個所をメモリ
セルの側方に確保する必要があり、可成り大きな表面積
を必要とする。
セルの側方に確保する必要があり、可成り大きな表面積
を必要とする。
これらのすべての場合、保護する必要のある回路素子に
はプログラミング用のパルスによりいかなる作用をも及
ぼしてはならないこと勿論である。
はプログラミング用のパルスによりいかなる作用をも及
ぼしてはならないこと勿論である。
本発明の目的は、電気的に破壊しうる素子によりプログ
ラミングしうる装置を、最小面積の半導体片中に集積化
しうる集積化密度を高めることにある。
ラミングしうる装置を、最小面積の半導体片中に集積化
しうる集積化密度を高めることにある。
この目的の為に、本発明によれば、少くともいわゆる分
離用ダイオードと破壊しうる素子との組合せ体を有し、
高集積化密度および高均質性を呈し、これらの素子およ
びダイオードを既知の方法によって高信頼性を有するよ
うに製造しうるようにした半導体装置を提供する。
離用ダイオードと破壊しうる素子との組合せ体を有し、
高集積化密度および高均質性を呈し、これらの素子およ
びダイオードを既知の方法によって高信頼性を有するよ
うに製造しうるようにした半導体装置を提供する。
本発明は、複数個のメモリセルを有するプログラミング
可能固定メモリを具え、各メモリセルに少くとも1個の
p−n接合ダイオードと電気的に破壊しうるプログラミ
ング素子とを設けて成る半導体装置において、前記の1
個のダイオードのp−n接合を、半導体本体上に存在す
る絶縁層上に延在する肉薄の半導体材料の層の2つの領
域であって互いに導電型の異なる領域間に形成したこと
を特徴とする。
可能固定メモリを具え、各メモリセルに少くとも1個の
p−n接合ダイオードと電気的に破壊しうるプログラミ
ング素子とを設けて成る半導体装置において、前記の1
個のダイオードのp−n接合を、半導体本体上に存在す
る絶縁層上に延在する肉薄の半導体材料の層の2つの領
域であって互いに導電型の異なる領域間に形成したこと
を特徴とする。
前記のp−n接合と前記のプログラミング素子との組合
せ体は前記の肉薄半導体材料層中に設けこの半導体材料
層は多結晶半導体材料とするのが好適である。
せ体は前記の肉薄半導体材料層中に設けこの半導体材料
層は多結晶半導体材料とするのが好適である。
半導体装置の分離用ダイオードおよびプログラミング素
子は同一の肉薄層中に形成される為、前記のダイオード
および素子より成る回路は均質構造となり、しかもこの
回路が占める体積も小さくなる。
子は同一の肉薄層中に形成される為、前記のダイオード
および素子より成る回路は均質構造となり、しかもこの
回路が占める体積も小さくなる。
また、肉薄半導体材料層は半導体本体上に延在する為、
前記のダイオードおよびプログラミング素子とは異なる
いかなる素子に対し又も、また関連回路に対しても上記
の肉薄半導体材料層を完全に利用しうる。
前記のダイオードおよびプログラミング素子とは異なる
いかなる素子に対し又も、また関連回路に対しても上記
の肉薄半導体材料層を完全に利用しうる。
特に、好適例においては、前記のダイオードおよびその
一部を構成する電気的に破壊しうる素子を多結晶珪素の
肉薄層中に形成し、この肉薄層自体は、他の素子を形成
しうる単結晶珪素の本体を被覆する絶縁層上に形成し、
所望に応じ前記のダイオード或いは前記の破壊し5る素
子を、前記の本体に形成した前記の他の素子に接続する
接続線を前記の絶縁層に通す。
一部を構成する電気的に破壊しうる素子を多結晶珪素の
肉薄層中に形成し、この肉薄層自体は、他の素子を形成
しうる単結晶珪素の本体を被覆する絶縁層上に形成し、
所望に応じ前記のダイオード或いは前記の破壊し5る素
子を、前記の本体に形成した前記の他の素子に接続する
接続線を前記の絶縁層に通す。
上述した半導体装置の製造には、堆積、注入、拡散、マ
スクによる選択腐食の既知の技術を用いる。
スクによる選択腐食の既知の技術を用いる。
プログラミング素子は追加の処理を用いることなくダイ
オードと同時に製造する。
オードと同時に製造する。
更に、酸化珪素とするのが好適な絶縁層により前記の破
壊しうる素子と半導体本体との間を可成り熱的に分離す
る。
壊しうる素子と半導体本体との間を可成り熱的に分離す
る。
場合に応じて、プログラミング素子の破壊により、最初
に閉じていた回路を開放するか、或いは最初に開放して
いた回路を短絡するようにすることができる。
に閉じていた回路を開放するか、或いは最初に開放して
いた回路を短絡するようにすることができる。
前者の場合には、破壊しうる素子を構成するダイオード
の2つの領域の一方を電流供給導体に直接接続し、充分
大きなエネルギーのパルスの影響により回路の遮断を生
ぜしめる優先溶融点を形成する。
の2つの領域の一方を電流供給導体に直接接続し、充分
大きなエネルギーのパルスの影響により回路の遮断を生
ぜしめる優先溶融点を形成する。
後者の場合には、ラテラルダイオード接合を有するプロ
グラミン素子を、充分大きなエネルギーのなだれ現象に
よりp−n接合の短絡を行ないうろ過電圧を生せしめる
電流供給導体に接続する。
グラミン素子を、充分大きなエネルギーのなだれ現象に
よりp−n接合の短絡を行ないうろ過電圧を生せしめる
電流供給導体に接続する。
ここにラテラルダイオード接合とは半導体材料の層の平
面にほぼ垂直な面を有するp−n接合を意味するものと
する。
面にほぼ垂直な面を有するp−n接合を意味するものと
する。
例Gば、メモリセルのX−Yマトリックスと、これに関
連するテコーディング回路およびアドレス回路とより成
るメモリは、上記の関連する回路を集積化した単結晶珪
素本体を被覆する酸化珪素層上に延在する多結晶珪素の
ダイオード回路網を以って構成する。
連するテコーディング回路およびアドレス回路とより成
るメモリは、上記の関連する回路を集積化した単結晶珪
素本体を被覆する酸化珪素層上に延在する多結晶珪素の
ダイオード回路網を以って構成する。
この単結晶珪素本体はその全体を上記の関連回路の素子
を形成するのに用いうる。
を形成するのに用いうる。
ダイオードおよびヒューズの構成は均質とし、ヒューズ
はダイオードの領域の一部とする。
はダイオードの領域の一部とする。
また、不純物添加するのが好適な多結晶珪素が、ヒュー
ズを構成するのに適した固有抵抗および溶融温度の特性
を有するようにする。
ズを構成するのに適した固有抵抗および溶融温度の特性
を有するようにする。
また、プログラミングダイオードのp−n接合の面積は
分離用ダイオードのp−n接合の面積のIO分の1より
も小さくし、分離用ダイオードに悪影響を及ぼすことな
くプログラミングを行ないうるようにする。
分離用ダイオードのp−n接合の面積のIO分の1より
も小さくし、分離用ダイオードに悪影響を及ぼすことな
くプログラミングを行ないうるようにする。
従って、メモリセルのX−Yマトリックスと関連回路と
より成るメモリは、前記の関連回路の回路素子を集積化
した単結晶珪素本体を被覆する酸化珪素層の上側面上の
多結晶珪素より成る分離用ダイオードとプログラミング
ダイオードとの回路網を以って構成する。
より成るメモリは、前記の関連回路の回路素子を集積化
した単結晶珪素本体を被覆する酸化珪素層の上側面上の
多結晶珪素より成る分離用ダイオードとプログラミング
ダイオードとの回路網を以って構成する。
単結晶珪素本体の全表面積は関連回路の回路素子を集積
化するのに利用できる。
化するのに利用できる。
また、プログラミングダイオードを含むダイオードの構
成は均質となる。
成は均質となる。
図面につき本発明を説明する。
図面における各寸法は実際の寸法に比例させたものでは
なく、特に厚さ方向の寸法を増大させて図面を明瞭とし
、また平面図においては絶縁層を透明であると仮定した
。
なく、特に厚さ方向の寸法を増大させて図面を明瞭とし
、また平面図においては絶縁層を透明であると仮定した
。
二酸化珪素層102によって被覆した単結晶珪素の半導
体基板(本体)101(第1および2図)上にプログラ
ミング可能な固定メモリを形成する。
体基板(本体)101(第1および2図)上にプログラ
ミング可能な固定メモリを形成する。
基板101は例えばp導電型とし、この基板にn導電型
のエビタキシアル層を設け、このエビタキシアル層中に
、メモリの情報内容を書込むか読出すのに必要なデコー
ダ回路、アドレス回路或いは増幅回路のような関連する
回路の素子を形成する。
のエビタキシアル層を設け、このエビタキシアル層中に
、メモリの情報内容を書込むか読出すのに必要なデコー
ダ回路、アドレス回路或いは増幅回路のような関連する
回路の素子を形成する。
上記のエビタキシアル層およびこの層内に集積化する素
子は図示しない。
子は図示しない。
絶縁層102上には多結晶珪素の肉薄層を堆積した。
この多結晶珪素の肉薄層には互いに分離した数個の島を
設け、各島にはn導電型の領域103とp導電型の領域
104とを設け、これらの領域103および104間に
ラテラルダイオード接合であるp−n接合105を形成
し、これらの領域103および104が、幅広の2部分
間に位置しこれら2部分に隣接する幅狭な中間部分を有
し、前記のp−n接合105がこの中間部分内に位置す
るようにする。
設け、各島にはn導電型の領域103とp導電型の領域
104とを設け、これらの領域103および104間に
ラテラルダイオード接合であるp−n接合105を形成
し、これらの領域103および104が、幅広の2部分
間に位置しこれら2部分に隣接する幅狭な中間部分を有
し、前記のp−n接合105がこの中間部分内に位置す
るようにする。
従って、半導体基板の表面にほぼ垂直なp−n接合の面
積が減少する。
積が減少する。
領域103および104とこれらのp−n接合105と
は絶縁層106によって被覆し、この絶縁層106に窓
109および110をあける。
は絶縁層106によって被覆し、この絶縁層106に窓
109および110をあける。
これらの窓109および110は領域103および10
4の幅広部分にそれぞれ形成し、ダイオードの領域10
3および104上の接点は、真空蒸着により堆積したア
ルミニウム導体、例えば列導体107および行導体10
8を以って窓109および110を経て形成する。
4の幅広部分にそれぞれ形成し、ダイオードの領域10
3および104上の接点は、真空蒸着により堆積したア
ルミニウム導体、例えば列導体107および行導体10
8を以って窓109および110を経て形成する。
プログラミング可能メモリは一般にX−Yマトリックス
の形体で製造され、このX−Yマトリックスは行および
列を有し、これら行および列間でダイオードが記憶点す
なわちメモリセルを構成している。
の形体で製造され、このX−Yマトリックスは行および
列を有し、これら行および列間でダイオードが記憶点す
なわちメモリセルを構成している。
プログラミングを行なう前には、接合ダイオード、例え
ば第3図において列C23と行L21L22jL23j
L24との間に示すダイオードによりメモリの各列が各
行に接続されている。
ば第3図において列C23と行L21L22jL23j
L24との間に示すダイオードによりメモリの各列が各
行に接続されている。
プログラミングを行なう場合には、半導体材料をその幅
狭中間部分で電気的に溶融させることによりダイオード
を除外し、対応する接続、例えば第3図の列C22と行
L23との間或いは列C25と行L22との間の接続を
遮断する。
狭中間部分で電気的に溶融させることによりダイオード
を除外し、対応する接続、例えば第3図の列C22と行
L23との間或いは列C25と行L22との間の接続を
遮断する。
従って本例の場合前記の幅狭中間部分が競電気的に破壊
しうるプログラミング素子〃を構成する。
しうるプログラミング素子〃を構成する。
メモリセルを第1および2図に線図的に示す例のように
したメモリの製造方法は半導体の製造に通常用いられて
いる処理によって達成しうる。
したメモリの製造方法は半導体の製造に通常用いられて
いる処理によって達成しうる。
単結晶珪素の片から出発し、回路素子や必要な接続線を
有する関連回路(メモリに関連する回路)をこの単結晶
珪素片内に形成する。
有する関連回路(メモリに関連する回路)をこの単結晶
珪素片内に形成する。
これらの回路は、最良の作動が得られるようにしかも所
望の特性に応じて選択した既知のいずれかの方法によっ
て造る。
望の特性に応じて選択した既知のいずれかの方法によっ
て造る。
考慮すべき条件は、前記の回路素子や前記の接続線がメ
モリのダイオードを形成する上で必要な熱処理に損傷な
く耐え5るようにすることと、選択した方法により、単
結晶珪素片の表面を、極めて良好に平坦な表面にすると
ともに絶縁材料の堆積およびその後の多結晶珪素の堆積
を良好な状態で行ないうる表面にすることである。
モリのダイオードを形成する上で必要な熱処理に損傷な
く耐え5るようにすることと、選択した方法により、単
結晶珪素片の表面を、極めて良好に平坦な表面にすると
ともに絶縁材料の堆積およびその後の多結晶珪素の堆積
を良好な状態で行ないうる表面にすることである。
次に、必要な回路を形成した単結晶珪素片を二酸化珪素
(Sin2)の絶縁層によって被覆する。
(Sin2)の絶縁層によって被覆する。
この被覆は好適には気相からの化学的堆積により100
0A程度の厚さで行なう。
0A程度の厚さで行なう。
上記の絶縁層の代りに、気相から化学的に堆積したSi
O2の副層(sub−layer)上に窒化珪素層を設
けたものを用いることができる。
O2の副層(sub−layer)上に窒化珪素層を設
けたものを用いることができる。
次に、メモリのセルのダイオードを形成する多結晶珪素
の堆積を行なう。
の堆積を行なう。
この堆積は、堆積層に硼素を不純物添加(ドーピ塔N)
する為にボランB2H6が添加Tれ600〜700℃の
温度の反応管内に入れたシランSiH4から行なう。
する為にボランB2H6が添加Tれ600〜700℃の
温度の反応管内に入れたシランSiH4から行なう。
堆積層は3000Aの厚さに制限し、ボランの含有量は
1017原子/cr3l度の硼素濃度が得られるように
調整する。
1017原子/cr3l度の硼素濃度が得られるように
調整する。
単結晶珪素片内および単結晶珪素片上の双方或いはいず
れか一方にすでに形成された回路素子および接続線の双
方或いはいずれか一方が高温度に耐えることができない
場合には、絶縁層を、加圧下で且つ低温度で行なう既知
のいかなる酸化方法によっても得ることかでi、多結晶
珪素の堆積は400℃を越えない温度でプラズマ気体技
術を用いる方法によって行なうことができる。
れか一方にすでに形成された回路素子および接続線の双
方或いはいずれか一方が高温度に耐えることができない
場合には、絶縁層を、加圧下で且つ低温度で行なう既知
のいかなる酸化方法によっても得ることかでi、多結晶
珪素の堆積は400℃を越えない温度でプラズマ気体技
術を用いる方法によって行なうことができる。
次に酸化珪素の有孔マスクを経て珪素層を腐食すること
によりダイオードを位置決めする。
によりダイオードを位置決めする。
多結晶珪素は弗化水素酸、硝酸および酢酸の混合液によ
り、或いは弗化物に基づいたプラズマにより腐食する。
り、或いは弗化物に基づいたプラズマにより腐食する。
次に、窒化珪素とするのが好適な新たなマスクを設けて
n導電型とすべき多結晶珪素層の領域を位置決めする。
n導電型とすべき多結晶珪素層の領域を位置決めする。
次に5.1017原子/dm3の砒素濃度を得るドーズ
量で砒素イオンの注入をする,次に、二酸化珪素の絶縁
層を堆積し、この絶縁層に接点窓を形成し、アルミニウ
ム層を堆積し、次にこのアルミニウム層を腐食処理して
接続導体を形成することによりメモリを完成させる。
量で砒素イオンの注入をする,次に、二酸化珪素の絶縁
層を堆積し、この絶縁層に接点窓を形成し、アルミニウ
ム層を堆積し、次にこのアルミニウム層を腐食処理して
接続導体を形成することによりメモリを完成させる。
第4および5図に示すプログラミング可能なメモリセル
は、少くとも表面層が絶縁材料14より成る基板1を用
いて造る。
は、少くとも表面層が絶縁材料14より成る基板1を用
いて造る。
半導体材料の肉薄層中には一導電型の第1領域2と反対
導電型の第2領域3とを設け、これら2つの領域により
p−n接合4を形成する。
導電型の第2領域3とを設け、これら2つの領域により
p−n接合4を形成する。
領域3はp−n接合4と接点パツド6との間に幅狭部分
5を有するような形状とする。
5を有するような形状とする。
2つの領域2および3と基板1の表面の残部とを、領域
2に対する接点孔(窓)8と領域3に対する接点孔9と
を有する絶縁層7により被覆する。
2に対する接点孔(窓)8と領域3に対する接点孔9と
を有する絶縁層7により被覆する。
領域2には金属細条10を接触させ、領域3には金属細
条11を接触させる。
条11を接触させる。
プログラミング可能メモリを第15図によるX−Yマト
リックスを有する型のものとする場合には、金属細条1
1は金属細条10に対し直角に配置する。
リックスを有する型のものとする場合には、金属細条1
1は金属細条10に対し直角に配置する。
この金属細条11(第5図の平面図には図示しない)は
絶縁層12により細条10から分離させる。
絶縁層12により細条10から分離させる。
ダイオードの領域3の幅狭部分5は脆弱なヒューズを構
成し、細条10および11間にp−n接合4の順方向の
充分な電圧を印加することにより流れる電流によりとの
幅狭部分5を溶融させ、最初は単向性であった回路を最
終的に開路状態とする。
成し、細条10および11間にp−n接合4の順方向の
充分な電圧を印加することにより流れる電流によりとの
幅狭部分5を溶融させ、最初は単向性であった回路を最
終的に開路状態とする。
従って上記の幅狭部分5が一電気的に破壊しうるプログ
ラミング素子pを構成する。
ラミング素子pを構成する。
このようなダイオードとヒューズとは均質で最小寸法の
組合せ体を構成する。
組合せ体を構成する。
酸化珪素により分離され、例えば多結晶珪素より成るダ
イオードーヒューズは半導体技術で既知の技術により製
造しうる。
イオードーヒューズは半導体技術で既知の技術により製
造しうる。
第6および7図に示すプログラミング可能なメモリセル
は、少くとも表面層が絶縁材料34より成る基板21を
用いて造り、このメモリセルが半導体材料の肉薄層中に
一導電型の第1領域22と反対導電型の第2領域23と
を有し、これら2つの領域によりp−n接合24を形成
するようにする。
は、少くとも表面層が絶縁材料34より成る基板21を
用いて造り、このメモリセルが半導体材料の肉薄層中に
一導電型の第1領域22と反対導電型の第2領域23と
を有し、これら2つの領域によりp−n接合24を形成
するようにする。
また、領域22と同一導電型の第3領域25を設け、こ
の第3領域25が領域23と相俟ってp−n接合26を
形成するようにする。
の第3領域25が領域23と相俟ってp−n接合26を
形成するようにする。
領域23および25はp−n接合26の区域に幅狭部分
27を有する形状とし、領域22および25には接点パ
ッドを設ける。
27を有する形状とし、領域22および25には接点パ
ッドを設ける。
上述した3つの領域22,23および25と基板21の
表面の残存部分とは、領域22に対する接点孔29と領
域25に対する接点孔30とを有する絶縁層28で被覆
する。
表面の残存部分とは、領域22に対する接点孔29と領
域25に対する接点孔30とを有する絶縁層28で被覆
する。
領域22には金属細条31を接触させ、領域25には金
属細条32を接触させる。
属細条32を接触させる。
金属細条32は第7図の平面図には図示しない。
メモリが第14図によるX−Yマトリックスを有する型
のものである場合には、金属細条32を金属細条31に
対し直角に配置し、これら金属細条31および32を絶
縁層33により互いに分離する。
のものである場合には、金属細条32を金属細条31に
対し直角に配置し、これら金属細条31および32を絶
縁層33により互いに分離する。
p−n接合26を有する幅狭部分27の横断面積は小さ
く、細条31および32間に、p−n接合24の順方向
(p−n接合26の阻止方向)に充分大きな電圧パルス
を印加することにより、p−n接合24を損傷すること
な(p−n接合26を短絡させることによりこのp−n
接合26のダイオード作用を破壊するような電流が流れ
る。
く、細条31および32間に、p−n接合24の順方向
(p−n接合26の阻止方向)に充分大きな電圧パルス
を印加することにより、p−n接合24を損傷すること
な(p−n接合26を短絡させることによりこのp−n
接合26のダイオード作用を破壊するような電流が流れ
る。
従ってこのp−n接合26が〜電気的に破壊しうるプロ
グラミング素子pを構成する。
グラミング素子pを構成する。
従って、最初は2つのp−n接合が反対方向に直列に接
続されている為に開路状態にあった回路を最終的に単向
性の閉回路とする。
続されている為に開路状態にあった回路を最終的に単向
性の閉回路とする。
一方のダイオード22.23と他方のダイオード23.
25とは均質で最ト寸法の素子の組合せ体を構成する。
25とは均質で最ト寸法の素子の組合せ体を構成する。
酸化珪素により分離された例えば多結晶珪素より成る2
つのダイオードは半導体技術において既知の技術によっ
て製造しうる。
つのダイオードは半導体技術において既知の技術によっ
て製造しうる。
第8および9図に示すプログラミング可能なメモリセル
は、少くとも表面層が絶縁材料94より成る基板71を
用いて造り、このメモリセルが多結晶珪素の肉薄層中に
一導電型の第1領域72と、反対導電型の第2領域73
とを有し、これら2つの領域がプレーナダイオード型の
p−n接合を形成するようにする。
は、少くとも表面層が絶縁材料94より成る基板71を
用いて造り、このメモリセルが多結晶珪素の肉薄層中に
一導電型の第1領域72と、反対導電型の第2領域73
とを有し、これら2つの領域がプレーナダイオード型の
p−n接合を形成するようにする。
領域72はこのp−n接合と接点パツド80との間に幅
狭部分を有するようにする。
狭部分を有するようにする。
領域72および73と基板T1の表面の残存部分とは、
領域73に対する接点孔19と領域72に対する接点孔
77とを有する絶縁層T4により被覆する。
領域73に対する接点孔19と領域72に対する接点孔
77とを有する絶縁層T4により被覆する。
領域73には接点孔79を経て金属細条75を接触させ
、領域72には接点孔77を経文金属細条76(第9図
には図示せず)を接触させ、この金属細条76は、メモ
リがX−Yマトリックスを有干る型のものである場合に
金属細条75に対し直角に配置する。
、領域72には接点孔77を経文金属細条76(第9図
には図示せず)を接触させ、この金属細条76は、メモ
リがX−Yマトリックスを有干る型のものである場合に
金属細条75に対し直角に配置する。
これら2つの金属細条75および76は絶縁層70によ
り互いに分離させる。
り互いに分離させる。
本例のメモリセルは、分離用のダイオードをラテラル型
の接合ダイオードでなくプレーナ型の接合ダイオードと
した点のみで、第4および5図につき説明したメモリセ
ルと相違する。
の接合ダイオードでなくプレーナ型の接合ダイオードと
した点のみで、第4および5図につき説明したメモリセ
ルと相違する。
本例の場合も第4および5図に示す例と同様に溶融性の
素子(ヒューズ)を構成する幅狭部分78を有する。
素子(ヒューズ)を構成する幅狭部分78を有する。
従ってこの幅狭部分78が・電気的に破壊し5るプログ
ラミング素子・を構成する。
ラミング素子・を構成する。
領域73は例えばイオン注入により形成する。
第10および11図に示すプログラミング可能なメモリ
セルは、少くとも表面層が絶縁材料95より成る基板8
1を用いて造り、このメモリセルが多結晶珪素の肉薄層
中に一導電型の第1領域84と、反対導電型の第2領域
83とを有し、これらの2つの領域がプレーナダイオー
ド型のp−n接合を形成するようにする。
セルは、少くとも表面層が絶縁材料95より成る基板8
1を用いて造り、このメモリセルが多結晶珪素の肉薄層
中に一導電型の第1領域84と、反対導電型の第2領域
83とを有し、これらの2つの領域がプレーナダイオー
ド型のp−n接合を形成するようにする。
また、領域84と同一の導電型の第3領域82が領域8
3と相俟ってラテラルダイオード型のp−n接合89を
形成するようにする。
3と相俟ってラテラルダイオード型のp−n接合89を
形成するようにする。
領域82および83はp−n接合89の区域において幅
狭部分92を有する形状と口、これらの領域と基板の表
面の残存部分とを、幀ma2に対する接点孔88と領域
84に対する接点孔91とを有する絶縁層85により被
覆する。
狭部分92を有する形状と口、これらの領域と基板の表
面の残存部分とを、幀ma2に対する接点孔88と領域
84に対する接点孔91とを有する絶縁層85により被
覆する。
領域84には金属細条86を接触させ、領域82には金
属細条87(第11図には図示せず)を接触させ、X−
Yマトリックスメモリの場合には金属細条87を金属細
条86に対し直角に配置する,これら2つの金属細条8
7および86は絶縁層93により互いに分離させる。
属細条87(第11図には図示せず)を接触させ、X−
Yマトリックスメモリの場合には金属細条87を金属細
条86に対し直角に配置する,これら2つの金属細条8
7および86は絶縁層93により互いに分離させる。
本例のメモリセルは、分離用のダイオードをラテラル型
の接合ダイオードとせずにプレーナ型の接合ダイオード
とした点においてのみ、第6および7図につき説明した
例のメモリセルと相違する,これらの双方の例において
は、ラテラルダイオード接合の両側の2つの領域が、充
分大きな逆電流で短絡回路となりうるプログラミング可
能グイオードを構成する。
の接合ダイオードとせずにプレーナ型の接合ダイオード
とした点においてのみ、第6および7図につき説明した
例のメモリセルと相違する,これらの双方の例において
は、ラテラルダイオード接合の両側の2つの領域が、充
分大きな逆電流で短絡回路となりうるプログラミング可
能グイオードを構成する。
従って、第10および11図の例ではp−n接合89が
・電気的に破壊し5るプログラミング素子・を構成する
。
・電気的に破壊し5るプログラミング素子・を構成する
。
領域84はイオン注入により形成するのが有利である。
第12および13図に示すプログラミング可能なメモリ
セルは、2つのダイオードを直列に且つ逆方向に接続し
た型のものである。
セルは、2つのダイオードを直列に且つ逆方向に接続し
た型のものである。
メモリのセルと共働し、メモリの内容を書込みおよび読
出しするのに必要なデコーダや増幅器のような関連回路
の素子が形成されたn型のエビタキシアル層茶有するp
型単結晶珪素の基板41を基にメモリを製造し始める。
出しするのに必要なデコーダや増幅器のような関連回路
の素子が形成されたn型のエビタキシアル層茶有するp
型単結晶珪素の基板41を基にメモリを製造し始める。
関連回路のトランジスタの1個をnpn型とし、このト
ランジスタを第12図の断面図に示す。
ランジスタを第12図の断面図に示す。
このトランジスタはコレクタ42−有し、このコレクタ
42はエビタキシアル層の一部であり、このエビタキシ
アル層はn”Wの埋込層43とn十型のコレクタ接点領
域44とを有する。
42はエビタキシアル層の一部であり、このエビタキシ
アル層はn”Wの埋込層43とn十型のコレクタ接点領
域44とを有する。
エビタキシアル層中には更にp型のベース45が拡散さ
れており、とのベース45内にはn十型のエミツタ46
が拡散されている。
れており、とのベース45内にはn十型のエミツタ46
が拡散されている。
このトランジスタは癖型の基板に達する酸化珪素区域4
7によって他の回路素子から横方向に分離されている。
7によって他の回路素子から横方向に分離されている。
エビタキシアル層の表面は酸化珪素の肉薄絶縁層48に
より被覆し、この絶縁層48に接点に対する孔、すなわ
ち金属導体50より成るコレクタ接点に対する孔49と
、金属導体52より成るエミッタ接点に対する孔51と
、金属導体54より成るベース接点に対する孔53とを
あける。
より被覆し、この絶縁層48に接点に対する孔、すなわ
ち金属導体50より成るコレクタ接点に対する孔49と
、金属導体52より成るエミッタ接点に対する孔51と
、金属導体54より成るベース接点に対する孔53とを
あける。
半導体本体中に集積化した関連回路の接続回路網(この
回路網には導体50,52,54を含む)を二酸化珪素
の絶縁層55によって被覆する。
回路網には導体50,52,54を含む)を二酸化珪素
の絶縁層55によって被覆する。
この絶縁層55には、所望に応じ、プログラミング可能
メモリセルの行或いは列を関連回路に接続する必要があ
る位置で孔をあけることができる。
メモリセルの行或いは列を関連回路に接続する必要があ
る位置で孔をあけることができる。
絶縁層55上には、メモリのダイオードに相当する部分
において多結晶珪素の肉薄層を成長させた。
において多結晶珪素の肉薄層を成長させた。
ダイオードは第6および7図に示すダイオードに類似し
、p型の第1領域56、n型の第2領域57およびp型
の第3領域58をこれらのダイオードに設ける。
、p型の第1領域56、n型の第2領域57およびp型
の第3領域58をこれらのダイオードに設ける。
領域57および56間のp−n接合59は領域5Bおよ
び57間のp−n接合60よりも大きな面積とする。
び57間のp−n接合60よりも大きな面積とする。
第4および5図に示すのと同様な形態の溶融性素子を有
するメモリセルから同様なメモリを形成しうろこと勿論
である,p−n接合60はメモリセルの電気的に破壊し
うるプログラミング素子を構成する。
するメモリセルから同様なメモリを形成しうろこと勿論
である,p−n接合60はメモリセルの電気的に破壊し
うるプログラミング素子を構成する。
プログラミングパルスは領域56に接触している金属導
体61および領域58に接触している金属導体62を経
て供給する。
体61および領域58に接触している金属導体62を経
て供給する。
金属導体61は真空蒸着によって堆積したアルミニウム
細条とし、金属導体62も同様とする。
細条とし、金属導体62も同様とする。
金属導体62は、メモリの全表面、特に金属導体61に
被覆した酸化珪素の絶縁層64に形成した孔63を経て
領域58に接触させる。
被覆した酸化珪素の絶縁層64に形成した孔63を経て
領域58に接触させる。
領域56,57および58より成るメモリセルに類似す
る数個のメモリセルを同一のライン上に設け、孔63を
経て形成された接点を2つの隣接するメモリセルに対し
て作用するようにすることができ、この場合、領域58
は上述した隣接セルの第3領域を構成するように延長さ
せる。
る数個のメモリセルを同一のライン上に設け、孔63を
経て形成された接点を2つの隣接するメモリセルに対し
て作用するようにすることができ、この場合、領域58
は上述した隣接セルの第3領域を構成するように延長さ
せる。
このような構成によれば面積を節約することができ、集
積密度を高めることができる。
積密度を高めることができる。
第6および7図に線図的に示す例に相当するセルを有す
るメモリを製造する方法は、半導体の製造に用いられて
いる通常の技轡である処理で達惑しうる。
るメモリを製造する方法は、半導体の製造に用いられて
いる通常の技轡である処理で達惑しうる。
単結晶珪素の片から出発し一回路素子や必要な接続線を
有する関連回路(メモリに関連する回路:をこの単結晶
珪素片内に形成する。
有する関連回路(メモリに関連する回路:をこの単結晶
珪素片内に形成する。
これらの回路は、最良の作動が得られるように、しかも
所望の特性に応じて選択した既知のいずれかの方法によ
って造る。
所望の特性に応じて選択した既知のいずれかの方法によ
って造る。
考慮すべき条件は、前記の回路素子や前記の接続線がメ
モリの分離ダイオードおよびプログラミングダイオード
を形成する上で必要な熱処理に損傷なく耐えうるように
する必要があるということと、選択した方法により、単
結晶珪素片の表面を、極めて良好に平坦な表面にすると
ともに絶縁材料の堆積およびその後の高品質の多結晶珪
素の堆積を行ないうる表面にすることである。
モリの分離ダイオードおよびプログラミングダイオード
を形成する上で必要な熱処理に損傷なく耐えうるように
する必要があるということと、選択した方法により、単
結晶珪素片の表面を、極めて良好に平坦な表面にすると
ともに絶縁材料の堆積およびその後の高品質の多結晶珪
素の堆積を行ないうる表面にすることである。
次に、必要な回路を形成し元箪結晶珪素片を二酸化珪素
の絶縁層によって被覆伊る。
の絶縁層によって被覆伊る。
この被覆は好適には気相からの化学的堆積により100
0A程度の厚さで行なう。
0A程度の厚さで行なう。
上記の絶縁層め代り吟、気相から化学的に堆積したSi
O2の副層上に窒化珪素層を設けたものを用いることが
できる。
O2の副層上に窒化珪素層を設けたものを用いることが
できる。
次にメモリのセルのダイオードを続いて形成する多結晶
珪素の堆積を行なう。
珪素の堆積を行なう。
この堆積は、堆積層に硼素を不純物添加(ドーピング)
する為にボランB2馬が添加され600〜700Cの温
度の反応管内に入れたシランSiH,から行なう。
する為にボランB2馬が添加され600〜700Cの温
度の反応管内に入れたシランSiH,から行なう。
堆積は3000Aの厚さの層が得られるように制御し、
ボランの含有量は1017原子/cd3程度の硼素濃度
で得られるように調整する。
ボランの含有量は1017原子/cd3程度の硼素濃度
で得られるように調整する。
単結晶珪素片内および単結晶珪素片上の双方或いはいず
れか一方にすでに形成された回路素子および接続線の双
方或いはいずれか一方が高温度に耐えることができない
場合には、絶縁層を、加圧下で且つ低温度で行なう既知
のいかなる酸化方法によっても得ることができ、多結晶
珪素の堆積は400℃を越えない温度でプラズマ気体技
術を用いる方法によって行なうことができる。
れか一方にすでに形成された回路素子および接続線の双
方或いはいずれか一方が高温度に耐えることができない
場合には、絶縁層を、加圧下で且つ低温度で行なう既知
のいかなる酸化方法によっても得ることができ、多結晶
珪素の堆積は400℃を越えない温度でプラズマ気体技
術を用いる方法によって行なうことができる。
次に写真食刻した酸化珪素マスクを用いて珪素層を腐食
することによりダイオードを位置決めする。
することによりダイオードを位置決めする。
多結晶珪素は弗化水素酸、硝酸および酢酸の混合液によ
り、或いは弗化物に基いたプラズマにより腐食する。
り、或いは弗化物に基いたプラズマにより腐食する。
次に、窒化珪素とするのが好適な新たなマスクを設けて
n導電型とすべき多結晶珪素層の領域を位置決めする。
n導電型とすべき多結晶珪素層の領域を位置決めする。
次に5・1017原子/cd3の砒素濃度を得るドーズ
量で砒素イオンの注入をする。
量で砒素イオンの注入をする。
次に、二酸化珪素の絶縁層を堆積し、この絶縁層に接点
窓を形成し、アルミニウム層を堆積し、次にこのアルミ
ニウム層を腐食処理して接続導体を形成することにより
メモリを完成させる。
窓を形成し、アルミニウム層を堆積し、次にこのアルミ
ニウム層を腐食処理して接続導体を形成することにより
メモリを完成させる。
上述したようにして製造したメモリには、プログラミン
グダイオードのp−n接合が1μi2程度の面積を有す
る場合、所望のp−n接合を短絡させる20mA程度の
プログラミング用電流を流すことができる。
グダイオードのp−n接合が1μi2程度の面積を有す
る場合、所望のp−n接合を短絡させる20mA程度の
プログラミング用電流を流すことができる。
例えば、珪素層の厚さは約0.3μmとし、p−n接合
が存在している最も幅狭部分の幅は約3μmとす乞。
が存在している最も幅狭部分の幅は約3μmとす乞。
第1図は第2図のI−I線上を断面とした本発明による
固定メモリ七尤の一例を示す線図的断面図、第2図は第
1図に示子セルの平面図、第3図はプログラミングした
固定メモリのマトリックスを示す7m、第4図は第5図
のA−B線上を断面とし、ヒューズを有するプログラミ
ング可能メモリセルを示す線図的断面図、第5図はその
平面図、第6図は第7図のC−D線上を断面とし、破壊
しうるp−n接合を有するプログラミング可能メモリセ
ルを示す線図的断面図、第7図はその平面図、第8図は
第9図のE−F線上を断面とし、ヒューズを有するプロ
グラミング可能メモリセル茶示X線図的断面図、第9図
はその平面図、第10図は第11図のG−H線上を断面
とし、破壊しうるp−n接合を有するプログラミング可
能メモリセルを示す線図的断面図、第11図はその平面
図、第12図は第13図のK−L線上を断面とし、関連
する回路を有するプログラミング可能装置を示す線図的
断面図、第13図はその部分的平面図、第14図は破壊
しうるp−n接合を有するプログラミング可能固定メモ
リを示す線図、第15図はヒューズを有するプログラミ
ング可能固定メモリを示す線図である。 1,21,71,81・・・基板(本体)、2,22,
72,84・・・第1領域、3,23,73;83・・
・第2領域、4,24,26.89・・・p−n接合、
5.27,78.92・・・幅狭部分、6,80・・・
接点パッド、7,12,28,70,74,85,93
・・・絶縁層、8,9,29,30,77,79,88
.91・・・接点孔、10,11,31,32,33,
75.76・・・金属細条、14,34,94.95・
・・絶縁材料、25.82・・・第3領域、41・・・
基板、42・・・コレクタ、43・・・埋込層、44・
・・コレクタ接点領域、45・・・ベース、46・・・
エミツタ、47・・・酸化珪素区域、48・・・絶縁層
、49,51,53・・・接点孔、50,52,54・
・・金属導体、55・・・絶縁層、56・・・第1領域
、51・・第2領域、58・・・第3領域、59,60
・・・p一n接合、61.62・・・金属導体(細条)
、63・・・孔、64・・・絶縁層、101・・・半導
体基板(本体)、102・・・二酸化珪素層(絶縁層)
、103・・・n導電型領域、104・・・p導電型領
域、105・・・p−n接合、106・・・絶縁層、1
07・・・列導体、108・・・行導体、109,11
0・・・窓。
固定メモリ七尤の一例を示す線図的断面図、第2図は第
1図に示子セルの平面図、第3図はプログラミングした
固定メモリのマトリックスを示す7m、第4図は第5図
のA−B線上を断面とし、ヒューズを有するプログラミ
ング可能メモリセルを示す線図的断面図、第5図はその
平面図、第6図は第7図のC−D線上を断面とし、破壊
しうるp−n接合を有するプログラミング可能メモリセ
ルを示す線図的断面図、第7図はその平面図、第8図は
第9図のE−F線上を断面とし、ヒューズを有するプロ
グラミング可能メモリセル茶示X線図的断面図、第9図
はその平面図、第10図は第11図のG−H線上を断面
とし、破壊しうるp−n接合を有するプログラミング可
能メモリセルを示す線図的断面図、第11図はその平面
図、第12図は第13図のK−L線上を断面とし、関連
する回路を有するプログラミング可能装置を示す線図的
断面図、第13図はその部分的平面図、第14図は破壊
しうるp−n接合を有するプログラミング可能固定メモ
リを示す線図、第15図はヒューズを有するプログラミ
ング可能固定メモリを示す線図である。 1,21,71,81・・・基板(本体)、2,22,
72,84・・・第1領域、3,23,73;83・・
・第2領域、4,24,26.89・・・p−n接合、
5.27,78.92・・・幅狭部分、6,80・・・
接点パッド、7,12,28,70,74,85,93
・・・絶縁層、8,9,29,30,77,79,88
.91・・・接点孔、10,11,31,32,33,
75.76・・・金属細条、14,34,94.95・
・・絶縁材料、25.82・・・第3領域、41・・・
基板、42・・・コレクタ、43・・・埋込層、44・
・・コレクタ接点領域、45・・・ベース、46・・・
エミツタ、47・・・酸化珪素区域、48・・・絶縁層
、49,51,53・・・接点孔、50,52,54・
・・金属導体、55・・・絶縁層、56・・・第1領域
、51・・第2領域、58・・・第3領域、59,60
・・・p一n接合、61.62・・・金属導体(細条)
、63・・・孔、64・・・絶縁層、101・・・半導
体基板(本体)、102・・・二酸化珪素層(絶縁層)
、103・・・n導電型領域、104・・・p導電型領
域、105・・・p−n接合、106・・・絶縁層、1
07・・・列導体、108・・・行導体、109,11
0・・・窓。
Claims (1)
- 【特許請求の範囲】 1 複数個のメモリセルを有するプログラミング可能固
定メモリを具え、各メモリセルに少くとも1個のp−n
接合ダイオードと電気的に破壊しうるプログラミング素
子とを設けて成る半導体装置において、前記の1一のダ
イオニドのp−i接合を、半導体本体妻に存在する絶縁
層上に延在する肉薄の半導体材料の層の2つの領域であ
って互いに導電型の異なる領域間に形成したことを特徴
とする半導体装置。 2 特許請求の範囲1記載の半導体装置において前記の
p−n接合と前記の電似−に破壊しうるプログラミング
素子との組合せ体を前記の肉薄半導体材料層中に設け、
この肉薄半導体材料層を多結晶材料としたことを特徴と
する半導体装置。 3 特許請求のi囲1または2鴫載の半導体装置におい
て、前記の電気的に破壊しうる素子に、前記の肉薄半導
体材料層より成る細条状部分を設け該細条状部分が、幅
広の2部分間に位置するとともにこれら2部分と連続す
る幅狭の中間部分を有するようにし、前記のダイオード
のp−n接合を前記の幅狭の中間部分内に位置させたこ
とを特徴とする半導体装置。 4 特許請求の範囲1または2記載の半導体装置におい
て、前記のプログラミング素子を前記のp一n接合ダイ
オードと直列に接続したヒューズとし、前記のダイオー
ドの2つの領域の一方の一部分を以って構成したことを
特徴とする半導体装置。 5 特許請求の範囲1または2記載の半導体装置におい
て、前記のプログラミング素子を、短絡しうる他のp−
n接合グイ寿一ドとし、前記の1個のダイオードと前記
の他のダイオードとを直列に且つ反対方向に接続し、前
記の他のダイオードに、p−n接合を形成する2つの半
導体領域を設け、これら2つの半導体領域の一方と前記
の1個のダイオードの2つの領域の一方とが前記の肉薄
半導体材料層の共通領域を共有するようにしたことを特
徴とする半導体装置。 6 特許請求の範囲4または5記載の半導体装置におい
て、前記の1個のp−n接合ダイオードと前記のプログ
ラミング素子との組合せ体を前記の肉薄半導体材料層の
一部分内に設け、該一部分において、前記の1個のダイ
オードの前記のp−n接合の位置における横断面積を前
記のプログラミング素子の位置における前記の一部分の
最小横断面積よりも大きな面積としたことを特徴とする
半導体装置。 7 特許請求の範囲4ないし6のいずれか1つに記載の
半導体装置において、前記の肉薄半導体材料層の2つの
領域間のp−n接合より成るダイオードのうちの第19
複数個を、前記の肉薄半導体材料層中に形成した溶融性
素子と直列に接続し、前記のダイオードのうちの第2の
複数個を、前記の肉薄半導体材料層に形成され短絡しう
るダイオードと直列に接続したことを特徴とする半導体
装置。 8 メモリセルと、これらメモリセルと共働する関連回
路とを有するプログラミング可能固定メモリを具える半
導体装置であって、前記のメモリセルの各々が少くとも
1個のp−n接合ダイオードと電気的に破壊しうるプロ
グラミング素子とを有するようにした半導体装置におい
て、前記のダイオードのp−n接合を、単結晶半導体本
体上に存在する絶縁層上に延在する半導体材料の肉薄層
の2つの領域間に形成し、前記の関連回路の複数個の回
路素子を前記の単結晶半導体本体内に集積化するととも
にこれらの回路素子を前記のメモリセルによって占めら
れる前記の肉薄層の区域の下側に少くとも部分的に位置
させたことを特徴とする半導体装置。 9 特許請求の範囲8記載の半導体装置において,半導
体材料の前記の肉薄層を、前記のメモリセルの前記のp
−n接合ダイオードと前記の電気的に破壊し5るプログ
ラミング素子とを有する多結晶珪素の層としたことを特
徴とする半導体装置。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
FR7729477A FR2404922A1 (fr) | 1977-09-30 | 1977-09-30 | Dispositif semi-conducteur formant cellule de memoire morte programmable |
FR7810208A FR2422224A1 (fr) | 1978-04-06 | 1978-04-06 | Memoire morte programmable a diodes semiconductrices |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5460581A JPS5460581A (en) | 1979-05-16 |
JPS5812742B2 true JPS5812742B2 (ja) | 1983-03-10 |
Family
ID=26220243
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP53119936A Expired JPS5812742B2 (ja) | 1977-09-30 | 1978-09-30 | 半導体装置 |
Country Status (5)
Country | Link |
---|---|
US (1) | US4494135A (ja) |
JP (1) | JPS5812742B2 (ja) |
CA (1) | CA1135854A (ja) |
DE (1) | DE2841467C2 (ja) |
GB (1) | GB2005078B (ja) |
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---|---|---|---|---|
JPS6228929U (ja) * | 1985-08-05 | 1987-02-21 |
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