JPS5812742B2 - 半導体装置 - Google Patents

半導体装置

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JPS5812742B2
JPS5812742B2 JP53119936A JP11993678A JPS5812742B2 JP S5812742 B2 JPS5812742 B2 JP S5812742B2 JP 53119936 A JP53119936 A JP 53119936A JP 11993678 A JP11993678 A JP 11993678A JP S5812742 B2 JPS5812742 B2 JP S5812742B2
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semiconductor
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Description

【発明の詳細な説明】 本発明は、複数個のメモリセルを有するプログラミング
可能固定メモリを具え、各メモリセルに少くとも１個の
ｐ−ｎ接合ダイオードと電気的に破壊しうるプログラミ
ング素子とを設けて成る半導体装置に関するものである
。
いわゆる「集積回路」型ゐある半導体装置は複数個の回
路を具えており、半導体装置の製造に当り、しばしば、
ある回路の完成を指定したり、また半導体装置を容器内
に入れた後にこれら回路を選択的に製造しうるようにす
る必要がしばしばある。
この場合は、例えば、情報を書込む為に、所定のプログ
ラムに応じて選択した回路を、外部からアドレスした電
気パルスによって最終的に完成させるか或いは遮断する
よ５にしたいわゆるプログラミング可能集積固定メモリ
（読出し専用メモリ）を有する場合である。
また、同一の型のセルを有し、プログラミングしうる他
の集積半導体装置、例えば、ある種のデコーディング装
置やデータ群を処理するある装置も既知である。
このような装置も以後一般にメモリと称する。
溶融性のプログラミング可能素子を用いたプログラミン
グ方法においては、可能な接続個所に、脆弱点を有する
接続線を設け、選択的に供給した電流パルスにより脆弱
点を溶融して関連の回路を最終的に開路とするようにし
ている。
溶融によるこのプログラミング方法には、溶融性の抵抗
金属、例えば二ツケルークロムを均質の半導体材料の集
積回路上に局部的に堆積する処理が必要であるという欠
点がある。
従って、半導体材料、特に多結晶珪素のヒューズを設け
ることが提案された。
この場合は、例えば、特にフランス国特許第２１６８３
６８号明細書に記載された溶融性の接続線を有する場合
であり、これらの接続線は絶縁層を介在させて基板上に
堆積した多結晶珪素層中に形成されており、ヒューズを
ダイオードに直列に接続するこれら接続線を前記の絶縁
層に通している。
ヒューズと直列のダイオード或いは複合素子は基板中に
集積化されているが、例えば、デコーダ回路、アドレス
回路、読出し回路、増幅回路等のような関連回路（メモ
リセルと共働する回路）に対しても上記の素子に加えて
設置個所を確保する必要がしばしばあり、従つ℃可成り
大きな表面積を必要とする。
これらの素子のすべてを設けるのに必要な半導体片の面
積は可成り大きい為、この面積を減少させ、しかも特に
、通常極めて多数の素子を有するメモリに対し、半導体
装置の集積化密度を高めるようｋすることが望ましい。
更に、ｐ−ｎ接合を破壊することによるプログラミング
方法も既知であり、この場合、各接続回路にも設けられ
ているプログラミングダイオードと称するｐ−ｎ接合ダ
づオードを、充分大きな逆方向電流パルス供給により選
択的に短絡せしめる。
しかし、プログラミングダイオードの製造やメモリセル
マトリックスのいわゆる分離用＾イオードの製造に用い
られているプレーナダイオード接合は最小寸法にしてい
るが、半導体技術に適用しうる低供給電圧でｐ−ｎ接合
を破壊しうる強さの電流が得られるようにする程度まで
プレーナダイオード接合を減少させることができない。
また、この場合も、関連回路に対する設置個所をメモリ
セルの側方に確保する必要があり、可成り大きな表面積
を必要とする。
これらのすべての場合、保護する必要のある回路素子に
はプログラミング用のパルスによりいかなる作用をも及
ぼしてはならないこと勿論である。
本発明の目的は、電気的に破壊しうる素子によりプログ
ラミングしうる装置を、最小面積の半導体片中に集積化
しうる集積化密度を高めることにある。
この目的の為に、本発明によれば、少くともいわゆる分
離用ダイオードと破壊しうる素子との組合せ体を有し、
高集積化密度および高均質性を呈し、これらの素子およ
びダイオードを既知の方法によって高信頼性を有するよ
うに製造しうるようにした半導体装置を提供する。
本発明は、複数個のメモリセルを有するプログラミング
可能固定メモリを具え、各メモリセルに少くとも１個の
ｐ−ｎ接合ダイオードと電気的に破壊しうるプログラミ
ング素子とを設けて成る半導体装置において、前記の１
個のダイオードのｐ−ｎ接合を、半導体本体上に存在す
る絶縁層上に延在する肉薄の半導体材料の層の２つの領
域であって互いに導電型の異なる領域間に形成したこと
を特徴とする。
前記のｐ−ｎ接合と前記のプログラミング素子との組合
せ体は前記の肉薄半導体材料層中に設けこの半導体材料
層は多結晶半導体材料とするのが好適である。
半導体装置の分離用ダイオードおよびプログラミング素
子は同一の肉薄層中に形成される為、前記のダイオード
および素子より成る回路は均質構造となり、しかもこの
回路が占める体積も小さくなる。
また、肉薄半導体材料層は半導体本体上に延在する為、
前記のダイオードおよびプログラミング素子とは異なる
いかなる素子に対し又も、また関連回路に対しても上記
の肉薄半導体材料層を完全に利用しうる。
特に、好適例においては、前記のダイオードおよびその
一部を構成する電気的に破壊しうる素子を多結晶珪素の
肉薄層中に形成し、この肉薄層自体は、他の素子を形成
しうる単結晶珪素の本体を被覆する絶縁層上に形成し、
所望に応じ前記のダイオード或いは前記の破壊し５る素
子を、前記の本体に形成した前記の他の素子に接続する
接続線を前記の絶縁層に通す。
上述した半導体装置の製造には、堆積、注入、拡散、マ
スクによる選択腐食の既知の技術を用いる。
プログラミング素子は追加の処理を用いることなくダイ
オードと同時に製造する。
更に、酸化珪素とするのが好適な絶縁層により前記の破
壊しうる素子と半導体本体との間を可成り熱的に分離す
る。
場合に応じて、プログラミング素子の破壊により、最初
に閉じていた回路を開放するか、或いは最初に開放して
いた回路を短絡するようにすることができる。
前者の場合には、破壊しうる素子を構成するダイオード
の２つの領域の一方を電流供給導体に直接接続し、充分
大きなエネルギーのパルスの影響により回路の遮断を生
ぜしめる優先溶融点を形成する。
後者の場合には、ラテラルダイオード接合を有するプロ
グラミン素子を、充分大きなエネルギーのなだれ現象に
よりｐ−ｎ接合の短絡を行ないうろ過電圧を生せしめる
電流供給導体に接続する。
ここにラテラルダイオード接合とは半導体材料の層の平
面にほぼ垂直な面を有するｐ−ｎ接合を意味するものと
する。
例Ｇば、メモリセルのＸ−Ｙマトリックスと、これに関
連するテコーディング回路およびアドレス回路とより成
るメモリは、上記の関連する回路を集積化した単結晶珪
素本体を被覆する酸化珪素層上に延在する多結晶珪素の
ダイオード回路網を以って構成する。
この単結晶珪素本体はその全体を上記の関連回路の素子
を形成するのに用いうる。
ダイオードおよびヒューズの構成は均質とし、ヒューズ
はダイオードの領域の一部とする。
また、不純物添加するのが好適な多結晶珪素が、ヒュー
ズを構成するのに適した固有抵抗および溶融温度の特性
を有するようにする。
また、プログラミングダイオードのｐ−ｎ接合の面積は
分離用ダイオードのｐ−ｎ接合の面積のＩＯ分の１より
も小さくし、分離用ダイオードに悪影響を及ぼすことな
くプログラミングを行ないうるようにする。
従って、メモリセルのＸ−Ｙマトリックスと関連回路と
より成るメモリは、前記の関連回路の回路素子を集積化
した単結晶珪素本体を被覆する酸化珪素層の上側面上の
多結晶珪素より成る分離用ダイオードとプログラミング
ダイオードとの回路網を以って構成する。
単結晶珪素本体の全表面積は関連回路の回路素子を集積
化するのに利用できる。
また、プログラミングダイオードを含むダイオードの構
成は均質となる。
図面につき本発明を説明する。
図面における各寸法は実際の寸法に比例させたものでは
なく、特に厚さ方向の寸法を増大させて図面を明瞭とし
、また平面図においては絶縁層を透明であると仮定した
。
二酸化珪素層１０２によって被覆した単結晶珪素の半導
体基板（本体）１０１（第１および２図）上にプログラ
ミング可能な固定メモリを形成する。
基板１０１は例えばｐ導電型とし、この基板にｎ導電型
のエビタキシアル層を設け、このエビタキシアル層中に
、メモリの情報内容を書込むか読出すのに必要なデコー
ダ回路、アドレス回路或いは増幅回路のような関連する
回路の素子を形成する。
上記のエビタキシアル層およびこの層内に集積化する素
子は図示しない。
絶縁層１０２上には多結晶珪素の肉薄層を堆積した。
この多結晶珪素の肉薄層には互いに分離した数個の島を
設け、各島にはｎ導電型の領域１０３とｐ導電型の領域
１０４とを設け、これらの領域１０３および１０４間に
ラテラルダイオード接合であるｐ−ｎ接合１０５を形成
し、これらの領域１０３および１０４が、幅広の２部分
間に位置しこれら２部分に隣接する幅狭な中間部分を有
し、前記のｐ−ｎ接合１０５がこの中間部分内に位置す
るようにする。
従って、半導体基板の表面にほぼ垂直なｐ−ｎ接合の面
積が減少する。
領域１０３および１０４とこれらのｐ−ｎ接合１０５と
は絶縁層１０６によって被覆し、この絶縁層１０６に窓
１０９および１１０をあける。
これらの窓１０９および１１０は領域１０３および１０
４の幅広部分にそれぞれ形成し、ダイオードの領域１０
３および１０４上の接点は、真空蒸着により堆積したア
ルミニウム導体、例えば列導体１０７および行導体１０
８を以って窓１０９および１１０を経て形成する。
プログラミング可能メモリは一般にＸ−Ｙマトリックス
の形体で製造され、このＸ−Ｙマトリックスは行および
列を有し、これら行および列間でダイオードが記憶点す
なわちメモリセルを構成している。
プログラミングを行なう前には、接合ダイオード、例え
ば第３図において列Ｃ２３と行Ｌ２１Ｌ２２ｊＬ２３ｊ
Ｌ２４との間に示すダイオードによりメモリの各列が各
行に接続されている。
プログラミングを行なう場合には、半導体材料をその幅
狭中間部分で電気的に溶融させることによりダイオード
を除外し、対応する接続、例えば第３図の列Ｃ２２と行
Ｌ２３との間或いは列Ｃ２５と行Ｌ２２との間の接続を
遮断する。
従って本例の場合前記の幅狭中間部分が競電気的に破壊
しうるプログラミング素子〃を構成する。
メモリセルを第１および２図に線図的に示す例のように
したメモリの製造方法は半導体の製造に通常用いられて
いる処理によって達成しうる。
単結晶珪素の片から出発し、回路素子や必要な接続線を
有する関連回路（メモリに関連する回路）をこの単結晶
珪素片内に形成する。
これらの回路は、最良の作動が得られるようにしかも所
望の特性に応じて選択した既知のいずれかの方法によっ
て造る。
考慮すべき条件は、前記の回路素子や前記の接続線がメ
モリのダイオードを形成する上で必要な熱処理に損傷な
く耐え５るようにすることと、選択した方法により、単
結晶珪素片の表面を、極めて良好に平坦な表面にすると
ともに絶縁材料の堆積およびその後の多結晶珪素の堆積
を良好な状態で行ないうる表面にすることである。
次に、必要な回路を形成した単結晶珪素片を二酸化珪素
（Ｓｉｎ２）の絶縁層によって被覆する。
この被覆は好適には気相からの化学的堆積により１００
０Ａ程度の厚さで行なう。
上記の絶縁層の代りに、気相から化学的に堆積したＳｉ
Ｏ２の副層（ｓｕｂ−ｌａｙｅｒ）上に窒化珪素層を設
けたものを用いることができる。
次に、メモリのセルのダイオードを形成する多結晶珪素
の堆積を行なう。
この堆積は、堆積層に硼素を不純物添加（ドーピ塔Ｎ）
する為にボランＢ２Ｈ６が添加Ｔれ６００〜７００℃の
温度の反応管内に入れたシランＳｉＨ４から行なう。
堆積層は３０００Ａの厚さに制限し、ボランの含有量は
１０１７原子／ｃｒ３ｌ度の硼素濃度が得られるように
調整する。
単結晶珪素片内および単結晶珪素片上の双方或いはいず
れか一方にすでに形成された回路素子および接続線の双
方或いはいずれか一方が高温度に耐えることができない
場合には、絶縁層を、加圧下で且つ低温度で行なう既知
のいかなる酸化方法によっても得ることかでｉ、多結晶
珪素の堆積は４００℃を越えない温度でプラズマ気体技
術を用いる方法によって行なうことができる。
次に酸化珪素の有孔マスクを経て珪素層を腐食すること
によりダイオードを位置決めする。
多結晶珪素は弗化水素酸、硝酸および酢酸の混合液によ
り、或いは弗化物に基づいたプラズマにより腐食する。
次に、窒化珪素とするのが好適な新たなマスクを設けて
ｎ導電型とすべき多結晶珪素層の領域を位置決めする。
次に５．１０１７原子／ｄｍ３の砒素濃度を得るドーズ
量で砒素イオンの注入をする，次に、二酸化珪素の絶縁
層を堆積し、この絶縁層に接点窓を形成し、アルミニウ
ム層を堆積し、次にこのアルミニウム層を腐食処理して
接続導体を形成することによりメモリを完成させる。
第４および５図に示すプログラミング可能なメモリセル
は、少くとも表面層が絶縁材料１４より成る基板１を用
いて造る。
半導体材料の肉薄層中には一導電型の第１領域２と反対
導電型の第２領域３とを設け、これら２つの領域により
ｐ−ｎ接合４を形成する。
領域３はｐ−ｎ接合４と接点パツド６との間に幅狭部分
５を有するような形状とする。
２つの領域２および３と基板１の表面の残部とを、領域
２に対する接点孔（窓）８と領域３に対する接点孔９と
を有する絶縁層７により被覆する。
領域２には金属細条１０を接触させ、領域３には金属細
条１１を接触させる。
プログラミング可能メモリを第１５図によるＸ−Ｙマト
リックスを有する型のものとする場合には、金属細条１
１は金属細条１０に対し直角に配置する。
この金属細条１１（第５図の平面図には図示しない）は
絶縁層１２により細条１０から分離させる。
ダイオードの領域３の幅狭部分５は脆弱なヒューズを構
成し、細条１０および１１間にｐ−ｎ接合４の順方向の
充分な電圧を印加することにより流れる電流によりとの
幅狭部分５を溶融させ、最初は単向性であった回路を最
終的に開路状態とする。
従って上記の幅狭部分５が一電気的に破壊しうるプログ
ラミング素子ｐを構成する。
このようなダイオードとヒューズとは均質で最小寸法の
組合せ体を構成する。
酸化珪素により分離され、例えば多結晶珪素より成るダ
イオードーヒューズは半導体技術で既知の技術により製
造しうる。
第６および７図に示すプログラミング可能なメモリセル
は、少くとも表面層が絶縁材料３４より成る基板２１を
用いて造り、このメモリセルが半導体材料の肉薄層中に
一導電型の第１領域２２と反対導電型の第２領域２３と
を有し、これら２つの領域によりｐ−ｎ接合２４を形成
するようにする。
また、領域２２と同一導電型の第３領域２５を設け、こ
の第３領域２５が領域２３と相俟ってｐ−ｎ接合２６を
形成するようにする。
領域２３および２５はｐ−ｎ接合２６の区域に幅狭部分
２７を有する形状とし、領域２２および２５には接点パ
ッドを設ける。
上述した３つの領域２２，２３および２５と基板２１の
表面の残存部分とは、領域２２に対する接点孔２９と領
域２５に対する接点孔３０とを有する絶縁層２８で被覆
する。
領域２２には金属細条３１を接触させ、領域２５には金
属細条３２を接触させる。
金属細条３２は第７図の平面図には図示しない。
メモリが第１４図によるＸ−Ｙマトリックスを有する型
のものである場合には、金属細条３２を金属細条３１に
対し直角に配置し、これら金属細条３１および３２を絶
縁層３３により互いに分離する。
ｐ−ｎ接合２６を有する幅狭部分２７の横断面積は小さ
く、細条３１および３２間に、ｐ−ｎ接合２４の順方向
（ｐ−ｎ接合２６の阻止方向）に充分大きな電圧パルス
を印加することにより、ｐ−ｎ接合２４を損傷すること
な（ｐ−ｎ接合２６を短絡させることによりこのｐ−ｎ
接合２６のダイオード作用を破壊するような電流が流れ
る。
従ってこのｐ−ｎ接合２６が〜電気的に破壊しうるプロ
グラミング素子ｐを構成する。
従って、最初は２つのｐ−ｎ接合が反対方向に直列に接
続されている為に開路状態にあった回路を最終的に単向
性の閉回路とする。
一方のダイオード２２．２３と他方のダイオード２３．
２５とは均質で最ト寸法の素子の組合せ体を構成する。
酸化珪素により分離された例えば多結晶珪素より成る２
つのダイオードは半導体技術において既知の技術によっ
て製造しうる。
第８および９図に示すプログラミング可能なメモリセル
は、少くとも表面層が絶縁材料９４より成る基板７１を
用いて造り、このメモリセルが多結晶珪素の肉薄層中に
一導電型の第１領域７２と、反対導電型の第２領域７３
とを有し、これら２つの領域がプレーナダイオード型の
ｐ−ｎ接合を形成するようにする。
領域７２はこのｐ−ｎ接合と接点パツド８０との間に幅
狭部分を有するようにする。
領域７２および７３と基板Ｔ１の表面の残存部分とは、
領域７３に対する接点孔１９と領域７２に対する接点孔
７７とを有する絶縁層Ｔ４により被覆する。
領域７３には接点孔７９を経て金属細条７５を接触させ
、領域７２には接点孔７７を経文金属細条７６（第９図
には図示せず）を接触させ、この金属細条７６は、メモ
リがＸ−Ｙマトリックスを有干る型のものである場合に
金属細条７５に対し直角に配置する。
これら２つの金属細条７５および７６は絶縁層７０によ
り互いに分離させる。
本例のメモリセルは、分離用のダイオードをラテラル型
の接合ダイオードでなくプレーナ型の接合ダイオードと
した点のみで、第４および５図につき説明したメモリセ
ルと相違する。
本例の場合も第４および５図に示す例と同様に溶融性の
素子（ヒューズ）を構成する幅狭部分７８を有する。
従ってこの幅狭部分７８が・電気的に破壊し５るプログ
ラミング素子・を構成する。
領域７３は例えばイオン注入により形成する。
第１０および１１図に示すプログラミング可能なメモリ
セルは、少くとも表面層が絶縁材料９５より成る基板８
１を用いて造り、このメモリセルが多結晶珪素の肉薄層
中に一導電型の第１領域８４と、反対導電型の第２領域
８３とを有し、これらの２つの領域がプレーナダイオー
ド型のｐ−ｎ接合を形成するようにする。
また、領域８４と同一の導電型の第３領域８２が領域８
３と相俟ってラテラルダイオード型のｐ−ｎ接合８９を
形成するようにする。
領域８２および８３はｐ−ｎ接合８９の区域において幅
狭部分９２を有する形状と口、これらの領域と基板の表
面の残存部分とを、幀ｍａ２に対する接点孔８８と領域
８４に対する接点孔９１とを有する絶縁層８５により被
覆する。
領域８４には金属細条８６を接触させ、領域８２には金
属細条８７（第１１図には図示せず）を接触させ、Ｘ−
Ｙマトリックスメモリの場合には金属細条８７を金属細
条８６に対し直角に配置する，これら２つの金属細条８
７および８６は絶縁層９３により互いに分離させる。
本例のメモリセルは、分離用のダイオードをラテラル型
の接合ダイオードとせずにプレーナ型の接合ダイオード
とした点においてのみ、第６および７図につき説明した
例のメモリセルと相違する，これらの双方の例において
は、ラテラルダイオード接合の両側の２つの領域が、充
分大きな逆電流で短絡回路となりうるプログラミング可
能グイオードを構成する。
従って、第１０および１１図の例ではｐ−ｎ接合８９が
・電気的に破壊し５るプログラミング素子・を構成する
。
領域８４はイオン注入により形成するのが有利である。
第１２および１３図に示すプログラミング可能なメモリ
セルは、２つのダイオードを直列に且つ逆方向に接続し
た型のものである。
メモリのセルと共働し、メモリの内容を書込みおよび読
出しするのに必要なデコーダや増幅器のような関連回路
の素子が形成されたｎ型のエビタキシアル層茶有するｐ
型単結晶珪素の基板４１を基にメモリを製造し始める。
関連回路のトランジスタの１個をｎｐｎ型とし、このト
ランジスタを第１２図の断面図に示す。
このトランジスタはコレクタ４２−有し、このコレクタ
４２はエビタキシアル層の一部であり、このエビタキシ
アル層はｎ”Ｗの埋込層４３とｎ十型のコレクタ接点領
域４４とを有する。
エビタキシアル層中には更にｐ型のベース４５が拡散さ
れており、とのベース４５内にはｎ十型のエミツタ４６
が拡散されている。
このトランジスタは癖型の基板に達する酸化珪素区域４
７によって他の回路素子から横方向に分離されている。
エビタキシアル層の表面は酸化珪素の肉薄絶縁層４８に
より被覆し、この絶縁層４８に接点に対する孔、すなわ
ち金属導体５０より成るコレクタ接点に対する孔４９と
、金属導体５２より成るエミッタ接点に対する孔５１と
、金属導体５４より成るベース接点に対する孔５３とを
あける。
半導体本体中に集積化した関連回路の接続回路網（この
回路網には導体５０，５２，５４を含む）を二酸化珪素
の絶縁層５５によって被覆する。
この絶縁層５５には、所望に応じ、プログラミング可能
メモリセルの行或いは列を関連回路に接続する必要があ
る位置で孔をあけることができる。
絶縁層５５上には、メモリのダイオードに相当する部分
において多結晶珪素の肉薄層を成長させた。
ダイオードは第６および７図に示すダイオードに類似し
、ｐ型の第１領域５６、ｎ型の第２領域５７およびｐ型
の第３領域５８をこれらのダイオードに設ける。
領域５７および５６間のｐ−ｎ接合５９は領域５Ｂおよ
び５７間のｐ−ｎ接合６０よりも大きな面積とする。
第４および５図に示すのと同様な形態の溶融性素子を有
するメモリセルから同様なメモリを形成しうろこと勿論
である，ｐ−ｎ接合６０はメモリセルの電気的に破壊し
うるプログラミング素子を構成する。
プログラミングパルスは領域５６に接触している金属導
体６１および領域５８に接触している金属導体６２を経
て供給する。
金属導体６１は真空蒸着によって堆積したアルミニウム
細条とし、金属導体６２も同様とする。
金属導体６２は、メモリの全表面、特に金属導体６１に
被覆した酸化珪素の絶縁層６４に形成した孔６３を経て
領域５８に接触させる。
領域５６，５７および５８より成るメモリセルに類似す
る数個のメモリセルを同一のライン上に設け、孔６３を
経て形成された接点を２つの隣接するメモリセルに対し
て作用するようにすることができ、この場合、領域５８
は上述した隣接セルの第３領域を構成するように延長さ
せる。
このような構成によれば面積を節約することができ、集
積密度を高めることができる。
第６および７図に線図的に示す例に相当するセルを有す
るメモリを製造する方法は、半導体の製造に用いられて
いる通常の技轡である処理で達惑しうる。
単結晶珪素の片から出発し一回路素子や必要な接続線を
有する関連回路（メモリに関連する回路：をこの単結晶
珪素片内に形成する。
これらの回路は、最良の作動が得られるように、しかも
所望の特性に応じて選択した既知のいずれかの方法によ
って造る。
考慮すべき条件は、前記の回路素子や前記の接続線がメ
モリの分離ダイオードおよびプログラミングダイオード
を形成する上で必要な熱処理に損傷なく耐えうるように
する必要があるということと、選択した方法により、単
結晶珪素片の表面を、極めて良好に平坦な表面にすると
ともに絶縁材料の堆積およびその後の高品質の多結晶珪
素の堆積を行ないうる表面にすることである。
次に、必要な回路を形成し元箪結晶珪素片を二酸化珪素
の絶縁層によって被覆伊る。
この被覆は好適には気相からの化学的堆積により１００
０Ａ程度の厚さで行なう。
上記の絶縁層め代り吟、気相から化学的に堆積したＳｉ
Ｏ２の副層上に窒化珪素層を設けたものを用いることが
できる。
次にメモリのセルのダイオードを続いて形成する多結晶
珪素の堆積を行なう。
この堆積は、堆積層に硼素を不純物添加（ドーピング）
する為にボランＢ２馬が添加され６００〜７００Ｃの温
度の反応管内に入れたシランＳｉＨ，から行なう。
堆積は３０００Ａの厚さの層が得られるように制御し、
ボランの含有量は１０１７原子／ｃｄ３程度の硼素濃度
で得られるように調整する。
単結晶珪素片内および単結晶珪素片上の双方或いはいず
れか一方にすでに形成された回路素子および接続線の双
方或いはいずれか一方が高温度に耐えることができない
場合には、絶縁層を、加圧下で且つ低温度で行なう既知
のいかなる酸化方法によっても得ることができ、多結晶
珪素の堆積は４００℃を越えない温度でプラズマ気体技
術を用いる方法によって行なうことができる。
次に写真食刻した酸化珪素マスクを用いて珪素層を腐食
することによりダイオードを位置決めする。
多結晶珪素は弗化水素酸、硝酸および酢酸の混合液によ
り、或いは弗化物に基いたプラズマにより腐食する。
次に、窒化珪素とするのが好適な新たなマスクを設けて
ｎ導電型とすべき多結晶珪素層の領域を位置決めする。
次に５・１０１７原子／ｃｄ３の砒素濃度を得るドーズ
量で砒素イオンの注入をする。
次に、二酸化珪素の絶縁層を堆積し、この絶縁層に接点
窓を形成し、アルミニウム層を堆積し、次にこのアルミ
ニウム層を腐食処理して接続導体を形成することにより
メモリを完成させる。
上述したようにして製造したメモリには、プログラミン
グダイオードのｐ−ｎ接合が１μｉ２程度の面積を有す
る場合、所望のｐ−ｎ接合を短絡させる２０ｍＡ程度の
プログラミング用電流を流すことができる。
例えば、珪素層の厚さは約０．３μｍとし、ｐ−ｎ接合
が存在している最も幅狭部分の幅は約３μｍとす乞。
【図面の簡単な説明】
第１図は第２図のＩ−Ｉ線上を断面とした本発明による
固定メモリ七尤の一例を示す線図的断面図、第２図は第
１図に示子セルの平面図、第３図はプログラミングした
固定メモリのマトリックスを示す７ｍ、第４図は第５図
のＡ−Ｂ線上を断面とし、ヒューズを有するプログラミ
ング可能メモリセルを示す線図的断面図、第５図はその
平面図、第６図は第７図のＣ−Ｄ線上を断面とし、破壊
しうるｐ−ｎ接合を有するプログラミング可能メモリセ
ルを示す線図的断面図、第７図はその平面図、第８図は
第９図のＥ−Ｆ線上を断面とし、ヒューズを有するプロ
グラミング可能メモリセル茶示Ｘ線図的断面図、第９図
はその平面図、第１０図は第１１図のＧ−Ｈ線上を断面
とし、破壊しうるｐ−ｎ接合を有するプログラミング可
能メモリセルを示す線図的断面図、第１１図はその平面
図、第１２図は第１３図のＫ−Ｌ線上を断面とし、関連
する回路を有するプログラミング可能装置を示す線図的
断面図、第１３図はその部分的平面図、第１４図は破壊
しうるｐ−ｎ接合を有するプログラミング可能固定メモ
リを示す線図、第１５図はヒューズを有するプログラミ
ング可能固定メモリを示す線図である。 １，２１，７１，８１・・・基板（本体）、２，２２，
７２，８４・・・第１領域、３，２３，７３；８３・・
・第２領域、４，２４，２６．８９・・・ｐ−ｎ接合、
５．２７，７８．９２・・・幅狭部分、６，８０・・・
接点パッド、７，１２，２８，７０，７４，８５，９３
・・・絶縁層、８，９，２９，３０，７７，７９，８８
．９１・・・接点孔、１０，１１，３１，３２，３３，
７５．７６・・・金属細条、１４，３４，９４．９５・
・・絶縁材料、２５．８２・・・第３領域、４１・・・
基板、４２・・・コレクタ、４３・・・埋込層、４４・
・・コレクタ接点領域、４５・・・ベース、４６・・・
エミツタ、４７・・・酸化珪素区域、４８・・・絶縁層
、４９，５１，５３・・・接点孔、５０，５２，５４・
・・金属導体、５５・・・絶縁層、５６・・・第１領域
、５１・・第２領域、５８・・・第３領域、５９，６０
・・・ｐ一ｎ接合、６１．６２・・・金属導体（細条）
、６３・・・孔、６４・・・絶縁層、１０１・・・半導
体基板（本体）、１０２・・・二酸化珪素層（絶縁層）
、１０３・・・ｎ導電型領域、１０４・・・ｐ導電型領
域、１０５・・・ｐ−ｎ接合、１０６・・・絶縁層、１
０７・・・列導体、１０８・・・行導体、１０９，１１
０・・・窓。

Claims (1)

  1. 【特許請求の範囲】 １ 複数個のメモリセルを有するプログラミング可能固
    定メモリを具え、各メモリセルに少くとも１個のｐ−ｎ
    接合ダイオードと電気的に破壊しうるプログラミング素
    子とを設けて成る半導体装置において、前記の１一のダ
    イオニドのｐ−ｉ接合を、半導体本体妻に存在する絶縁
    層上に延在する肉薄の半導体材料の層の２つの領域であ
    って互いに導電型の異なる領域間に形成したことを特徴
    とする半導体装置。 ２ 特許請求の範囲１記載の半導体装置において前記の
    ｐ−ｎ接合と前記の電似−に破壊しうるプログラミング
    素子との組合せ体を前記の肉薄半導体材料層中に設け、
    この肉薄半導体材料層を多結晶材料としたことを特徴と
    する半導体装置。 ３ 特許請求のｉ囲１または２鴫載の半導体装置におい
    て、前記の電気的に破壊しうる素子に、前記の肉薄半導
    体材料層より成る細条状部分を設け該細条状部分が、幅
    広の２部分間に位置するとともにこれら２部分と連続す
    る幅狭の中間部分を有するようにし、前記のダイオード
    のｐ−ｎ接合を前記の幅狭の中間部分内に位置させたこ
    とを特徴とする半導体装置。 ４ 特許請求の範囲１または２記載の半導体装置におい
    て、前記のプログラミング素子を前記のｐ一ｎ接合ダイ
    オードと直列に接続したヒューズとし、前記のダイオー
    ドの２つの領域の一方の一部分を以って構成したことを
    特徴とする半導体装置。 ５ 特許請求の範囲１または２記載の半導体装置におい
    て、前記のプログラミング素子を、短絡しうる他のｐ−
    ｎ接合グイ寿一ドとし、前記の１個のダイオードと前記
    の他のダイオードとを直列に且つ反対方向に接続し、前
    記の他のダイオードに、ｐ−ｎ接合を形成する２つの半
    導体領域を設け、これら２つの半導体領域の一方と前記
    の１個のダイオードの２つの領域の一方とが前記の肉薄
    半導体材料層の共通領域を共有するようにしたことを特
    徴とする半導体装置。 ６ 特許請求の範囲４または５記載の半導体装置におい
    て、前記の１個のｐ−ｎ接合ダイオードと前記のプログ
    ラミング素子との組合せ体を前記の肉薄半導体材料層の
    一部分内に設け、該一部分において、前記の１個のダイ
    オードの前記のｐ−ｎ接合の位置における横断面積を前
    記のプログラミング素子の位置における前記の一部分の
    最小横断面積よりも大きな面積としたことを特徴とする
    半導体装置。 ７ 特許請求の範囲４ないし６のいずれか１つに記載の
    半導体装置において、前記の肉薄半導体材料層の２つの
    領域間のｐ−ｎ接合より成るダイオードのうちの第１９
    複数個を、前記の肉薄半導体材料層中に形成した溶融性
    素子と直列に接続し、前記のダイオードのうちの第２の
    複数個を、前記の肉薄半導体材料層に形成され短絡しう
    るダイオードと直列に接続したことを特徴とする半導体
    装置。 ８ メモリセルと、これらメモリセルと共働する関連回
    路とを有するプログラミング可能固定メモリを具える半
    導体装置であって、前記のメモリセルの各々が少くとも
    １個のｐ−ｎ接合ダイオードと電気的に破壊しうるプロ
    グラミング素子とを有するようにした半導体装置におい
    て、前記のダイオードのｐ−ｎ接合を、単結晶半導体本
    体上に存在する絶縁層上に延在する半導体材料の肉薄層
    の２つの領域間に形成し、前記の関連回路の複数個の回
    路素子を前記の単結晶半導体本体内に集積化するととも
    にこれらの回路素子を前記のメモリセルによって占めら
    れる前記の肉薄層の区域の下側に少くとも部分的に位置
    させたことを特徴とする半導体装置。 ９ 特許請求の範囲８記載の半導体装置において，半導
    体材料の前記の肉薄層を、前記のメモリセルの前記のｐ
    −ｎ接合ダイオードと前記の電気的に破壊し５るプログ
    ラミング素子とを有する多結晶珪素の層としたことを特
    徴とする半導体装置。
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