JPS58127344A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

Info

Publication number
JPS58127344A
JPS58127344A JP1036982A JP1036982A JPS58127344A JP S58127344 A JPS58127344 A JP S58127344A JP 1036982 A JP1036982 A JP 1036982A JP 1036982 A JP1036982 A JP 1036982A JP S58127344 A JPS58127344 A JP S58127344A
Authority
JP
Japan
Prior art keywords
width
oxide film
silicon oxide
groove
oxidation
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP1036982A
Other languages
English (en)
Inventor
Toshiaki Ogata
尾形　俊昭
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Suwa Seikosha KK
Original Assignee
Seiko Epson Corp
Suwa Seikosha KK
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Epson Corp, Suwa Seikosha KK filed Critical Seiko Epson Corp
Priority to JP1036982A priority Critical patent/JPS58127344A/ja
Publication of JPS58127344A publication Critical patent/JPS58127344A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
    • H01L21/76205—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO in a region being recessed from the surface, e.g. in a recess, groove, tub or trench region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
    • H01L21/76213—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose
    • H01L21/76216—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose introducing electrical active impurities in the local oxidation region for the sole purpose of creating channel stoppers

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Local Oxidation Of Silicon (AREA)
  • Element Separation (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、Ｍ（１ｍｌ半導体装置の秦子会ｉｌｌ形成工
程に関する。
本発ｇＡの目的は％ＭＯｉ１ｍｌ半導体装置の高集積化
を実現する為に素子分離に要する面積を極限まで小さく
する事に有る。
以下図に依って詳しく説明する。
第１ｍは従来の製造方法による素子分離を示す図である
。シリコン基板１上に薄い緩衝用の酸化シリ；ン膜を形
成するか、あるいは直接に窒化シリコン膜２を形成し、
窒化シリコンｊｌ［２を酸化マスクとしてシリコン基板
１を選択的に酸化し、酸化シリコンＨｓを形成する０図
の４はイオン注入によるストッパ拡散層を示す。館１図
に示す従来の素子分離法では窒化シリコン膜のフォトエ
ツチング可能な最小線巾が１３μ慣であってもバーズビ
ーク５の発生によって１μ％程度の巾が嵌子分離領域と
して必要になる。
本発明は上記の欠点を除来して素子分離領域の巾を小さ
くしてＭＯ５１ｍｌ半導体装置の高集積化を実現するも
のである。第２図、第３図、第４図に本発明の製造方法
を示す。ｊＩ２図に示す様にシリコン基板６上に直接も
しくは緩衝用の酸化シリコン膜を介して窒化シリコン膜
もしくはアルミナ膜７を形成する。次いで第３図に示す
様に窒化シリコン膜７をエツチングし、同時にシリ；ン
基板ニ開口部の巾８より深さ９０大きい溝を反応性イオ
ンエツチング等で矩形もしくはそれに近い形で形成する
。図の１０はフォトレジスト等のマスク材を示す。シリ
コン基板に形成された溝は熱酸化工程によって第４図に
示す様に酸化シリコンＪ［１１で充たされる。酸化マス
ク材がアルミナ膜の場合には陽極酸化法を用いる事が出
来る０本発明の製造方法ではシリコン基板に形成する溝
の深さ９を開口部の巾８より大きくするので、溝を充た
す酸化シリコン膜はほとんど溝の両側面の酸化で充足さ
れる。従って素子分離の酸化シリコン膜を形成する酸化
時間が従来の製造方法に比べて充分短く出来るので酸化
シリコン膜を緩衝用に形成した場合にもバーズビークの
発生は極めて小さい０例えば開口部の巾がｌｌｓμ集の
場合素子分離領域の巾は１６μ愕以下に出来る。この値
は５１１図の従来の製造方法の場合と比較して充分小さ
い値である。また表面をほぼ平担に出来る点も特長であ
る。
図の１２はイオン注入によるストッパ拡散層を示す。
本発明の半導体装置の製造方法は素子分離領域を非常に
小さく出来かつ表面が平担であるので電子ビーム露光法
、Ｘ線露光法等で形成されるサブミクロン素子を有する
半導体装置の製造方法としている。
【図面の簡単な説明】
第１図は従来の製造方法による素子分離を示す図である
。 第２ｖＡ、第３図、第４図は本発明の製造方法の素子分
離を示す図である。 １、Ｓ−・・・・・シリコン基板 ２・・・・・・・・・・・・窒化シリコン属３．１１・
・・酸化シリコン膜 ５・・・・・・・・・・・・バーズビーク７・・・・・
・川・・・窒化シリコン膜もしくはアルミナ膜８・・・
・・・・・・・・・溝の巾 ９・・・・・・・・・・・・溝の深さ

Claims (1)

    【特許請求の範囲】
  1. 窒化シリコン膜もしくはアルミナ膜を形成する工程と、
    該窒化シリコン膜もしくはアルミナ膜をフォトエツチン
    グすると共にシリコン基板にＮ０部の巾より深い矩形の
    溝を形成する工程と、該シリコン基板を選択酸化し、該
    矩形の溝を酸化膜で充たす工程管有する事を特徴とする
    半導体装置の製造方法。
JP1036982A 1982-01-26 1982-01-26 半導体装置の製造方法 Pending JPS58127344A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP1036982A JPS58127344A (ja) 1982-01-26 1982-01-26 半導体装置の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP1036982A JPS58127344A (ja) 1982-01-26 1982-01-26 半導体装置の製造方法

Publications (1)

Publication Number Publication Date
JPS58127344A true JPS58127344A (ja) 1983-07-29

Family

ID=11748237

Family Applications (1)

Application Number Title Priority Date Filing Date
JP1036982A Pending JPS58127344A (ja) 1982-01-26 1982-01-26 半導体装置の製造方法

Country Status (1)

Country Link
JP (1) JPS58127344A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH021916A (ja) * 1988-06-10 1990-01-08 Mitsubishi Electric Corp 分離酸化膜の形成方法
US5696021A (en) * 1993-08-31 1997-12-09 Sgs-Thomson Microelectronics, Inc. Method of making a field oxide isolation structure

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5388584A (en) * 1977-01-17 1978-08-04 Hitachi Ltd Production of sio2 layer for interelement isolation
JPS56130940A (en) * 1980-03-17 1981-10-14 Fujitsu Ltd Manufacture of semiconductor device

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5388584A (en) * 1977-01-17 1978-08-04 Hitachi Ltd Production of sio2 layer for interelement isolation
JPS56130940A (en) * 1980-03-17 1981-10-14 Fujitsu Ltd Manufacture of semiconductor device

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH021916A (ja) * 1988-06-10 1990-01-08 Mitsubishi Electric Corp 分離酸化膜の形成方法
US5696021A (en) * 1993-08-31 1997-12-09 Sgs-Thomson Microelectronics, Inc. Method of making a field oxide isolation structure

Similar Documents

Publication Publication Date Title
JP3978310B2 (ja) 反射防止コーティングを使用する集積回路製作でのアイソレーション法
JP2002313905A (ja) 半導体装置の製造方法
JPS55160444A (en) Manufacture of semiconductor device
JPH0689884A (ja) 半導体装置の素子分離方法
JPS58127344A (ja) 半導体装置の製造方法
JP2003100583A (ja) マスクおよびその製造方法と半導体装置の製造方法
JPS60106142A (ja) 半導体素子の製造方法
KR100598103B1 (ko) 패턴 형성 방법
JPH04280451A (ja) 半導体素子分離領域の製造方法
KR950004977B1 (ko) 반도체 소자의 감광막 미세 패턴 형성방법
JP3285146B2 (ja) 半導体装置の製造方法
JPH0582515A (ja) 半導体装置およびその製造方法
KR930012119B1 (ko) 소자분리 산화막 제조방법
KR100239436B1 (ko) 반도체 소자의 제조 방법
JPS60240131A (ja) 半導体装置の製造方法
JP2663516B2 (ja) 半導体素子の製造方法
KR960000381B1 (ko) 반도체소자의 필드산화막 형성방법
JP2623907B2 (ja) 半導体素子の製造方法
TW392209B (en) Method for fabricating cell projection mask background of the invention
JPS622386B2 (ja)
JPS61230324A (ja) エツチング方法
JPH0191422A (ja) 微細パターン形成方法
JPH02142117A (ja) 半導体集積回路の製造方法
TW569311B (en) Method for shrinking space between floating gates
KR100247808B1 (ko) 반도체장치의 제조방법