JPS5812595B2 - 電子楽器 - Google Patents
電子楽器Info
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- JPS5812595B2 JPS5812595B2 JP51122078A JP12207876A JPS5812595B2 JP S5812595 B2 JPS5812595 B2 JP S5812595B2 JP 51122078 A JP51122078 A JP 51122078A JP 12207876 A JP12207876 A JP 12207876A JP S5812595 B2 JPS5812595 B2 JP S5812595B2
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- Japan
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- circuit
- envelope
- counter
- signal
- waveform
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- Electrophonic Musical Instruments (AREA)
Description
【発明の詳細な説明】
この発明は複数の楽音発生系列を有する電子楽器に関し
、特に鍵抑圧に応答して互に異なる2つのエンベロープ
波形を発生するエンベロープ発生器を設け、該エンベロ
ープ発生器から発生されるエンベロープ波形を選択的に
切換えて前記それぞれの楽音発生系列に加えるようにし
た電子楽器に関する。
、特に鍵抑圧に応答して互に異なる2つのエンベロープ
波形を発生するエンベロープ発生器を設け、該エンベロ
ープ発生器から発生されるエンベロープ波形を選択的に
切換えて前記それぞれの楽音発生系列に加えるようにし
た電子楽器に関する。
電子楽器において、発生音の音量振幅エンベロープはエ
ンベロープ発生器で発生したエンベロープ波形によって
制御される。
ンベロープ発生器で発生したエンベロープ波形によって
制御される。
従来のエンベロープ発生器は1個の装置から1個のエン
ベロープ波形しか発生することができなかった。
ベロープ波形しか発生することができなかった。
そのため多系列で楽音を発生する場合において各系列で
異なるエンベロープによって音量を制御しようとする場
合、各系列に対応して別々にエンベロープ発生器を設け
なければならなかった。
異なるエンベロープによって音量を制御しようとする場
合、各系列に対応して別々にエンベロープ発生器を設け
なければならなかった。
例えば第1の楽音発生系列の発生楽音の音量をパーカツ
シブエンベロープ波形で制御し、第2の楽音発生系列の
発生楽音の音量を持続エンベロープ波形で制御する場合
は、パーカツシブエンベロープ波形を発生する第1のエ
ンベロープ発生器と持続エンベロープ波形を発生する第
2のエンベロープ発生器を設け、第1のエンベロープ発
生器から発生されるエンベロープ波形によって第1の楽
音発生系列の発生楽音の音量を制御し、第2のエンベロ
ープ発生器から発生されるエンベロープ波形によって第
2の楽音発生系列の発生楽音の音量を制御する構成をと
っていた。
シブエンベロープ波形で制御し、第2の楽音発生系列の
発生楽音の音量を持続エンベロープ波形で制御する場合
は、パーカツシブエンベロープ波形を発生する第1のエ
ンベロープ発生器と持続エンベロープ波形を発生する第
2のエンベロープ発生器を設け、第1のエンベロープ発
生器から発生されるエンベロープ波形によって第1の楽
音発生系列の発生楽音の音量を制御し、第2のエンベロ
ープ発生器から発生されるエンベロープ波形によって第
2の楽音発生系列の発生楽音の音量を制御する構成をと
っていた。
しかし、このような構成によると楽音発生系列の数に対
応する多数のエンベロープ発生器が必要となり構成が複
雑となるという欠点を有していた。
応する多数のエンベロープ発生器が必要となり構成が複
雑となるという欠点を有していた。
この発明は上述した点に鑑みてなされたもので、楽音発
生系列の数よりも少ない数のエンベロープ発生器で各楽
音発生系列の発生楽音の音量をそれぞれ所望のエンベロ
ープ波形で任意に制御できるようにした電子楽器を提供
することを目的とする。
生系列の数よりも少ない数のエンベロープ発生器で各楽
音発生系列の発生楽音の音量をそれぞれ所望のエンベロ
ープ波形で任意に制御できるようにした電子楽器を提供
することを目的とする。
この発明によれば、鍵押圧に対応して互に異なる第1お
よび第2のエンベロープ波形を同時に発生するエンベロ
ープ発生器を用いて構成される。
よび第2のエンベロープ波形を同時に発生するエンベロ
ープ発生器を用いて構成される。
すなわち、押鍵に対応して互に異なる楽音を同時に発生
する少くとも2つの楽音発生系列を有する電子楽器にお
いて、鍵押圧に応答して互に異なる第1および第2のエ
ンベロープ波形を同時に発生するエンベロープ発生器を
設け、このエンベロープ発生器から発生される第1およ
び第2のエンベロープ波形を選択的に切換えて前記それ
ぞれの楽音系列に音量制御用の信号として供給するよう
に構成している。
する少くとも2つの楽音発生系列を有する電子楽器にお
いて、鍵押圧に応答して互に異なる第1および第2のエ
ンベロープ波形を同時に発生するエンベロープ発生器を
設け、このエンベロープ発生器から発生される第1およ
び第2のエンベロープ波形を選択的に切換えて前記それ
ぞれの楽音系列に音量制御用の信号として供給するよう
に構成している。
以下この発明を添付図面の実施例に関して詳細に説明し
よう。
よう。
第1図に示した電子楽器300において、押鍵検出回路
302は鍵盤301に配された各鍵のキースイッチのオ
ンまたはオフ動作を検出し、押圧された鍵を識別する情
報を出力する。
302は鍵盤301に配された各鍵のキースイッチのオ
ンまたはオフ動作を検出し、押圧された鍵を識別する情
報を出力する。
発音割当て回路303は押鍵検出回路302から前記押
圧された鍵を識別する情報を受入して、この情報が表わ
す鍵の発音を同時最大発音数(例えば12音)に対応す
るチャンネルのいずれかに割当てる。
圧された鍵を識別する情報を受入して、この情報が表わ
す鍵の発音を同時最大発音数(例えば12音)に対応す
るチャンネルのいずれかに割当てる。
発音割当て回路303は各チャンネルに対応する記憶位
置を有し、或る鍵の発音が割当てられたチャンネルに対
応する記憶位置にその鍵を表わすキーコードK.Cを記
憶し、各チャンネルに記憶したキーコードKCを時分割
的に順次出力する。
置を有し、或る鍵の発音が割当てられたチャンネルに対
応する記憶位置にその鍵を表わすキーコードK.Cを記
憶し、各チャンネルに記憶したキーコードKCを時分割
的に順次出力する。
例えば、キーコードKCは鍵盤種類を表わす2ビットの
鍵盤コードK1,K2と、オクターブ音域を表わす3ビ
ットのオクターブコードB1 , B2 , Bsと、
1オクターブ内の音名を表わす4ビットのノートコード
N1, N2, N3, N,から成り、鍵盤301で
押された鍵を個々に識別し得るようになっている。
鍵盤コードK1,K2と、オクターブ音域を表わす3ビ
ットのオクターブコードB1 , B2 , Bsと、
1オクターブ内の音名を表わす4ビットのノートコード
N1, N2, N3, N,から成り、鍵盤301で
押された鍵を個々に識別し得るようになっている。
キーコードKCのうち鍵盤コードK1,K2がエンベロ
ープ発生器10に供給される。
ープ発生器10に供給される。
コー■1,K2の内容と鍵盤種類の関係は下記第1表の
通りである。
通りである。
デイケイ開始信号DSは上記鍵盤コードK1,K2を生
じさせた鍵の押圧が解除されたとき発生される。
じさせた鍵の押圧が解除されたとき発生される。
エンベロープ発生器10において1つのエンベロープ波
形の発生が終了すると後述のようにデイケイ終了信号D
Fが発生される。
形の発生が終了すると後述のようにデイケイ終了信号D
Fが発生される。
前記デイケイ開始信号DSとデイケイ終了信号が同時に
発生したことを条件にクリア信号CCが発生される。
発生したことを条件にクリア信号CCが発生される。
クリア信号CCが発生されると、デイケイ開始信号DS
及びキーコードKC(鍵盤コードK1,K2)などが消
去される。
及びキーコードKC(鍵盤コードK1,K2)などが消
去される。
従って、鍵盤コードK1, K2は押鍵開始時からクリ
ア信号CCが発生されるまでの間発生し、押鍵された当
該鍵盤の音が電子楽器300において発音中であること
を表わしている。
ア信号CCが発生されるまでの間発生し、押鍵された当
該鍵盤の音が電子楽器300において発音中であること
を表わしている。
また、デイケイ開始信号DSは離鍵時からクリア信号C
Cが発生されるまでの間発生し、離鍵後の減衰発音中で
あることを表わしている。
Cが発生されるまでの間発生し、離鍵後の減衰発音中で
あることを表わしている。
なお、アタックパルスAPは押鍵当初に1発だけ発生さ
れるパルスである。
れるパルスである。
これらの信号K1,K2,DS,CC,APは発音割当
て回路303から発生され、エンベロープ発生器10に
供給される。
て回路303から発生され、エンベロープ発生器10に
供給される。
前記発音割当て回路303は、時分割処理によって複数
音の同時発音を可能にする回路であり、複数の時分割発
音チャンネルの1つに1つの押圧鍵の発音を割当てる。
音の同時発音を可能にする回路であり、複数の時分割発
音チャンネルの1つに1つの押圧鍵の発音を割当てる。
従って、上記の各信号KC , K1, K2, DS
,CC,APはこれらの信号に対応する鍵の発音が割当
てられたチャンネルの時間に同期して時分割的に供給さ
れる。
,CC,APはこれらの信号に対応する鍵の発音が割当
てられたチャンネルの時間に同期して時分割的に供給さ
れる。
このため、これらの信号K1, K2,DS,CC,A
Pを受入れて動作するエンベロープ発生器10は、第3
図乃至第5図に詳細を示したように時分割動作が可能と
なっている。
Pを受入れて動作するエンベロープ発生器10は、第3
図乃至第5図に詳細を示したように時分割動作が可能と
なっている。
第6図aは主クロツクパルスφ1を示すグラフで、この
パルスφ1は各チャンネルの時分割動作を制御するもの
であり、例えば1μs(マイクロ秒、10−6秒)の周
期を有している。
パルスφ1は各チャンネルの時分割動作を制御するもの
であり、例えば1μs(マイクロ秒、10−6秒)の周
期を有している。
チャンネル数が12であるから、主クロツクパルス偽に
よって順次区切られる1μs幅のタイムスロットは第1
チャンネル〜第12チャンネルに順次対応させられる。
よって順次区切られる1μs幅のタイムスロットは第1
チャンネル〜第12チャンネルに順次対応させられる。
第6図bに示すように、各タイムスロットを順に第1チ
ャンネル時間〜第12チャンネル時間ということにする
。
ャンネル時間〜第12チャンネル時間ということにする
。
各チャンネル時間は循環して発生する。
第6図Cに示すように12μsの周期をもつ同期クロツ
クパルスφAは、後述のアタッククロツクパルスやデイ
ケイクロックパルスを全チャンネル時間(12μS)に
同期させるために使用される。
クパルスφAは、後述のアタッククロツクパルスやデイ
ケイクロックパルスを全チャンネル時間(12μS)に
同期させるために使用される。
発音割当て回路303から供給されたキーコードKCは
該キーコードKCに対応する鍵の楽音周波数に固有の数
値情報を周波数情報記憶装置304から読み出させるア
ドレス指定信号として使用される。
該キーコードKCに対応する鍵の楽音周波数に固有の数
値情報を周波数情報記憶装置304から読み出させるア
ドレス指定信号として使用される。
周波数情報記憶装置304は各鍵のキーコードKCに対
応した周波数情報F(定数)を予じめ記憶した、例えば
リードオンリイメモリによって構成されており、或るキ
ーコードKCが加えられるとそのコードが指定するアド
レスに記憶した周波数情報Fを読み出す。
応した周波数情報F(定数)を予じめ記憶した、例えば
リードオンリイメモリによって構成されており、或るキ
ーコードKCが加えられるとそのコードが指定するアド
レスに記憶した周波数情報Fを読み出す。
アキュームレータ305においてこの周波数情報Fを規
則的に遂次累算して一定の時間毎に楽音波形の振幅をサ
ンプリングするようにしているため、周波数情報Fは当
該鍵の楽音周波数に比例したデジタル的数値である。
則的に遂次累算して一定の時間毎に楽音波形の振幅をサ
ンプリングするようにしているため、周波数情報Fは当
該鍵の楽音周波数に比例したデジタル的数値である。
アキュムレータ305は各チャンネルの周波数情報Fを
一定のサンプリング速度で(各チャンネル時間毎に12
μsの速さで)累算する回路であり、累算値qF(qは
1,2,3…と変化する累算回数を示し、値qFは1・
F,2・F,3・F…と変化する)を得て、サンプリン
グ時間毎(12μs)に読み出すべき楽音波形の位相を
進める。
一定のサンプリング速度で(各チャンネル時間毎に12
μsの速さで)累算する回路であり、累算値qF(qは
1,2,3…と変化する累算回数を示し、値qFは1・
F,2・F,3・F…と変化する)を得て、サンプリン
グ時間毎(12μs)に読み出すべき楽音波形の位相を
進める。
アキュムレータ305の出力qFは複数の系列(図では
3系列)に分配され、各系列の楽音波形メモlJ306
,307、及び308に夫々供給される。
3系列)に分配され、各系列の楽音波形メモlJ306
,307、及び308に夫々供給される。
楽音波形メモリ306,307,308は楽音音源波形
を複数の(例えば64)サンプル点に分割し、順次各サ
ンプル点の振幅値を各アドレスに記憶している。
を複数の(例えば64)サンプル点に分割し、順次各サ
ンプル点の振幅値を各アドレスに記憶している。
アキュムレータ305の出力である値qFは楽音波形メ
モリ306,307、及び308から読み出すべきアド
レスを指定する入力となる。
モリ306,307、及び308から読み出すべきアド
レスを指定する入力となる。
アキュムレータ305において累算値qFが増大するに
ともなって、読み出すべきサンプル点振幅を指定するア
ドレスが順次進められ、楽音音源波形の順次サンプル点
振幅値が波形メモリ306〜308から次々に読み出さ
れる。
ともなって、読み出すべきサンプル点振幅を指定するア
ドレスが順次進められ、楽音音源波形の順次サンプル点
振幅値が波形メモリ306〜308から次々に読み出さ
れる。
楽音波形メモリ306〜308から読み出された楽音信
号は音色制御回路309,310、及び311に夫々加
わり、各系列別に音色制御された後、サウンドシステム
312を経て発音される。
号は音色制御回路309,310、及び311に夫々加
わり、各系列別に音色制御された後、サウンドシステム
312を経て発音される。
各系列の楽音波形メモリ306〜30Bには夫々異なる
形状の音源波形(例えば、正弦波、鋸歯状波、矩形波な
ど)を記憶させておき、各音色制御回路309〜311
は夫々異なる方式によって(例えば、高調波成分別に相
対振幅を制御する、あるいはフィルタを用いて音色制御
する、など)楽音音色を制御するように構成すると、各
系列別に異なる音質の音を得ることができるので好都合
である。
形状の音源波形(例えば、正弦波、鋸歯状波、矩形波な
ど)を記憶させておき、各音色制御回路309〜311
は夫々異なる方式によって(例えば、高調波成分別に相
対振幅を制御する、あるいはフィルタを用いて音色制御
する、など)楽音音色を制御するように構成すると、各
系列別に異なる音質の音を得ることができるので好都合
である。
エンベロープ発生器10から各系列X1,X2,X3別
に並列的に発生されるエンベロープ波形信号は、楽音波
形メモリ306〜308に夫々供給され、各メモリ30
6〜308から読み出す楽音波形の振幅を該エンベロー
プ波形に応じて制御する。
に並列的に発生されるエンベロープ波形信号は、楽音波
形メモリ306〜308に夫々供給され、各メモリ30
6〜308から読み出す楽音波形の振幅を該エンベロー
プ波形に応じて制御する。
エンベロープ発生器10は、直接キーイングモードのエ
ンベロープ波形とその他のエンベロープ波形を同時に発
生することができるようになっており、発生エンベロー
プ波形を各系列X1〜X3に振分けて楽音波形メモリ3
06〜308に供給する。
ンベロープ波形とその他のエンベロープ波形を同時に発
生することができるようになっており、発生エンベロー
プ波形を各系列X1〜X3に振分けて楽音波形メモリ3
06〜308に供給する。
第2図はエンベロープ発生器10の概略を示すもので、
カウンタ11の計数出力はメモリ12に供給され、その
計数値CVに対応する値のエンベロープ振幅情報に変換
される。
カウンタ11の計数出力はメモリ12に供給され、その
計数値CVに対応する値のエンベロープ振幅情報に変換
される。
メモリ12の記憶内容は例えば第T図に示すようになっ
ており、計数値O付近(0〜7)では指数特性を示し、
その他の計数値(8〜63)に対してはリニア特性を示
す。
ており、計数値O付近(0〜7)では指数特性を示し、
その他の計数値(8〜63)に対してはリニア特性を示
す。
勿論、破線で示したように全計数値(0〜63)に対し
てリニアな関係を示す振幅情報をメモリ12に記憶する
ようにしてもよい。
てリニアな関係を示す振幅情報をメモリ12に記憶する
ようにしてもよい。
カウンタ11は、クロツクゲート13から供給されるア
タッククロツクパルスACによって増数され、デイケイ
クロックパルスDCによって減数される。
タッククロツクパルスACによって増数され、デイケイ
クロックパルスDCによって減数される。
また指数的に変化するデイケイエンベロープを折れ線近
似によって得る場合は、カウンタ11の所定上位ビット
(複数)のデータをライン14及びゲート15を介して
デイケイクロックパルスDCのタイミングで小数部カウ
ンタ16に帰還する。
似によって得る場合は、カウンタ11の所定上位ビット
(複数)のデータをライン14及びゲート15を介して
デイケイクロックパルスDCのタイミングで小数部カウ
ンタ16に帰還する。
小数部カウンタ16における演算の結果生じるキャリイ
信号CRはカウンタ11の加算入力に供給される。
信号CRはカウンタ11の加算入力に供給される。
従って、デイケイクロックパルスDCによる減算の程度
が、小数部カウンタ16から、キャリイ信号CRが加わ
る頻度に応じて変化し、計数値Cvが指数的に変化する
。
が、小数部カウンタ16から、キャリイ信号CRが加わ
る頻度に応じて変化し、計数値Cvが指数的に変化する
。
カウンタ11の計数値Cvの経時的変化が発生エンベロ
ープの形状に対応しているので、該カウンタ11の計数
動作を制御することにより種々の形状のエンベロープ波
形を発生することができる。
ープの形状に対応しているので、該カウンタ11の計数
動作を制御することにより種々の形状のエンベロープ波
形を発生することができる。
計数値検出回路17はカウンタ11の計数内容が所定値
となったことを検出し、エンベロープ発生制御ロジック
18に対レてカウンタ11の状態を表わす信号を与える
。
となったことを検出し、エンベロープ発生制御ロジック
18に対レてカウンタ11の状態を表わす信号を与える
。
エンベロープ発生制御ロジック18は、カウンタ11の
加算あるいは減算、およびその計数速度、計数の開始時
、停止時、などを制御することによって所望の形状のエ
ンベロープ波形を発生させる回路であり、エンベロープ
モード選択ロジック19から与えられるエンベロープモ
ード選択信号F1〜F3によってエンベロープ波形モー
ドが指定される。
加算あるいは減算、およびその計数速度、計数の開始時
、停止時、などを制御することによって所望の形状のエ
ンベロープ波形を発生させる回路であり、エンベロープ
モード選択ロジック19から与えられるエンベロープモ
ード選択信号F1〜F3によってエンベロープ波形モー
ドが指定される。
また、カーブセレクト信号CUSに応じてエンベロープ
モード選択信号F1〜F3によって指定されたエンベロ
ープ波形の形状を更に切換えることができる。
モード選択信号F1〜F3によって指定されたエンベロ
ープ波形の形状を更に切換えることができる。
クロックセレクト回路20は、エンベロープ発生制御ロ
ジック18の出力にもとづいてクロツクゲート13を開
放し、チャンネル別クロツクセレクトゲート21から供
給される複数のクロツクパルスのうち1つをアタックク
ロツクパルスACまたはデイケイクロックパルスDCと
してカウンタ11に供給させる。
ジック18の出力にもとづいてクロツクゲート13を開
放し、チャンネル別クロツクセレクトゲート21から供
給される複数のクロツクパルスのうち1つをアタックク
ロツクパルスACまたはデイケイクロックパルスDCと
してカウンタ11に供給させる。
この実施例では、鍵盤種類別に異なるアタッククロツク
パルスあるいはデイケイクロックパルスを使用すること
により、エンベロープ形状が同じであってもアタック時
間あるいはデイケイ時間が鍵盤別に異なるようにしてい
る。
パルスあるいはデイケイクロックパルスを使用すること
により、エンベロープ形状が同じであってもアタック時
間あるいはデイケイ時間が鍵盤別に異なるようにしてい
る。
従って、上鍵盤及び下鍵盤用アタッククロツク信号CA
,ペダル鍵盤用アタッククロツク信号−CPA,上鍵盤
用デイケイクロツク信号CUD,下鍵盤用デイケイクロ
ック信号CLD.およびペダル鍵盤用デイケイクロック
信号CPDを夫々各別に発振し、クロツク同期化回路2
2を経てチャンネル別クロツクセレクトゲート21に加
える。
,ペダル鍵盤用アタッククロツク信号−CPA,上鍵盤
用デイケイクロツク信号CUD,下鍵盤用デイケイクロ
ック信号CLD.およびペダル鍵盤用デイケイクロック
信号CPDを夫々各別に発振し、クロツク同期化回路2
2を経てチャンネル別クロツクセレクトゲート21に加
える。
クロツク同期化回路22は各クロツク信号CA−CPD
ののパルス幅を全チャンネル時間の1循環期間(12μ
s)に同期させる回路である。
ののパルス幅を全チャンネル時間の1循環期間(12μ
s)に同期させる回路である。
鍵盤検出回路23は鍵盤コードK1,K2をデコードし
、その内容に応じて上鍵盤信号UE,下鍵盤信号LE,
あるいはペダル鍵盤信号PEを出力する。
、その内容に応じて上鍵盤信号UE,下鍵盤信号LE,
あるいはペダル鍵盤信号PEを出力する。
また、データK1,K2のいずれか力げ1”であれば、
押鍵によって当該チャンネルが発音中となるべきことを
表わすアタック開始信号ASを出力する。
押鍵によって当該チャンネルが発音中となるべきことを
表わすアタック開始信号ASを出力する。
各鍵盤信号UE,LE,PEはその発生タイムスロット
に応じてチャンネル別クロックセレクトゲート21を時
分割的に開放し、各チャンネルに割当てられた音の鍵盤
に対応するクロツクパルスを時分割的に選択する。
に応じてチャンネル別クロックセレクトゲート21を時
分割的に開放し、各チャンネルに割当てられた音の鍵盤
に対応するクロツクパルスを時分割的に選択する。
選択されたクロツクパルスはアタッククロツク及びデイ
ケイクロック別に多重化され、クロツクゲート13に供
給される。
ケイクロック別に多重化され、クロツクゲート13に供
給される。
エンベロープモード選択ロジック19はエンベロープフ
ァンクション切替データFU1,FU2,FU3,FL
1,FL2及び鍵盤信号UE , LE ,PEにもと
づいて、演奏者によって選択されたファンクションに対
応するエンベロープモード選択信号F1,F2,F3を
各チャンネル別に時分割的に出力する。
ァンクション切替データFU1,FU2,FU3,FL
1,FL2及び鍵盤信号UE , LE ,PEにもと
づいて、演奏者によって選択されたファンクションに対
応するエンベロープモード選択信号F1,F2,F3を
各チャンネル別に時分割的に出力する。
この実施例のエンベロープ発生器10においては、1つ
の押鍵に応答して3つの系列X1,X2,X3カら並列
的に3つの再ンベロープ波形を発生しうるようになって
いる。
の押鍵に応答して3つの系列X1,X2,X3カら並列
的に3つの再ンベロープ波形を発生しうるようになって
いる。
このエンベロープ発生器10において発生可能なエンベ
ロープ波形のモードは第8図A−Dに示した4通りのモ
ードであり、同図Aは直接キーイングモード、Bはサス
テインモード、Cはパーカツシブダンプモード、Dはパ
ーカッションモードである。
ロープ波形のモードは第8図A−Dに示した4通りのモ
ードであり、同図Aは直接キーイングモード、Bはサス
テインモード、Cはパーカツシブダンプモード、Dはパ
ーカッションモードである。
第8図においてKOはキーオン、KFはキーオフのタイ
ミングを示す。
ミングを示す。
このエンベロープ発生器10は、直接キーイングモード
(第8図A)のエンベロープ波形と残りの3モード(第
8図B−D)のエンベロープ波形のうち1つとを組合わ
せて3つの系列X1,X2,X3のいずれかに夫々振分
けて発生するようになっている。
(第8図A)のエンベロープ波形と残りの3モード(第
8図B−D)のエンベロープ波形のうち1つとを組合わ
せて3つの系列X1,X2,X3のいずれかに夫々振分
けて発生するようになっている。
3ビットのエンベロープファンクション切替データFU
1,FU2,FU3は上鍵盤音のエンベロープファンク
ションを選択するためのデータ、2ビットのエンベロー
プファンクション切替データFL1,FL2は下鍵盤音
のエンベロープファンクションを選択するためのデータ
である。
1,FU2,FU3は上鍵盤音のエンベロープファンク
ションを選択するためのデータ、2ビットのエンベロー
プファンクション切替データFL1,FL2は下鍵盤音
のエンベロープファンクションを選択するためのデータ
である。
なおペダル鍵盤音は常に1つのエンベロープファンクシ
ョンのみが選択されるようになっているので、特別の選
択データは不要である。
ョンのみが選択されるようになっているので、特別の選
択データは不要である。
このように、この実施i例では鍵盤種類別にエンベロー
プファンクションを選択設定することができるようにな
っている。
プファンクションを選択設定することができるようにな
っている。
勿論、データFU1〜FU3,FL1,FL2は図示し
ないスイッチ等によって設定される。
ないスイッチ等によって設定される。
ここで、エンベロープファンクションとは、各系列X1
,X2,X3に振分けられるエンベロープモードの組合
せのことをいう。
,X2,X3に振分けられるエンベロープモードの組合
せのことをいう。
従って、エンベロープファンクション切替データFU1
,FU2,FU3,FL1,FL2は、上鍵盤音または
下鍵盤音のチャンネルではどノ系列(X1,X2,X3
)にどのモードのエンベロープ波形を振分ける、という
ことを表わしている。
,FU2,FU3,FL1,FL2は、上鍵盤音または
下鍵盤音のチャンネルではどノ系列(X1,X2,X3
)にどのモードのエンベロープ波形を振分ける、という
ことを表わしている。
ファンクション切替データFU1〜FU3,FL1,F
L2をチャンネル別に処理するために、時分割化された
鍵盤信号UE,LE,PEがエンベロープモード選択ロ
ジック19及びエンベロープファンクションデコーダ2
4に加わっている。
L2をチャンネル別に処理するために、時分割化された
鍵盤信号UE,LE,PEがエンベロープモード選択ロ
ジック19及びエンベロープファンクションデコーダ2
4に加わっている。
第8図B,C,Dに示したような時間的に変化するエン
ベロープ波形は、エンベロープ発生制御ロジック18の
制御にもとづいてカウンタ11及びメモリ12の系統か
ら発生される。
ベロープ波形は、エンベロープ発生制御ロジック18の
制御にもとづいてカウンタ11及びメモリ12の系統か
ら発生される。
第8図Aに示したような直接キーイング波形は直接キー
イング波形発生系列デコーダ25及び直接キーイング波
形発生部26の系統から発生される。
イング波形発生系列デコーダ25及び直接キーイング波
形発生部26の系統から発生される。
勿論、直接キーイング波形のみを発生する場合はカウン
タ11及びメモリ12を使用してもよい。
タ11及びメモリ12を使用してもよい。
エンベロープファンクションデコーダ24は、直接キー
イングモードが含まれるファンクション切替データFU
1〜FU3,FL1,FL2を時分割的にデコードし、
直接キーイング波形発生系列デコーダ25に時分割化さ
れたデコード出力を加える。
イングモードが含まれるファンクション切替データFU
1〜FU3,FL1,FL2を時分割的にデコードし、
直接キーイング波形発生系列デコーダ25に時分割化さ
れたデコード出力を加える。
直接キーイング波形発生系列デコーダ25は、各系列X
1,X2,X3に対応する出力01,O2,03を発生
し得るようになっており、上記エンベロープファンクシ
ョンデコーダ24でデコードされたエンベロープファン
クションにおいて直接キーイングモードのエンベロープ
波形を発生すべき系列(X1,X2,X3)に対応して
直接キーイング波形選択信号(01,02,03)を出
力する。
1,X2,X3に対応する出力01,O2,03を発生
し得るようになっており、上記エンベロープファンクシ
ョンデコーダ24でデコードされたエンベロープファン
クションにおいて直接キーイングモードのエンベロープ
波形を発生すべき系列(X1,X2,X3)に対応して
直接キーイング波形選択信号(01,02,03)を出
力する。
直接キーイング波形発生部26は、直接キーイング波形
選択信号0、,02、または03が供給されている系列
X1,X2、またはX3において直接キーイングモード
のエンベロープ波形を発生させる。
選択信号0、,02、または03が供給されている系列
X1,X2、またはX3において直接キーイングモード
のエンベロープ波形を発生させる。
選択信号01,02,03に対応する系列X1,X2,
X3においては、アタック開始信号ASが生じたときか
らデイケイ開始信号DSが発生するまで間、すなわち押
鍵開始時から離鍵時に至るまでの間、一定レベルの直接
キーイング波形(第8図A参照)を発生する。
X3においては、アタック開始信号ASが生じたときか
らデイケイ開始信号DSが発生するまで間、すなわち押
鍵開始時から離鍵時に至るまでの間、一定レベルの直接
キーイング波形(第8図A参照)を発生する。
メモリ出力振分けゲート27は、直接キーイング波形選
択信号0、〜03が生じていない系列X1〜X3にメモ
リ12から読み出したエンベロープ波形信号を振分ける
ためのゲートである。
択信号0、〜03が生じていない系列X1〜X3にメモ
リ12から読み出したエンベロープ波形信号を振分ける
ためのゲートである。
例えば、系列X1及びX2で直接キーイングモードのエ
ンベロープ波形を発生し、系列X3でパーカッションモ
ードのエンベロープ波形を発生する場合、カウンタ11
及びメモリ12の系統でパーカッションモードのエンベ
ロープ波形を発生し、ゲート27においてこのエンベロ
ープ波形を系列X3に振分けるようにゲートする。
ンベロープ波形を発生し、系列X3でパーカッションモ
ードのエンベロープ波形を発生する場合、カウンタ11
及びメモリ12の系統でパーカッションモードのエンベ
ロープ波形を発生し、ゲート27においてこのエンベロ
ープ波形を系列X3に振分けるようにゲートする。
第2図に概略を示したエンベロープ発生器10のうち、
カウンタ11、ゲート15、小数部カウンタ16、及び
計数値検出回路17の詳細例は第4図に示されている。
カウンタ11、ゲート15、小数部カウンタ16、及び
計数値検出回路17の詳細例は第4図に示されている。
また、メモリ12、直接キーイング波形発生部26、及
びメモリ出力振分けゲート27の詳細例は第5図に示さ
れている。
びメモリ出力振分けゲート27の詳細例は第5図に示さ
れている。
エンベロープ発生制御ロジック18を中心とする残りの
部分の詳細例は第3図に示されている。
部分の詳細例は第3図に示されている。
第3図乃至第5図を参照した詳細説明の前に、図面にお
いて採用した回路素子の図示方法について第9図を参照
して説明する。
いて採用した回路素子の図示方法について第9図を参照
して説明する。
第9図aはインバータ、同図b,cはアンド回路、同図
d,eはオア回路である。
d,eはオア回路である。
アンド回路及びオア回路において入力数が少ない場合は
同図b,dの図示方法を採用し、入力数が多い場合ある
いは多数の信号線からいくつかを選択して入力するよう
な場合は同図c,eの図示方法を採用する。
同図b,dの図示方法を採用し、入力数が多い場合ある
いは多数の信号線からいくつかを選択して入力するよう
な場合は同図c,eの図示方法を採用する。
同図c,eの図示方法は、回路の入力側に1本の入力線
をえかき、この入力線と信号線を格子状に交叉させ、回
路に入力されるべき信号線と入力線との交叉点を丸印で
囲むようにしたものである。
をえかき、この入力線と信号線を格子状に交叉させ、回
路に入力されるべき信号線と入力線との交叉点を丸印で
囲むようにしたものである。
従って同図Cの場合論理式はQ=A−B−Dであり、同
図eの場合はQ=A+B+Cである。
図eの場合はQ=A+B+Cである。
第9図f,g,hは1ビット信号の遅延用シフトレジス
タ(遅延フリツプフロツプ)であり、ブロック中の数字
(「1」あるいは「12」など)は遅延ステージ数を表
わしている。
タ(遅延フリツプフロツプ)であり、ブロック中の数字
(「1」あるいは「12」など)は遅延ステージ数を表
わしている。
同図f,g,hのようにシフトクロックが特に図示され
ていない場合は前述の主クロックパルスφ1(実際は2
相クロツクを使用する)によってシフトされるものであ
り、例えば「1」ステージのシフトは1μSの遅延を意
味する。
ていない場合は前述の主クロックパルスφ1(実際は2
相クロツクを使用する)によってシフトされるものであ
り、例えば「1」ステージのシフトは1μSの遅延を意
味する。
また同図iのようにシフトクロックとしてクロックパル
スφいが図示されているものは、12μsの周期で与え
られるクロツクパルスφA(実際は2相クロツクを使用
する)によって制御される遅延フリツプフロツプを示す
。
スφいが図示されているものは、12μsの周期で与え
られるクロツクパルスφA(実際は2相クロツクを使用
する)によって制御される遅延フリツプフロツプを示す
。
なお、この実施例では各チャンネルの信号を時分割的に
処理しているので、種々の遅延要素を経由する処理過程
において同一チャンネルの信号のタイミングを合わせる
ことが必要不可決である。
処理しているので、種々の遅延要素を経由する処理過程
において同一チャンネルの信号のタイミングを合わせる
ことが必要不可決である。
そのため第3図乃至第5図の回路の随所において第9図
f = iに示したような遅延フリツプフロツプ及びシ
フトレジスタがタイミング調整のために使用されている
が、これらに関しては特に参照番号を付さない。
f = iに示したような遅延フリツプフロツプ及びシ
フトレジスタがタイミング調整のために使用されている
が、これらに関しては特に参照番号を付さない。
前述のように、この実施例のエンベロープ発生器10の
各出力系列X1,X2,X3から出力されるエンペロー
プモードの切替えは、エンベロープファンクション切替
データFU1〜FU3,FL1,FL2によって行なわ
れるわけであるが、下記第2表に各鍵盤のエンベロープ
ファンクション切替データと各系列X1,X3から出力
されるエンベロープモードとの関係を示す。
各出力系列X1,X2,X3から出力されるエンペロー
プモードの切替えは、エンベロープファンクション切替
データFU1〜FU3,FL1,FL2によって行なわ
れるわけであるが、下記第2表に各鍵盤のエンベロープ
ファンクション切替データと各系列X1,X3から出力
されるエンベロープモードとの関係を示す。
表において、Aは、傘本第8図Aに示したような直接キ
ーイングモードを示し、 Bは、同図Bに示したようなサステインモードを示し、 Cは、同図Cに示したようなパー力ツシブダンプモード
を示し、 Dは、同図Dに示したようなパーカッションモードを示
す符号である。
ーイングモードを示し、 Bは、同図Bに示したようなサステインモードを示し、 Cは、同図Cに示したようなパー力ツシブダンプモード
を示し、 Dは、同図Dに示したようなパーカッションモードを示
す符号である。
第2表の左欄に記した数字1,2,3,4,…クはエン
ベロープファンクション番号であり、同じ番号は同じフ
ァンクションである(各系列X,〜X3から発生するエ
ンベロープモードの組合わせが同じ)。
ベロープファンクション番号であり、同じ番号は同じフ
ァンクションである(各系列X,〜X3から発生するエ
ンベロープモードの組合わせが同じ)。
例えば、上鍵盤の切替データFU,〜FU3が”111
”のときと、下鍵盤の切替デーiタFL1,FL2が“
11”のときは同じ6番のファンクションである。
”のときと、下鍵盤の切替デーiタFL1,FL2が“
11”のときは同じ6番のファンクションである。
また、ペダル鍵盤音の場合、2番のファンクションに固
定されているので、サステインモードBと直接キーイン
グモードAのエンベロープが発生される。
定されているので、サステインモードBと直接キーイン
グモードAのエンベロープが発生される。
第2表の右欄には、エンベロープファンクション切替デ
ータの内容に対応する直接キーイング波形選択信号01
,02,03の内容を示した。
ータの内容に対応する直接キーイング波形選択信号01
,02,03の内容を示した。
信号01は系列X1,02はX2,03はX3に夫々対
応する。
応する。
この信号01〜03が″1”の系列においては直接キー
イング波形発生部26から発生する直接キーイングモー
ドのエンベロープ波形を出力し、″O”の系列において
はカウンタ11及びメモリ12の系統で発生したエンベ
ロープ波形を出力する。
イング波形発生部26から発生する直接キーイングモー
ドのエンベロープ波形を出力し、″O”の系列において
はカウンタ11及びメモリ12の系統で発生したエンベ
ロープ波形を出力する。
尚、この実施例においては全系列X1, X, ,X3
がすべて直接キーイングモードのエンベロープを出力す
る場合は、カウンタ11及びメモリ12の系統で直接キ
ーイング波形を発生するようになっている。
がすべて直接キーイングモードのエンベロープを出力す
る場合は、カウンタ11及びメモリ12の系統で直接キ
ーイング波形を発生するようになっている。
従って、第2表のファンクション番号1の場合のように
全系列X1〜X3が直接キーイングモードAの場合は、
直接キーイング波形選択信号0、〜02はすべて”θ″
である。
全系列X1〜X3が直接キーイングモードAの場合は、
直接キーイング波形選択信号0、〜02はすべて”θ″
である。
第3図において、エンベロープファンクションデコーダ
24は、直接キーイング波形発生部26(第2図)から
直接キーイングモードのエンベロープを発生させる必要
のあるファンクションが選択された場合にこれを検出し
、各チャンネル別に時分割的にデコード出力を生じるよ
うに論理が組まれている。
24は、直接キーイング波形発生部26(第2図)から
直接キーイングモードのエンベロープを発生させる必要
のあるファンクションが選択された場合にこれを検出し
、各チャンネル別に時分割的にデコード出力を生じるよ
うに論理が組まれている。
第2表を参照すると、そのようなファンクションは番号
2,3,4,5,8である。
2,3,4,5,8である。
従って、上鍵盤音においては、ファンクション切替デー
タFU1,FU2,FU3が夫々上記番号となったとき
下記論理式の通りアンド回路28〜32が動作するよう
になっている。
タFU1,FU2,FU3が夫々上記番号となったとき
下記論理式の通りアンド回路28〜32が動作するよう
になっている。
尚、アンド回路28〜32は上鍵盤信号UEによって動
作可能にされる。
作可能にされる。
アンド回路28…(番号8を検出)
FU1・FU2・FU3・UE
アンド回路29…(番号5を検出)
FU1・FU2・FU3・UE
アンド回路30…(番号4を検出)
FU1・FU2・FU3・UE
アンド回路31…(番号3を検出)
FU1・FU2・FU3・UE
アンド回路32…(番号2を検出)
FU1・FU2・FU3・UE
また、下鍵盤においては、ファンクション切替テータF
L,,FL2が番号2となったとき動作するように、 FL1・FL2・LE という論理がアンド回路33に組まれている。
L,,FL2が番号2となったとき動作するように、 FL1・FL2・LE という論理がアンド回路33に組まれている。
また、ペダル鍵盤音のファンクションは番号2に固定さ
れているのでアンド回路34はペダル鍵盤信号PEによ
って動作する。
れているのでアンド回路34はペダル鍵盤信号PEによ
って動作する。
勿論、アンド回路34を設けずに信号PEをオア回路3
5に直接加・えるようにしてもよい。
5に直接加・えるようにしてもよい。
フアクション番号2,3,4,5.8において、番号3
と4は系列X1,及びX2に直接キーイングモードAを
振分けるものであるので、前記アンド?路30と31の
出力をオア回路36でまとめて直接キーイング波形発生
系列デコーダ25のオア回路37及び38に供給する。
と4は系列X1,及びX2に直接キーイングモードAを
振分けるものであるので、前記アンド?路30と31の
出力をオア回路36でまとめて直接キーイング波形発生
系列デコーダ25のオア回路37及び38に供給する。
デコーダ25において、オア回路37は系列X1に対応
する直接キーイング波形選択信号01を出力し、オア回
路38は系列X2に対応する信号0を出力し、オア回路
39は系列X3に対応する信号03を出力する。
する直接キーイング波形選択信号01を出力し、オア回
路38は系列X2に対応する信号0を出力し、オア回路
39は系列X3に対応する信号03を出力する。
また、ファンクション番号5は系列X2に直接キーイン
グモードAを振分けるものなので、アンド回路29の出
力をデコーダ25のオア回路38に供給する。
グモードAを振分けるものなので、アンド回路29の出
力をデコーダ25のオア回路38に供給する。
ファンクション番号8は系列X1及びX3に直接キーイ
ングモードAを振分けるので、アンド回路28の出力を
デコーダ25のオア回路37及び39に供給する。
ングモードAを振分けるので、アンド回路28の出力を
デコーダ25のオア回路37及び39に供給する。
ファンクション番号2は系列X3に直接キーイングモー
ドAを振分けるものなので、アンド回路32 .33及
び34の出力をオア回路35でまとめてデコーダ25の
オア回路39に供給する。
ドAを振分けるものなので、アンド回路32 .33及
び34の出力をオア回路35でまとめてデコーダ25の
オア回路39に供給する。
従って、ファンクション切替テータFU1〜FU3,F
L1,FL2の値に応じて前記第2表右欄に示すように
直接キーイング波形選択信号0,,0。
L1,FL2の値に応じて前記第2表右欄に示すように
直接キーイング波形選択信号0,,0。
,03が発生される。
上鍵盤信号UE.下鍵盤信号LE,ペダル鍵盤信号PE
は、鍵盤コードK1,K2を鍵盤検出回路123でデコ
ードし、各鍵盤の音が割当てられているチャンネル時間
に同期して発生される。
は、鍵盤コードK1,K2を鍵盤検出回路123でデコ
ードし、各鍵盤の音が割当てられているチャンネル時間
に同期して発生される。
鍵盤検出回路23においてオア回路40はビットK1,
K2のデータを入力し、鍵盤コードK1,K2が発生し
ている(すなわち押鍵された音の発音が割当てられてい
る)チャンネルの時間に同期してアタック開始信号As
を発生する。
K2のデータを入力し、鍵盤コードK1,K2が発生し
ている(すなわち押鍵された音の発音が割当てられてい
る)チャンネルの時間に同期してアタック開始信号As
を発生する。
エンベロープモード選択ロジック19から発生サレるエ
ンベロープモード選択信号F1,F2,F3は、カウン
タ11及びメモリ12の系統で発生すべきエンベロープ
波形のモードを表わしている。
ンベロープモード選択信号F1,F2,F3は、カウン
タ11及びメモリ12の系統で発生すべきエンベロープ
波形のモードを表わしている。
エンベロープモード選択ロジック19は鍵盤別に与えら
れたファンクション切替データを共通のラインにまとめ
ることによって、エンベロープモード選択信号F1,F
2,F3を得る。
れたファンクション切替データを共通のラインにまとめ
ることによって、エンベロープモード選択信号F1,F
2,F3を得る。
すなわち、前記第2表を参照すれば明らかなように、同
じファンクション番号のものはデータFU1,FU2と
FL1,FL2との値が一致するようになっている。
じファンクション番号のものはデータFU1,FU2と
FL1,FL2との値が一致するようになっている。
そこで、データFU1とFL1をまとめてデータF1を
作り、データFU2とFL2をまとめてデータF2を作
り、データFU3をデータF3とするように論理が組ま
れている。
作り、データFU2とFL2をまとめてデータF2を作
り、データFU3をデータF3とするように論理が組ま
れている。
なお、ペダル鍵盤音のファンクションは番号2に固定さ
れているので格別の切替データが与えられないが、上鍵
盤の切替データFU1〜FU3の番号2の値″1 0
0 ”と同じ値のF1〜F3を発生させればよい。
れているので格別の切替データが与えられないが、上鍵
盤の切替データFU1〜FU3の番号2の値″1 0
0 ”と同じ値のF1〜F3を発生させればよい。
各切替データFU1〜FU3,FL1,FL3は直流的
に与えられているため、各鍵盤信号UE , LE ,
PEによって各鍵盤音が割当てられたチャンネル時間
に同期してデータを選択し、エンベロープモード選択信
号F1,F2,F3が各チャンネル別に時分割的に供給
される。
に与えられているため、各鍵盤信号UE , LE ,
PEによって各鍵盤音が割当てられたチャンネル時間
に同期してデータを選択し、エンベロープモード選択信
号F1,F2,F3が各チャンネル別に時分割的に供給
される。
従って、エンベロープモード選択ロジック19において
は、アンド回路41にデータFU1と上鍵盤信号UEを
入力し、アンド回路42にデータFL1と下鍵盤信号L
Eを入力し、アンド回路43にペダル鍵盤信号PEを入
力し、これらアンド回路41〜43の出力をオア回路4
4でまとめてデータF1を得る。
は、アンド回路41にデータFU1と上鍵盤信号UEを
入力し、アンド回路42にデータFL1と下鍵盤信号L
Eを入力し、アンド回路43にペダル鍵盤信号PEを入
力し、これらアンド回路41〜43の出力をオア回路4
4でまとめてデータF1を得る。
なお、アンド回路43を特に設ける必要はなく、信号P
Eをオア回路44に直接加えてもよい。
Eをオア回路44に直接加えてもよい。
また、アンド回路45にデータFU2と上鍵盤信号UE
を入力し、アンド回路46にデータFL2と下鍵盤信号
LEを入力し、両アンド回路45,46の出力をオア回
路47でまとめてデータF2を得る。
を入力し、アンド回路46にデータFL2と下鍵盤信号
LEを入力し、両アンド回路45,46の出力をオア回
路47でまとめてデータF2を得る。
また、データFU3と上鍵盤信号UEをアンド回路48
に加え、データF3を得る。
に加え、データF3を得る。
エンベロープモード選択信号Fl,F2,F3の値とそ
れによって選択されるエンベロープモードとの関係を下
記第3表に示す。
れによって選択されるエンベロープモードとの関係を下
記第3表に示す。
エンベロープ発生制御ロジック18においては、エンベ
ロープモード選択信号F1,F2,F3の値に応じて各
エンベロープモードに対応するアンド回路が動作可能と
なる。
ロープモード選択信号F1,F2,F3の値に応じて各
エンベロープモードに対応するアンド回路が動作可能と
なる。
直接キーイングモードAの場合、信号F1,F2,F3
が”000”であるため、これらを反転した信号が加わ
るアンド回路49及び50が動作可能となる。
が”000”であるため、これらを反転した信号が加わ
るアンド回路49及び50が動作可能となる。
サステインモードBの場合は信号F1,F2が“10”
もしくは信号F1,F2,F3が“001”であるので
、アンド回路51または52でこれを検出し、オア回路
53を経てサステインモード選択信号BEを発生する。
もしくは信号F1,F2,F3が“001”であるので
、アンド回路51または52でこれを検出し、オア回路
53を経てサステインモード選択信号BEを発生する。
オア回路53の出力“1”はアンド回路54,55及び
56を動作可能にする。
56を動作可能にする。
パー力ツシブダンプモードCとパーカッションモードD
の場合は、信号F2が共に″1”である。
の場合は、信号F2が共に″1”である。
従って両モードC,Dで共用するアンド回路57及び5
8は信号F2が″1”のとき動作可能となる。
8は信号F2が″1”のとき動作可能となる。
また、信号Fl,F2が” 1 1 ”となるのはパー
カッションモードDが選択されたときのみであるから、
パーカッションモード専用のアンド回路59は信号F1
及びF2が″1”となったとき動作可能となる。
カッションモードDが選択されたときのみであるから、
パーカッションモード専用のアンド回路59は信号F1
及びF2が″1”となったとき動作可能となる。
パーカッションダンプモードCの専用のアンド回路60
は、信号F1が”0”で、オア回路53の出力が”O”
のとき(サステインモードBでないとき)動作可能とな
る。
は、信号F1が”0”で、オア回路53の出力が”O”
のとき(サステインモードBでないとき)動作可能とな
る。
クロツク同期化回路22において、上鍵盤及ヒ下鍵盤用
アタッククロツク信号CAは立上り及び立下り微分回路
61に加わり、ペダル鍵盤用アタッククロツク信号CP
Aは立上り及び立下り微分回路62に加わる。
アタッククロツク信号CAは立上り及び立下り微分回路
61に加わり、ペダル鍵盤用アタッククロツク信号CP
Aは立上り及び立下り微分回路62に加わる。
上鍵盤用デイケイクロック信号CUDは立上り及び立下
り微分回路63に加わり、下鍵盤用デイケイクロツク信
号CLDは立下り微分回路64に加わり、ペダル鍵盤用
ディケイクロック信号CPDは立下り微分回路65に加
わる。
り微分回路63に加わり、下鍵盤用デイケイクロツク信
号CLDは立下り微分回路64に加わり、ペダル鍵盤用
ディケイクロック信号CPDは立下り微分回路65に加
わる。
立上り及び立下り微分回路61のみ詳細を図示したが、
他の立上り及び立下り微分回路62及び63も同一構成
である。
他の立上り及び立下り微分回路62及び63も同一構成
である。
また、微分回路61内において破線で囲んだ部分66は
立下り微分回路であり、立下り微分回路64及び65の
詳細はこの部分66と同一構成である。
立下り微分回路であり、立下り微分回路64及び65の
詳細はこの部分66と同一構成である。
立上り及び立下り微分回路61,62,及び63におい
ては、12μS周期のクロツパルスφAによって制御さ
れる遅延フリツプフロツプ67及び68を介してクロッ
ク信号を夫々12μsずつ遅延する。
ては、12μS周期のクロツパルスφAによって制御さ
れる遅延フリツプフロツプ67及び68を介してクロッ
ク信号を夫々12μsずつ遅延する。
そして、アンド回路69において入力クロツク信号の立
上り部分に同期した12μs幅の立上り検出パルスを得
る。
上り部分に同期した12μs幅の立上り検出パルスを得
る。
この立上り検出パルスの周期は入力クロツク信号と同じ
である。
である。
また、アンド回路70において入力クロツク信号の立下
り部分に同期した12μs幅の立下り検出パルスを得る
。
り部分に同期した12μs幅の立下り検出パルスを得る
。
この立上り検出パルス及び立下り検出パルスをオア回路
71でまとめて、各入力クロツク信号CA,CPA,C
UDの2倍の周波数をもち、12μs(12チャンネル
時間)のパルス幅をもつクロツクパルスCA2 ,CP
A2 ,CUD2が各回路61,62.63から得られ
る。
71でまとめて、各入力クロツク信号CA,CPA,C
UDの2倍の周波数をもち、12μs(12チャンネル
時間)のパルス幅をもつクロツクパルスCA2 ,CP
A2 ,CUD2が各回路61,62.63から得られ
る。
なお、回路61及び63においてはアンド回路70から
得られる立下り検出パルスをとり出して、モジュロ25
のカウンター2及びモジュロ21のカウンタ73のカウ
ントクロツクパルスCA及びCUD’として出力する。
得られる立下り検出パルスをとり出して、モジュロ25
のカウンター2及びモジュロ21のカウンタ73のカウ
ントクロツクパルスCA及びCUD’として出力する。
カウンター2の5ビットの出力がすべて″1”となり、
12μs幅のパルスCA’が与えられたときアンド回路
74は信号“1”を出力する。
12μs幅のパルスCA’が与えられたときアンド回路
74は信号“1”を出力する。
このアンド回路74の出力が第1のカーブセレクト用ク
ロツクパルスCUA1として利用される。
ロツクパルスCUA1として利用される。
このクロックパルスCUA1の周波数はクロツクパルス
CA′の周波数の1725(9ロックパルスCA2の周
波数の1/26)であり、パルス幅は12μsである。
CA′の周波数の1725(9ロックパルスCA2の周
波数の1/26)であり、パルス幅は12μsである。
アンド回路75はカウンター3の出力とクロツクパルス
CUD’によって条件が成立したときパルスUDを出力
する。
CUD’によって条件が成立したときパルスUDを出力
する。
従って、クロツクパルスUDはクロツクパルスCUD’
の1/2(クロツクパルスCUD2の1/4)の周波数
を択ち、12μsのパルス幅をもつ。
の1/2(クロツクパルスCUD2の1/4)の周波数
を択ち、12μsのパルス幅をもつ。
立下り微分回路64及び65は前記回路部分66と同様
に動作するので、クロツクパルスαb及びCPDと同一
周波数で12μsのパルス幅をもつクロツクパルスCL
D’及びCPD’が出力される。
に動作するので、クロツクパルスαb及びCPDと同一
周波数で12μsのパルス幅をもつクロツクパルスCL
D’及びCPD’が出力される。
このクロツクパルスCLD’,CPD’はモジュ口2の
カウンター6及び7Tで夫々1/2に分周され、アンド
回路78,79を介して12μsのパルス幅に整形され
る。
カウンター6及び7Tで夫々1/2に分周され、アンド
回路78,79を介して12μsのパルス幅に整形され
る。
なお、このエンベロープ発生器10に電源が投入された
とき、イニシャルクリア信号ICがカウンタ72,73
,76,77のリセット端子に加わるようになっている
。
とき、イニシャルクリア信号ICがカウンタ72,73
,76,77のリセット端子に加わるようになっている
。
夫々12μS幅に同期化された上鍵盤及び下鍵盤用アタ
ッククロツクパルスCA2、ペダル鍵盤用アタッククロ
ツクパルスCPA2、第1のカーブセレクト用クロツク
パルスCUA1、第2のカーブセレクト用クロツクパル
スCUD2、上鍵盤用デイケイクロックパルスUD1下
鍵盤用デイケイクロックパルスLD,及びペダル鍵盤用
デイケイクロックパルスPDは、チャンネル別クロツク
セレクトゲート21に供給される。
ッククロツクパルスCA2、ペダル鍵盤用アタッククロ
ツクパルスCPA2、第1のカーブセレクト用クロツク
パルスCUA1、第2のカーブセレクト用クロツクパル
スCUD2、上鍵盤用デイケイクロックパルスUD1下
鍵盤用デイケイクロックパルスLD,及びペダル鍵盤用
デイケイクロックパルスPDは、チャンネル別クロツク
セレクトゲート21に供給される。
チャンネル別クロツクセレクトゲート21において、上
鍵盤信号UEはアンド回路80,82,a4,及び85
を動作可能にし、クロツクパルスCA2,CUA1,C
UD2,UDを選択する。
鍵盤信号UEはアンド回路80,82,a4,及び85
を動作可能にし、クロツクパルスCA2,CUA1,C
UD2,UDを選択する。
下鍵盤信号LEはアンド回路81及び86を動作可能に
し、クロツクパルスCA2及びLDを選択する。
し、クロツクパルスCA2及びLDを選択する。
ペダル鍵盤信号PEはアンド回路83及び87を動作可
能にし、クロツクパルスCPA2及びPDを選択する。
能にし、クロツクパルスCPA2及びPDを選択する。
各クロツクパルスCA2〜PDは1パルスが12チャン
ネル時間に同期化されているので、その周波数を損なわ
ずに時分割的に選択することが可能である。
ネル時間に同期化されているので、その周波数を損なわ
ずに時分割的に選択することが可能である。
時分割的に選択されたアタッククロツクパルスCA2,
CPA2はオア回路88でまとめられ、アタッククロツ
クパルスACPとしてクロツクゲート13のアンド回路
90に加えられる。
CPA2はオア回路88でまとめられ、アタッククロツ
クパルスACPとしてクロツクゲート13のアンド回路
90に加えられる。
アンド回路85,86.87で選択されたデイケイクロ
ックパルスUD,LD,PDはオア回路89でまとめら
れ、デイケイクロツクパルスDCPとしてクロツクゲー
ト13のアンド回路91に加えられる。
ックパルスUD,LD,PDはオア回路89でまとめら
れ、デイケイクロツクパルスDCPとしてクロツクゲー
ト13のアンド回路91に加えられる。
また、時分割的に選択された第1カーブセレクト用クロ
ツクパルスCUA1はクロツクゲート13のアンド回路
92に加えられ、第2カードセレクト用クロツクパルス
CUD2はアンド回路93に加えられる。
ツクパルスCUA1はクロツクゲート13のアンド回路
92に加えられ、第2カードセレクト用クロツクパルス
CUD2はアンド回路93に加えられる。
また、前記オア回路88の出力ACPはクロツクゲート
のアンド回路94にも加えられ、パーカツシブダンプモ
ード用のクロツクパルスDMpとして利用される。
のアンド回路94にも加えられ、パーカツシブダンプモ
ード用のクロツクパルスDMpとして利用される。
クロツクゲート13の各アンド回路90〜94に入力さ
れたクロツクパルスは、エンベロープ発生制御ロジック
18からの出力によって、あるいはクロツクセレクト回
路20のオア回路9 5,9 6,または97を経由し
た制御信号によって選択される。
れたクロツクパルスは、エンベロープ発生制御ロジック
18からの出力によって、あるいはクロツクセレクト回
路20のオア回路9 5,9 6,または97を経由し
た制御信号によって選択される。
そして、アンド回路90の出力はアタッククロツタパル
スACとして、また、アンド回路91〜94の出力はオ
ア回路98でまとめられてデイケイクロツクパルスDC
として、ライン99または100を経由して第4図のモ
ジュロ64のカウンタ11に供給される。
スACとして、また、アンド回路91〜94の出力はオ
ア回路98でまとめられてデイケイクロツクパルスDC
として、ライン99または100を経由して第4図のモ
ジュロ64のカウンタ11に供給される。
カウンタ11は全加算器101,102,103104
,105,106によって構成された6ビットの加算部
と、各ビットの加算結果を各チャンネル毎に時分割的に
ホールドするための12ステージのシフトレジスタとを
具えている。
,105,106によって構成された6ビットの加算部
と、各ビットの加算結果を各チャンネル毎に時分割的に
ホールドするための12ステージのシフトレジスタとを
具えている。
すなわち、カウンタ11の最下位ビットの加算結果は9
ステージと3ステージのシフトレジスタ107,108
にホールドされ、第2ビットのデータは8ステージと4
ステージのシフトレジスタ109,110にホールドさ
れる。
ステージと3ステージのシフトレジスタ107,108
にホールドされ、第2ビットのデータは8ステージと4
ステージのシフトレジスタ109,110にホールドさ
れる。
更に第3ビットのデータは8ステージと4ステージのシ
フトレジスタ111,112に、第4ビットのデータは
7ステージ、2ステージ及び3ステージのシフトレジス
タ113,114及び115に、第5ビットのデータは
7ステージ、2ステージ、及び3ステージのシフトレジ
スタ116,117,118に、最上位ビットのデータ
は6ステージ、2ステージ、4ステージのシフトレジス
タ119,120,121において夫々ホールドされる
。
フトレジスタ111,112に、第4ビットのデータは
7ステージ、2ステージ及び3ステージのシフトレジス
タ113,114及び115に、第5ビットのデータは
7ステージ、2ステージ、及び3ステージのシフトレジ
スタ116,117,118に、最上位ビットのデータ
は6ステージ、2ステージ、4ステージのシフトレジス
タ119,120,121において夫々ホールドされる
。
第4図において、12ステージのシフトレジスタがいく
つかに分けられている理由は、各データのチャンネル時
間を合わせるためである。
つかに分けられている理由は、各データのチャンネル時
間を合わせるためである。
このようなチャンネル時間同期化のためにカウンタ11
の内部には遅延フリツプフロツプが設けられているが、
これらに関しては特に参照番号を付さない。
の内部には遅延フリツプフロツプが設けられているが、
これらに関しては特に参照番号を付さない。
モジュロ8の小数部カウンタ16も3ビットの全加算器
122,123,124と12ステージのシフトレジス
タ125,126,127によって構成されている。
122,123,124と12ステージのシフトレジス
タ125,126,127によって構成されている。
なお、全加算器101〜106,122〜124のブロ
ック中に記された記号A,Bは入力端、CIは下位ビッ
トからのキャリイ信号入力端、Sは当該ビットの加算結
果の出力端、COはキャリイ信号出力端を示す。
ック中に記された記号A,Bは入力端、CIは下位ビッ
トからのキャリイ信号入力端、Sは当該ビットの加算結
果の出力端、COはキャリイ信号出力端を示す。
シフトレジスタにホールドされた加算結果は各加算器の
B入力端に帰還され、八入力端及びCI入力端に加わる
データと加算される。
B入力端に帰還され、八入力端及びCI入力端に加わる
データと加算される。
キャリイ信号出力端COは上位ビットのキャリイ信号入
力端CIに順次縦続接続されている。
力端CIに順次縦続接続されている。
電源投入時にイニシャルクリア信号ICが与えられると
、オア回路128及びインバータ129を経てカウンタ
クリアライン139の信号が”O”になり、カウンタ1
1及び小数部カウンタ16のアンド回路130〜13B
が不動作となって全チャンネルの計数値がOにクリアさ
れる。
、オア回路128及びインバータ129を経てカウンタ
クリアライン139の信号が”O”になり、カウンタ1
1及び小数部カウンタ16のアンド回路130〜13B
が不動作となって全チャンネルの計数値がOにクリアさ
れる。
第3図のエンベロープ発生制御ロジック18から後述の
ようにライン140を経て計数値クリア信号S一≦与え
られた場合も同様である。
ようにライン140を経て計数値クリア信号S一≦与え
られた場合も同様である。
アタック特性のエンベロープを発生する場合は後述のよ
うに、アタックパルスACがライン99及びオア回路1
41を経てカウンタ11の最下位ビットの加算器101
に入力され、カウンタ11が増数される。
うに、アタックパルスACがライン99及びオア回路1
41を経てカウンタ11の最下位ビットの加算器101
に入力され、カウンタ11が増数される。
デイケイ特性のエンベロープを発生する場合は、デイケ
イクロックパルスDCがライン100を経てカウンタ1
1のすべての加算器101〜106に入力される。
イクロックパルスDCがライン100を経てカウンタ1
1のすべての加算器101〜106に入力される。
従って、カウンタ11はデイケイクロックパルスDCの
タイミング毎に″″111111”が加算されることと
なり、これはカウンタ11の内容から”000001”
を減算することを意味する。
タイミング毎に″″111111”が加算されることと
なり、これはカウンタ11の内容から”000001”
を減算することを意味する。
従って、カウンタ11は減数される。指数特性のエンベ
ロープの折れ線近似についてこの実施例においてはエン
ベロープ波形のデイケイ部分において指数特性の折れ線
近似を行なうようにしている。
ロープの折れ線近似についてこの実施例においてはエン
ベロープ波形のデイケイ部分において指数特性の折れ線
近似を行なうようにしている。
このため、折れ線近似のための演算に使用する小数部カ
ウンタ16のゲート15内の各アンド回路142,14
3,144はデイケイクロックパルスDCが加えられる
ことによって動作可能とされるようになっている。
ウンタ16のゲート15内の各アンド回路142,14
3,144はデイケイクロックパルスDCが加えられる
ことによって動作可能とされるようになっている。
カウンタ11の上位ビットのデータは演算回路を含む帰
還回路を介して最下位ビット(加算器101)に帰還さ
れる。
還回路を介して最下位ビット(加算器101)に帰還さ
れる。
その帰還回路に挿入された演算回路がゲート15及び小
数部カウンタ16であり、ライン14at14b,14
cを介して帰還されるカウンタ11の上位3ビットのデ
ータをその値に対応する(逆比例する)速さのパルスC
Rに変換して、該カウンタ11の最下位ビット加算器1
01のキャリイ信号入力CIに加える働きをする。
数部カウンタ16であり、ライン14at14b,14
cを介して帰還されるカウンタ11の上位3ビットのデ
ータをその値に対応する(逆比例する)速さのパルスC
Rに変換して、該カウンタ11の最下位ビット加算器1
01のキャリイ信号入力CIに加える働きをする。
カウンタ11の上位3ビットのデータCV4,CV5,
CV6(加算器104, 105, 106の出力)は
シフトレジスタ114,117,120からとり出され
、インバータで反転された後、ライン14a,14b,
14cに導かれる。
CV6(加算器104, 105, 106の出力)は
シフトレジスタ114,117,120からとり出され
、インバータで反転された後、ライン14a,14b,
14cに導かれる。
ライン14a,14b,14cに供給された反転データ
CV4,C■,,Cv6はアンド回路142, 143
,144を介してデイケイクロックパルスDCの発生タ
イミング毎に加算器122, 123, 124に夫々
入力される。
CV4,C■,,Cv6はアンド回路142, 143
,144を介してデイケイクロックパルスDCの発生タ
イミング毎に加算器122, 123, 124に夫々
入力される。
従って、データcv, , cv, ,C四はデイケイ
クロックパルスDCの発生タイミング毎に小数部カウン
タ16で繰返し加算される。
クロックパルスDCの発生タイミング毎に小数部カウン
タ16で繰返し加算される。
小数部カウンタ16は3ビットであるので、その計数値
が10進数の8に成る毎に1発のキャリイ信号CRが加
算器124から出力される。
が10進数の8に成る毎に1発のキャリイ信号CRが加
算器124から出力される。
このキャリイ信号CRはカウンタ11の最下位ビット加
算器101に加わり、該カウンタ11が増設されるよう
に作用する。
算器101に加わり、該カウンタ11が増設されるよう
に作用する。
しかし、同時にディケイクロックパルスDCがライン1
00を経てカウンタ11に加わり、該カウンタ11を減
数するように作用するので、事実上は、キャリイ信号C
Rが小数部カウンタ16から与えられるときはカウンタ
11の計数値C■1〜C■6は変化しない。
00を経てカウンタ11に加わり、該カウンタ11を減
数するように作用するので、事実上は、キャリイ信号C
Rが小数部カウンタ16から与えられるときはカウンタ
11の計数値C■1〜C■6は変化しない。
すなわち、カウンタ11の加算入力に加わるキャリイ信
号CRは、カウンタ11がデイケイクロックパルスDC
によって減数されることを抑止するように一作用する。
号CRは、カウンタ11がデイケイクロックパルスDC
によって減数されることを抑止するように一作用する。
この演算動作の一例を第4表に示す。
第4表の左欄の数字1,2,3,・・・はディケイクロ
ックパルスDCが与えられるタイミングを示している。
ックパルスDCが与えられるタイミングを示している。
キャリイ信号CRの欄の矢印はキャリイ信号CRが発生
されることを示す。
されることを示す。
カウンタ11の計数値が″110000”のとき小数部
カウンタ16の計数値力t”ooo”であるとすると、
その次にデイケイクロックパルスDCが与えられると(
タイミング2)、帰還データC馬,CV5,で■,によ
って小数部カウンタ16の内容が″001”となる。
カウンタ16の計数値力t”ooo”であるとすると、
その次にデイケイクロックパルスDCが与えられると(
タイミング2)、帰還データC馬,CV5,で■,によ
って小数部カウンタ16の内容が″001”となる。
このときカウンタ11は減数され、″101111”と
なる。
なる。
ゲート15を介して小数部カウンタ16に加わるデータ
CV6, CV, , CV4は、前の計算タイミング
におけるカウンタ11の計算結果のうち上位3ビットデ
ータcv6,cv,,cv,が反転されて加わっている
。
CV6, CV, , CV4は、前の計算タイミング
におけるカウンタ11の計算結果のうち上位3ビットデ
ータcv6,cv,,cv,が反転されて加わっている
。
従って、計算タイミング2のときは、計算タイミング1
のときのデータcv6, c v5,C■4″110”
を反転した値″001”が小数部カウンタ16に加わる
。
のときのデータcv6, c v5,C■4″110”
を反転した値″001”が小数部カウンタ16に加わる
。
従って第4表の計算タイミング3から12まではデータ
CV6〜CV4の値″101”を反転した値”010”
が小数部カウンタ16に繰返し与えられる。
CV6〜CV4の値″101”を反転した値”010”
が小数部カウンタ16に繰返し与えられる。
計算タイミング2から5までは小数部カウンタ16から
キャリイ信号CRが発生されないので、カウンタ11は
デイケイクロックパルスDCによって順次減数される。
キャリイ信号CRが発生されないので、カウンタ11は
デイケイクロックパルスDCによって順次減数される。
しかし計算タイミング6になると、小数部カウンタ16
による計数結−it″″1001”となるのでキャリイ
信号CRが発生する。
による計数結−it″″1001”となるのでキャリイ
信号CRが発生する。
このとき、カウンタ11は前の計算タイミング5のとき
の計算結果″101100”に対して、減算入力として
作用するデイケイクロックパルスDCによるデータ″1
11111”と、キャリイ信号CRによる加算入力デー
タ“OOOO01”とが加算される。
の計算結果″101100”に対して、減算入力として
作用するデイケイクロックパルスDCによるデータ″1
11111”と、キャリイ信号CRによる加算入力デー
タ“OOOO01”とが加算される。
この演算においては最上位ビット加算器106からキャ
リイ出力COが生じるだけであり、実質的な計数はなさ
れない。
リイ出力COが生じるだけであり、実質的な計数はなさ
れない。
従ってカウンタ11の計数値は変化しない。
以下同様に、小数部カウンタ16からキャリイ信号CR
が生じたときはカウンタ11の計数値が変化しない(減
数されない)小数部カウンタ16はモジュロ8であるの
で、カウンタ11からの帰還データCV6, CV,
, CV4の10進値をKとすると、デイケイクロック
パルスDCが8/K個供給される毎に1個のキャリイ信
号CRが発生される。
が生じたときはカウンタ11の計数値が変化しない(減
数されない)小数部カウンタ16はモジュロ8であるの
で、カウンタ11からの帰還データCV6, CV,
, CV4の10進値をKとすると、デイケイクロック
パルスDCが8/K個供給される毎に1個のキャリイ信
号CRが発生される。
また、カウンタ11の4ビット目以上のデータcv4,
cv5,cv6が小数部カウンタ16に帰還されるので
、カウンタ11の内容が8ステップ進む(8減算される
)毎に、小数部カウンタ16の計数レートすなわち入カ
データcv6, cv, , C■4(7)値が変化す
る。
cv5,cv6が小数部カウンタ16に帰還されるので
、カウンタ11の内容が8ステップ進む(8減算される
)毎に、小数部カウンタ16の計数レートすなわち入カ
データcv6, cv, , C■4(7)値が変化す
る。
従って、カウンタ11を8ステップ進ませるために必要
なデイケイクロックパルスDCの数をNと置くと、 (カウンタ11のステップ数) =(パルスDCによる減算ハルス数) −(キャリイ信号CRによる加算パルス数)であるので
、 という関係が一般的に成立する。
なデイケイクロックパルスDCの数をNと置くと、 (カウンタ11のステップ数) =(パルスDCによる減算ハルス数) −(キャリイ信号CRによる加算パルス数)であるので
、 という関係が一般的に成立する。
従って、NとKとの間には、
という関係が成り立つ。
パルスDCがN個与えられると、カウンター1の内容が
8ステップ下がるので、カウンター1の減数変化の傾き
(速度)は「N」であり、これは小数部カウンター6に
帰還されるデータcv6,cv,,CV4の値Kに依存
することが判る。
8ステップ下がるので、カウンター1の減数変化の傾き
(速度)は「N」であり、これは小数部カウンター6に
帰還されるデータcv6,cv,,CV4の値Kに依存
することが判る。
従って値Kが一定の間はカウンター1の値は直線的に変
化し(一定の傾きで変化し)、値Kが変化するとカウン
ター1の計数値変化の傾きが変わる。
化し(一定の傾きで変化し)、値Kが変化するとカウン
ター1の計数値変化の傾きが変わる。
値Kを構成するデータcv, , cv, , cv,
すなわちcv6,cv,,cv,は3ビットであルノテ
、値Kは8通りに変化する。
すなわちcv6,cv,,cv,は3ビットであルノテ
、値Kは8通りに変化する。
すなわち、下記第5表に示したように、モジュロ64の
カウンター1において値Kは領域I〜■の8段階に変化
する。
カウンター1において値Kは領域I〜■の8段階に変化
する。
第5表左側のCVの欄には、各領域1〜■に含まれるカ
ウンター1の計数値Cvの範囲を10進数で示した。
ウンター1の計数値Cvの範囲を10進数で示した。
表において、前述の通り、Kは各領域I〜■においてキ
ャリイ信号CRを1個発生させるために要するデイケイ
クロックパルスDCの数を示し、Nは各領域I〜■にお
いて供給される。
ャリイ信号CRを1個発生させるために要するデイケイ
クロックパルスDCの数を示し、Nは各領域I〜■にお
いて供給される。
パルスDCの総数である。
なお、最終領域■においては7ステップ下がれば計数値
C■がOとなるので、パルス数Nは64ではなく56で
ある。
C■がOとなるので、パルス数Nは64ではなく56で
ある。
第5表と前記第4表を参照すると、第4表の計算タイミ
ング2から11の計数動作は、第5表の領域■の動作を
示したものであることが判かる。
ング2から11の計数動作は、第5表の領域■の動作を
示したものであることが判かる。
領域がIから■に向けて切替わる毎に値Kが順次大きく
なる(カウンター1の減数によって帰還.データCV6
,CV,,CV4の値が順次小さくなる)ことによって
、前述のカウンター1の計数値変化の傾き8/Nが各領
域毎に順次緩やかになる。
なる(カウンター1の減数によって帰還.データCV6
,CV,,CV4の値が順次小さくなる)ことによって
、前述のカウンター1の計数値変化の傾き8/Nが各領
域毎に順次緩やかになる。
従って、第10図に実線で示すように領域I〜■の8段
階の折れ線によって指数特性のデイケイカーブを得るこ
とができる。
階の折れ線によって指数特性のデイケイカーブを得るこ
とができる。
第4図の計数値検出回路17のアンド回路145には、
カウンター1の計数値データC■1〜C■6がインバー
タで反転されて加わっている。
カウンター1の計数値データC■1〜C■6がインバー
タで反転されて加わっている。
従って、最終領域■においてカウンター1の計数値がO
,になるとアンド回路145が出力“1”を生じ、遅延
用シフトレジスター47を経てアンド回路146を動作
可能にする。
,になるとアンド回路145が出力“1”を生じ、遅延
用シフトレジスター47を経てアンド回路146を動作
可能にする。
アンド回路146はライン100からデイケイクロック
パルスDCが与えられる毎に動作し、ライン148を経
て小数部・カウンター6の加算器122のキャリイ信号
入力端に信号“1”を加える。
パルスDCが与えられる毎に動作し、ライン148を経
て小数部・カウンター6の加算器122のキャリイ信号
入力端に信号“1”を加える。
カウンター1の値がオール″O”のときは、帰還データ
cv6,cv,,テV,は常に“111”である。
cv6,cv,,テV,は常に“111”である。
従って、小数部カウンター6からは、デイケイクロック
パルスDCが加えられる毎に絶えずキャリイ出力CRが
生じ、カウンター1に1を加算する。
パルスDCが加えられる毎に絶えずキャリイ出力CRが
生じ、カウンター1に1を加算する。
デイケイクロックパルスDCによってカウンター1には
常に“111111”が加えられるが、同時に上記キャ
リイ信号CRによって常に″1”が加算されるので、該
カウンター1は常に計数値Oを保持する。
常に“111111”が加えられるが、同時に上記キャ
リイ信号CRによって常に″1”が加算されるので、該
カウンター1は常に計数値Oを保持する。
以上説明した演算動作は、すべて各チャンネル別(一時
分割的に実行される。
分割的に実行される。
従って、参照番号を付してない多くの遅延フリツプフロ
ツプは各計算回路における計算データ同士のチャンネル
時間を一致させるように記されている。
ツプは各計算回路における計算データ同士のチャンネル
時間を一致させるように記されている。
また、カウンター1において各シフトレジスタからとり
出す信号の遅延ステージ数が異なるものがあるが、これ
もチャンネル時間を一致させるためである。
出す信号の遅延ステージ数が異なるものがあるが、これ
もチャンネル時間を一致させるためである。
例えば、加算器105と106のデータは、その間に挿
入された遅延フリツプフロツプ149によって1μsの
ずれがあるので、ライン14bにはシフトレジスタ11
6と117によって9μs遅延してデータCV5を導き
、ライン14cにはシフトレジスタ119と120によ
って8μS遅延してデータCV6を導き、両データcv
5,cv6のチャンネルを一致させている。
入された遅延フリツプフロツプ149によって1μsの
ずれがあるので、ライン14bにはシフトレジスタ11
6と117によって9μs遅延してデータCV5を導き
、ライン14cにはシフトレジスタ119と120によ
って8μS遅延してデータCV6を導き、両データcv
5,cv6のチャンネルを一致させている。
サステインモードについて
第11図aは、サステインモードが選択された場合の時
間Tに伴なうカウンタ11の計数値CVの変化を示した
図である。
間Tに伴なうカウンタ11の計数値CVの変化を示した
図である。
サステインモードBが選択された場合、第3図のエンベ
ロープ発生制御ロジック18においてアンド回路54,
55.56が動作可能となる。
ロープ発生制御ロジック18においてアンド回路54,
55.56が動作可能となる。
デイケイ開始信号DSが発生していす、かつカウンタ1
1の計数内容C■1〜CV6がすべて゛1″でなければ
アンド回路54の条件が成立し、クロツクゲート13の
アンド回路90を動作可能にする。
1の計数内容C■1〜CV6がすべて゛1″でなければ
アンド回路54の条件が成立し、クロツクゲート13の
アンド回路90を動作可能にする。
鍵が押されると、鍵盤信号UE , LE ,PEの何
れかが″1”となり、チャンネル別クロツクセレクトゲ
ート21のオア回路88を経てアタッククロツクパルス
ACPが上記アンド回路90に供給される。
れかが″1”となり、チャンネル別クロツクセレクトゲ
ート21のオア回路88を経てアタッククロツクパルス
ACPが上記アンド回路90に供給される。
従って、鍵が押されると、まず、アンド回路90を介し
てパルスACPがアタッククロツクパルスACとして選
択され、ライン99を経てカウンタ11の加算入力に加
わる。
てパルスACPがアタッククロツクパルスACとして選
択され、ライン99を経てカウンタ11の加算入力に加
わる。
すなわち、カウンタ11のオア回路141を経て最下位
ビット加算器101にのみ加わる。
ビット加算器101にのみ加わる。
これによって、アタッククロツクパルスACの速度で、
カウンタ11の計数値Cvが0から63まで順次増加さ
れる。
カウンタ11の計数値Cvが0から63まで順次増加さ
れる。
以上のように、加算によってアタック部分ATT(第1
1図a)のエンベロープ波形が作られる。
1図a)のエンベロープ波形が作られる。
このアタック部分ATTの波形はカウンタ11のモジュ
田こ対応した63ステップの分解度をもつ。
田こ対応した63ステップの分解度をもつ。
計数値CVが最大値63になったときはデータCV1〜
CV6がすべて″1”であるので、これを計数値検出回
路17のアンド回路150で検出し、アンド回路151
、オア回路152を介してシフトレジスタ153の当該
チャンネルに信号″1”を記憶させる。
CV6がすべて″1”であるので、これを計数値検出回
路17のアンド回路150で検出し、アンド回路151
、オア回路152を介してシフトレジスタ153の当該
チャンネルに信号″1”を記憶させる。
この記憶はアンド回路154を介して自己保持される。
尚、エンベロープ発生制御ロジック18のオア回路53
からライン155及びシフトレジスタ156を経てサス
テインモード選択信号BEが与えられているときだけア
ンド回路151及び154が動作可能となる。
からライン155及びシフトレジスタ156を経てサス
テインモード選択信号BEが与えられているときだけア
ンド回路151及び154が動作可能となる。
アンド回路150で計数値C■がすべて″1″となった
ことが検出されると、オア回路152を経て第3図のエ
ンベロープ発生制御ロジック18にオール1検出信号A
L,が加わる。
ことが検出されると、オア回路152を経て第3図のエ
ンベロープ発生制御ロジック18にオール1検出信号A
L,が加わる。
オール1検出信号AL1は前記シフトレジスタ153に
記憶されるので、以後、計数値CVが変化しても該信号
AL1は消滅しない。
記憶されるので、以後、計数値CVが変化しても該信号
AL1は消滅しない。
エンベロープ発生制御ロジック18において、オール1
検出信号AL1が″1”となることによってインバータ
を介してアンド回路54に信号″0”が加わり、クロツ
クゲート13のアンド回路90が不動作となる。
検出信号AL1が″1”となることによってインバータ
を介してアンド回路54に信号″0”が加わり、クロツ
クゲート13のアンド回路90が不動作となる。
従ってアタッククロツクパルスACが阻止される。
こうしてカウンタ11の計数が停止され、一定の計数値
(この場合は63)が保持されてサステイン部分SUS
(第11図a)の波形を得る。
(この場合は63)が保持されてサステイン部分SUS
(第11図a)の波形を得る。
押されていた鍵が離されると、デイケイ開始信号DS力
げ1″となり、ライン160を経てエンベロープ発生制
御ロジック18のアンド回路56に供給される。
げ1″となり、ライン160を経てエンベロープ発生制
御ロジック18のアンド回路56に供給される。
アンド回路56の出力“1”はオア回路95を経てクロ
ツクゲート13のアンド回路91及び93に加わる。
ツクゲート13のアンド回路91及び93に加わる。
後述のカーブセレクト機能が選択されていない場合、オ
ア回路97の出力は“1″であり、アンド回路91が動
作可能となり、アンド回路93は動作しない。
ア回路97の出力は“1″であり、アンド回路91が動
作可能となり、アンド回路93は動作しない。
従ってクロックセレクトゲート21のオア回路89から
供給されるデイケイクロックパルスDCPがアンド回路
91で選択され、オア回路98及びライン100を経て
デイケイクロックパルスDCとしてカウンタ11の減算
入力に加わる。
供給されるデイケイクロックパルスDCPがアンド回路
91で選択され、オア回路98及びライン100を経て
デイケイクロックパルスDCとしてカウンタ11の減算
入力に加わる。
カウンタ11は最大計数値63で停止していたため、最
大計数値63から最小値Oに向けて減算が行なわれる。
大計数値63から最小値Oに向けて減算が行なわれる。
ここで、前述の通り指数特性の折れ線近似を行なう演算
が実行され、第10図に示したように指数的に変化する
デイケイ部分DECのエンベロープ波形を得る。
が実行され、第10図に示したように指数的に変化する
デイケイ部分DECのエンベロープ波形を得る。
カウンタ11の計数値がOになると、前述の通り計数値
検出回路17のアンド回路145からオールゼロ検出信
号ALoが発生され、ライン157を経て第3図のアン
ド回路158に加わる。
検出回路17のアンド回路145からオールゼロ検出信
号ALoが発生され、ライン157を経て第3図のアン
ド回路158に加わる。
アンド回路158の他の入力にはライン160及びタイ
ミング調整用のシフトレジスタ159を介してデイケイ
開始信号DSが加わっており、同回路158の出力″1
″はデイケイ終了信号DFとして前記発音割当て回路(
図示せず)に供給される。
ミング調整用のシフトレジスタ159を介してデイケイ
開始信号DSが加わっており、同回路158の出力″1
″はデイケイ終了信号DFとして前記発音割当て回路(
図示せず)に供給される。
デイケイ終了信号DFが発生されると、当該チャンネル
時間における楽音の発音が終了したことを意味するので
、前記発音割当て回路からクリア信号CCが発生される
。
時間における楽音の発音が終了したことを意味するので
、前記発音割当て回路からクリア信号CCが発生される
。
クリア信号CCは第4図の計数値検出回路17に加わり
、アンド回路151,154を不動作にしてオール1検
出信号AL1の記憶を解除する。
、アンド回路151,154を不動作にしてオール1検
出信号AL1の記憶を解除する。
尚、離鍵後のデイケイ終了前に、再び同じ鍵が押された
場合はその鍵の音を前と同じチャンネルに割当てるよう
にする機能(キーオンアゲイン機能)を電子楽器にもた
せる場合があるが、この場合はデイケイ終了信号DFが
発生していなくともそのチャンネルにクリア信号CCが
一旦発生する。
場合はその鍵の音を前と同じチャンネルに割当てるよう
にする機能(キーオンアゲイン機能)を電子楽器にもた
せる場合があるが、この場合はデイケイ終了信号DFが
発生していなくともそのチャンネルにクリア信号CCが
一旦発生する。
この場合、デイケイの途中でも(カウンタが減数されて
いる最中でも)、オール1検出信号AL1が″0”にな
り、デイケイクロックパルスDCに代わってアタックク
ロツクパルスACが選択されるようになる。
いる最中でも)、オール1検出信号AL1が″0”にな
り、デイケイクロックパルスDCに代わってアタックク
ロツクパルスACが選択されるようになる。
従って、当該チャンネルのエンベロープ波形をデイケイ
の途中から立上らせることができる。
の途中から立上らせることができる。
尚、サステインモードにおけるアタック部分ATTを極
めて急峻な立上りにすることもできる。
めて急峻な立上りにすることもできる。
この場合の一つの方法としてアタッククロックパルスA
CPすなわちクロツク信号CA,CPAとして超高速の
クロツクを用いることが考えられる。
CPすなわちクロツク信号CA,CPAとして超高速の
クロツクを用いることが考えられる。
また別の方法として、アタッククロツクACによるカウ
ンタ11の加算を行なわずに、押鍵によってアタック開
始信号Asが″1”に立上ると同時に後述のカウンタセ
ット信号S1を発生し、カウンタ11の計数値を1度に
最大値”111111”にセットし、アタック部分AT
Tを経ずに始めからサステイン部分SUSが発生される
ようにしてもよい。
ンタ11の加算を行なわずに、押鍵によってアタック開
始信号Asが″1”に立上ると同時に後述のカウンタセ
ット信号S1を発生し、カウンタ11の計数値を1度に
最大値”111111”にセットし、アタック部分AT
Tを経ずに始めからサステイン部分SUSが発生される
ようにしてもよい。
サステインモードにおけるカーブセレクト第11図aに
符号ATT,SUS ,DECで示した部分から成るエ
ンベロープが通常のサステインモードの形状である。
符号ATT,SUS ,DECで示した部分から成るエ
ンベロープが通常のサステインモードの形状である。
ここで、カーブセレクト機能を働かせると、符号ATT
,DEC1,sus′,DEC2で示した部分から成る
エンベロープに切替わる。
,DEC1,sus′,DEC2で示した部分から成る
エンベロープに切替わる。
カーブセレクト機能を働かせる場合、カーブセレクト信
号CUS力じ1″となり、第3図のアンド回路161が
動作可能となる。
号CUS力じ1″となり、第3図のアンド回路161が
動作可能となる。
アンド回路161の他の入力には上鍵盤信号UEが加わ
っており、上鍵盤音のチャンネル時間でのみカーブセレ
クト信号CUSが選択され、エンベロープ発生制御ロジ
ック18のアンド回路55に加わる。
っており、上鍵盤音のチャンネル時間でのみカーブセレ
クト信号CUSが選択され、エンベロープ発生制御ロジ
ック18のアンド回路55に加わる。
すなわち、この実施例においては上鍵盤音に対してのみ
カーブセレクト機能を働かせることができるようになっ
ている。
カーブセレクト機能を働かせることができるようになっ
ている。
アタック部分ATTは通常のサステインモードの場合と
同様に、パルスACPをアタッククロツクパルスACと
してカウンタ11に加え、該カウンタ11をOから63
まで順次増数させることにより実現される。
同様に、パルスACPをアタッククロツクパルスACと
してカウンタ11に加え、該カウンタ11をOから63
まで順次増数させることにより実現される。
カウンタ11の計数値が最大値63になると、オール1
検出信号AL1が計数値検出回路17から発生され、エ
ンベロープ発生制御ロジック18のアンド回路55に加
わる。
検出信号AL1が計数値検出回路17から発生され、エ
ンベロープ発生制御ロジック18のアンド回路55に加
わる。
アンド回路55は、サステインモードBが選択されてい
ること、カーブセレクト信号CUSが″1”であること
、デイケイ開始信号DSが″0”であること、及びカウ
ンタ11の計数値C■が47以下でないこと(信号CV
47力げ0″であること)、を条件に前記信号AL1が
“1”になると動作し、CUSとして出力”1″をクロ
ツクゲ゛一ト13のアンド回路92及びライン162に
供給する。
ること、カーブセレクト信号CUSが″1”であること
、デイケイ開始信号DSが″0”であること、及びカウ
ンタ11の計数値C■が47以下でないこと(信号CV
47力げ0″であること)、を条件に前記信号AL1が
“1”になると動作し、CUSとして出力”1″をクロ
ツクゲ゛一ト13のアンド回路92及びライン162に
供給する。
アンド回路92が動作可能になると、チャンネル別クロ
ツクセレクトゲート21から供給される第1カーブセレ
クトクロツクパルスCUAIが選択され、オア回路98
及びライン100を経てデイケイクロックパルスDCと
してカウンタ11の減算入力に加わる。
ツクセレクトゲート21から供給される第1カーブセレ
クトクロツクパルスCUAIが選択され、オア回路98
及びライン100を経てデイケイクロックパルスDCと
してカウンタ11の減算入力に加わる。
従って、カウンタ11では第1カーブセレクトクロツク
パルスCUA1に従って演算が実行され、最大計数値6
3から除々に減数される。
パルスCUA1に従って演算が実行され、最大計数値6
3から除々に減数される。
計数値検出回路1Tのアンド回路163は計数値データ
CV6〜CV1が“101111”となったとき動作し
、出力“1”をアンド回路164に加える。
CV6〜CV1が“101111”となったとき動作し
、出力“1”をアンド回路164に加える。
従って、カウンタ11の計数値C■が47になると、ア
ンド回路163がこれを検出し、アンド回路164、オ
ア回路165を介してシフトレジスタ166の当該チャ
ンネル時間に信号″1”を記憶させる。
ンド回路163がこれを検出し、アンド回路164、オ
ア回路165を介してシフトレジスタ166の当該チャ
ンネル時間に信号″1”を記憶させる。
尚、アンド回路164は前記ライン162から与えられ
る信号CUS’によって、第1カーブセレクトクロツク
パルスCUA1が選択されている間動作可能となってい
る。
る信号CUS’によって、第1カーブセレクトクロツク
パルスCUA1が選択されている間動作可能となってい
る。
シフトレジスタ166に記憶された計数値47検出信号
CV47はアンド回路167を介して自己保持されると
共に、エンベロープ発生制御ロジック18のインバータ
168で反転され前記アンド回路55を不動作にする。
CV47はアンド回路167を介して自己保持されると
共に、エンベロープ発生制御ロジック18のインバータ
168で反転され前記アンド回路55を不動作にする。
これによってアンド回路92が不動作となり、第1カー
ブセレクトクロツクパルスCUA1が阻止される。
ブセレクトクロツクパルスCUA1が阻止される。
以上のようにしてカウンタ11の計数値CVが最大値6
3から47まで減少し、第11図aに示す第1デイケイ
部分DEC1のデイケイ波形を得る。
3から47まで減少し、第11図aに示す第1デイケイ
部分DEC1のデイケイ波形を得る。
この第1デイケイ部分DEC1は前記第5表あるいは第
10図に示した領域Iと■から成る2本の折れ線によっ
て指数特性のデイケイ波形を近似したものである。
10図に示した領域Iと■から成る2本の折れ線によっ
て指数特性のデイケイ波形を近似したものである。
計数値検出信号CV47が″1”になると、カウンタ1
1の計数が1旦停止されるので、計数値CVが47のま
ま保持され、サステイン部分SUS’が作られる。
1の計数が1旦停止されるので、計数値CVが47のま
ま保持され、サステイン部分SUS’が作られる。
離鍵されると、デイケイ開始信号DSが”1”となるの
でエンベロープ発生制御ロジック18のアンド回路56
の出力が″1″となり、クロツクゲート13のアンド回
路91及び93に供給される。
でエンベロープ発生制御ロジック18のアンド回路56
の出力が″1″となり、クロツクゲート13のアンド回
路91及び93に供給される。
カーブセレクト信号CUS力げ1”であるので、インバ
ータ169を経てオア回路97に加わる信号は″O”で
ある。
ータ169を経てオア回路97に加わる信号は″O”で
ある。
また、カウンタ11の計数値Cvが24以上のときは該
オア回路97の他の入力は”0”であるので、オア回路
97の出力は″′0”であり、アンド回路93が動作可
能となる。
オア回路97の他の入力は”0”であるので、オア回路
97の出力は″′0”であり、アンド回路93が動作可
能となる。
従って、第2カーブセレクトクロツクパルスCUD2が
アンド回路93で選択され、オア回路98及びライン1
00を経てデイケイクロックパルスDCとしてカウンタ
11及び小数部カウンタ16のゲート15に供給される
。
アンド回路93で選択され、オア回路98及びライン1
00を経てデイケイクロックパルスDCとしてカウンタ
11及び小数部カウンタ16のゲート15に供給される
。
以上のようにして離鍵と共にカウンタ11の動作が再開
され、第2デイケイ部分DEC2の波形が作られる。
され、第2デイケイ部分DEC2の波形が作られる。
第2デイケイ部分DEC2の前半は前記第2カーブセレ
クトクロツクパルスCUD2に従って計算が実行され、
前記領域m,■,vの3本の折れ線によって指数的なデ
イケイ特性が近似される。
クトクロツクパルスCUD2に従って計算が実行され、
前記領域m,■,vの3本の折れ線によって指数的なデ
イケイ特性が近似される。
しかし、領域Vの計算が終了し、計数値Cvが23以下
になると、デイケイクロックパルスDCがパルスCUD
2からDCPに切替わる。
になると、デイケイクロックパルスDCがパルスCUD
2からDCPに切替わる。
24以上の計数値、すなわち”111111”から“0
11000”までの計数値データCv6〜C■,は、デ
ータC■6力げ1”か、もしくはデータcv5,cv4
が“11″という値をとる。
11000”までの計数値データCv6〜C■,は、デ
ータC■6力げ1”か、もしくはデータcv5,cv4
が“11″という値をとる。
そこで、計数値検出回路17においてデータC■,とC
V4をアンド回路170に加えてその出力をオア回路1
71に加えると共に、データC■6をオア回路171に
加えることにより、計数値CVが24以上であることを
検出している。
V4をアンド回路170に加えてその出力をオア回路1
71に加えると共に、データC■6をオア回路171に
加えることにより、計数値CVが24以上であることを
検出している。
計数値CVが23以下になると、オア回路171の出力
が“0”となり、インバーター72の出力が”1″とな
る。
が“0”となり、インバーター72の出力が”1″とな
る。
インバーター72の出力“1”は計数値23以下検出信
号CV23として第3図のオア回路9Tに加わる。
号CV23として第3図のオア回路9Tに加わる。
従って計数値CVが23以下となるとオア回路97の出
力が″1”となり、クロツクゲート13のアンド回路9
3が不動作となって、アンド回路91が動作可能となる
。
力が″1”となり、クロツクゲート13のアンド回路9
3が不動作となって、アンド回路91が動作可能となる
。
これにより、デイケイクロックパルスDCPがアンド回
路91で選択され、カウンター1及び小数部カウンター
6のゲート15に供給される。
路91で選択され、カウンター1及び小数部カウンター
6のゲート15に供給される。
こうして、計数値23以下の領域■,■,■に関する計
算はデイケイクロツクパルスDCPに従って実行される
。
算はデイケイクロツクパルスDCPに従って実行される
。
第2カーブセレクトクロツクパルスCUD2に対応する
デイケイクロックパルスDCPは上鍵盤用のデイケイク
ロックパルスUDである。
デイケイクロックパルスDCPは上鍵盤用のデイケイク
ロックパルスUDである。
前述の通り、このクロツクパルスUDはクロツクパルス
CUD2の1/4の周波数である。
CUD2の1/4の周波数である。
従って第11図aに示したように第2デイケイ部分DE
C2において、第2カーブセレクトクロツクパルスCU
D2に従って折れ線近似の演算を行なった領域m,iv
,vの部,分に比べて、クロツクパルスUDに従って折
れ線近似演算を行なった領域■,■,vIの部分の変化
は極めて緩やかである。
C2において、第2カーブセレクトクロツクパルスCU
D2に従って折れ線近似の演算を行なった領域m,iv
,vの部,分に比べて、クロツクパルスUDに従って折
れ線近似演算を行なった領域■,■,vIの部分の変化
は極めて緩やかである。
パーカツションモードについて
第11図bはパーカッションモードが選択され,た場合
のカウンター1の計数値C■の時間的変化を示したもの
で、一定の指数特性のデイケイカーブPDBCが通常の
パーカッションモードを示し、指数特性が2段階に切替
わるデイケイカーブPDEC2がカーブセレクト機能を
働かせた場合.のパーカッションモードを示す。
のカウンター1の計数値C■の時間的変化を示したもの
で、一定の指数特性のデイケイカーブPDBCが通常の
パーカッションモードを示し、指数特性が2段階に切替
わるデイケイカーブPDEC2がカーブセレクト機能を
働かせた場合.のパーカッションモードを示す。
鍵の押し始めにおいて、該鍵の発音が割当てられたチャ
ンネル時間に同期して1発のアタックパルスAPがライ
ン173を経てエンベロープ発生制御ロジック18のア
ンド回路57に供給される。
ンネル時間に同期して1発のアタックパルスAPがライ
ン173を経てエンベロープ発生制御ロジック18のア
ンド回路57に供給される。
パーカッションモードDが選択されている場合はアンド
回路57,58,59が動作可能となるので、アタック
パルスAPはアンド回路57を経てオア回路96に加わ
る。
回路57,58,59が動作可能となるので、アタック
パルスAPはアンド回路57を経てオア回路96に加わ
る。
従って、アタックパルスAPに対応し2てオア回路96
から1μS幅のカウンタセット信号S,が出力される。
から1μS幅のカウンタセット信号S,が出力される。
カウンタセット信号S1はライン174を経由して第4
図のカウンタ11に加わり、該カウンタ11の計数値デ
ー1タC■1〜CV6をすべて“1”にセットする。
図のカウンタ11に加わり、該カウンタ11の計数値デ
ー1タC■1〜CV6をすべて“1”にセットする。
すなわち、第4図のオア回路175〜180を介してシ
フトレジスタ107,109,111,113,116
,119に夫々信号“1”を記憶させる。
フトレジスタ107,109,111,113,116
,119に夫々信号“1”を記憶させる。
こうして、押鍵当初においてカウンタ11の計数値C■
がOから1度に63に増加する。
がOから1度に63に増加する。
鍵が押されている最中はディケイ開始信号DSは10”
であり、エンベロープ発生制御ロジック18のアンド回
路58の出力が“1〃となる。
であり、エンベロープ発生制御ロジック18のアンド回
路58の出力が“1〃となる。
このアンド回路58の出力′1“がオア回路95を経て
アンド回路91に加わり、ディケイク口ックパルスDC
Pを選択させる。
アンド回路91に加わり、ディケイク口ックパルスDC
Pを選択させる。
従って、カウンタ11は指数特性の折れ線近似計算を実
行し、計数値cvが63から徐々に減数される。
行し、計数値cvが63から徐々に減数される。
離鍵されると、アンド回路59が動作し、引き続きアン
ド回路91でディケイクロックパルスDCPを選択させ
る。
ド回路91でディケイクロックパルスDCPを選択させ
る。
従って、離鍵に係わりなく、カウンタ11の減数が遂行
される。
される。
従ッテ、通常のパーカッションモードにおケルデイケイ
カーブPDECは、全領域■〜■が一定のクロツクパル
スDCPに基いて計算され、一定の指数特性のエンベロ
ープを得る。
カーブPDECは、全領域■〜■が一定のクロツクパル
スDCPに基いて計算され、一定の指数特性のエンベロ
ープを得る。
カーブセレクト信号CUSが′1“に設定されると、計
数値Cvが63から24の間はオア回路97(第3図)
の出力は′0“であるので、クロックゲート13のアン
ド回路93が動作可能となる。
数値Cvが63から24の間はオア回路97(第3図)
の出力は′0“であるので、クロックゲート13のアン
ド回路93が動作可能となる。
従って、計数値C■が63から24までの領域I〜■に
おいては第2カーブセレクトクロツクパルスCUD2が
デイケイクロックパルスDCとしてカウンタ11及び小
数部カウンタ16のゲート15に供給される。
おいては第2カーブセレクトクロツクパルスCUD2が
デイケイクロックパルスDCとしてカウンタ11及び小
数部カウンタ16のゲート15に供給される。
従って、カーブセレクト機能を働かせた場合は、ディケ
イカーブPDEC2の前半の折れ線領域I〜■において
第2カーブセレクトクロツクパルスC[JD2に従って
折れ線近似演算が実行される。
イカーブPDEC2の前半の折れ線領域I〜■において
第2カーブセレクトクロツクパルスC[JD2に従って
折れ線近似演算が実行される。
カウンタ11の計数値C■が23以下となると、前述の
通り、検出信号C■23が“1”となり、オア回路97
の出力′1“によってアンド回路91が動作可能となる
。
通り、検出信号C■23が“1”となり、オア回路97
の出力′1“によってアンド回路91が動作可能となる
。
従って、カウンタ11に加わるデイケイクロックパルス
DCが第2カーブセレクトクロツクパルスCUD2から
クロツクパルスDCP(上鍵盤用デイケイクロックパル
スUD)に切替わる。
DCが第2カーブセレクトクロツクパルスCUD2から
クロツクパルスDCP(上鍵盤用デイケイクロックパル
スUD)に切替わる。
これにより、デイケイカーブPDEC2の後半領域■〜
■においては遅いデイケイクロックパルスDCP(UD
)に従って折れ線近似演算が実行される。
■においては遅いデイケイクロックパルスDCP(UD
)に従って折れ線近似演算が実行される。
パー力ツシブダンプモードについて
パー力ツシブダンプモードが選択された場合は第11図
Cに示すようにカウンタ11の計数値C■が変化する。
Cに示すようにカウンタ11の計数値C■が変化する。
P D E C’は通常のパー力ツシブダンプモードの
カーブを示し、PDEC2′はカーブセレクト機能を働
かせた場合のカーブを示す。
カーブを示し、PDEC2′はカーブセレクト機能を働
かせた場合のカーブを示す。
パーカツシブダンプモードCが選択された場合はエンベ
ロープ発生制御ロジック18のアンド回路57.58及
び60が動作可能となる。
ロープ発生制御ロジック18のアンド回路57.58及
び60が動作可能となる。
従って、アンド回路57及び58の出力によって、押鍵
中は前記パーカッションモードDの場合と同様にカウン
タ11の計数動作が制御される。
中は前記パーカッションモードDの場合と同様にカウン
タ11の計数動作が制御される。
発音中に鍵が離されると、ライン160のデイケイ開始
信号DSが′1“となり、アタック開始信号Asも“1
”であるのでアンド回路60の条件が成立する。
信号DSが′1“となり、アタック開始信号Asも“1
”であるのでアンド回路60の条件が成立する。
アンド回路60の出力“1”はクロツクゲート13のア
ンド回路94に加わり、ダンプクロックパルスDMPを
選択させる。
ンド回路94に加わり、ダンプクロックパルスDMPを
選択させる。
選択されたダンプクロックパルスDMPはオア回路98
及びライン100を経てデイケイクロックパルスDCと
してカウンタ11及び小数部カウンタ16のゲート15
に加わる。
及びライン100を経てデイケイクロックパルスDCと
してカウンタ11及び小数部カウンタ16のゲート15
に加わる。
ダンプクロックパルスDMPは通常のデイケイ演算に使
用するデイケイクロックパルスDCPよりも高速のもの
を用いる。
用するデイケイクロックパルスDCPよりも高速のもの
を用いる。
尚、この実捲例においては、特別のダンプクロツクパル
ス発振部を設けずに、オア回路88から供給されるアタ
ッククロツクパルスACPをダンプクロックパルスDM
Pに援用している。
ス発振部を設けずに、オア回路88から供給されるアタ
ッククロツクパルスACPをダンプクロックパルスDM
Pに援用している。
以上のように、押鍵時においては低速のデイケイクロッ
クパルスDCPが折れ線近似演算で使用される(但し、
カーブセレクトの前半においてはパルスCUD2が使用
される)が、離鍵時には高速のダンプクロックパルスD
MPに従って折れ線近似演算が実行される。
クパルスDCPが折れ線近似演算で使用される(但し、
カーブセレクトの前半においてはパルスCUD2が使用
される)が、離鍵時には高速のダンプクロックパルスD
MPに従って折れ線近似演算が実行される。
従って、離鍵後は急激にカウンタ11の計数値C■が減
少する。
少する。
しかし、離鍵と同時に計数値C■が0に落ちることはな
く、折れ線によって指数特性を近似しながら減数される
。
く、折れ線によって指数特性を近似しながら減数される
。
カウンタによる直接キーイング波形の発生について
エンベロープモード選択信号F1〜F3が直接キーイン
グモードAを指定している場合は、エンベロープ発生制
御ロジック18のアンド回路49及び50が動作可能と
なる。
グモードAを指定している場合は、エンベロープ発生制
御ロジック18のアンド回路49及び50が動作可能と
なる。
押鍵中はアタック開始信号ASが“1“、デイケイ開始
信号DSが′O“であるので、アンド回路49の条件が
成立する。
信号DSが′O“であるので、アンド回路49の条件が
成立する。
該アンド回路49の出力11“はオア回路96を経てカ
ウンタセット信号S1としてカウンタ11に加わる。
ウンタセット信号S1としてカウンタ11に加わる。
押鍵中はカウンタセット信号S1が常に“1”となるの
で、オア回路175〜180を介してカウンタ11の計
数値C■1〜CV6がすべて′1“にセットされ続ける
。
で、オア回路175〜180を介してカウンタ11の計
数値C■1〜CV6がすべて′1“にセットされ続ける
。
離鍵によってデイケイ開始信号DSが′1“になると、
アンド回路50が動作し、アンド回路49が不動作とな
る。
アンド回路50が動作し、アンド回路49が不動作とな
る。
アンド回路50の出力ゞ1“は計数値クリア信号S。
とじてライン140を経てクリアライン139(第4図
)に導かれ、小数部カウンタ16及びカウンタ11の計
数値をすべて′0“にする。
)に導かれ、小数部カウンタ16及びカウンタ11の計
数値をすべて′0“にする。
従って、押鍵中はカウンタ11の値が最大値63に設定
され、離鍵後は最小値Oにクリアされるので、第11図
dに示すような直接キーイングモードのエンベロープが
作られる。
され、離鍵後は最小値Oにクリアされるので、第11図
dに示すような直接キーイングモードのエンベロープが
作られる。
メモリ12について
カウンタ11の計数値データC■1〜C■6は第5図の
メモリ12に供給され、該メモリ12に記憶した振幅情
報を読み出すためのアドレス入力となる。
メモリ12に供給され、該メモリ12に記憶した振幅情
報を読み出すためのアドレス入力となる。
この実怖例においてメモリ12は、カウンタ11の計数
値C■1〜CV,をその値に対応するアナログ電圧に変
換するようになっており、入力された計数値データCV
1〜C■6をアドレス0〜63にデコードするためのア
ンド回路群181,182と、抵抗分圧回路183,1
84と、アンド回路群181,182のデコード出力に
応じて抵抗分圧回路183,184から電圧をとり出す
ためのアナログゲート群’f85,186(図では電界
効果トランジスタによって示されている)とを具えてい
る。
値C■1〜CV,をその値に対応するアナログ電圧に変
換するようになっており、入力された計数値データCV
1〜C■6をアドレス0〜63にデコードするためのア
ンド回路群181,182と、抵抗分圧回路183,1
84と、アンド回路群181,182のデコード出力に
応じて抵抗分圧回路183,184から電圧をとり出す
ためのアナログゲート群’f85,186(図では電界
効果トランジスタによって示されている)とを具えてい
る。
抵抗分圧回路183のアドレス63側の電圧供給ライン
187には高電圧vH?例えば−5ボルト)が供給され
、抵抗分圧回路184のアドレス63側の電圧供給ライ
ン188には低電圧VL(例えばOボルト)が供給され
る。
187には高電圧vH?例えば−5ボルト)が供給され
、抵抗分圧回路184のアドレス63側の電圧供給ライ
ン188には低電圧VL(例えばOボルト)が供給され
る。
抵抗分圧回路1 83 , 1 84のアドレス0側の
電圧供給端はライン189によって共通接続されている
。
電圧供給端はライン189によって共通接続されている
。
分圧回路183と184は同一構成であるため、ライン
189の電圧vMは高電圧■Hと低電圧vLの中点の電
圧(例えば−2.5ボルト)である。
189の電圧vMは高電圧■Hと低電圧vLの中点の電
圧(例えば−2.5ボルト)である。
従って、抵抗分圧回路183及び184は高電圧vHと
低電圧■の電位差の1の電圧(例2 えば2.5ボルト)をアドレス0から63までの64ス
テップに夫々分圧するようになっている。
低電圧■の電位差の1の電圧(例2 えば2.5ボルト)をアドレス0から63までの64ス
テップに夫々分圧するようになっている。
そして、アドレス0から7までの8ステップの区間は指
数関数的な分圧比を得るように抵抗が設定され、アドレ
ス8から63までの66ステップの区間は等間隔で分圧
されるように等抵抗が直列接続されている。
数関数的な分圧比を得るように抵抗が設定され、アドレ
ス8から63までの66ステップの区間は等間隔で分圧
されるように等抵抗が直列接続されている。
従って、アドレス入力として加わる計数値データC■1
〜C■6の値0〜63とメモリー2の記憶内容との関係
は前記第7図に実線で示したような関係となっている。
〜C■6の値0〜63とメモリー2の記憶内容との関係
は前記第7図に実線で示したような関係となっている。
従って、計数値CVが63から8までの領域I〜■にお
いては該計数値がリニアな関係でアナログ電圧に変換さ
れる。
いては該計数値がリニアな関係でアナログ電圧に変換さ
れる。
しかし、第10図及び第11図を参照して説明したよう
に計数値CV自体の変化が折れ線的に指数関数に近似さ
れているので、計数値CVの変化(すなわちアドレス入
力の変化)に合致した折れ線的なディケイ指数特性のエ
ンベロープ振幅情報(電圧)がメモリー2から読み出さ
れる。
に計数値CV自体の変化が折れ線的に指数関数に近似さ
れているので、計数値CVの変化(すなわちアドレス入
力の変化)に合致した折れ線的なディケイ指数特性のエ
ンベロープ振幅情報(電圧)がメモリー2から読み出さ
れる。
また、計数値CVが7から0に向けてリニアに変化する
最終領域■においては、メモリー2の記憶内容それ自体
が指数的に設定されているので、アドレス入力がリニア
に変化しても自動的に指数的な特性のエンベロープ振幅
情報が読み出される。
最終領域■においては、メモリー2の記憶内容それ自体
が指数的に設定されているので、アドレス入力がリニア
に変化しても自動的に指数的な特性のエンベロープ振幅
情報が読み出される。
カウンター1の計数値C■そのものの変化と、その計数
値C■にもとついてメモリー2から読み出されるエンベ
ロープ振幅情報との違いを理解するために最終領域■に
おいてメモリー2から直接読み出される指数特性の波形
を第10図に破線で示す。
値C■にもとついてメモリー2から読み出されるエンベ
ロープ振幅情報との違いを理解するために最終領域■に
おいてメモリー2から直接読み出される指数特性の波形
を第10図に破線で示す。
演算による折れ線状の指数近似と、最終領域■における
指数波形の読み出しによるアナログ的な指数近似との組
合せによって、なだらかにOレベルに近づく理想的な指
数特性のデイケイエンベロープを得ることができる。
指数波形の読み出しによるアナログ的な指数近似との組
合せによって、なだらかにOレベルに近づく理想的な指
数特性のデイケイエンベロープを得ることができる。
勿論、メモリ12のアドレス全域をリニアに設定しても
よく、この場合は最終領域vIにおいても第10図に実
線で示した計数値C■の変化の通りにエンベロープ振幅
値が読み出される。
よく、この場合は最終領域vIにおいても第10図に実
線で示した計数値C■の変化の通りにエンベロープ振幅
値が読み出される。
尚、第5図に示したメモリ12は2つの抵抗分圧回路1
83及び184を具え、両回路183,184には夫々
逆方向に電圧が印加されている。
83及び184を具え、両回路183,184には夫々
逆方向に電圧が印加されている。
従って、中点電圧■Mを挾んで対称形に変化する2つの
エンブロープ波形をアナログゲート群185及び186
の出力ライン190及び191から夫夫得る。
エンブロープ波形をアナログゲート群185及び186
の出力ライン190及び191から夫夫得る。
これは、この実怖例においては系列X1,X2,X3か
ら発生したエンベロープ波形を分圧回路として構成され
た楽音波形メモリ306〜308に加えるようにしてい
るためである。
ら発生したエンベロープ波形を分圧回路として構成され
た楽音波形メモリ306〜308に加えるようにしてい
るためである。
例えば、系列X1はメモリ12の出力ライン190から
エンベロープ波形HX1を得て、出力ライン191から
エンペローブ波形LX,ヲ得る。
エンベロープ波形HX1を得て、出力ライン191から
エンペローブ波形LX,ヲ得る。
このエンベロープ波形HX1,LX1は第12図に一例
を示した楽音波形メモリ306の分圧回路193の両端
に加わり、該波形HX1とLX1の電位差が分圧される
。
を示した楽音波形メモリ306の分圧回路193の両端
に加わり、該波形HX1とLX1の電位差が分圧される
。
押鍵された音の周波数に対応して周期的に変化するデー
タqFがメモリ192のデコーダ194に加わり、デコ
ーダ194の出力によってゲート195が制御され、分
圧回路193の出力がとり出される。
タqFがメモリ192のデコーダ194に加わり、デコ
ーダ194の出力によってゲート195が制御され、分
圧回路193の出力がとり出される。
従って、楽音波形メモリ306からは第13図に示すよ
うにエンベロープ制御がなされた楽音波形信号MWが読
み出される。
うにエンベロープ制御がなされた楽音波形信号MWが読
み出される。
しかし、電圧制御型増幅器や掛算回路などを用いて楽音
波形にエンベロープを付加する場合は、メモリ12から
読み出すエンベロープ情報は1波形だけでよい。
波形にエンベロープを付加する場合は、メモリ12から
読み出すエンベロープ情報は1波形だけでよい。
メモリ12の出力ライン190の信号(上側エンベロー
プ波形)はメモリ出力振分けゲート27のアナログゲー
ト1 96 , 1 97 , 1 98に夫々加わり
、出力ライン191の信号(下側エンベロープ波形)は
振分けゲート27のアナログゲート199,200,2
01に夫々加わる。
プ波形)はメモリ出力振分けゲート27のアナログゲー
ト1 96 , 1 97 , 1 98に夫々加わり
、出力ライン191の信号(下側エンベロープ波形)は
振分けゲート27のアナログゲート199,200,2
01に夫々加わる。
直接キーイング波形の発生
第3図の直接キーイング波形発生系列デコーダ25から
出力される直接キーイング波形選択信号01, 02,
03、及びアタック開始信号As1及びデイケイ開始
信号DSはタイミング調整用のシフトレジスタ群202
を経て第5図の直接キーイング波形発生部26に供給さ
れる。
出力される直接キーイング波形選択信号01, 02,
03、及びアタック開始信号As1及びデイケイ開始
信号DSはタイミング調整用のシフトレジスタ群202
を経て第5図の直接キーイング波形発生部26に供給さ
れる。
直接キーイング波形発生部26は、高電圧vHを最大レ
ベルのエンベロープ振幅値として各出力系列X1,X2
,X3の上側エンベロープ波形出力HX1,HX2,H
X3に導くアナログゲート203,204,205と、
ライン189の中点電圧vMをOレベルのエンベロープ
振幅値として各出力系列X1〜X3の上側及び下側エン
ベロープ波形出力HX1〜HX1,LX1〜LX,に導
くアナログゲート206〜208,209〜211と、
低電圧■Lを最大レベルのエンベロープ振幅値として各
出力系列X1〜X3の下側エンベロープ波形出力LX1
〜LX3に導くアナログゲート212,213214と
を備えている。
ベルのエンベロープ振幅値として各出力系列X1,X2
,X3の上側エンベロープ波形出力HX1,HX2,H
X3に導くアナログゲート203,204,205と、
ライン189の中点電圧vMをOレベルのエンベロープ
振幅値として各出力系列X1〜X3の上側及び下側エン
ベロープ波形出力HX1〜HX1,LX1〜LX,に導
くアナログゲート206〜208,209〜211と、
低電圧■Lを最大レベルのエンベロープ振幅値として各
出力系列X1〜X3の下側エンベロープ波形出力LX1
〜LX3に導くアナログゲート212,213214と
を備えている。
直接キーイング波形選択信号01,02,0,が“1”
の系列においては直接キーイング波形発生部26から直
接キーイング波形が発生され、該信号01,02,03
力い0“の系列においてはゲート27を介してメモリ1
2から読み出されたエンベロープ波形が選択される。
の系列においては直接キーイング波形発生部26から直
接キーイング波形が発生され、該信号01,02,03
力い0“の系列においてはゲート27を介してメモリ1
2から読み出されたエンベロープ波形が選択される。
従って、信号O,,02,03力い1“のとき、直接キ
ーイング波形発生部26の各信号01〜03に対応する
アンド回路215,216,21 7 , 21 8
, 21 9 , 220が動作可能となる。
ーイング波形発生部26の各信号01〜03に対応する
アンド回路215,216,21 7 , 21 8
, 21 9 , 220が動作可能となる。
前述の通り、直接キーイング波形選択信号0、〜03は
押鍵によって鍵盤信号UE−PEが発生しているとき(
チャンネル時間)にのみ時分割的に発生される。
押鍵によって鍵盤信号UE−PEが発生しているとき(
チャンネル時間)にのみ時分割的に発生される。
また、押鍵中はデイケイ開始信号DSが′0“であるか
ら、インバータ221の出力が11“となり、アンド回
路215〜217が動作可能となる。
ら、インバータ221の出力が11“となり、アンド回
路215〜217が動作可能となる。
従って、押鍵と同時に前記第2表に示すような組合せで
信号01, 0,, , 0,のいずれか力い1“とな
ると、それに対応するアンド回路215〜217の出力
が11“となってそれに対応するアナログゲート203
,212、または204,213、または205,21
4が動作する。
信号01, 0,, , 0,のいずれか力い1“とな
ると、それに対応するアンド回路215〜217の出力
が11“となってそれに対応するアナログゲート203
,212、または204,213、または205,21
4が動作する。
こうして、信号01〜03が11“となっている系列X
1〜X3の上側エンベロープ波形出力HX1〜HX,及
び下側エンベロープ波形出力LX1〜LX3に最大レベ
ルの電圧vHおよびvLが供給される。
1〜X3の上側エンベロープ波形出力HX1〜HX,及
び下側エンベロープ波形出力LX1〜LX3に最大レベ
ルの電圧vHおよびvLが供給される。
離鍵によってデイケイ開始信号DSが11“となり、ア
ンド回路215〜217が不動作となるまで上記最大レ
ベルの電圧■Hおよび■Lが持続的に供給される。
ンド回路215〜217が不動作となるまで上記最大レ
ベルの電圧■Hおよび■Lが持続的に供給される。
デイケイ開始信号D8力い1“となると、アンド回路2
18〜220が動作し、オア回路222〜224を経て
アナログゲート206〜?08,209〜211が動作
される。
18〜220が動作し、オア回路222〜224を経て
アナログゲート206〜?08,209〜211が動作
される。
これによって、エンベロープ波形のOレベル電圧として
中点電圧vMが各系列出力HX,〜LX3に供給される
。
中点電圧vMが各系列出力HX,〜LX3に供給される
。
従って、第11図dに示したような直接キーイングモー
ドのエンベロープ波形を得る。
ドのエンベロープ波形を得る。
メモリ出力振分けゲート27のアナログゲート196〜
201はノア回路225〜221の出力によって制御さ
れる。
201はノア回路225〜221の出力によって制御さ
れる。
押鍵によってアタック開始信号Asが”1“となると、
インバータ228の出力が10“となり、ノア回路22
5〜227が動作可能となる。
インバータ228の出力が10“となり、ノア回路22
5〜227が動作可能となる。
ノア回路225〜227の他の入力には各系列の直接キ
ーイング波形選択信号01,0,03が加わっており、
該信号01〜03が加“の場合にノア回路225〜22
7の出力が“1”となる。
ーイング波形選択信号01,0,03が加わっており、
該信号01〜03が加“の場合にノア回路225〜22
7の出力が“1”となる。
ノア回路225〜227の出力“1”によって、対応す
るアナログゲート196,199、または197,20
0、または198,201が動作し、メモリ12の出力
ライン190及び191から供給されるエンベロープ波
形信号を各系列の上側エンベロープ波形出力HX1,H
X2、またはHX,、及び下側エンペロープ波形出力L
X1,LX2、またはLX3として導き出す。
るアナログゲート196,199、または197,20
0、または198,201が動作し、メモリ12の出力
ライン190及び191から供給されるエンベロープ波
形信号を各系列の上側エンベロープ波形出力HX1,H
X2、またはHX,、及び下側エンペロープ波形出力L
X1,LX2、またはLX3として導き出す。
例えば、前記第2表に示したエンベロープファンクショ
ン番号Iの場合、信号01,02,03は“001”で
あるため、直接キーイング波形発生部26のアナログゲ
ート205及び214が動作し、系列X3の上側エンベ
ロープ波形出力HX3及び下側エンベロープ波形出力L
X3に直接キーイングモードのエンベロープ波形が導き
出される。
ン番号Iの場合、信号01,02,03は“001”で
あるため、直接キーイング波形発生部26のアナログゲ
ート205及び214が動作し、系列X3の上側エンベ
ロープ波形出力HX3及び下側エンベロープ波形出力L
X3に直接キーイングモードのエンベロープ波形が導き
出される。
一方、メモリ出力振分けゲート27においては系列X1
とX2のアナログゲート1 96 , 1 97 ,
1 99 ,200が動作し、上側エンベロープ波形出
力HX1,HX2及び下側エンベロープ波形出力LX1
,LX2にメモリ12の出力すなわちこの場合はサステ
インモードBのエンベロープ波形が夫々導き出される。
とX2のアナログゲート1 96 , 1 97 ,
1 99 ,200が動作し、上側エンベロープ波形出
力HX1,HX2及び下側エンベロープ波形出力LX1
,LX2にメモリ12の出力すなわちこの場合はサステ
インモードBのエンベロープ波形が夫々導き出される。
以上のようにして、直接キーイング波形選択信号01〜
O,の内容に応じて、カウンタ11及びメモリ12の系
統で発生したエンベロープ波形と直接キーイング波形発
生部26で発生した直接キーイング波形とが各系列X1
〜X3に振分けられる。
O,の内容に応じて、カウンタ11及びメモリ12の系
統で発生したエンベロープ波形と直接キーイング波形発
生部26で発生した直接キーイング波形とが各系列X1
〜X3に振分けられる。
なお、発音割当てが解消されると、当該チャンネル時間
において発生していたアタック開始信号Asが10“と
なる。
において発生していたアタック開始信号Asが10“と
なる。
これにより、インバータ228の出力“1”がオア回路
222〜224を経由し、アナログゲート206〜21
1を動作させる。
222〜224を経由し、アナログゲート206〜21
1を動作させる。
従ってOレベルを表わす中点電圧vMが各系列X1〜X
3の上側及び下側エンベロープ波形出力HX1〜HX,
,LX1〜LX3に導びかれ、エンベロープ発生器10
の出力レベルが確実にOに保持される。
3の上側及び下側エンベロープ波形出力HX1〜HX,
,LX1〜LX3に導びかれ、エンベロープ発生器10
の出力レベルが確実にOに保持される。
すなわちエンベロープが発生されなくなる。
上記の実施例において、メモリ12はアナログ電圧を発
生するような構成としたが、デジタル的なエンベロープ
振幅情報を読み出す構成のものを用いることも可能であ
る。
生するような構成としたが、デジタル的なエンベロープ
振幅情報を読み出す構成のものを用いることも可能であ
る。
以上説明したようにこの発明によれば少ない数のエンベ
ロープ発生器で多数の楽音発生系列の発生楽音の音量を
それぞれ所望のエンベロープ波形で任意に制御すること
ができ、多数の楽音発生系列を有する電子楽器の構成を
簡単にすることができる。
ロープ発生器で多数の楽音発生系列の発生楽音の音量を
それぞれ所望のエンベロープ波形で任意に制御すること
ができ、多数の楽音発生系列を有する電子楽器の構成を
簡単にすることができる。
第1図はこの発明の電子楽器の一実櫂例を示す概略ブロ
ック図、第2図は同実怖例で使用するエンベロープ発生
器の一例を示す概略ブロック図、第3図乃至第5図は第
2図の各部の詳細を3つの部分に分けて示すもので、第
3図は計数動作制御部分を中心にして示す詳細ブロック
図、第4図はカウンタ部分を中心にして示す詳細ブロッ
ク図、第5図はメモリ部分を中心に示す詳細ブロック図
、第6図は上記実施例で使用するクロックパルス等の時
間関係を示すタイミングチャート、第7図は上記エンベ
ロープ発生器で使用するメモリの記憶内容とカウンタの
計数値との関係を略示するグラフ、第8図は上記エンベ
ロープ発生器で発生可能なエンベロープモードの概略を
示すグラフ、第9図は各種回路素子の図示方法を説明す
るための図、第10図は折れ線近似による指数特性のデ
イケイエンベロープ波形を発生する場合のカウンタの計
数値の変化を詳細に示すグラフで、参考のために右側縦
軸にエンベロープ振幅レベルの目盛りを記し、最終領域
■の計数値は指数関数値に変換されることを破線で示し
たもの、第11図a = dは各種エンベロープモード
を実現する場合のカウンタの計数値の変化を折れ線によ
って略示したグラフで、同図aはサステインモード、b
はパーカッションモード、Cはパーカツシブダンプモー
ド、dは直接キーイングモードを示すものであり、同図
a ”’− cは通常のモードとカーブセレクト機能を
働かせた場合のモードとを同一グラフ上に描いたもの、
第12図は上記エンベロープ発生器から発生したエンベ
ロープ波形を利用する電子楽器の楽音波形メモリの一例
を示すブロック図、第13図は第12図の回路において
楽音波形信号にエンベロープが付加される状態を略示す
るグラフ、である。 10……エンベロープ発生器、11……カウンタ、12
……メモリ、16……小数部カウンタ、18……エンベ
ロープ発生制御ロジック、26……直接キーイング波形
発生部、27……メモリ出力振分けゲート、300……
電子楽器。
ック図、第2図は同実怖例で使用するエンベロープ発生
器の一例を示す概略ブロック図、第3図乃至第5図は第
2図の各部の詳細を3つの部分に分けて示すもので、第
3図は計数動作制御部分を中心にして示す詳細ブロック
図、第4図はカウンタ部分を中心にして示す詳細ブロッ
ク図、第5図はメモリ部分を中心に示す詳細ブロック図
、第6図は上記実施例で使用するクロックパルス等の時
間関係を示すタイミングチャート、第7図は上記エンベ
ロープ発生器で使用するメモリの記憶内容とカウンタの
計数値との関係を略示するグラフ、第8図は上記エンベ
ロープ発生器で発生可能なエンベロープモードの概略を
示すグラフ、第9図は各種回路素子の図示方法を説明す
るための図、第10図は折れ線近似による指数特性のデ
イケイエンベロープ波形を発生する場合のカウンタの計
数値の変化を詳細に示すグラフで、参考のために右側縦
軸にエンベロープ振幅レベルの目盛りを記し、最終領域
■の計数値は指数関数値に変換されることを破線で示し
たもの、第11図a = dは各種エンベロープモード
を実現する場合のカウンタの計数値の変化を折れ線によ
って略示したグラフで、同図aはサステインモード、b
はパーカッションモード、Cはパーカツシブダンプモー
ド、dは直接キーイングモードを示すものであり、同図
a ”’− cは通常のモードとカーブセレクト機能を
働かせた場合のモードとを同一グラフ上に描いたもの、
第12図は上記エンベロープ発生器から発生したエンベ
ロープ波形を利用する電子楽器の楽音波形メモリの一例
を示すブロック図、第13図は第12図の回路において
楽音波形信号にエンベロープが付加される状態を略示す
るグラフ、である。 10……エンベロープ発生器、11……カウンタ、12
……メモリ、16……小数部カウンタ、18……エンベ
ロープ発生制御ロジック、26……直接キーイング波形
発生部、27……メモリ出力振分けゲート、300……
電子楽器。
Claims (1)
- 1 押圧鍵に対応して互に異なる楽音を同時に発生する
少くとも2つの楽音発生系列と、鍵押圧に応答して互に
異なる第1および第2のエンベロープ波形を同時に発生
するエンベロープ発生器と、前記エンベロープ発生器か
ら発生される第1および第2のエンベロープ波形を選択
的に切換えて前記それぞれの楽音系列に音量制御用の信
号として供給する選択制御手段とを具えた電子楽器。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP51122078A JPS5812595B2 (ja) | 1976-10-12 | 1976-10-12 | 電子楽器 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP51122078A JPS5812595B2 (ja) | 1976-10-12 | 1976-10-12 | 電子楽器 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5346717A JPS5346717A (en) | 1978-04-26 |
JPS5812595B2 true JPS5812595B2 (ja) | 1983-03-09 |
Family
ID=14827099
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP51122078A Expired JPS5812595B2 (ja) | 1976-10-12 | 1976-10-12 | 電子楽器 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5812595B2 (ja) |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10625760B2 (en) | 2018-06-01 | 2020-04-21 | Tetra Tech, Inc. | Apparatus and method for calculating wooden crosstie plate cut measurements and rail seat abrasion measurements based on rail head height |
US10730538B2 (en) | 2018-06-01 | 2020-08-04 | Tetra Tech, Inc. | Apparatus and method for calculating plate cut and rail seat abrasion based on measurements only of rail head elevation and crosstie surface elevation |
US10807623B2 (en) | 2018-06-01 | 2020-10-20 | Tetra Tech, Inc. | Apparatus and method for gathering data from sensors oriented at an oblique angle relative to a railway track |
US10908291B2 (en) | 2019-05-16 | 2021-02-02 | Tetra Tech, Inc. | System and method for generating and interpreting point clouds of a rail corridor along a survey path |
US11259007B2 (en) | 2015-02-20 | 2022-02-22 | Tetra Tech, Inc. | 3D track assessment method |
US11377130B2 (en) | 2018-06-01 | 2022-07-05 | Tetra Tech, Inc. | Autonomous track assessment system |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5974041A (ja) * | 1982-10-12 | 1984-04-26 | 本田技研工業株式会社 | ステツカ−類の自動貼着装置 |
JPS6068387A (ja) * | 1983-09-26 | 1985-04-18 | ヤマハ株式会社 | 電子楽器 |
GB2551761B (en) | 2016-06-29 | 2021-07-21 | Devonport Royal Dockyard Ltd | Dry dock vessel supporting apparatus |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS4945527A (ja) * | 1972-07-31 | 1974-05-01 |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5234092Y2 (ja) * | 1972-07-21 | 1977-08-04 |
-
1976
- 1976-10-12 JP JP51122078A patent/JPS5812595B2/ja not_active Expired
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS4945527A (ja) * | 1972-07-31 | 1974-05-01 |
Cited By (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US11259007B2 (en) | 2015-02-20 | 2022-02-22 | Tetra Tech, Inc. | 3D track assessment method |
US11399172B2 (en) | 2015-02-20 | 2022-07-26 | Tetra Tech, Inc. | 3D track assessment apparatus and method |
US10625760B2 (en) | 2018-06-01 | 2020-04-21 | Tetra Tech, Inc. | Apparatus and method for calculating wooden crosstie plate cut measurements and rail seat abrasion measurements based on rail head height |
US10730538B2 (en) | 2018-06-01 | 2020-08-04 | Tetra Tech, Inc. | Apparatus and method for calculating plate cut and rail seat abrasion based on measurements only of rail head elevation and crosstie surface elevation |
US10807623B2 (en) | 2018-06-01 | 2020-10-20 | Tetra Tech, Inc. | Apparatus and method for gathering data from sensors oriented at an oblique angle relative to a railway track |
US10870441B2 (en) | 2018-06-01 | 2020-12-22 | Tetra Tech, Inc. | Apparatus and method for gathering data from sensors oriented at an oblique angle relative to a railway track |
US11305799B2 (en) | 2018-06-01 | 2022-04-19 | Tetra Tech, Inc. | Debris deflection and removal method for an apparatus and method for gathering data from sensors oriented at an oblique angle relative to a railway track |
US11377130B2 (en) | 2018-06-01 | 2022-07-05 | Tetra Tech, Inc. | Autonomous track assessment system |
US11560165B2 (en) | 2018-06-01 | 2023-01-24 | Tetra Tech, Inc. | Apparatus and method for gathering data from sensors oriented at an oblique angle relative to a railway track |
US10908291B2 (en) | 2019-05-16 | 2021-02-02 | Tetra Tech, Inc. | System and method for generating and interpreting point clouds of a rail corridor along a survey path |
Also Published As
Publication number | Publication date |
---|---|
JPS5346717A (en) | 1978-04-26 |
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