JPS5812595B2

JPS5812595B2 - 電子楽器

Info

Publication number: JPS5812595B2
Application number: JP51122078A
Authority: JP
Inventors: 山賀栄一; 青木栄一郎; 中田晧; 日吉昭夫; 鈴木勗
Original assignee: Nippon Gakki Co Ltd
Current assignee: Nippon Gakki Co Ltd
Priority date: 1976-10-12
Filing date: 1976-10-12
Publication date: 1983-03-09
Also published as: JPS5346717A

Description

【発明の詳細な説明】この発明は複数の楽音発生系列を有する電子楽器に関し
、特に鍵抑圧に応答して互に異なる２つのエンベロープ
波形を発生するエンベロープ発生器を設け、該エンベロ
ープ発生器から発生されるエンベロープ波形を選択的に
切換えて前記それぞれの楽音発生系列に加えるようにし
た電子楽器に関する。

電子楽器において、発生音の音量振幅エンベロープはエ
ンベロープ発生器で発生したエンベロープ波形によって
制御される。

従来のエンベロープ発生器は１個の装置から１個のエン
ベロープ波形しか発生することができなかった。

そのため多系列で楽音を発生する場合において各系列で
異なるエンベロープによって音量を制御しようとする場
合、各系列に対応して別々にエンベロープ発生器を設け
なければならなかった。

例えば第１の楽音発生系列の発生楽音の音量をパーカツ
シブエンベロープ波形で制御し、第２の楽音発生系列の
発生楽音の音量を持続エンベロープ波形で制御する場合
は、パーカツシブエンベロープ波形を発生する第１のエ
ンベロープ発生器と持続エンベロープ波形を発生する第
２のエンベロープ発生器を設け、第１のエンベロープ発
生器から発生されるエンベロープ波形によって第１の楽
音発生系列の発生楽音の音量を制御し、第２のエンベロ
ープ発生器から発生されるエンベロープ波形によって第
２の楽音発生系列の発生楽音の音量を制御する構成をと
っていた。

しかし、このような構成によると楽音発生系列の数に対
応する多数のエンベロープ発生器が必要となり構成が複
雑となるという欠点を有していた。

この発明は上述した点に鑑みてなされたもので、楽音発
生系列の数よりも少ない数のエンベロープ発生器で各楽
音発生系列の発生楽音の音量をそれぞれ所望のエンベロ
ープ波形で任意に制御できるようにした電子楽器を提供
することを目的とする。

この発明によれば、鍵押圧に対応して互に異なる第１お
よび第２のエンベロープ波形を同時に発生するエンベロ
ープ発生器を用いて構成される。

すなわち、押鍵に対応して互に異なる楽音を同時に発生
する少くとも２つの楽音発生系列を有する電子楽器にお
いて、鍵押圧に応答して互に異なる第１および第２のエ
ンベロープ波形を同時に発生するエンベロープ発生器を
設け、このエンベロープ発生器から発生される第１およ
び第２のエンベロープ波形を選択的に切換えて前記それ
ぞれの楽音系列に音量制御用の信号として供給するよう
に構成している。

以下この発明を添付図面の実施例に関して詳細に説明し
よう。

第１図に示した電子楽器３００において、押鍵検出回路
３０２は鍵盤３０１に配された各鍵のキースイッチのオ
ンまたはオフ動作を検出し、押圧された鍵を識別する情
報を出力する。

発音割当て回路３０３は押鍵検出回路３０２から前記押
圧された鍵を識別する情報を受入して、この情報が表わ
す鍵の発音を同時最大発音数（例えば１２音）に対応す
るチャンネルのいずれかに割当てる。

発音割当て回路３０３は各チャンネルに対応する記憶位
置を有し、或る鍵の発音が割当てられたチャンネルに対
応する記憶位置にその鍵を表わすキーコードＫ．Ｃを記
憶し、各チャンネルに記憶したキーコードＫＣを時分割
的に順次出力する。

例えば、キーコードＫＣは鍵盤種類を表わす２ビットの
鍵盤コードＫ１，Ｋ２と、オクターブ音域を表わす３ビ
ットのオクターブコードＢ１，Ｂ２，Ｂｓと、
１オクターブ内の音名を表わす４ビットのノートコード
Ｎ１，Ｎ２，Ｎ３，Ｎ，から成り、鍵盤３０１で
押された鍵を個々に識別し得るようになっている。

キーコードＫＣのうち鍵盤コードＫ１，Ｋ２がエンベロ
ープ発生器１０に供給される。

コー■１，Ｋ２の内容と鍵盤種類の関係は下記第１表の
通りである。

デイケイ開始信号ＤＳは上記鍵盤コードＫ１，Ｋ２を生
じさせた鍵の押圧が解除されたとき発生される。

エンベロープ発生器１０において１つのエンベロープ波
形の発生が終了すると後述のようにデイケイ終了信号Ｄ
Ｆが発生される。

前記デイケイ開始信号ＤＳとデイケイ終了信号が同時に
発生したことを条件にクリア信号ＣＣが発生される。

クリア信号ＣＣが発生されると、デイケイ開始信号ＤＳ
及びキーコードＫＣ（鍵盤コードＫ１，Ｋ２）などが消
去される。

従って、鍵盤コードＫ１，Ｋ２は押鍵開始時からクリ
ア信号ＣＣが発生されるまでの間発生し、押鍵された当
該鍵盤の音が電子楽器３００において発音中であること
を表わしている。

また、デイケイ開始信号ＤＳは離鍵時からクリア信号Ｃ
Ｃが発生されるまでの間発生し、離鍵後の減衰発音中で
あることを表わしている。

なお、アタックパルスＡＰは押鍵当初に１発だけ発生さ
れるパルスである。

これらの信号Ｋ１，Ｋ２，ＤＳ，ＣＣ，ＡＰは発音割当
て回路３０３から発生され、エンベロープ発生器１０に
供給される。

前記発音割当て回路３０３は、時分割処理によって複数
音の同時発音を可能にする回路であり、複数の時分割発
音チャンネルの１つに１つの押圧鍵の発音を割当てる。

従って、上記の各信号ＫＣ，Ｋ１，Ｋ２，ＤＳ
，ＣＣ，ＡＰはこれらの信号に対応する鍵の発音が割当
てられたチャンネルの時間に同期して時分割的に供給さ
れる。

このため、これらの信号Ｋ１，Ｋ２，ＤＳ，ＣＣ，Ａ
Ｐを受入れて動作するエンベロープ発生器１０は、第３
図乃至第５図に詳細を示したように時分割動作が可能と
なっている。

第６図ａは主クロツクパルスφ１を示すグラフで、この
パルスφ１は各チャンネルの時分割動作を制御するもの
であり、例えば１μｓ（マイクロ秒、１０−６秒）の周
期を有している。

チャンネル数が１２であるから、主クロツクパルス偽に
よって順次区切られる１μｓ幅のタイムスロットは第１
チャンネル〜第１２チャンネルに順次対応させられる。

第６図ｂに示すように、各タイムスロットを順に第１チ
ャンネル時間〜第１２チャンネル時間ということにする
。

各チャンネル時間は循環して発生する。

第６図Ｃに示すように１２μｓの周期をもつ同期クロツ
クパルスφＡは、後述のアタッククロツクパルスやデイ
ケイクロックパルスを全チャンネル時間（１２μＳ）に
同期させるために使用される。

発音割当て回路３０３から供給されたキーコードＫＣは
該キーコードＫＣに対応する鍵の楽音周波数に固有の数
値情報を周波数情報記憶装置３０４から読み出させるア
ドレス指定信号として使用される。

周波数情報記憶装置３０４は各鍵のキーコードＫＣに対
応した周波数情報Ｆ（定数）を予じめ記憶した、例えば
リードオンリイメモリによって構成されており、或るキ
ーコードＫＣが加えられるとそのコードが指定するアド
レスに記憶した周波数情報Ｆを読み出す。

アキュームレータ３０５においてこの周波数情報Ｆを規
則的に遂次累算して一定の時間毎に楽音波形の振幅をサ
ンプリングするようにしているため、周波数情報Ｆは当
該鍵の楽音周波数に比例したデジタル的数値である。

アキュムレータ３０５は各チャンネルの周波数情報Ｆを
一定のサンプリング速度で（各チャンネル時間毎に１２
μｓの速さで）累算する回路であり、累算値ｑＦ（ｑは
１，２，３…と変化する累算回数を示し、値ｑＦは１・
Ｆ，２・Ｆ，３・Ｆ…と変化する）を得て、サンプリン
グ時間毎（１２μｓ）に読み出すべき楽音波形の位相を
進める。

アキュムレータ３０５の出力ｑＦは複数の系列（図では
３系列）に分配され、各系列の楽音波形メモｌＪ３０６
，３０７、及び３０８に夫々供給される。

楽音波形メモリ３０６，３０７，３０８は楽音音源波形
を複数の（例えば６４）サンプル点に分割し、順次各サ
ンプル点の振幅値を各アドレスに記憶している。

アキュムレータ３０５の出力である値ｑＦは楽音波形メ
モリ３０６，３０７、及び３０８から読み出すべきアド
レスを指定する入力となる。

アキュムレータ３０５において累算値ｑＦが増大するに
ともなって、読み出すべきサンプル点振幅を指定するア
ドレスが順次進められ、楽音音源波形の順次サンプル点
振幅値が波形メモリ３０６〜３０８から次々に読み出さ
れる。

楽音波形メモリ３０６〜３０８から読み出された楽音信
号は音色制御回路３０９，３１０、及び３１１に夫々加
わり、各系列別に音色制御された後、サウンドシステム
３１２を経て発音される。

各系列の楽音波形メモリ３０６〜３０Ｂには夫々異なる
形状の音源波形（例えば、正弦波、鋸歯状波、矩形波な
ど）を記憶させておき、各音色制御回路３０９〜３１１
は夫々異なる方式によって（例えば、高調波成分別に相
対振幅を制御する、あるいはフィルタを用いて音色制御
する、など）楽音音色を制御するように構成すると、各
系列別に異なる音質の音を得ることができるので好都合
である。

エンベロープ発生器１０から各系列Ｘ１，Ｘ２，Ｘ３別
に並列的に発生されるエンベロープ波形信号は、楽音波
形メモリ３０６〜３０８に夫々供給され、各メモリ３０
６〜３０８から読み出す楽音波形の振幅を該エンベロー
プ波形に応じて制御する。

エンベロープ発生器１０は、直接キーイングモードのエ
ンベロープ波形とその他のエンベロープ波形を同時に発
生することができるようになっており、発生エンベロー
プ波形を各系列Ｘ１〜Ｘ３に振分けて楽音波形メモリ３
０６〜３０８に供給する。

第２図はエンベロープ発生器１０の概略を示すもので、
カウンタ１１の計数出力はメモリ１２に供給され、その
計数値ＣＶに対応する値のエンベロープ振幅情報に変換
される。

メモリ１２の記憶内容は例えば第Ｔ図に示すようになっ
ており、計数値Ｏ付近（０〜７）では指数特性を示し、
その他の計数値（８〜６３）に対してはリニア特性を示
す。

勿論、破線で示したように全計数値（０〜６３）に対し
てリニアな関係を示す振幅情報をメモリ１２に記憶する
ようにしてもよい。

カウンタ１１は、クロツクゲート１３から供給されるア
タッククロツクパルスＡＣによって増数され、デイケイ
クロックパルスＤＣによって減数される。

また指数的に変化するデイケイエンベロープを折れ線近
似によって得る場合は、カウンタ１１の所定上位ビット
（複数）のデータをライン１４及びゲート１５を介して
デイケイクロックパルスＤＣのタイミングで小数部カウ
ンタ１６に帰還する。

小数部カウンタ１６における演算の結果生じるキャリイ
信号ＣＲはカウンタ１１の加算入力に供給される。

従って、デイケイクロックパルスＤＣによる減算の程度
が、小数部カウンタ１６から、キャリイ信号ＣＲが加わ
る頻度に応じて変化し、計数値Ｃｖが指数的に変化する
。

カウンタ１１の計数値Ｃｖの経時的変化が発生エンベロ
ープの形状に対応しているので、該カウンタ１１の計数
動作を制御することにより種々の形状のエンベロープ波
形を発生することができる。

計数値検出回路１７はカウンタ１１の計数内容が所定値
となったことを検出し、エンベロープ発生制御ロジック
１８に対レてカウンタ１１の状態を表わす信号を与える
。

エンベロープ発生制御ロジック１８は、カウンタ１１の
加算あるいは減算、およびその計数速度、計数の開始時
、停止時、などを制御することによって所望の形状のエ
ンベロープ波形を発生させる回路であり、エンベロープ
モード選択ロジック１９から与えられるエンベロープモ
ード選択信号Ｆ１〜Ｆ３によってエンベロープ波形モー
ドが指定される。

また、カーブセレクト信号ＣＵＳに応じてエンベロープ
モード選択信号Ｆ１〜Ｆ３によって指定されたエンベロ
ープ波形の形状を更に切換えることができる。

クロックセレクト回路２０は、エンベロープ発生制御ロ
ジック１８の出力にもとづいてクロツクゲート１３を開
放し、チャンネル別クロツクセレクトゲート２１から供
給される複数のクロツクパルスのうち１つをアタックク
ロツクパルスＡＣまたはデイケイクロックパルスＤＣと
してカウンタ１１に供給させる。

この実施例では、鍵盤種類別に異なるアタッククロツク
パルスあるいはデイケイクロックパルスを使用すること
により、エンベロープ形状が同じであってもアタック時
間あるいはデイケイ時間が鍵盤別に異なるようにしてい
る。

従って、上鍵盤及び下鍵盤用アタッククロツク信号ＣＡ
，ペダル鍵盤用アタッククロツク信号−ＣＰＡ，上鍵盤
用デイケイクロツク信号ＣＵＤ，下鍵盤用デイケイクロ
ック信号ＣＬＤ．およびペダル鍵盤用デイケイクロック
信号ＣＰＤを夫々各別に発振し、クロツク同期化回路２
２を経てチャンネル別クロツクセレクトゲート２１に加
える。

クロツク同期化回路２２は各クロツク信号ＣＡ−ＣＰＤ
ののパルス幅を全チャンネル時間の１循環期間（１２μ
ｓ）に同期させる回路である。

鍵盤検出回路２３は鍵盤コードＫ１，Ｋ２をデコードし
、その内容に応じて上鍵盤信号ＵＥ，下鍵盤信号ＬＥ，
あるいはペダル鍵盤信号ＰＥを出力する。

また、データＫ１，Ｋ２のいずれか力げ１”であれば、
押鍵によって当該チャンネルが発音中となるべきことを
表わすアタック開始信号ＡＳを出力する。

各鍵盤信号ＵＥ，ＬＥ，ＰＥはその発生タイムスロット
に応じてチャンネル別クロックセレクトゲート２１を時
分割的に開放し、各チャンネルに割当てられた音の鍵盤
に対応するクロツクパルスを時分割的に選択する。

選択されたクロツクパルスはアタッククロツク及びデイ
ケイクロック別に多重化され、クロツクゲート１３に供
給される。

エンベロープモード選択ロジック１９はエンベロープフ
ァンクション切替データＦＵ１，ＦＵ２，ＦＵ３，ＦＬ
１，ＦＬ２及び鍵盤信号ＵＥ，ＬＥ，ＰＥにもと
づいて、演奏者によって選択されたファンクションに対
応するエンベロープモード選択信号Ｆ１，Ｆ２，Ｆ３を
各チャンネル別に時分割的に出力する。

この実施例のエンベロープ発生器１０においては、１つ
の押鍵に応答して３つの系列Ｘ１，Ｘ２，Ｘ３カら並列
的に３つの再ンベロープ波形を発生しうるようになって
いる。

このエンベロープ発生器１０において発生可能なエンベ
ロープ波形のモードは第８図Ａ−Ｄに示した４通りのモ
ードであり、同図Ａは直接キーイングモード、Ｂはサス
テインモード、Ｃはパーカツシブダンプモード、Ｄはパ
ーカッションモードである。

第８図においてＫＯはキーオン、ＫＦはキーオフのタイ
ミングを示す。

このエンベロープ発生器１０は、直接キーイングモード
（第８図Ａ）のエンベロープ波形と残りの３モード（第
８図Ｂ−Ｄ）のエンベロープ波形のうち１つとを組合わ
せて３つの系列Ｘ１，Ｘ２，Ｘ３のいずれかに夫々振分
けて発生するようになっている。

３ビットのエンベロープファンクション切替データＦＵ
１，ＦＵ２，ＦＵ３は上鍵盤音のエンベロープファンク
ションを選択するためのデータ、２ビットのエンベロー
プファンクション切替データＦＬ１，ＦＬ２は下鍵盤音
のエンベロープファンクションを選択するためのデータ
である。

なおペダル鍵盤音は常に１つのエンベロープファンクシ
ョンのみが選択されるようになっているので、特別の選
択データは不要である。

このように、この実施ｉ例では鍵盤種類別にエンベロー
プファンクションを選択設定することができるようにな
っている。

勿論、データＦＵ１〜ＦＵ３，ＦＬ１，ＦＬ２は図示し
ないスイッチ等によって設定される。

ここで、エンベロープファンクションとは、各系列Ｘ１
，Ｘ２，Ｘ３に振分けられるエンベロープモードの組合
せのことをいう。

従って、エンベロープファンクション切替データＦＵ１
，ＦＵ２，ＦＵ３，ＦＬ１，ＦＬ２は、上鍵盤音または
下鍵盤音のチャンネルではどノ系列（Ｘ１，Ｘ２，Ｘ３
）にどのモードのエンベロープ波形を振分ける、という
ことを表わしている。

ファンクション切替データＦＵ１〜ＦＵ３，ＦＬ１，Ｆ
Ｌ２をチャンネル別に処理するために、時分割化された
鍵盤信号ＵＥ，ＬＥ，ＰＥがエンベロープモード選択ロ
ジック１９及びエンベロープファンクションデコーダ２
４に加わっている。

第８図Ｂ，Ｃ，Ｄに示したような時間的に変化するエン
ベロープ波形は、エンベロープ発生制御ロジック１８の
制御にもとづいてカウンタ１１及びメモリ１２の系統か
ら発生される。

第８図Ａに示したような直接キーイング波形は直接キー
イング波形発生系列デコーダ２５及び直接キーイング波
形発生部２６の系統から発生される。

勿論、直接キーイング波形のみを発生する場合はカウン
タ１１及びメモリ１２を使用してもよい。

エンベロープファンクションデコーダ２４は、直接キー
イングモードが含まれるファンクション切替データＦＵ
１〜ＦＵ３，ＦＬ１，ＦＬ２を時分割的にデコードし、
直接キーイング波形発生系列デコーダ２５に時分割化さ
れたデコード出力を加える。

直接キーイング波形発生系列デコーダ２５は、各系列Ｘ
１，Ｘ２，Ｘ３に対応する出力０１，Ｏ２，０３を発生
し得るようになっており、上記エンベロープファンクシ
ョンデコーダ２４でデコードされたエンベロープファン
クションにおいて直接キーイングモードのエンベロープ
波形を発生すべき系列（Ｘ１，Ｘ２，Ｘ３）に対応して
直接キーイング波形選択信号（０１，０２，０３）を出
力する。

直接キーイング波形発生部２６は、直接キーイング波形
選択信号０、，０２、または０３が供給されている系列
Ｘ１，Ｘ２、またはＸ３において直接キーイングモード
のエンベロープ波形を発生させる。

選択信号０１，０２，０３に対応する系列Ｘ１，Ｘ２，
Ｘ３においては、アタック開始信号ＡＳが生じたときか
らデイケイ開始信号ＤＳが発生するまで間、すなわち押
鍵開始時から離鍵時に至るまでの間、一定レベルの直接
キーイング波形（第８図Ａ参照）を発生する。

メモリ出力振分けゲート２７は、直接キーイング波形選
択信号０、〜０３が生じていない系列Ｘ１〜Ｘ３にメモ
リ１２から読み出したエンベロープ波形信号を振分ける
ためのゲートである。

例えば、系列Ｘ１及びＸ２で直接キーイングモードのエ
ンベロープ波形を発生し、系列Ｘ３でパーカッションモ
ードのエンベロープ波形を発生する場合、カウンタ１１
及びメモリ１２の系統でパーカッションモードのエンベ
ロープ波形を発生し、ゲート２７においてこのエンベロ
ープ波形を系列Ｘ３に振分けるようにゲートする。

第２図に概略を示したエンベロープ発生器１０のうち、
カウンタ１１、ゲート１５、小数部カウンタ１６、及び
計数値検出回路１７の詳細例は第４図に示されている。

また、メモリ１２、直接キーイング波形発生部２６、及
びメモリ出力振分けゲート２７の詳細例は第５図に示さ
れている。

エンベロープ発生制御ロジック１８を中心とする残りの
部分の詳細例は第３図に示されている。

第３図乃至第５図を参照した詳細説明の前に、図面にお
いて採用した回路素子の図示方法について第９図を参照
して説明する。

第９図ａはインバータ、同図ｂ，ｃはアンド回路、同図
ｄ，ｅはオア回路である。

アンド回路及びオア回路において入力数が少ない場合は
同図ｂ，ｄの図示方法を採用し、入力数が多い場合ある
いは多数の信号線からいくつかを選択して入力するよう
な場合は同図ｃ，ｅの図示方法を採用する。

同図ｃ，ｅの図示方法は、回路の入力側に１本の入力線
をえかき、この入力線と信号線を格子状に交叉させ、回
路に入力されるべき信号線と入力線との交叉点を丸印で
囲むようにしたものである。

従って同図Ｃの場合論理式はＱ＝Ａ−Ｂ−Ｄであり、同
図ｅの場合はＱ＝Ａ＋Ｂ＋Ｃである。

第９図ｆ，ｇ，ｈは１ビット信号の遅延用シフトレジス
タ（遅延フリツプフロツプ）であり、ブロック中の数字
（「１」あるいは「１２」など）は遅延ステージ数を表
わしている。

同図ｆ，ｇ，ｈのようにシフトクロックが特に図示され
ていない場合は前述の主クロックパルスφ１（実際は２
相クロツクを使用する）によってシフトされるものであ
り、例えば「１」ステージのシフトは１μＳの遅延を意
味する。

また同図ｉのようにシフトクロックとしてクロックパル
スφいが図示されているものは、１２μｓの周期で与え
られるクロツクパルスφＡ（実際は２相クロツクを使用
する）によって制御される遅延フリツプフロツプを示す
。

なお、この実施例では各チャンネルの信号を時分割的に
処理しているので、種々の遅延要素を経由する処理過程
において同一チャンネルの信号のタイミングを合わせる
ことが必要不可決である。

そのため第３図乃至第５図の回路の随所において第９図
ｆ＝ｉに示したような遅延フリツプフロツプ及びシ
フトレジスタがタイミング調整のために使用されている
が、これらに関しては特に参照番号を付さない。

前述のように、この実施例のエンベロープ発生器１０の
各出力系列Ｘ１，Ｘ２，Ｘ３から出力されるエンペロー
プモードの切替えは、エンベロープファンクション切替
データＦＵ１〜ＦＵ３，ＦＬ１，ＦＬ２によって行なわ
れるわけであるが、下記第２表に各鍵盤のエンベロープ
ファンクション切替データと各系列Ｘ１，Ｘ３から出力
されるエンベロープモードとの関係を示す。

表において、Ａは、傘本第８図Ａに示したような直接キ
ーイングモードを示し、Ｂは、同図Ｂに示したようなサステインモードを示し、Ｃは、同図Ｃに示したようなパー力ツシブダンプモード
を示し、Ｄは、同図Ｄに示したようなパーカッションモードを示
す符号である。

第２表の左欄に記した数字１，２，３，４，…クはエン
ベロープファンクション番号であり、同じ番号は同じフ
ァンクションである（各系列Ｘ，〜Ｘ３から発生するエ
ンベロープモードの組合わせが同じ）。

例えば、上鍵盤の切替データＦＵ，〜ＦＵ３が”１１１
”のときと、下鍵盤の切替デーｉタＦＬ１，ＦＬ２が“
１１”のときは同じ６番のファンクションである。

また、ペダル鍵盤音の場合、２番のファンクションに固
定されているので、サステインモードＢと直接キーイン
グモードＡのエンベロープが発生される。

第２表の右欄には、エンベロープファンクション切替デ
ータの内容に対応する直接キーイング波形選択信号０１
，０２，０３の内容を示した。

信号０１は系列Ｘ１，０２はＸ２，０３はＸ３に夫々対
応する。

この信号０１〜０３が″１”の系列においては直接キー
イング波形発生部２６から発生する直接キーイングモー
ドのエンベロープ波形を出力し、″Ｏ”の系列において
はカウンタ１１及びメモリ１２の系統で発生したエンベ
ロープ波形を出力する。

尚、この実施例においては全系列Ｘ１，Ｘ，，Ｘ３
がすべて直接キーイングモードのエンベロープを出力す
る場合は、カウンタ１１及びメモリ１２の系統で直接キ
ーイング波形を発生するようになっている。

従って、第２表のファンクション番号１の場合のように
全系列Ｘ１〜Ｘ３が直接キーイングモードＡの場合は、
直接キーイング波形選択信号０、〜０２はすべて”θ″
である。

第３図において、エンベロープファンクションデコーダ
２４は、直接キーイング波形発生部２６（第２図）から
直接キーイングモードのエンベロープを発生させる必要
のあるファンクションが選択された場合にこれを検出し
、各チャンネル別に時分割的にデコード出力を生じるよ
うに論理が組まれている。

第２表を参照すると、そのようなファンクションは番号
２，３，４，５，８である。

従って、上鍵盤音においては、ファンクション切替デー
タＦＵ１，ＦＵ２，ＦＵ３が夫々上記番号となったとき
下記論理式の通りアンド回路２８〜３２が動作するよう
になっている。

尚、アンド回路２８〜３２は上鍵盤信号ＵＥによって動
作可能にされる。

アンド回路２８…（番号８を検出）ＦＵ１・ＦＵ２・ＦＵ３・ＵＥアンド回路２９…（番号５を検出）ＦＵ１・ＦＵ２・ＦＵ３・ＵＥアンド回路３０…（番号４を検出）ＦＵ１・ＦＵ２・ＦＵ３・ＵＥアンド回路３１…（番号３を検出）ＦＵ１・ＦＵ２・ＦＵ３・ＵＥアンド回路３２…（番号２を検出）ＦＵ１・ＦＵ２・ＦＵ３・ＵＥまた、下鍵盤においては、ファンクション切替テータＦ
Ｌ，，ＦＬ２が番号２となったとき動作するように、ＦＬ１・ＦＬ２・ＬＥという論理がアンド回路３３に組まれている。

また、ペダル鍵盤音のファンクションは番号２に固定さ
れているのでアンド回路３４はペダル鍵盤信号ＰＥによ
って動作する。

勿論、アンド回路３４を設けずに信号ＰＥをオア回路３
５に直接加・えるようにしてもよい。

フアクション番号２，３，４，５．８において、番号３
と４は系列Ｘ１，及びＸ２に直接キーイングモードＡを
振分けるものであるので、前記アンド？路３０と３１の
出力をオア回路３６でまとめて直接キーイング波形発生
系列デコーダ２５のオア回路３７及び３８に供給する。

デコーダ２５において、オア回路３７は系列Ｘ１に対応
する直接キーイング波形選択信号０１を出力し、オア回
路３８は系列Ｘ２に対応する信号０を出力し、オア回路
３９は系列Ｘ３に対応する信号０３を出力する。

また、ファンクション番号５は系列Ｘ２に直接キーイン
グモードＡを振分けるものなので、アンド回路２９の出
力をデコーダ２５のオア回路３８に供給する。

ファンクション番号８は系列Ｘ１及びＸ３に直接キーイ
ングモードＡを振分けるので、アンド回路２８の出力を
デコーダ２５のオア回路３７及び３９に供給する。

ファンクション番号２は系列Ｘ３に直接キーイングモー
ドＡを振分けるものなので、アンド回路３２．３３及
び３４の出力をオア回路３５でまとめてデコーダ２５の
オア回路３９に供給する。

従って、ファンクション切替テータＦＵ１〜ＦＵ３，Ｆ
Ｌ１，ＦＬ２の値に応じて前記第２表右欄に示すように
直接キーイング波形選択信号０，，０。

，０３が発生される。

上鍵盤信号ＵＥ．下鍵盤信号ＬＥ，ペダル鍵盤信号ＰＥ
は、鍵盤コードＫ１，Ｋ２を鍵盤検出回路１２３でデコ
ードし、各鍵盤の音が割当てられているチャンネル時間
に同期して発生される。

鍵盤検出回路２３においてオア回路４０はビットＫ１，
Ｋ２のデータを入力し、鍵盤コードＫ１，Ｋ２が発生し
ている（すなわち押鍵された音の発音が割当てられてい
る）チャンネルの時間に同期してアタック開始信号Ａｓ
を発生する。

エンベロープモード選択ロジック１９から発生サレるエ
ンベロープモード選択信号Ｆ１，Ｆ２，Ｆ３は、カウン
タ１１及びメモリ１２の系統で発生すべきエンベロープ
波形のモードを表わしている。

エンベロープモード選択ロジック１９は鍵盤別に与えら
れたファンクション切替データを共通のラインにまとめ
ることによって、エンベロープモード選択信号Ｆ１，Ｆ
２，Ｆ３を得る。

すなわち、前記第２表を参照すれば明らかなように、同
じファンクション番号のものはデータＦＵ１，ＦＵ２と
ＦＬ１，ＦＬ２との値が一致するようになっている。

そこで、データＦＵ１とＦＬ１をまとめてデータＦ１を
作り、データＦＵ２とＦＬ２をまとめてデータＦ２を作
り、データＦＵ３をデータＦ３とするように論理が組ま
れている。

なお、ペダル鍵盤音のファンクションは番号２に固定さ
れているので格別の切替データが与えられないが、上鍵
盤の切替データＦＵ１〜ＦＵ３の番号２の値″１０
０ ”と同じ値のＦ１〜Ｆ３を発生させればよい。

各切替データＦＵ１〜ＦＵ３，ＦＬ１，ＦＬ３は直流的
に与えられているため、各鍵盤信号ＵＥ，ＬＥ，
ＰＥによって各鍵盤音が割当てられたチャンネル時間
に同期してデータを選択し、エンベロープモード選択信
号Ｆ１，Ｆ２，Ｆ３が各チャンネル別に時分割的に供給
される。

従って、エンベロープモード選択ロジック１９において
は、アンド回路４１にデータＦＵ１と上鍵盤信号ＵＥを
入力し、アンド回路４２にデータＦＬ１と下鍵盤信号Ｌ
Ｅを入力し、アンド回路４３にペダル鍵盤信号ＰＥを入
力し、これらアンド回路４１〜４３の出力をオア回路４
４でまとめてデータＦ１を得る。

なお、アンド回路４３を特に設ける必要はなく、信号Ｐ
Ｅをオア回路４４に直接加えてもよい。

また、アンド回路４５にデータＦＵ２と上鍵盤信号ＵＥ
を入力し、アンド回路４６にデータＦＬ２と下鍵盤信号
ＬＥを入力し、両アンド回路４５，４６の出力をオア回
路４７でまとめてデータＦ２を得る。

また、データＦＵ３と上鍵盤信号ＵＥをアンド回路４８
に加え、データＦ３を得る。

エンベロープモード選択信号Ｆｌ，Ｆ２，Ｆ３の値とそ
れによって選択されるエンベロープモードとの関係を下
記第３表に示す。

エンベロープ発生制御ロジック１８においては、エンベ
ロープモード選択信号Ｆ１，Ｆ２，Ｆ３の値に応じて各
エンベロープモードに対応するアンド回路が動作可能と
なる。

直接キーイングモードＡの場合、信号Ｆ１，Ｆ２，Ｆ３
が”０００”であるため、これらを反転した信号が加わ
るアンド回路４９及び５０が動作可能となる。

サステインモードＢの場合は信号Ｆ１，Ｆ２が“１０”
もしくは信号Ｆ１，Ｆ２，Ｆ３が“００１”であるので
、アンド回路５１または５２でこれを検出し、オア回路
５３を経てサステインモード選択信号ＢＥを発生する。

オア回路５３の出力“１”はアンド回路５４，５５及び
５６を動作可能にする。

パー力ツシブダンプモードＣとパーカッションモードＤ
の場合は、信号Ｆ２が共に″１”である。

従って両モードＣ，Ｄで共用するアンド回路５７及び５
８は信号Ｆ２が″１”のとき動作可能となる。

また、信号Ｆｌ，Ｆ２が” １１ ”となるのはパー
カッションモードＤが選択されたときのみであるから、
パーカッションモード専用のアンド回路５９は信号Ｆ１
及びＦ２が″１”となったとき動作可能となる。

パーカッションダンプモードＣの専用のアンド回路６０
は、信号Ｆ１が”０”で、オア回路５３の出力が”Ｏ”
のとき（サステインモードＢでないとき）動作可能とな
る。

クロツク同期化回路２２において、上鍵盤及ヒ下鍵盤用
アタッククロツク信号ＣＡは立上り及び立下り微分回路
６１に加わり、ペダル鍵盤用アタッククロツク信号ＣＰ
Ａは立上り及び立下り微分回路６２に加わる。

上鍵盤用デイケイクロック信号ＣＵＤは立上り及び立下
り微分回路６３に加わり、下鍵盤用デイケイクロツク信
号ＣＬＤは立下り微分回路６４に加わり、ペダル鍵盤用
ディケイクロック信号ＣＰＤは立下り微分回路６５に加
わる。

立上り及び立下り微分回路６１のみ詳細を図示したが、
他の立上り及び立下り微分回路６２及び６３も同一構成
である。

また、微分回路６１内において破線で囲んだ部分６６は
立下り微分回路であり、立下り微分回路６４及び６５の
詳細はこの部分６６と同一構成である。

立上り及び立下り微分回路６１，６２，及び６３におい
ては、１２μＳ周期のクロツパルスφＡによって制御さ
れる遅延フリツプフロツプ６７及び６８を介してクロッ
ク信号を夫々１２μｓずつ遅延する。

そして、アンド回路６９において入力クロツク信号の立
上り部分に同期した１２μｓ幅の立上り検出パルスを得
る。

この立上り検出パルスの周期は入力クロツク信号と同じ
である。

また、アンド回路７０において入力クロツク信号の立下
り部分に同期した１２μｓ幅の立下り検出パルスを得る
。

この立上り検出パルス及び立下り検出パルスをオア回路
７１でまとめて、各入力クロツク信号ＣＡ，ＣＰＡ，Ｃ
ＵＤの２倍の周波数をもち、１２μｓ（１２チャンネル
時間）のパルス幅をもつクロツクパルスＣＡ２，ＣＰ
Ａ２，ＣＵＤ２が各回路６１，６２．６３から得られ
る。

なお、回路６１及び６３においてはアンド回路７０から
得られる立下り検出パルスをとり出して、モジュロ２５
のカウンター２及びモジュロ２１のカウンタ７３のカウ
ントクロツクパルスＣＡ及びＣＵＤ’として出力する。

カウンター２の５ビットの出力がすべて″１”となり、
１２μｓ幅のパルスＣＡ’が与えられたときアンド回路
７４は信号“１”を出力する。

このアンド回路７４の出力が第１のカーブセレクト用ク
ロツクパルスＣＵＡ１として利用される。

このクロックパルスＣＵＡ１の周波数はクロツクパルス
ＣＡ′の周波数の１７２５（９ロックパルスＣＡ２の周
波数の１／２６）であり、パルス幅は１２μｓである。

アンド回路７５はカウンター３の出力とクロツクパルス
ＣＵＤ’によって条件が成立したときパルスＵＤを出力
する。

従って、クロツクパルスＵＤはクロツクパルスＣＵＤ’
の１／２（クロツクパルスＣＵＤ２の１／４）の周波数
を択ち、１２μｓのパルス幅をもつ。

立下り微分回路６４及び６５は前記回路部分６６と同様
に動作するので、クロツクパルスαｂ及びＣＰＤと同一
周波数で１２μｓのパルス幅をもつクロツクパルスＣＬ
Ｄ’及びＣＰＤ’が出力される。

このクロツクパルスＣＬＤ’，ＣＰＤ’はモジュ口２の
カウンター６及び７Ｔで夫々１／２に分周され、アンド
回路７８，７９を介して１２μｓのパルス幅に整形され
る。

なお、このエンベロープ発生器１０に電源が投入された
とき、イニシャルクリア信号ＩＣがカウンタ７２，７３
，７６，７７のリセット端子に加わるようになっている
。

夫々１２μＳ幅に同期化された上鍵盤及び下鍵盤用アタ
ッククロツクパルスＣＡ２、ペダル鍵盤用アタッククロ
ツクパルスＣＰＡ２、第１のカーブセレクト用クロツク
パルスＣＵＡ１、第２のカーブセレクト用クロツクパル
スＣＵＤ２、上鍵盤用デイケイクロックパルスＵＤ１下
鍵盤用デイケイクロックパルスＬＤ，及びペダル鍵盤用
デイケイクロックパルスＰＤは、チャンネル別クロツク
セレクトゲート２１に供給される。

チャンネル別クロツクセレクトゲート２１において、上
鍵盤信号ＵＥはアンド回路８０，８２，ａ４，及び８５
を動作可能にし、クロツクパルスＣＡ２，ＣＵＡ１，Ｃ
ＵＤ２，ＵＤを選択する。

下鍵盤信号ＬＥはアンド回路８１及び８６を動作可能に
し、クロツクパルスＣＡ２及びＬＤを選択する。

ペダル鍵盤信号ＰＥはアンド回路８３及び８７を動作可
能にし、クロツクパルスＣＰＡ２及びＰＤを選択する。

各クロツクパルスＣＡ２〜ＰＤは１パルスが１２チャン
ネル時間に同期化されているので、その周波数を損なわ
ずに時分割的に選択することが可能である。

時分割的に選択されたアタッククロツクパルスＣＡ２，
ＣＰＡ２はオア回路８８でまとめられ、アタッククロツ
クパルスＡＣＰとしてクロツクゲート１３のアンド回路
９０に加えられる。

アンド回路８５，８６．８７で選択されたデイケイクロ
ックパルスＵＤ，ＬＤ，ＰＤはオア回路８９でまとめら
れ、デイケイクロツクパルスＤＣＰとしてクロツクゲー
ト１３のアンド回路９１に加えられる。

また、時分割的に選択された第１カーブセレクト用クロ
ツクパルスＣＵＡ１はクロツクゲート１３のアンド回路
９２に加えられ、第２カードセレクト用クロツクパルス
ＣＵＤ２はアンド回路９３に加えられる。

また、前記オア回路８８の出力ＡＣＰはクロツクゲート
のアンド回路９４にも加えられ、パーカツシブダンプモ
ード用のクロツクパルスＤＭｐとして利用される。

クロツクゲート１３の各アンド回路９０〜９４に入力さ
れたクロツクパルスは、エンベロープ発生制御ロジック
１８からの出力によって、あるいはクロツクセレクト回
路２０のオア回路９５，９６，または９７を経由し
た制御信号によって選択される。

そして、アンド回路９０の出力はアタッククロツタパル
スＡＣとして、また、アンド回路９１〜９４の出力はオ
ア回路９８でまとめられてデイケイクロツクパルスＤＣ
として、ライン９９または１００を経由して第４図のモ
ジュロ６４のカウンタ１１に供給される。

カウンタ１１は全加算器１０１，１０２，１０３１０４
，１０５，１０６によって構成された６ビットの加算部
と、各ビットの加算結果を各チャンネル毎に時分割的に
ホールドするための１２ステージのシフトレジスタとを
具えている。

すなわち、カウンタ１１の最下位ビットの加算結果は９
ステージと３ステージのシフトレジスタ１０７，１０８
にホールドされ、第２ビットのデータは８ステージと４
ステージのシフトレジスタ１０９，１１０にホールドさ
れる。

更に第３ビットのデータは８ステージと４ステージのシ
フトレジスタ１１１，１１２に、第４ビットのデータは
７ステージ、２ステージ及び３ステージのシフトレジス
タ１１３，１１４及び１１５に、第５ビットのデータは
７ステージ、２ステージ、及び３ステージのシフトレジ
スタ１１６，１１７，１１８に、最上位ビットのデータ
は６ステージ、２ステージ、４ステージのシフトレジス
タ１１９，１２０，１２１において夫々ホールドされる
。

第４図において、１２ステージのシフトレジスタがいく
つかに分けられている理由は、各データのチャンネル時
間を合わせるためである。

このようなチャンネル時間同期化のためにカウンタ１１
の内部には遅延フリツプフロツプが設けられているが、
これらに関しては特に参照番号を付さない。

モジュロ８の小数部カウンタ１６も３ビットの全加算器
１２２，１２３，１２４と１２ステージのシフトレジス
タ１２５，１２６，１２７によって構成されている。

なお、全加算器１０１〜１０６，１２２〜１２４のブロ
ック中に記された記号Ａ，Ｂは入力端、ＣＩは下位ビッ
トからのキャリイ信号入力端、Ｓは当該ビットの加算結
果の出力端、ＣＯはキャリイ信号出力端を示す。

シフトレジスタにホールドされた加算結果は各加算器の
Ｂ入力端に帰還され、八入力端及びＣＩ入力端に加わる
データと加算される。

キャリイ信号出力端ＣＯは上位ビットのキャリイ信号入
力端ＣＩに順次縦続接続されている。

電源投入時にイニシャルクリア信号ＩＣが与えられると
、オア回路１２８及びインバータ１２９を経てカウンタ
クリアライン１３９の信号が”Ｏ”になり、カウンタ１
１及び小数部カウンタ１６のアンド回路１３０〜１３Ｂ
が不動作となって全チャンネルの計数値がＯにクリアさ
れる。

第３図のエンベロープ発生制御ロジック１８から後述の
ようにライン１４０を経て計数値クリア信号Ｓ一≦与え
られた場合も同様である。

アタック特性のエンベロープを発生する場合は後述のよ
うに、アタックパルスＡＣがライン９９及びオア回路１
４１を経てカウンタ１１の最下位ビットの加算器１０１
に入力され、カウンタ１１が増数される。

デイケイ特性のエンベロープを発生する場合は、デイケ
イクロックパルスＤＣがライン１００を経てカウンタ１
１のすべての加算器１０１〜１０６に入力される。

従って、カウンタ１１はデイケイクロックパルスＤＣの
タイミング毎に″″１１１１１１”が加算されることと
なり、これはカウンタ１１の内容から”０００００１”
を減算することを意味する。

従って、カウンタ１１は減数される。指数特性のエンベ
ロープの折れ線近似についてこの実施例においてはエン
ベロープ波形のデイケイ部分において指数特性の折れ線
近似を行なうようにしている。

このため、折れ線近似のための演算に使用する小数部カ
ウンタ１６のゲート１５内の各アンド回路１４２，１４
３，１４４はデイケイクロックパルスＤＣが加えられる
ことによって動作可能とされるようになっている。

カウンタ１１の上位ビットのデータは演算回路を含む帰
還回路を介して最下位ビット（加算器１０１）に帰還さ
れる。

その帰還回路に挿入された演算回路がゲート１５及び小
数部カウンタ１６であり、ライン１４ａｔ１４ｂ，１４
ｃを介して帰還されるカウンタ１１の上位３ビットのデ
ータをその値に対応する（逆比例する）速さのパルスＣ
Ｒに変換して、該カウンタ１１の最下位ビット加算器１
０１のキャリイ信号入力ＣＩに加える働きをする。

カウンタ１１の上位３ビットのデータＣＶ４，ＣＶ５，
ＣＶ６（加算器１０４，１０５，１０６の出力）は
シフトレジスタ１１４，１１７，１２０からとり出され
、インバータで反転された後、ライン１４ａ，１４ｂ，
１４ｃに導かれる。

ライン１４ａ，１４ｂ，１４ｃに供給された反転データ
ＣＶ４，Ｃ■，，Ｃｖ６はアンド回路１４２，１４３
，１４４を介してデイケイクロックパルスＤＣの発生タ
イミング毎に加算器１２２，１２３，１２４に夫々
入力される。

従って、データｃｖ，，ｃｖ，，Ｃ四はデイケイ
クロックパルスＤＣの発生タイミング毎に小数部カウン
タ１６で繰返し加算される。

小数部カウンタ１６は３ビットであるので、その計数値
が１０進数の８に成る毎に１発のキャリイ信号ＣＲが加
算器１２４から出力される。

このキャリイ信号ＣＲはカウンタ１１の最下位ビット加
算器１０１に加わり、該カウンタ１１が増設されるよう
に作用する。

しかし、同時にディケイクロックパルスＤＣがライン１
００を経てカウンタ１１に加わり、該カウンタ１１を減
数するように作用するので、事実上は、キャリイ信号Ｃ
Ｒが小数部カウンタ１６から与えられるときはカウンタ
１１の計数値Ｃ■１〜Ｃ■６は変化しない。

すなわち、カウンタ１１の加算入力に加わるキャリイ信
号ＣＲは、カウンタ１１がデイケイクロックパルスＤＣ
によって減数されることを抑止するように一作用する。

この演算動作の一例を第４表に示す。

第４表の左欄の数字１，２，３，・・・はディケイクロ
ックパルスＤＣが与えられるタイミングを示している。

キャリイ信号ＣＲの欄の矢印はキャリイ信号ＣＲが発生
されることを示す。

カウンタ１１の計数値が″１１００００”のとき小数部
カウンタ１６の計数値力ｔ”ｏｏｏ”であるとすると、
その次にデイケイクロックパルスＤＣが与えられると（
タイミング２）、帰還データＣ馬，ＣＶ５，で■，によ
って小数部カウンタ１６の内容が″００１”となる。

このときカウンタ１１は減数され、″１０１１１１”と
なる。

ゲート１５を介して小数部カウンタ１６に加わるデータ
ＣＶ６，ＣＶ，，ＣＶ４は、前の計算タイミング
におけるカウンタ１１の計算結果のうち上位３ビットデ
ータｃｖ６，ｃｖ，，ｃｖ，が反転されて加わっている
。

従って、計算タイミング２のときは、計算タイミング１
のときのデータｃｖ６，ｃｖ５，Ｃ■４″１１０”
を反転した値″００１”が小数部カウンタ１６に加わる
。

従って第４表の計算タイミング３から１２まではデータ
ＣＶ６〜ＣＶ４の値″１０１”を反転した値”０１０”
が小数部カウンタ１６に繰返し与えられる。

計算タイミング２から５までは小数部カウンタ１６から
キャリイ信号ＣＲが発生されないので、カウンタ１１は
デイケイクロックパルスＤＣによって順次減数される。

しかし計算タイミング６になると、小数部カウンタ１６
による計数結−ｉｔ″″１００１”となるのでキャリイ
信号ＣＲが発生する。

このとき、カウンタ１１は前の計算タイミング５のとき
の計算結果″１０１１００”に対して、減算入力として
作用するデイケイクロックパルスＤＣによるデータ″１
１１１１１”と、キャリイ信号ＣＲによる加算入力デー
タ“ＯＯＯＯ０１”とが加算される。

この演算においては最上位ビット加算器１０６からキャ
リイ出力ＣＯが生じるだけであり、実質的な計数はなさ
れない。

従ってカウンタ１１の計数値は変化しない。

以下同様に、小数部カウンタ１６からキャリイ信号ＣＲ
が生じたときはカウンタ１１の計数値が変化しない（減
数されない）小数部カウンタ１６はモジュロ８であるの
で、カウンタ１１からの帰還データＣＶ６，ＣＶ，
，ＣＶ４の１０進値をＫとすると、デイケイクロック
パルスＤＣが８／Ｋ個供給される毎に１個のキャリイ信
号ＣＲが発生される。

また、カウンタ１１の４ビット目以上のデータｃｖ４，
ｃｖ５，ｃｖ６が小数部カウンタ１６に帰還されるので
、カウンタ１１の内容が８ステップ進む（８減算される
）毎に、小数部カウンタ１６の計数レートすなわち入カ
データｃｖ６，ｃｖ，，Ｃ■４（７）値が変化す
る。

従って、カウンタ１１を８ステップ進ませるために必要
なデイケイクロックパルスＤＣの数をＮと置くと、（カウンタ１１のステップ数）＝（パルスＤＣによる減算ハルス数） −（キャリイ信号ＣＲによる加算パルス数）であるので
、という関係が一般的に成立する。

従って、ＮとＫとの間には、という関係が成り立つ。

パルスＤＣがＮ個与えられると、カウンター１の内容が
８ステップ下がるので、カウンター１の減数変化の傾き
（速度）は「Ｎ」であり、これは小数部カウンター６に
帰還されるデータｃｖ６，ｃｖ，，ＣＶ４の値Ｋに依存
することが判る。

従って値Ｋが一定の間はカウンター１の値は直線的に変
化し（一定の傾きで変化し）、値Ｋが変化するとカウン
ター１の計数値変化の傾きが変わる。

値Ｋを構成するデータｃｖ，，ｃｖ，，ｃｖ，
すなわちｃｖ６，ｃｖ，，ｃｖ，は３ビットであルノテ
、値Ｋは８通りに変化する。

すなわち、下記第５表に示したように、モジュロ６４の
カウンター１において値Ｋは領域Ｉ〜■の８段階に変化
する。

第５表左側のＣＶの欄には、各領域１〜■に含まれるカ
ウンター１の計数値Ｃｖの範囲を１０進数で示した。

表において、前述の通り、Ｋは各領域Ｉ〜■においてキ
ャリイ信号ＣＲを１個発生させるために要するデイケイ
クロックパルスＤＣの数を示し、Ｎは各領域Ｉ〜■にお
いて供給される。

パルスＤＣの総数である。

なお、最終領域■においては７ステップ下がれば計数値
Ｃ■がＯとなるので、パルス数Ｎは６４ではなく５６で
ある。

第５表と前記第４表を参照すると、第４表の計算タイミ
ング２から１１の計数動作は、第５表の領域■の動作を
示したものであることが判かる。

領域がＩから■に向けて切替わる毎に値Ｋが順次大きく
なる（カウンター１の減数によって帰還．データＣＶ６
，ＣＶ，，ＣＶ４の値が順次小さくなる）ことによって
、前述のカウンター１の計数値変化の傾き８／Ｎが各領
域毎に順次緩やかになる。

従って、第１０図に実線で示すように領域Ｉ〜■の８段
階の折れ線によって指数特性のデイケイカーブを得るこ
とができる。

第４図の計数値検出回路１７のアンド回路１４５には、
カウンター１の計数値データＣ■１〜Ｃ■６がインバー
タで反転されて加わっている。

従って、最終領域■においてカウンター１の計数値がＯ
，になるとアンド回路１４５が出力“１”を生じ、遅延
用シフトレジスター４７を経てアンド回路１４６を動作
可能にする。

アンド回路１４６はライン１００からデイケイクロック
パルスＤＣが与えられる毎に動作し、ライン１４８を経
て小数部・カウンター６の加算器１２２のキャリイ信号
入力端に信号“１”を加える。

カウンター１の値がオール″Ｏ”のときは、帰還データ
ｃｖ６，ｃｖ，，テＶ，は常に“１１１”である。

従って、小数部カウンター６からは、デイケイクロック
パルスＤＣが加えられる毎に絶えずキャリイ出力ＣＲが
生じ、カウンター１に１を加算する。

デイケイクロックパルスＤＣによってカウンター１には
常に“１１１１１１”が加えられるが、同時に上記キャ
リイ信号ＣＲによって常に″１”が加算されるので、該
カウンター１は常に計数値Ｏを保持する。

以上説明した演算動作は、すべて各チャンネル別（一時
分割的に実行される。

従って、参照番号を付してない多くの遅延フリツプフロ
ツプは各計算回路における計算データ同士のチャンネル
時間を一致させるように記されている。

また、カウンター１において各シフトレジスタからとり
出す信号の遅延ステージ数が異なるものがあるが、これ
もチャンネル時間を一致させるためである。

例えば、加算器１０５と１０６のデータは、その間に挿
入された遅延フリツプフロツプ１４９によって１μｓの
ずれがあるので、ライン１４ｂにはシフトレジスタ１１
６と１１７によって９μｓ遅延してデータＣＶ５を導き
、ライン１４ｃにはシフトレジスタ１１９と１２０によ
って８μＳ遅延してデータＣＶ６を導き、両データｃｖ
５，ｃｖ６のチャンネルを一致させている。

サステインモードについて第１１図ａは、サステインモードが選択された場合の時
間Ｔに伴なうカウンタ１１の計数値ＣＶの変化を示した
図である。

サステインモードＢが選択された場合、第３図のエンベ
ロープ発生制御ロジック１８においてアンド回路５４，
５５．５６が動作可能となる。

デイケイ開始信号ＤＳが発生していす、かつカウンタ１
１の計数内容Ｃ■１〜ＣＶ６がすべて゛１″でなければ
アンド回路５４の条件が成立し、クロツクゲート１３の
アンド回路９０を動作可能にする。

鍵が押されると、鍵盤信号ＵＥ，ＬＥ，ＰＥの何
れかが″１”となり、チャンネル別クロツクセレクトゲ
ート２１のオア回路８８を経てアタッククロツクパルス
ＡＣＰが上記アンド回路９０に供給される。

従って、鍵が押されると、まず、アンド回路９０を介し
てパルスＡＣＰがアタッククロツクパルスＡＣとして選
択され、ライン９９を経てカウンタ１１の加算入力に加
わる。

すなわち、カウンタ１１のオア回路１４１を経て最下位
ビット加算器１０１にのみ加わる。

これによって、アタッククロツクパルスＡＣの速度で、
カウンタ１１の計数値Ｃｖが０から６３まで順次増加さ
れる。

以上のように、加算によってアタック部分ＡＴＴ（第１
１図ａ）のエンベロープ波形が作られる。

このアタック部分ＡＴＴの波形はカウンタ１１のモジュ
田こ対応した６３ステップの分解度をもつ。

計数値ＣＶが最大値６３になったときはデータＣＶ１〜
ＣＶ６がすべて″１”であるので、これを計数値検出回
路１７のアンド回路１５０で検出し、アンド回路１５１
、オア回路１５２を介してシフトレジスタ１５３の当該
チャンネルに信号″１”を記憶させる。

この記憶はアンド回路１５４を介して自己保持される。

尚、エンベロープ発生制御ロジック１８のオア回路５３
からライン１５５及びシフトレジスタ１５６を経てサス
テインモード選択信号ＢＥが与えられているときだけア
ンド回路１５１及び１５４が動作可能となる。

アンド回路１５０で計数値Ｃ■がすべて″１″となった
ことが検出されると、オア回路１５２を経て第３図のエ
ンベロープ発生制御ロジック１８にオール１検出信号Ａ
Ｌ，が加わる。

オール１検出信号ＡＬ１は前記シフトレジスタ１５３に
記憶されるので、以後、計数値ＣＶが変化しても該信号
ＡＬ１は消滅しない。

エンベロープ発生制御ロジック１８において、オール１
検出信号ＡＬ１が″１”となることによってインバータ
を介してアンド回路５４に信号″０”が加わり、クロツ
クゲート１３のアンド回路９０が不動作となる。

従ってアタッククロツクパルスＡＣが阻止される。

こうしてカウンタ１１の計数が停止され、一定の計数値
（この場合は６３）が保持されてサステイン部分ＳＵＳ
（第１１図ａ）の波形を得る。

押されていた鍵が離されると、デイケイ開始信号ＤＳ力
げ１″となり、ライン１６０を経てエンベロープ発生制
御ロジック１８のアンド回路５６に供給される。

アンド回路５６の出力“１”はオア回路９５を経てクロ
ツクゲート１３のアンド回路９１及び９３に加わる。

後述のカーブセレクト機能が選択されていない場合、オ
ア回路９７の出力は“１″であり、アンド回路９１が動
作可能となり、アンド回路９３は動作しない。

従ってクロックセレクトゲート２１のオア回路８９から
供給されるデイケイクロックパルスＤＣＰがアンド回路
９１で選択され、オア回路９８及びライン１００を経て
デイケイクロックパルスＤＣとしてカウンタ１１の減算
入力に加わる。

カウンタ１１は最大計数値６３で停止していたため、最
大計数値６３から最小値Ｏに向けて減算が行なわれる。

ここで、前述の通り指数特性の折れ線近似を行なう演算
が実行され、第１０図に示したように指数的に変化する
デイケイ部分ＤＥＣのエンベロープ波形を得る。

カウンタ１１の計数値がＯになると、前述の通り計数値
検出回路１７のアンド回路１４５からオールゼロ検出信
号ＡＬｏが発生され、ライン１５７を経て第３図のアン
ド回路１５８に加わる。

アンド回路１５８の他の入力にはライン１６０及びタイ
ミング調整用のシフトレジスタ１５９を介してデイケイ
開始信号ＤＳが加わっており、同回路１５８の出力″１
″はデイケイ終了信号ＤＦとして前記発音割当て回路（
図示せず）に供給される。

デイケイ終了信号ＤＦが発生されると、当該チャンネル
時間における楽音の発音が終了したことを意味するので
、前記発音割当て回路からクリア信号ＣＣが発生される
。

クリア信号ＣＣは第４図の計数値検出回路１７に加わり
、アンド回路１５１，１５４を不動作にしてオール１検
出信号ＡＬ１の記憶を解除する。

尚、離鍵後のデイケイ終了前に、再び同じ鍵が押された
場合はその鍵の音を前と同じチャンネルに割当てるよう
にする機能（キーオンアゲイン機能）を電子楽器にもた
せる場合があるが、この場合はデイケイ終了信号ＤＦが
発生していなくともそのチャンネルにクリア信号ＣＣが
一旦発生する。

この場合、デイケイの途中でも（カウンタが減数されて
いる最中でも）、オール１検出信号ＡＬ１が″０”にな
り、デイケイクロックパルスＤＣに代わってアタックク
ロツクパルスＡＣが選択されるようになる。

従って、当該チャンネルのエンベロープ波形をデイケイ
の途中から立上らせることができる。

尚、サステインモードにおけるアタック部分ＡＴＴを極
めて急峻な立上りにすることもできる。

この場合の一つの方法としてアタッククロックパルスＡ
ＣＰすなわちクロツク信号ＣＡ，ＣＰＡとして超高速の
クロツクを用いることが考えられる。

また別の方法として、アタッククロツクＡＣによるカウ
ンタ１１の加算を行なわずに、押鍵によってアタック開
始信号Ａｓが″１”に立上ると同時に後述のカウンタセ
ット信号Ｓ１を発生し、カウンタ１１の計数値を１度に
最大値”１１１１１１”にセットし、アタック部分ＡＴ
Ｔを経ずに始めからサステイン部分ＳＵＳが発生される
ようにしてもよい。

サステインモードにおけるカーブセレクト第１１図ａに
符号ＡＴＴ，ＳＵＳ，ＤＥＣで示した部分から成るエ
ンベロープが通常のサステインモードの形状である。

ここで、カーブセレクト機能を働かせると、符号ＡＴＴ
，ＤＥＣ１，ｓｕｓ′，ＤＥＣ２で示した部分から成る
エンベロープに切替わる。

カーブセレクト機能を働かせる場合、カーブセレクト信
号ＣＵＳ力じ１″となり、第３図のアンド回路１６１が
動作可能となる。

アンド回路１６１の他の入力には上鍵盤信号ＵＥが加わ
っており、上鍵盤音のチャンネル時間でのみカーブセレ
クト信号ＣＵＳが選択され、エンベロープ発生制御ロジ
ック１８のアンド回路５５に加わる。

すなわち、この実施例においては上鍵盤音に対してのみ
カーブセレクト機能を働かせることができるようになっ
ている。

アタック部分ＡＴＴは通常のサステインモードの場合と
同様に、パルスＡＣＰをアタッククロツクパルスＡＣと
してカウンタ１１に加え、該カウンタ１１をＯから６３
まで順次増数させることにより実現される。

カウンタ１１の計数値が最大値６３になると、オール１
検出信号ＡＬ１が計数値検出回路１７から発生され、エ
ンベロープ発生制御ロジック１８のアンド回路５５に加
わる。

アンド回路５５は、サステインモードＢが選択されてい
ること、カーブセレクト信号ＣＵＳが″１”であること
、デイケイ開始信号ＤＳが″０”であること、及びカウ
ンタ１１の計数値Ｃ■が４７以下でないこと（信号ＣＶ
４７力げ０″であること）、を条件に前記信号ＡＬ１が
“１”になると動作し、ＣＵＳとして出力”１″をクロ
ツクゲ゛一ト１３のアンド回路９２及びライン１６２に
供給する。

アンド回路９２が動作可能になると、チャンネル別クロ
ツクセレクトゲート２１から供給される第１カーブセレ
クトクロツクパルスＣＵＡＩが選択され、オア回路９８
及びライン１００を経てデイケイクロックパルスＤＣと
してカウンタ１１の減算入力に加わる。

従って、カウンタ１１では第１カーブセレクトクロツク
パルスＣＵＡ１に従って演算が実行され、最大計数値６
３から除々に減数される。

計数値検出回路１Ｔのアンド回路１６３は計数値データ
ＣＶ６〜ＣＶ１が“１０１１１１”となったとき動作し
、出力“１”をアンド回路１６４に加える。

従って、カウンタ１１の計数値Ｃ■が４７になると、ア
ンド回路１６３がこれを検出し、アンド回路１６４、オ
ア回路１６５を介してシフトレジスタ１６６の当該チャ
ンネル時間に信号″１”を記憶させる。

尚、アンド回路１６４は前記ライン１６２から与えられ
る信号ＣＵＳ’によって、第１カーブセレクトクロツク
パルスＣＵＡ１が選択されている間動作可能となってい
る。

シフトレジスタ１６６に記憶された計数値４７検出信号
ＣＶ４７はアンド回路１６７を介して自己保持されると
共に、エンベロープ発生制御ロジック１８のインバータ
１６８で反転され前記アンド回路５５を不動作にする。

これによってアンド回路９２が不動作となり、第１カー
ブセレクトクロツクパルスＣＵＡ１が阻止される。

以上のようにしてカウンタ１１の計数値ＣＶが最大値６
３から４７まで減少し、第１１図ａに示す第１デイケイ
部分ＤＥＣ１のデイケイ波形を得る。

この第１デイケイ部分ＤＥＣ１は前記第５表あるいは第
１０図に示した領域Ｉと■から成る２本の折れ線によっ
て指数特性のデイケイ波形を近似したものである。

計数値検出信号ＣＶ４７が″１”になると、カウンタ１
１の計数が１旦停止されるので、計数値ＣＶが４７のま
ま保持され、サステイン部分ＳＵＳ’が作られる。

離鍵されると、デイケイ開始信号ＤＳが”１”となるの
でエンベロープ発生制御ロジック１８のアンド回路５６
の出力が″１″となり、クロツクゲート１３のアンド回
路９１及び９３に供給される。

カーブセレクト信号ＣＵＳ力げ１”であるので、インバ
ータ１６９を経てオア回路９７に加わる信号は″Ｏ”で
ある。

また、カウンタ１１の計数値Ｃｖが２４以上のときは該
オア回路９７の他の入力は”０”であるので、オア回路
９７の出力は″′０”であり、アンド回路９３が動作可
能となる。

従って、第２カーブセレクトクロツクパルスＣＵＤ２が
アンド回路９３で選択され、オア回路９８及びライン１
００を経てデイケイクロックパルスＤＣとしてカウンタ
１１及び小数部カウンタ１６のゲート１５に供給される
。

以上のようにして離鍵と共にカウンタ１１の動作が再開
され、第２デイケイ部分ＤＥＣ２の波形が作られる。

第２デイケイ部分ＤＥＣ２の前半は前記第２カーブセレ
クトクロツクパルスＣＵＤ２に従って計算が実行され、
前記領域ｍ，■，ｖの３本の折れ線によって指数的なデ
イケイ特性が近似される。

しかし、領域Ｖの計算が終了し、計数値Ｃｖが２３以下
になると、デイケイクロックパルスＤＣがパルスＣＵＤ
２からＤＣＰに切替わる。

２４以上の計数値、すなわち”１１１１１１”から“０
１１０００”までの計数値データＣｖ６〜Ｃ■，は、デ
ータＣ■６力げ１”か、もしくはデータｃｖ５，ｃｖ４
が“１１″という値をとる。

そこで、計数値検出回路１７においてデータＣ■，とＣ
Ｖ４をアンド回路１７０に加えてその出力をオア回路１
７１に加えると共に、データＣ■６をオア回路１７１に
加えることにより、計数値ＣＶが２４以上であることを
検出している。

計数値ＣＶが２３以下になると、オア回路１７１の出力
が“０”となり、インバーター７２の出力が”１″とな
る。

インバーター７２の出力“１”は計数値２３以下検出信
号ＣＶ２３として第３図のオア回路９Ｔに加わる。

従って計数値ＣＶが２３以下となるとオア回路９７の出
力が″１”となり、クロツクゲート１３のアンド回路９
３が不動作となって、アンド回路９１が動作可能となる
。

これにより、デイケイクロックパルスＤＣＰがアンド回
路９１で選択され、カウンター１及び小数部カウンター
６のゲート１５に供給される。

こうして、計数値２３以下の領域■，■，■に関する計
算はデイケイクロツクパルスＤＣＰに従って実行される
。

第２カーブセレクトクロツクパルスＣＵＤ２に対応する
デイケイクロックパルスＤＣＰは上鍵盤用のデイケイク
ロックパルスＵＤである。

前述の通り、このクロツクパルスＵＤはクロツクパルス
ＣＵＤ２の１／４の周波数である。

従って第１１図ａに示したように第２デイケイ部分ＤＥ
Ｃ２において、第２カーブセレクトクロツクパルスＣＵ
Ｄ２に従って折れ線近似の演算を行なった領域ｍ，ｉｖ
，ｖの部，分に比べて、クロツクパルスＵＤに従って折
れ線近似演算を行なった領域■，■，ｖＩの部分の変化
は極めて緩やかである。

パーカツションモードについて第１１図ｂはパーカッションモードが選択され，た場合
のカウンター１の計数値Ｃ■の時間的変化を示したもの
で、一定の指数特性のデイケイカーブＰＤＢＣが通常の
パーカッションモードを示し、指数特性が２段階に切替
わるデイケイカーブＰＤＥＣ２がカーブセレクト機能を
働かせた場合．のパーカッションモードを示す。

鍵の押し始めにおいて、該鍵の発音が割当てられたチャ
ンネル時間に同期して１発のアタックパルスＡＰがライ
ン１７３を経てエンベロープ発生制御ロジック１８のア
ンド回路５７に供給される。

パーカッションモードＤが選択されている場合はアンド
回路５７，５８，５９が動作可能となるので、アタック
パルスＡＰはアンド回路５７を経てオア回路９６に加わ
る。

従って、アタックパルスＡＰに対応し２てオア回路９６
から１μＳ幅のカウンタセット信号Ｓ，が出力される。

カウンタセット信号Ｓ１はライン１７４を経由して第４
図のカウンタ１１に加わり、該カウンタ１１の計数値デ
ー１タＣ■１〜ＣＶ６をすべて“１”にセットする。

すなわち、第４図のオア回路１７５〜１８０を介してシ
フトレジスタ１０７，１０９，１１１，１１３，１１６
，１１９に夫々信号“１”を記憶させる。

こうして、押鍵当初においてカウンタ１１の計数値Ｃ■
がＯから１度に６３に増加する。

鍵が押されている最中はディケイ開始信号ＤＳは１０”
であり、エンベロープ発生制御ロジック１８のアンド回
路５８の出力が“１〃となる。

このアンド回路５８の出力′１“がオア回路９５を経て
アンド回路９１に加わり、ディケイク口ックパルスＤＣ
Ｐを選択させる。

従って、カウンタ１１は指数特性の折れ線近似計算を実
行し、計数値ｃｖが６３から徐々に減数される。

離鍵されると、アンド回路５９が動作し、引き続きアン
ド回路９１でディケイクロックパルスＤＣＰを選択させ
る。

従って、離鍵に係わりなく、カウンタ１１の減数が遂行
される。

従ッテ、通常のパーカッションモードにおケルデイケイ
カーブＰＤＥＣは、全領域■〜■が一定のクロツクパル
スＤＣＰに基いて計算され、一定の指数特性のエンベロ
ープを得る。

カーブセレクト信号ＣＵＳが′１“に設定されると、計
数値Ｃｖが６３から２４の間はオア回路９７（第３図）
の出力は′０“であるので、クロックゲート１３のアン
ド回路９３が動作可能となる。

従って、計数値Ｃ■が６３から２４までの領域Ｉ〜■に
おいては第２カーブセレクトクロツクパルスＣＵＤ２が
デイケイクロックパルスＤＣとしてカウンタ１１及び小
数部カウンタ１６のゲート１５に供給される。

従って、カーブセレクト機能を働かせた場合は、ディケ
イカーブＰＤＥＣ２の前半の折れ線領域Ｉ〜■において
第２カーブセレクトクロツクパルスＣ［ＪＤ２に従って
折れ線近似演算が実行される。

カウンタ１１の計数値Ｃ■が２３以下となると、前述の
通り、検出信号Ｃ■２３が“１”となり、オア回路９７
の出力′１“によってアンド回路９１が動作可能となる
。

従って、カウンタ１１に加わるデイケイクロックパルス
ＤＣが第２カーブセレクトクロツクパルスＣＵＤ２から
クロツクパルスＤＣＰ（上鍵盤用デイケイクロックパル
スＵＤ）に切替わる。

これにより、デイケイカーブＰＤＥＣ２の後半領域■〜
■においては遅いデイケイクロックパルスＤＣＰ（ＵＤ
）に従って折れ線近似演算が実行される。

パー力ツシブダンプモードについてパー力ツシブダンプモードが選択された場合は第１１図
Ｃに示すようにカウンタ１１の計数値Ｃ■が変化する。

ＰＤＥＣ’は通常のパー力ツシブダンプモードの
カーブを示し、ＰＤＥＣ２′はカーブセレクト機能を働
かせた場合のカーブを示す。

パーカツシブダンプモードＣが選択された場合はエンベ
ロープ発生制御ロジック１８のアンド回路５７．５８及
び６０が動作可能となる。

従って、アンド回路５７及び５８の出力によって、押鍵
中は前記パーカッションモードＤの場合と同様にカウン
タ１１の計数動作が制御される。

発音中に鍵が離されると、ライン１６０のデイケイ開始
信号ＤＳが′１“となり、アタック開始信号Ａｓも“１
”であるのでアンド回路６０の条件が成立する。

アンド回路６０の出力“１”はクロツクゲート１３のア
ンド回路９４に加わり、ダンプクロックパルスＤＭＰを
選択させる。

選択されたダンプクロックパルスＤＭＰはオア回路９８
及びライン１００を経てデイケイクロックパルスＤＣと
してカウンタ１１及び小数部カウンタ１６のゲート１５
に加わる。

ダンプクロックパルスＤＭＰは通常のデイケイ演算に使
用するデイケイクロックパルスＤＣＰよりも高速のもの
を用いる。

尚、この実捲例においては、特別のダンプクロツクパル
ス発振部を設けずに、オア回路８８から供給されるアタ
ッククロツクパルスＡＣＰをダンプクロックパルスＤＭ
Ｐに援用している。

以上のように、押鍵時においては低速のデイケイクロッ
クパルスＤＣＰが折れ線近似演算で使用される（但し、
カーブセレクトの前半においてはパルスＣＵＤ２が使用
される）が、離鍵時には高速のダンプクロックパルスＤ
ＭＰに従って折れ線近似演算が実行される。

従って、離鍵後は急激にカウンタ１１の計数値Ｃ■が減
少する。

しかし、離鍵と同時に計数値Ｃ■が０に落ちることはな
く、折れ線によって指数特性を近似しながら減数される
。

カウンタによる直接キーイング波形の発生についてエンベロープモード選択信号Ｆ１〜Ｆ３が直接キーイン
グモードＡを指定している場合は、エンベロープ発生制
御ロジック１８のアンド回路４９及び５０が動作可能と
なる。

押鍵中はアタック開始信号ＡＳが“１“、デイケイ開始
信号ＤＳが′Ｏ“であるので、アンド回路４９の条件が
成立する。

該アンド回路４９の出力１１“はオア回路９６を経てカ
ウンタセット信号Ｓ１としてカウンタ１１に加わる。

押鍵中はカウンタセット信号Ｓ１が常に“１”となるの
で、オア回路１７５〜１８０を介してカウンタ１１の計
数値Ｃ■１〜ＣＶ６がすべて′１“にセットされ続ける
。

離鍵によってデイケイ開始信号ＤＳが′１“になると、
アンド回路５０が動作し、アンド回路４９が不動作とな
る。

アンド回路５０の出力ゞ１“は計数値クリア信号Ｓ。

とじてライン１４０を経てクリアライン１３９（第４図
）に導かれ、小数部カウンタ１６及びカウンタ１１の計
数値をすべて′０“にする。

従って、押鍵中はカウンタ１１の値が最大値６３に設定
され、離鍵後は最小値Ｏにクリアされるので、第１１図
ｄに示すような直接キーイングモードのエンベロープが
作られる。

メモリ１２についてカウンタ１１の計数値データＣ■１〜Ｃ■６は第５図の
メモリ１２に供給され、該メモリ１２に記憶した振幅情
報を読み出すためのアドレス入力となる。

この実怖例においてメモリ１２は、カウンタ１１の計数
値Ｃ■１〜ＣＶ，をその値に対応するアナログ電圧に変
換するようになっており、入力された計数値データＣＶ
１〜Ｃ■６をアドレス０〜６３にデコードするためのア
ンド回路群１８１，１８２と、抵抗分圧回路１８３，１
８４と、アンド回路群１８１，１８２のデコード出力に
応じて抵抗分圧回路１８３，１８４から電圧をとり出す
ためのアナログゲート群’ｆ８５，１８６（図では電界
効果トランジスタによって示されている）とを具えてい
る。

抵抗分圧回路１８３のアドレス６３側の電圧供給ライン
１８７には高電圧ｖＨ？例えば−５ボルト）が供給され
、抵抗分圧回路１８４のアドレス６３側の電圧供給ライ
ン１８８には低電圧ＶＬ（例えばＯボルト）が供給され
る。

抵抗分圧回路１８３，１８４のアドレス０側の
電圧供給端はライン１８９によって共通接続されている
。

分圧回路１８３と１８４は同一構成であるため、ライン
１８９の電圧ｖＭは高電圧■Ｈと低電圧ｖＬの中点の電
圧（例えば−２．５ボルト）である。

従って、抵抗分圧回路１８３及び１８４は高電圧ｖＨと
低電圧■の電位差の１の電圧（例２えば２．５ボルト）をアドレス０から６３までの６４ス
テップに夫々分圧するようになっている。

そして、アドレス０から７までの８ステップの区間は指
数関数的な分圧比を得るように抵抗が設定され、アドレ
ス８から６３までの６６ステップの区間は等間隔で分圧
されるように等抵抗が直列接続されている。

従って、アドレス入力として加わる計数値データＣ■１
〜Ｃ■６の値０〜６３とメモリー２の記憶内容との関係
は前記第７図に実線で示したような関係となっている。

従って、計数値ＣＶが６３から８までの領域Ｉ〜■にお
いては該計数値がリニアな関係でアナログ電圧に変換さ
れる。

しかし、第１０図及び第１１図を参照して説明したよう
に計数値ＣＶ自体の変化が折れ線的に指数関数に近似さ
れているので、計数値ＣＶの変化（すなわちアドレス入
力の変化）に合致した折れ線的なディケイ指数特性のエ
ンベロープ振幅情報（電圧）がメモリー２から読み出さ
れる。

また、計数値ＣＶが７から０に向けてリニアに変化する
最終領域■においては、メモリー２の記憶内容それ自体
が指数的に設定されているので、アドレス入力がリニア
に変化しても自動的に指数的な特性のエンベロープ振幅
情報が読み出される。

カウンター１の計数値Ｃ■そのものの変化と、その計数
値Ｃ■にもとついてメモリー２から読み出されるエンベ
ロープ振幅情報との違いを理解するために最終領域■に
おいてメモリー２から直接読み出される指数特性の波形
を第１０図に破線で示す。

演算による折れ線状の指数近似と、最終領域■における
指数波形の読み出しによるアナログ的な指数近似との組
合せによって、なだらかにＯレベルに近づく理想的な指
数特性のデイケイエンベロープを得ることができる。

勿論、メモリ１２のアドレス全域をリニアに設定しても
よく、この場合は最終領域ｖＩにおいても第１０図に実
線で示した計数値Ｃ■の変化の通りにエンベロープ振幅
値が読み出される。

尚、第５図に示したメモリ１２は２つの抵抗分圧回路１
８３及び１８４を具え、両回路１８３，１８４には夫々
逆方向に電圧が印加されている。

従って、中点電圧■Ｍを挾んで対称形に変化する２つの
エンブロープ波形をアナログゲート群１８５及び１８６
の出力ライン１９０及び１９１から夫夫得る。

これは、この実怖例においては系列Ｘ１，Ｘ２，Ｘ３か
ら発生したエンベロープ波形を分圧回路として構成され
た楽音波形メモリ３０６〜３０８に加えるようにしてい
るためである。

例えば、系列Ｘ１はメモリ１２の出力ライン１９０から
エンベロープ波形ＨＸ１を得て、出力ライン１９１から
エンペローブ波形ＬＸ，ヲ得る。

このエンベロープ波形ＨＸ１，ＬＸ１は第１２図に一例
を示した楽音波形メモリ３０６の分圧回路１９３の両端
に加わり、該波形ＨＸ１とＬＸ１の電位差が分圧される
。

押鍵された音の周波数に対応して周期的に変化するデー
タｑＦがメモリ１９２のデコーダ１９４に加わり、デコ
ーダ１９４の出力によってゲート１９５が制御され、分
圧回路１９３の出力がとり出される。

従って、楽音波形メモリ３０６からは第１３図に示すよ
うにエンベロープ制御がなされた楽音波形信号ＭＷが読
み出される。

しかし、電圧制御型増幅器や掛算回路などを用いて楽音
波形にエンベロープを付加する場合は、メモリ１２から
読み出すエンベロープ情報は１波形だけでよい。

メモリ１２の出力ライン１９０の信号（上側エンベロー
プ波形）はメモリ出力振分けゲート２７のアナログゲー
ト１９６，１９７，１９８に夫々加わり
、出力ライン１９１の信号（下側エンベロープ波形）は
振分けゲート２７のアナログゲート１９９，２００，２
０１に夫々加わる。

直接キーイング波形の発生第３図の直接キーイング波形発生系列デコーダ２５から
出力される直接キーイング波形選択信号０１，０２，
０３、及びアタック開始信号Ａｓ１及びデイケイ開始
信号ＤＳはタイミング調整用のシフトレジスタ群２０２
を経て第５図の直接キーイング波形発生部２６に供給さ
れる。

直接キーイング波形発生部２６は、高電圧ｖＨを最大レ
ベルのエンベロープ振幅値として各出力系列Ｘ１，Ｘ２
，Ｘ３の上側エンベロープ波形出力ＨＸ１，ＨＸ２，Ｈ
Ｘ３に導くアナログゲート２０３，２０４，２０５と、
ライン１８９の中点電圧ｖＭをＯレベルのエンベロープ
振幅値として各出力系列Ｘ１〜Ｘ３の上側及び下側エン
ベロープ波形出力ＨＸ１〜ＨＸ１，ＬＸ１〜ＬＸ，に導
くアナログゲート２０６〜２０８，２０９〜２１１と、
低電圧■Ｌを最大レベルのエンベロープ振幅値として各
出力系列Ｘ１〜Ｘ３の下側エンベロープ波形出力ＬＸ１
〜ＬＸ３に導くアナログゲート２１２，２１３２１４と
を備えている。

直接キーイング波形選択信号０１，０２，０，が“１”
の系列においては直接キーイング波形発生部２６から直
接キーイング波形が発生され、該信号０１，０２，０３
力い０“の系列においてはゲート２７を介してメモリ１
２から読み出されたエンベロープ波形が選択される。

従って、信号Ｏ，，０２，０３力い１“のとき、直接キ
ーイング波形発生部２６の各信号０１〜０３に対応する
アンド回路２１５，２１６，２１７，２１８
，２１９，２２０が動作可能となる。

前述の通り、直接キーイング波形選択信号０、〜０３は
押鍵によって鍵盤信号ＵＥ−ＰＥが発生しているとき（
チャンネル時間）にのみ時分割的に発生される。

また、押鍵中はデイケイ開始信号ＤＳが′０“であるか
ら、インバータ２２１の出力が１１“となり、アンド回
路２１５〜２１７が動作可能となる。

従って、押鍵と同時に前記第２表に示すような組合せで
信号０１，０，，，０，のいずれか力い１“とな
ると、それに対応するアンド回路２１５〜２１７の出力
が１１“となってそれに対応するアナログゲート２０３
，２１２、または２０４，２１３、または２０５，２１
４が動作する。

こうして、信号０１〜０３が１１“となっている系列Ｘ
１〜Ｘ３の上側エンベロープ波形出力ＨＸ１〜ＨＸ，及
び下側エンベロープ波形出力ＬＸ１〜ＬＸ３に最大レベ
ルの電圧ｖＨおよびｖＬが供給される。

離鍵によってデイケイ開始信号ＤＳが１１“となり、ア
ンド回路２１５〜２１７が不動作となるまで上記最大レ
ベルの電圧■Ｈおよび■Ｌが持続的に供給される。

デイケイ開始信号Ｄ８力い１“となると、アンド回路２
１８〜２２０が動作し、オア回路２２２〜２２４を経て
アナログゲート２０６〜？０８，２０９〜２１１が動作
される。

これによって、エンベロープ波形のＯレベル電圧として
中点電圧ｖＭが各系列出力ＨＸ，〜ＬＸ３に供給される
。

従って、第１１図ｄに示したような直接キーイングモー
ドのエンベロープ波形を得る。

メモリ出力振分けゲート２７のアナログゲート１９６〜
２０１はノア回路２２５〜２２１の出力によって制御さ
れる。

押鍵によってアタック開始信号Ａｓが”１“となると、
インバータ２２８の出力が１０“となり、ノア回路２２
５〜２２７が動作可能となる。

ノア回路２２５〜２２７の他の入力には各系列の直接キ
ーイング波形選択信号０１，０，０３が加わっており、
該信号０１〜０３が加“の場合にノア回路２２５〜２２
７の出力が“１”となる。

ノア回路２２５〜２２７の出力“１”によって、対応す
るアナログゲート１９６，１９９、または１９７，２０
０、または１９８，２０１が動作し、メモリ１２の出力
ライン１９０及び１９１から供給されるエンベロープ波
形信号を各系列の上側エンベロープ波形出力ＨＸ１，Ｈ
Ｘ２、またはＨＸ，、及び下側エンペロープ波形出力Ｌ
Ｘ１，ＬＸ２、またはＬＸ３として導き出す。

例えば、前記第２表に示したエンベロープファンクショ
ン番号Ｉの場合、信号０１，０２，０３は“００１”で
あるため、直接キーイング波形発生部２６のアナログゲ
ート２０５及び２１４が動作し、系列Ｘ３の上側エンベ
ロープ波形出力ＨＸ３及び下側エンベロープ波形出力Ｌ
Ｘ３に直接キーイングモードのエンベロープ波形が導き
出される。

一方、メモリ出力振分けゲート２７においては系列Ｘ１
とＸ２のアナログゲート１９６，１９７，
１９９，２００が動作し、上側エンベロープ波形出
力ＨＸ１，ＨＸ２及び下側エンベロープ波形出力ＬＸ１
，ＬＸ２にメモリ１２の出力すなわちこの場合はサステ
インモードＢのエンベロープ波形が夫々導き出される。

以上のようにして、直接キーイング波形選択信号０１〜
Ｏ，の内容に応じて、カウンタ１１及びメモリ１２の系
統で発生したエンベロープ波形と直接キーイング波形発
生部２６で発生した直接キーイング波形とが各系列Ｘ１
〜Ｘ３に振分けられる。

なお、発音割当てが解消されると、当該チャンネル時間
において発生していたアタック開始信号Ａｓが１０“と
なる。

これにより、インバータ２２８の出力“１”がオア回路
２２２〜２２４を経由し、アナログゲート２０６〜２１
１を動作させる。

従ってＯレベルを表わす中点電圧ｖＭが各系列Ｘ１〜Ｘ
３の上側及び下側エンベロープ波形出力ＨＸ１〜ＨＸ，
，ＬＸ１〜ＬＸ３に導びかれ、エンベロープ発生器１０
の出力レベルが確実にＯに保持される。

すなわちエンベロープが発生されなくなる。

上記の実施例において、メモリ１２はアナログ電圧を発
生するような構成としたが、デジタル的なエンベロープ
振幅情報を読み出す構成のものを用いることも可能であ
る。

以上説明したようにこの発明によれば少ない数のエンベ
ロープ発生器で多数の楽音発生系列の発生楽音の音量を
それぞれ所望のエンベロープ波形で任意に制御すること
ができ、多数の楽音発生系列を有する電子楽器の構成を
簡単にすることができる。

【図面の簡単な説明】

第１図はこの発明の電子楽器の一実櫂例を示す概略ブロ
ック図、第２図は同実怖例で使用するエンベロープ発生
器の一例を示す概略ブロック図、第３図乃至第５図は第
２図の各部の詳細を３つの部分に分けて示すもので、第
３図は計数動作制御部分を中心にして示す詳細ブロック
図、第４図はカウンタ部分を中心にして示す詳細ブロッ
ク図、第５図はメモリ部分を中心に示す詳細ブロック図
、第６図は上記実施例で使用するクロックパルス等の時
間関係を示すタイミングチャート、第７図は上記エンベ
ロープ発生器で使用するメモリの記憶内容とカウンタの
計数値との関係を略示するグラフ、第８図は上記エンベ
ロープ発生器で発生可能なエンベロープモードの概略を
示すグラフ、第９図は各種回路素子の図示方法を説明す
るための図、第１０図は折れ線近似による指数特性のデ
イケイエンベロープ波形を発生する場合のカウンタの計
数値の変化を詳細に示すグラフで、参考のために右側縦
軸にエンベロープ振幅レベルの目盛りを記し、最終領域
■の計数値は指数関数値に変換されることを破線で示し
たもの、第１１図ａ＝ｄは各種エンベロープモード
を実現する場合のカウンタの計数値の変化を折れ線によ
って略示したグラフで、同図ａはサステインモード、ｂ
はパーカッションモード、Ｃはパーカツシブダンプモー
ド、ｄは直接キーイングモードを示すものであり、同図
ａ ”’− ｃは通常のモードとカーブセレクト機能を
働かせた場合のモードとを同一グラフ上に描いたもの、
第１２図は上記エンベロープ発生器から発生したエンベ
ロープ波形を利用する電子楽器の楽音波形メモリの一例
を示すブロック図、第１３図は第１２図の回路において
楽音波形信号にエンベロープが付加される状態を略示す
るグラフ、である。１０……エンベロープ発生器、１１……カウンタ、１２
……メモリ、１６……小数部カウンタ、１８……エンベ
ロープ発生制御ロジック、２６……直接キーイング波形
発生部、２７……メモリ出力振分けゲート、３００……
電子楽器。

Claims

【特許請求の範囲】

１押圧鍵に対応して互に異なる楽音を同時に発生する
少くとも２つの楽音発生系列と、鍵押圧に応答して互に
異なる第１および第２のエンベロープ波形を同時に発生
するエンベロープ発生器と、前記エンベロープ発生器か
ら発生される第１および第２のエンベロープ波形を選択
的に切換えて前記それぞれの楽音系列に音量制御用の信
号として供給する選択制御手段とを具えた電子楽器。