JPS5812540Y2 - Frequency converter commutation failure protection device - Google Patents
Frequency converter commutation failure protection deviceInfo
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- JPS5812540Y2 JPS5812540Y2 JP1977043818U JP4381877U JPS5812540Y2 JP S5812540 Y2 JPS5812540 Y2 JP S5812540Y2 JP 1977043818 U JP1977043818 U JP 1977043818U JP 4381877 U JP4381877 U JP 4381877U JP S5812540 Y2 JPS5812540 Y2 JP S5812540Y2
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Description
【考案の詳細な説明】
本考案は、電源転流方式により直接に任意の周波数の出
力を得る型の周波数変換器の転流失敗保護装置に関する
ものである。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a commutation failure protection device for a frequency converter that directly obtains an output of any frequency using a power commutation method.
たとえば可変速交流電動機に可変周波数の交流電圧を供
給するための上記型の周波数変換器の一例として、方形
波電流型サイクロコンバータを第1図に示す。For example, a square wave current type cycloconverter is shown in FIG. 1 as an example of a frequency converter of the above type for supplying a variable frequency alternating voltage to a variable speed alternating current motor.
第1図において2は公知の結線の方形波電流型サイクロ
コンバータであり、交流電源3から電源遮断器4および
直流リアクトル5を介して交流電力を入力し、制御され
た周波数(出力周波数)の交流出力を交流電動機6に供
給する。In FIG. 1, reference numeral 2 denotes a square wave current type cycloconverter with a known connection, which receives AC power from an AC power supply 3 via a power circuit breaker 4 and a DC reactor 5, and receives AC power at a controlled frequency (output frequency). The output is supplied to an AC motor 6.
サイクロコンバータ2は18アームのサイリスタから戒
っており、各サイリスタにはその配置位置に従って3つ
のアルファベットを並べて作られた符号が付けられてい
る。The cycloconverter 2 consists of 18-arm thyristors, and each thyristor is given a code made by arranging three alphabets according to its placement position.
このサイリスク符号の第1のアルファベットは入力電源
側から見てR,S、Tのいずれの相に属するかによって
定められ、同様に第2のアルファベラ!・は出力側ない
しは負荷側から見てU、V、Wのいずれの相に属してい
るかによって定められ、第3のアルファベットは電源側
から見ても負荷側からみても同一相に属する一対の直列
接続のサイリスタが電流の流入側に配置されているか電
流の流出側に配置されているかに従ってPまたはNに定
められている。The first alphabet of this Cyrisk code is determined depending on which phase it belongs to, R, S, or T when viewed from the input power supply side, and similarly, the second alphabet!・ is determined by whether it belongs to the U, V, or W phase when viewed from the output side or load side, and the third alphabet indicates a pair of series that belong to the same phase when viewed from the power supply side or the load side. It is defined as P or N depending on whether the thyristor of the connection is arranged on the current inflow side or on the current outflow side.
たとえば、入力電源側から見てR相であり、負荷側から
見てU相であり、かつ電流流入側に配置されるサイリス
タにはRUPという符号が付けられる。For example, a thyristor that is in the R phase when viewed from the input power supply side, is in the U phase when viewed from the load side, and is arranged on the current inflow side is given the symbol RUP.
サイクロコンバータ2は各サイリスタを負荷側転流タイ
ミングと電源側転流タイミングとを制御して所望の周波
数の方形波電流を交流電動機6に流すように動作する。The cycloconverter 2 operates to flow a square wave current of a desired frequency to the AC motor 6 by controlling the load side commutation timing and the power source side commutation timing of each thyristor.
しかるに、この種のサイクロコンバータにおいて、負荷
側転流タイミングにおける転流の際に、負荷電動機の漏
れインダクタンスによる残留エネルギーが大きいと、転
流型なり角が大きくなり過ぎ、ターンオフすべきサイリ
ス夕が導通状態を続けて転流失敗を起こし、やがてはア
ーム短絡を生じ、サイリスク素子の破壊や主回路電源の
短絡による重大事故の原因となる。However, in this type of cycloconverter, if the residual energy due to the leakage inductance of the load motor is large during commutation at the load side commutation timing, the commutation type turning angle becomes too large and the thyristor, which should be turned off, becomes conductive. If this condition continues, commutation failure will occur, eventually resulting in an arm short circuit, which will cause serious accidents due to destruction of the SIRISK element and short circuit of the main circuit power supply.
−例として、電源周波数の+の周波数を出力するサイク
ロコンバータにおける相電流と負荷側転流タイミングの
関係を第2図に示す。- As an example, FIG. 2 shows the relationship between the phase current and the load-side commutation timing in a cycloconverter that outputs the +frequency of the power supply frequency.
同図aの負荷側転流タイミング信号に従って同図b−d
に示す負荷側電流iU、iv、iwを流す訳であるが、
この負荷側電流は同図e−gの電源側電流iR,is。Figure b-d according to the load side commutation timing signal in Figure a.
The load side currents iU, iv, and iw shown in are passed,
This load side current is the power supply side current iR,is in e-g in the same figure.
ioの下で第1図の各サイリスタを同図りに示す順番で
導通状態にすることによって得られる。This is obtained by making each thyristor in FIG. 1 conductive in the order shown in the figure under io.
この種のコンバータにおいては転流時に生ずる重なり期
間すなわち図示ハツチング部分Aの存在により、たとえ
ば゛同図りの時点t1におけるサイリスタTWPからR
UPへの転流では、第1図の鎖線L1で示す通電ルート
から破線L2で示す通電ルートへと転流していくが、重
なり角が60’を越すと転流失敗を起こし、サイリスタ
TWPがターンオフせずにそのまま第2図りの時点t2
まで経過すると、サイリスタRWNが点弧されることに
より、第1図において通電ルー1−L、から2点鎖線で
示す通電ルートL3でアーム短絡を起こす。In this type of converter, due to the overlap period that occurs during commutation, that is, the existence of the hatched portion A in the figure, for example,
In the commutation to UP, the current flows from the energization route shown by the dashed line L1 in Figure 1 to the energization route shown by the broken line L2, but if the overlap angle exceeds 60', a commutation failure occurs and the thyristor TWP turns off. Without doing so, the second attempt is made at time t2.
When the thyristor RWN is fired, an arm short circuit occurs from the energization route 1-L to the energization route L3 shown by the two-dot chain line in FIG.
このように周波数変換器における転流失敗はアーム短絡
につながるので非常に危険である。Commutation failure in the frequency converter thus leads to an arm short circuit, which is extremely dangerous.
従来はこのような状態を保護するのに、アーム短絡など
が起こり、過電流が流れた後にそれを検知して電源遮断
器のトリップを行うようにしていた。Conventionally, to protect against such a situation, an arm short circuit or the like occurs, and after an overcurrent flows, this is detected and the power circuit breaker is tripped.
本考案の目的は、転流失敗を未然に検知し、転流失敗を
未然に防止しうる、周波数変換器の転流失敗保護装置を
提供することである。An object of the present invention is to provide a commutation failure protection device for a frequency converter that can detect commutation failure in advance and prevent commutation failure.
この目的を遠戚するために本考案は、負荷側転流タイミ
ングにおいて、ターンオフすべき可制御電気弁に流れる
電流を、電源に同期した60°間隔のパルス信号を用い
て検出し、重なり期間が60’を越えた状態においてゲ
ートa断信号を発して周波数変換器のアーム短絡を未然
に防止し電気弁の破壊を防止すると共に、アーム短絡に
よる故障から電源主回路を保護するようにしたものであ
る。In order to achieve this objective, the present invention detects the current flowing through the controllable electric valve to be turned off at the load side commutation timing using a pulse signal at 60° intervals synchronized with the power supply, and When the voltage exceeds 60', a gate a disconnection signal is issued to prevent a short circuit in the arm of the frequency converter and damage to the electric valve, as well as to protect the main power supply circuit from failure due to a short circuit in the arm. be.
以下、本考案の実施例を、前述の方形波電流型サイクロ
コンバータを対象として説明する。Hereinafter, embodiments of the present invention will be described with reference to the aforementioned square wave current type cycloconverter.
第2図において各サイリスタは120°通電であり、6
0°ごとのダブルパルスを用いて点弧させるが、本考案
は、この60’パルス間隔を利用して、負荷側転流タイ
ミングにおける重なり期間を検知することを特徴とする
ものである。In Figure 2, each thyristor is energized 120°, and 6
Although ignition is performed using double pulses at every 0°, the present invention is characterized in that the overlapping period in the load side commutation timing is detected using this 60' pulse interval.
第1図の主回路において、電源側入力導線のR相および
S相に電流検出用変換器10 R,10Tを挿入する。In the main circuit shown in FIG. 1, current detection converters 10R and 10T are inserted into the R phase and S phase of the input conductor on the power supply side.
この変換器によって検出された電源側各相電流は第3図
の装置の入力信号として用いられ、各相ごとに設けられ
た補助変換器11 R,11S、IITおよび全波整流
器12 R,12S 、12 Tを介して抵抗13 R
,13S 、13 Tに導かれる。The currents of each phase on the power supply side detected by this converter are used as input signals of the device shown in FIG. 12 T through resistor 13 R
, 13S and 13T.
これらの抵抗に生じた電圧はそれぞれアナログ・テ゛イ
ジタル変換器14 Rj4 S 、14 Tを介してア
ンド回路15に導かれる。The voltages generated across these resistors are led to the AND circuit 15 via analog-to-digital converters 14 Rj4 S and 14 T, respectively.
第2図e−gから明らかなように、通常、転流タイミン
グ時の重なり期間以外、電源側電流iR,i5. i□
のうちのどれか1つは必らず0レベルで゛あるため、ア
ンド回路15の出力はOレベルである。As is clear from FIGS. 2e to 2e, normally, the power supply side currents iR, i5. i□
Since one of them is always at the 0 level, the output of the AND circuit 15 is at the O level.
重なり期間では第2図iに示すようにアンド回路15は
ルベルの出力を出す。During the overlap period, the AND circuit 15 outputs a level of output as shown in FIG. 2i.
他方、第2図jに示すように、電源に同期して60°間
隔でパルスを発生するパルス発振器16を設け、その出
力パルスをアンド回路17の第1の入力端に導かれる。On the other hand, as shown in FIG. 2j, a pulse oscillator 16 is provided which generates pulses at 60° intervals in synchronization with the power supply, and its output pulses are guided to the first input terminal of an AND circuit 17.
アンド回路17の第2の入力端にはアンド回路15の出
力信号が導かれる。The output signal of the AND circuit 15 is introduced to the second input terminal of the AND circuit 17 .
アンド回路17の出力が1になると、それは負荷側転流
タイミングで重なり期間が始まったことを示す。When the output of the AND circuit 17 becomes 1, it indicates that the overlap period has started at the load side commutation timing.
この状態をメモリー回路18に記憶させる。This state is stored in the memory circuit 18.
すなわち、第4図a、l)に示す両信号の論理積出力に
よってメモリー回路18をセラ1ヘサせ、アンド回路1
5の出力が1から0に変わることによってリセットさせ
る。That is, the AND circuit 1 is connected to the memory circuit 18 by the AND output of both signals shown in FIG.
It is reset by changing the output of 5 from 1 to 0.
このリセットのためのリセット信号はインバータ19を
介して得られたアンド回路15の否定出力と装置の運転
開始信号との論理和を出力するオア回路20の出力信号
として得られる。A reset signal for this reset is obtained as an output signal of an OR circuit 20 which outputs the logical sum of the negative output of the AND circuit 15 obtained via the inverter 19 and the device operation start signal.
メモリー回路18の出力側に判定回路21が配置される
。A determination circuit 21 is arranged on the output side of the memory circuit 18.
この判定回路21は、パルス発生器16の第2パルスP
2の立上がりにおいてメモリー回路18の記憶内容が1
であるかどうかの判別を行う。This determination circuit 21 uses the second pulse P of the pulse generator 16.
At the rising edge of 2, the memory content of the memory circuit 18 becomes 1.
Determine whether or not.
第4図に示すように、第2のパルスP2の立上がり時点
におい、メモリー回路18の出力が既にOで゛あれば、
それは正常転流であることを示すが、第5図に示すよう
に、同時点においてメモリー回路18の出力がまだlの
ままであるとすれば、それは異常転流であると判定し、
ゲート遮断発信回路22を介してサイクロコンバータ2
にゲート遮断を行わせる。As shown in FIG. 4, if the output of the memory circuit 18 is already O at the rising edge of the second pulse P2,
This indicates normal commutation, but if the output of the memory circuit 18 is still at l at the same time as shown in FIG. 5, it is determined that this is abnormal commutation.
Cycloconverter 2 via gate cutoff transmission circuit 22
to perform gate blocking.
ゲ・−ト遮断発信回路22にはゲート遮断リセツト回路
23が付設されている。A gate cutoff reset circuit 23 is attached to the gate cutoff transmitting circuit 22.
リセット回路23はゲート遮断発信回路22によるゲー
ト遮断信号を停止させ、ゲート信号を復帰させるもので
ある。The reset circuit 23 stops the gate cutoff signal from the gate cutoff transmission circuit 22 and restores the gate signal.
リセット回路23によるリセットが何回行われたか、す
なわちゲート遮断信号を出すような転流失敗状態が何回
現われたかをカウンタ24で計数する。A counter 24 counts how many times the reset circuit 23 performs the reset, that is, how many times a commutation failure state that generates a gate cutoff signal appears.
ゲート遮断が何回も行われるということはサイクロコン
バータ2が異常であることを意味するので、これが所定
の設定回数を越えたら電源側遮断器4をトリップさせる
ように、第3のアンド回路25を設けている。The fact that the gate is shut off many times means that the cycloconverter 2 is abnormal, so the third AND circuit 25 is configured to trip the power supply side circuit breaker 4 when the number of gate shutdowns exceeds a predetermined number of times. It is set up.
アンド回路25は、カウンタ24の出力のみならず、判
定回路21の出力が1で゛あることを条件としてトリッ
プ指令を出す。The AND circuit 25 issues a trip command on the condition that not only the output of the counter 24 but also the output of the determination circuit 21 is 1.
ゲート遮断リセット回路23は、ゲート遮断発信回路2
2によるゲート遮断が成る一定の時間ゲート遮断を行っ
た後に自動的にゲート信号が復帰するようにする。The gate cutoff reset circuit 23 is the gate cutoff transmitter circuit 2
The gate signal is automatically restored after the gate is shut off for a certain period of time during which the gate is shut off according to No. 2.
このようにして負荷側転流タイミングにおける転流時の
重なり期間が60°以上であることを判定し、ゲート遮
断を行うことにより、アーム短絡などの重大事故を未然
に防止することができる。In this way, by determining that the overlapping period during commutation at the load side commutation timing is 60° or more and shutting off the gate, serious accidents such as arm short circuits can be prevented.
第6図は本考案の第2の実施例を示すものである。FIG. 6 shows a second embodiment of the present invention.
この実施例におけるアナログ・ディジタル変換器14
R,14S 、14 Tまでは第3図の実施例と同じで
ある。Analog-to-digital converter 14 in this embodiment
R, 14S, and 14T are the same as the embodiment shown in FIG.
第7図に矢印で示すように、電源の士周波数を出力する
サイクロコンバータにおいては、負荷側転流タイミング
が60°間隔で生ずる。As shown by arrows in FIG. 7, in a cycloconverter that outputs the same frequency as the power supply, load-side commutation timing occurs at 60° intervals.
この場合には、第3図のアンド回路17の信号と判定回
路21の信号とが重なってしまうので、その不都合を第
6図の回路構成により回避する。In this case, the signal from the AND circuit 17 shown in FIG. 3 and the signal from the determination circuit 21 overlap, so this problem can be avoided by using the circuit configuration shown in FIG. 6.
アンド回路15 R,15S 、15 Tによりそれぞ
れテ゛イジタル化された電源側各相電流iRとis、
i5と11、ないしは11とiRの論理積を出力する。Power supply side phase currents iR and is digitized by AND circuits 15R, 15S, 15T, respectively,
The AND of i5 and 11 or 11 and iR is output.
この出力信号と60°間隔のパルスを発生するパルス発
振器16の出力信号との論理積をアンド回路17R,1
7S、17 Tで゛とり、その出力をメモリー回路18
R,18S 、18 Tに記憶させる。AND circuits 17R and 1 calculate the logical product of this output signal and the output signal of the pulse oscillator 16 that generates pulses at 60° intervals.
7S and 17T, and the output is sent to the memory circuit 18.
Store in R, 18S, 18T.
さらに第2の60゜パルス(第4図および第5図のP2
)により、アンド回路15R,15S、15Tの1出力
の継続時間がほは゛60’以上になっているかどうかを
判定回路21R221S、21Tで判別する。Furthermore, a second 60° pulse (P2 in Figures 4 and 5)
), the determination circuits 21R, 221S, and 21T determine whether the duration time of one output from the AND circuits 15R, 15S, and 15T is longer than 60'.
メモリー回路18R,18S、18Tのリセットは運転
開始の初期条件か、アンド回路15 R,15S 、1
5 Tの出力がOで゛あるかによって行う。Is the reset of the memory circuits 18R, 18S, and 18T an initial condition for starting operation, or is the AND circuit 15R, 15S, 1
5 Depends on whether the output of T is O.
すなわち、アンド回路15 R,15S 、15Tの出
力を、ノア回路26を介してオア回路20の一方の入力
端に導き、このオア回路20の他方の入力端には運転開
始信号を導き、その出力信号で各メモリー回路18R〜
18Tをリセットさせる。That is, the outputs of the AND circuits 15R, 15S, 15T are guided to one input terminal of the OR circuit 20 via the NOR circuit 26, and the operation start signal is guided to the other input terminal of the OR circuit 20, and the output thereof is Each memory circuit 18R with a signal
Reset 18T.
判定回路21 R〜21 Tのうち、いず゛れか1つが
第5図に示す状態であればゲート遮断信号を出すように
、各判定回路の出力を、オア回路27を介してゲート遮
断発信回路22に導く。The output of each judgment circuit is sent to a gate cutoff signal via an OR circuit 27 so that if any one of the judgment circuits 21R to 21T is in the state shown in FIG. 5, a gate cutoff signal is issued. lead to circuit 22;
以下の構成は第3図のものと同一で゛ある。The following configuration is the same as that in FIG.
以上のように第6図の装置は、電源側相電流iR,i5
. iTのうち、各々2つずつ電流の重なり期間を同一
時間に検出することにより、サイクロコンバータ20転
流失敗を検出し、ゲート遮断を行い、アーム短絡などの
重大事故を未然に防止するこことができる。As described above, the device shown in FIG. 6 has power supply side phase currents iR, i5
.. By detecting the overlapping period of two currents at the same time in each of the iTs, it is possible to detect a commutation failure in the cycloconverter 20, shut off the gate, and prevent serious accidents such as arm short circuits. can.
第8図は本考案の第3の実施例を示すものである。FIG. 8 shows a third embodiment of the present invention.
この実施例においては、アンド回路15の出力信号を、
遅延回路28を介してメモリー回路18および、ノア回
路29の一端に導いている。In this embodiment, the output signal of the AND circuit 15 is
It is led to the memory circuit 18 and one end of the NOR circuit 29 via the delay circuit 28.
遅延回路28は、第9図ないし第10図に示すように、
アンド回路15の1出力がパルス発信器16のパルスと
重ならないようにオンディレーをかけるために用いられ
ている。The delay circuit 28, as shown in FIGS. 9 and 10,
It is used to apply an on-delay so that one output of the AND circuit 15 does not overlap the pulse of the pulse oscillator 16.
ディレー回路28の出力が0から1に変わる立上がりで
メモリー回路18をセットし、重なり期間判定の準備を
行う。The memory circuit 18 is set at the rising edge when the output of the delay circuit 28 changes from 0 to 1, and preparations are made for overlapping period determination.
その後60°以内にディレー回路28の出力・が0にな
るとリセットするようにノア回路29が設けられている
。A NOR circuit 29 is provided to reset when the output of the delay circuit 28 becomes 0 within 60 degrees thereafter.
他の構成部分は実質的に第3図の実施例のものと同一で
ある。The other components are substantially the same as those of the embodiment of FIG.
第8図の実施例は、入力信号の立上がりで動作するメモ
リー回路18を用いているところが第1および第2の実
施例とは異なる。The embodiment of FIG. 8 differs from the first and second embodiments in that it uses a memory circuit 18 that operates at the rising edge of the input signal.
第8図の装置も、第9図に示すように、パルス発振器1
6からの第2のパルスP2が出力された時点で遅延回路
28の出力がOであれば転流失敗ではないものと判定し
、第10図に示すように、パルスP2の発生時点で遅延
回路28の出力がなお1であれば転流失敗と判定し、ゲ
ート遮断を行うと共に、それが何回か繰返されると電源
遮断器をトリップさせる。The device of FIG. 8 also has a pulse oscillator 1 as shown in FIG.
If the output of the delay circuit 28 is O at the time when the second pulse P2 from 6 is output, it is determined that there is no commutation failure, and as shown in FIG. If the output of 28 is still 1, it is determined that commutation has failed, and the gate is shut off, and if this is repeated several times, the power circuit breaker is tripped.
第11図は本考案の第4の実施例を示すものである。FIG. 11 shows a fourth embodiment of the present invention.
この実施例の電流検出がらアンド回路15R,15S、
15Tまでの回路部分、およびゲート遮断発信回路22
以下の回路部分は第6図の実施例に同じで゛ある。Current detection AND circuits 15R, 15S of this embodiment,
Circuit part up to 15T and gate cutoff transmitter circuit 22
The following circuit parts are the same as the embodiment shown in FIG.
アンド回路15 R,15S 、15 Tの出力側はデ
ィレー回路28 R,28S 、28 Tを介してメモ
リー回路18 R,18S 、18 Tのセット入力端
に接続されている。The output sides of the AND circuits 15R, 15S, 15T are connected to the set input terminals of the memory circuits 18R, 18S, 18T via delay circuits 28R, 28S, 28T.
これらのメモリー回路はパルス発振器16の出力パルス
とテ゛イレイ回路28R,28S。These memory circuits include output pulses from the pulse oscillator 16 and delay circuits 28R and 28S.
28Tの出力信号とを、ノア回路29 R,29S 、
29 Tを通して得られる信号、および運転開始信号を
オア回路20 R,20S 、20 Tに導き、その出
力信号でリセットされる。The output signal of 28T is connected to the NOR circuit 29R, 29S,
The signal obtained through 29T and the operation start signal are led to OR circuits 20R, 20S and 20T, and are reset by their output signals.
これ以下の回路構成および信号処理は第6図のものに準
じて行われる。The subsequent circuit configuration and signal processing are performed in accordance with those shown in FIG.
この実施例は、÷周波数サイクロコンバータにおいても
、負荷側転流タイミングにおける重なり期間の重なり開
始信号と転流失敗検出の信号を区別することを可能とし
たものである。This embodiment makes it possible to distinguish between the overlap start signal of the overlap period at the load side commutation timing and the commutation failure detection signal even in a ÷frequency cycloconverter.
以上述べたように本考案によれば、冒頭に述べた型の周
波数変換器、たとえば方形波出力型サイクロコンバータ
において、負荷側転流タイミングによって転流する可制
御電気弁、たとえばサイリスタ素子の転流型なり角が6
0°を越えたことを検出することよりゲート遮断をかけ
て、素子間のアーム短絡を未然に防止し、素子の破壊や
主回路電源の重大事故を防ぐことができる。As described above, according to the present invention, in a frequency converter of the type mentioned at the beginning, such as a square wave output type cycloconverter, commutation of a controllable electric valve, such as a thyristor element, commutating depending on the load side commutation timing is achieved. The shape angle is 6
By detecting that the temperature exceeds 0°, the gate can be shut off to prevent arm short circuits between elements, thereby preventing destruction of the elements and serious accidents in the main circuit power supply.
また、上述のゲート遮断が頻繁に起こることは、可制御
電気弁素子に故障が発生し易い状況にあることを示して
いるので、それが成る回数以上生じた場合には、電源遮
断器をトリップさせることにより、変換器および電源の
保護をより完全にすることがで゛きる。In addition, the frequent occurrence of the gate shutdown as described above indicates that the controllable electric valve element is in a situation where failure is likely to occur, so if this occurs more than the number of times, the power circuit breaker is tripped. By doing so, the converter and power supply can be more completely protected.
第1図は周波数変換器の主回路構成の一例を示す接続図
、第2図a−jは本考案において検出すべき信号を説明
するための士別波数出力型変換器における相電流と負荷
側転流タイミングの関係を示す信号波形図、第3図は本
考案による転流失敗保護装置の一実施例のブロック図、
第4図a、l)および第5図a、l)は第3図の装置の
異なる動作状態を示す要部の信号波形図、第6図は本考
案装置の第2の実施例のブロック図、第7図は土層波数
出力型変換器における各電気弁の転流順序と負荷側転流
タイミングを示す説明図、第8図は本考案装置の第3の
実施例のブロック図、第9図a、l)および第10図a
、l)は第8図の装置の異なる動作状態における要部の
信号波形図、第11図は本考案装置の第4の実施例のブ
ロック図である。
2・・・・・・方形波電流型サイクロコンバータ、3・
・・・・・交流電源、4・・・・・・電源遮断器、5・
・・・・・直流リアクトル、6・・・・・・交流電動機
、IOR,IOT・・・・・・変流器、11R,11S
、11 T・・・・・・補助変流器、12 R,12
S 、12 T・・・・・・全波整流器、13 Rj3
S 、13 T・・・・・・抵抗、14R,14S、
14T・・・・・・アナログ・ディジタル変換器、15
.15 R,15S 、15 T、17.17 R,1
7S 、17 T。
25・・・・・・アンド回路、16・・・・・・60°
間隔パルス発振器、18.18 R,18S 、18
T・・・・・・メモリー回路、19・・・・・・ナンド
回路、20.2OR,20S 、20 T、27・・・
・・・オア回路、21.21 R,21S、21 T・
・・・・・判定回路、22・・・・・・ゲート遮断発信
回路、23・・・・・・リセット回路、24・・・・・
・カウンタ、26,29.29 R,29S 、29
T 、・・・・・・ノア回路、28.28R,28S
、28 T・・・・・・テ゛イレー回路。Figure 1 is a connection diagram showing an example of the main circuit configuration of a frequency converter, and Figures 2 a-j are diagrams showing phase currents and load side rotation in a Shibetsu wave number output type converter to explain the signals to be detected in the present invention. FIG. 3 is a block diagram of an embodiment of the commutation failure protection device according to the present invention;
Fig. 4 a, l) and Fig. 5 a, l) are signal waveform diagrams of main parts showing different operating states of the device in Fig. 3, and Fig. 6 is a block diagram of a second embodiment of the device of the present invention. , FIG. 7 is an explanatory diagram showing the commutation order and load-side commutation timing of each electric valve in the soil wave number output type converter, FIG. 8 is a block diagram of the third embodiment of the device of the present invention, and FIG. 9 Figures a, l) and Figure 10a
, l) are signal waveform diagrams of the main parts of the device shown in FIG. 8 in different operating states, and FIG. 11 is a block diagram of a fourth embodiment of the device of the present invention. 2... Square wave current type cycloconverter, 3.
...AC power supply, 4...Power circuit breaker, 5.
...DC reactor, 6...AC motor, IOR, IOT...Current transformer, 11R, 11S
, 11 T... Auxiliary current transformer, 12 R, 12
S, 12 T...Full wave rectifier, 13 Rj3
S, 13T...Resistance, 14R, 14S,
14T・・・Analog-digital converter, 15
.. 15 R, 15S, 15 T, 17.17 R, 1
7S, 17T. 25...AND circuit, 16...60°
Interval pulse oscillator, 18.18 R, 18S, 18
T... Memory circuit, 19... NAND circuit, 20.2OR, 20S, 20 T, 27...
...OR circuit, 21.21 R, 21S, 21 T・
... Judgment circuit, 22 ... Gate cutoff transmission circuit, 23 ... Reset circuit, 24 ...
・Counter, 26, 29.29 R, 29S, 29
T,...Nor circuit, 28.28R, 28S
, 28 T...Telelay circuit.
Claims (1)
の周波数変換器において、前記周波数の電源側電流を検
出する電流検出器と、この電流検出器によって検出され
た電流を整流する整流器と、この整流器によって整流さ
れた整流電流をアナログ・ディジタル変換するアナログ
・テ゛イジタル変換器と、前記周波数変換器の電源に同
期して60゜ごとにパルスを発生するパルス発生器と、
このパルス発生器の出力パルスに同期して、前記アナロ
グ・テ゛イジタル変換器から取出される前記電源側電流
のディジタル変換値の論理積を出力するアンド回路と、
このアンド回路の動作出力を記憶するメモリー回路と、
このメモリー回路の記憶状態をその記憶開始点から60
°経過後に転流失敗かどうかを判別する判定回路と、こ
の判定回路が転流失敗と判別することにより前記周波数
変換器のゲート遮断を行わせるゲート遮断発信回路とを
備えた、周波数変換器の転流失敗保護装置。A frequency converter of a type that directly obtains an output of any frequency using a power commutation method, a current detector that detects a power supply side current of the frequency, a rectifier that rectifies the current detected by the current detector, an analog-to-digital converter that converts the rectified current rectified by the rectifier from analog to digital; a pulse generator that generates pulses every 60 degrees in synchronization with the power supply of the frequency converter;
an AND circuit that outputs a logical product of digitally converted values of the power supply side current taken out from the analog-to-digital converter in synchronization with the output pulse of the pulse generator;
a memory circuit that stores the operational output of this AND circuit;
The memory state of this memory circuit is 60 minutes from the memory start point.
A frequency converter comprising: a determination circuit that determines whether or not commutation has failed after a lapse of time; and a gate cutoff oscillation circuit that shuts off the gate of the frequency converter when the determination circuit determines that commutation has failed. Commutation failure protection device.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1977043818U JPS5812540Y2 (en) | 1977-04-08 | 1977-04-08 | Frequency converter commutation failure protection device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1977043818U JPS5812540Y2 (en) | 1977-04-08 | 1977-04-08 | Frequency converter commutation failure protection device |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS53138115U JPS53138115U (en) | 1978-11-01 |
JPS5812540Y2 true JPS5812540Y2 (en) | 1983-03-10 |
Family
ID=28918957
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1977043818U Expired JPS5812540Y2 (en) | 1977-04-08 | 1977-04-08 | Frequency converter commutation failure protection device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5812540Y2 (en) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR102632858B1 (en) * | 2017-08-29 | 2024-02-01 | 이턴 인텔리전트 파워 리미티드 | Matrix converter with solid-state circuit breaker |
-
1977
- 1977-04-08 JP JP1977043818U patent/JPS5812540Y2/en not_active Expired
Also Published As
Publication number | Publication date |
---|---|
JPS53138115U (en) | 1978-11-01 |
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