JPS58122698A - Sample hold circuit - Google Patents
Sample hold circuitInfo
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- JPS58122698A JPS58122698A JP57004357A JP435782A JPS58122698A JP S58122698 A JPS58122698 A JP S58122698A JP 57004357 A JP57004357 A JP 57004357A JP 435782 A JP435782 A JP 435782A JP S58122698 A JPS58122698 A JP S58122698A
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C27/00—Electric analogue stores, e.g. for storing instantaneous values
- G11C27/02—Sample-and-hold arrangements
- G11C27/024—Sample-and-hold arrangements using a capacitive memory element
- G11C27/026—Sample-and-hold arrangements using a capacitive memory element associated with an amplifier
Landscapes
- Electronic Switches (AREA)
Abstract
Description
【発明の詳細な説明】
本発明は、レベル信号のサンプルホールド回路に関Ｔる
。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a sample and hold circuit for level signals.
モータの速度サーボ回路では、モータの回転速度に応じ
た周波数のパルスを得る周波数発電機をモータに取付け
、この周波数発電機の出力蚤こ応じたサーボ電圧を得て
モータの速度制御を行っている。この速度サーボ回路の
代表的なものは、周波数発電機のパルス出力を三角波番
こ変換し、一定の基準レベルと上記三角波とを比較して
速度に応じたパルス巾変調信号を形成し、このパルス巾
変調信号をＤＣレベル曇こ変換してサーボ電圧を形成す
るように構成されている。In the motor speed servo circuit, a frequency generator is attached to the motor that generates pulses at a frequency that corresponds to the motor's rotational speed, and the motor speed is controlled by obtaining a servo voltage that corresponds to the output of this frequency generator. . A typical speed servo circuit converts the pulse output of a frequency generator into a triangular wave, compares the triangular wave with a constant reference level, and forms a pulse width modulation signal according to the speed. The width modulation signal is configured to undergo DC level conversion to form a servo voltage.
パルス巾変ｐ＋傷号そＤＣＩこ変換する回路は、例えば
、パルス巾Ｋ ｐ４Ｃｌ！ ４ｉｊ ＋こ同期させてラ
ンプ波形を形成し、パルス中質ｖＩ４ｍ号を遅延して形
成されるサンプリングパルスでもって上記ランプ波形を
サンプリングし、サンプル出力をホールドしてＤＣレベ
ル信号を得るようをこ構成されている。The circuit that converts the pulse width p+fault signal to DCI is, for example, pulse width K p4Cl! 4ij + is synchronized to form a ramp waveform, the ramp waveform is sampled with a sampling pulse formed by delaying the pulse medium vI4m, and the sample output is held to obtain a DC level signal. has been done.
上記のサンプルホールドを行う回路の従来例が第１図ｔ
こ示されている。このサンプルホールド回路は、ＮＰＮ
トランジスタＱｌ、Ｑ２を互をこ逆接続したアナログス
イッチ（１１及び制御電流源（２）とホールドコンデン
サ（３）とを備えている。制御電流源（２）は端子（６
）からのサンプリングパルスｐでもって瞬時オンされ、
これ（こよってアナログスイッチ（１）のトランジスタ
Ｑ１、Ｑ２かオンされ、入力端（４１からのランプ波形
信号がアナログスイッチ（１１でサンプリングされ、こ
れかホールドコンデンサ（３）に蓄えられ、出力端（５
）からサンプルホールド出力が得られる。A conventional example of the circuit that performs the above sample and hold is shown in Figure 1.
This is shown. This sample and hold circuit is an NPN
It is equipped with an analog switch (11) in which transistors Ql and Q2 are connected oppositely to each other, a control current source (2), and a hold capacitor (3).The control current source (2) is connected to a terminal (6).
) is instantaneously turned on by a sampling pulse p from
This turns on the transistors Q1 and Q2 of the analog switch (1), and the ramp waveform signal from the input terminal (41) is sampled by the analog switch (11) and stored in the hold capacitor (3), and the output terminal ( 5
) gives the sample and hold output.
ｗＪ１図のサンプルホールド回路では、トランジスタＱ
１、Ｑ２が逆接続となっているため、サンプリング時に
Ｑｌ、Ｑ２か順方向（ｎ常ベースからエミッタＩこ微少
電流が流れてコレクタからエミッタ番こ大電流が流れる
。）に動作しない。これは、トランジスタの構造上、ベ
ースとエミッタとの接触面積に比べ、ベースとコレクタ
との接触面積の方が大きく、ベースからエミッタ方向に
形成されるダイオードの順方向電圧ＶＦＣＢ−Ｎ） ｆ
こ対し、ベースからコレクタ方向に構成されているダイ
オードの順方向電圧■ −の万が幾分低く、逆方向トラ
ンジｒ（ｓ ｃ）
スタとして動作するためである。In the sample and hold circuit shown in figure wJ1, transistor Q
1 and Q2 are reversely connected, so during sampling, Ql and Q2 do not operate in the forward direction (a small current flows from the base to the emitter I, and a large current flows from the collector to the emitter). This is because due to the structure of the transistor, the contact area between the base and collector is larger than the contact area between the base and emitter, and the forward voltage of the diode formed from the base to the emitter (VFCB-N) f
On the other hand, the forward voltage of the diode arranged from the base to the collector is somewhat lower, and the diode operates as a reverse transistor r(sc) star.
すなわち、１４２図のダイオード特性グラフに示すよう
番こ、小電流領域では、ベース・エミッタ間のダイオー
ドの順方向オン電圧■ −は約０．７ＶＦ（Ｂ Ｂ）
で、ベース・コレクタ関のダイオードの順方向オン電圧
ＶＦ（Ｂ−Ｃ）は約０，５■である。このためトランジ
スタＱ１またはＱ２が逆方向に導通する。通常のトラン
ジスタ優こおいて、逆方向電流増巾率は順方向Ｘ＊増巾
本番こ比べ非常に小さく、例えば順方向で１５０程度の
場合、逆方向では０〜５である。In other words, as shown in the diode characteristic graph in Figure 142, in the small current region, the forward ON voltage of the diode between the base and emitter is approximately 0.7 VF (B B), and the The forward ON voltage VF (B-C) is approximately 0.5 . Therefore, transistor Q1 or Q2 becomes conductive in the opposite direction. In a normal transistor, the reverse current amplification rate is very small compared to the actual forward direction X*amplification, for example, when it is about 150 in the forward direction, it is 0 to 5 in the reverse direction.
従って第１図のアナログスイッチ（１）を通して入力か
ら出力へ電荷を転送するとき、トランジスタのベース電
流蚤こより若干誤差が生ずる。Therefore, when transferring charge from the input to the output through the analog switch (1) in FIG. 1, a slight error occurs due to the base current of the transistor.
ｙｒ、：Ｃ１図のアナログスイッチ（１）は入力端（４
）と出力端（５）との間の端圧が低い間聴がゐり、伝送
信号のレベル１こついて考慮する必要がある。また人力
と出力とか電気的に分能されていない１こめ、入力１１
１１に容量分かあるき、アナログスイッチ（１＋か閉じ
たときに、入力側容量の放電によって入力及び出力レベ
ルが変動し、誤差が生ずる問題もある。yr, :C1 The analog switch (1) in the diagram is the input terminal (4
) and the output end (5) is low, so it is necessary to consider the level of the transmitted signal. In addition, human power and output are not electrically divided, input 11
There is also the problem that when the analog switch (1+) is closed, the input and output levels fluctuate due to discharge of the input side capacitance, causing errors.
例えは、第１図の如く入力側昏こランプ波形信号を形成
するコンデンサ（７）かある場合、このコンデンサ（力
及び出力側のホールドコンデンサ（３；の容量値と夫々
Ｃ７、Ｃ５とし、入力電圧をＶＩ、サンプリング前の出
力電圧を０■とすると、サンプリング後の出力電圧■ｏ
は、
Ｃ７Ｖｉ ＝ （Ｃｙ ＋ Ｃｓ） Ｖ。For example, if there is a capacitor (7) that forms the input-side coma ramp waveform signal as shown in Figure 1, this capacitor (power and output-side hold capacitor (3;) with the capacitance values C7 and C5, respectively), If the voltage is VI and the output voltage before sampling is 0, then the output voltage after sampling is o
is C7Vi = (Cy + Cs) V.
■。−一史−■１
Ｃｙ 十Ｃｓ
となる。すなわち、入力＠に容量分がめると、伝送情報
Ｇこ誤差が発生する。従って、Ｃｙ＞Ｃｓとなるように
設計する必要がある。■. -History-■1 Cy 1Cs. That is, if the capacity is included in the input @, an error will occur in the transmission information G. Therefore, it is necessary to design so that Cy>Cs.
本発明は上述の問題にかんがみ、サンプリング回路の動
作電流がサンプルホールド出力に生じさせる誤差を少な
くシ、マた入力と出力とを電気的に切離すと共ｌこ、入
出力間の耐圧を大きくすることを目的とする。In view of the above-mentioned problems, the present invention reduces the error caused in the sample and hold output by the operating current of the sampling circuit, electrically separates the input and output, and increases the withstand voltage between the input and output. The purpose is to
以下本発明の夾施例を図面に基いて説明する。Embodiments of the present invention will be described below with reference to the drawings.
第３図は本発明を適用したサンプルホールド回路の回路
図である。このサンプルホールド回路は、トランジスタ
Ｑｓ％Ｑ４から成る差動アンプ（９）を備え、入力端（
４１からの入力電圧ＶｉがトランジスタＱ３のベース人
力壷こ与えられている。差動アンプ（９）の逆相出力（
Ｑｉコレクタ月こは、ダイオードＤ１及びトランジスタ
Ｑ５から成るカレントミラー回路ａｏ６ｃｗｃ続され、
このカレントミラー回＊Ｑ（ｌの出力（Ｑ５のコレクタ
）がホールドコンデンサ（３）に１ｉ＆続されている。FIG. 3 is a circuit diagram of a sample and hold circuit to which the present invention is applied. This sample and hold circuit includes a differential amplifier (9) consisting of a transistor Qs%Q4, and has an input terminal (
An input voltage Vi from 41 is applied to the base of transistor Q3. The negative phase output of the differential amplifier (9) (
The Qi collector is connected to a current mirror circuit ao6cwc consisting of a diode D1 and a transistor Q5,
The output of this current mirror circuit *Q(l (collector of Q5) is connected to the hold capacitor (3) 1i&.
トランジスタＱ５のエミッタは、接地電位ＧＮＤトサレ
、Ｑｌｓによってホールドコンデンサ（３）の放電制御
が行われる。The emitter of the transistor Q5 controls the discharge of the hold capacitor (3) by the ground potential GND, Qls.
−１、差動アンプ（９）の同相出力（Ｑ４コレクタ）は
、ダイカードＤ２及びトランジスタＱ６ ｆ））ら成る
カレントミラー回路Ｑｌｌに接続され、カレントミラー
回路ａυはダイオードＤｓ及びトランジスタＱ７から成
る別のカレントミラー回路ａ３に接続されている。-1, the common mode output (Q4 collector) of the differential amplifier (9) is connected to a current mirror circuit Qll consisting of a die card D2 and a transistor Q6 f)), and the current mirror circuit aυ is connected to a separate current mirror circuit Qll consisting of a diode Ds and a transistor Q7 is connected to the current mirror circuit a3.
このカレントミラー回ｗＩ鰺の出力（Ｑ７のコレクタ〕
は、ホールドコンデンサ（３）に接続されている。トラ
ンジスタＱ７のエミッタは電源電圧とされ、Ｑ７＃こよ
ってホールドコンデンサ（３）の光電制御が行われる。Output of this current mirror cycle wI mackerel (collector of Q7)
is connected to the hold capacitor (3). The emitter of transistor Q7 is connected to the power supply voltage, and Q7# performs photoelectric control of the hold capacitor (3).
ホールドコンデンサ（３）の端子電圧はサンプルホ−ル
ド回路Ｖ、として出力端（５）に導出されると共６ｃ。The terminal voltage of the hold capacitor (3) is led out to the output terminal (5) as a sample-and-hold circuit V and 6c.
差動アンプ（９）の逆相入力（Ｑ４のコレクタ）に帰還
される。この構成によって差動アンプ（９）はボルテー
ジホロワとして動作し、サンプリング時に入力電圧Ｖｉ
と同じ出力電圧Ｖｏが出力端（５）＃こ生ずる。It is fed back to the negative phase input (collector of Q4) of the differential amplifier (9). With this configuration, the differential amplifier (9) operates as a voltage follower, and when sampling, the input voltage Vi
The same output voltage Vo is produced at the output terminal (5) #.
端子（６目こは第１図と同じようにサンプリングパルス
ｐが与えられ、これ醤こよってスイッチングトランジス
タＱ８かオンとなり、その出力に結合されたカレントミ
ラー回路ａ３がオンＧこされる。このカレントミラー回
路α３は、ダイオードＤ４及びトランジスタＱ９で構成
され、差動アンプ（９）の電流源となっていて、サンプ
リングパルスｐの区間にカレントミラー回路餞がオンに
なって、差動アンプ（９）が動作状態とされる。As in Figure 1, the sampling pulse p is applied to the terminal (6th), which turns on the switching transistor Q8, turning on the current mirror circuit a3 connected to its output. The mirror circuit α3 is composed of a diode D4 and a transistor Q9, and serves as a current source for the differential amplifier (9).The current mirror circuit is turned on during the period of the sampling pulse p, and the differential amplifier (9) is in the operating state.
サンプリング時に、例えば入力電圧Ｖｉが増大していた
場合、差動アンプ（９）の同相出力１１１（Ｑ４）の出
力電流が増加し、逆曇こ逆相出力１ｌｌｌ（Ｑｓ）の出
力電流か減少する。このため同相出力側のカレントミラ
ー回ｊ！αυＱｌの出力′＃Ｌ流が増加しホールドコン
デンサ（３）により多くの充電電流が流れ込む。一方、
逆相出力側のカレントミラー回路（１０１の出力電流は
減少し、ホールドコンデンサ（３）の放電電流は減少す
る。During sampling, for example, if the input voltage Vi increases, the output current of the common mode output 111 (Q4) of the differential amplifier (9) increases, and the output current of the reverse phase output 1llll (Qs) decreases. . Therefore, the current mirror rotation on the in-phase output side is j! The output '#L current of αυQl increases and more charging current flows into the hold capacitor (3). on the other hand,
The output current of the current mirror circuit (101) on the negative phase output side decreases, and the discharge current of the hold capacitor (3) decreases.
この結果、コンデンサ（３）は充電され、その端子電圧
は増大する。この増大は差動アンプ（９）のトランジス
タＱｓ及びＱ４のベース入力が等しくなる１で続き、最
終的に入力Ｖｉと同じサンプルホールド出力■ｏが出力
端（５）に発生する。As a result, the capacitor (3) is charged and its terminal voltage increases. This increase continues until the base inputs of the transistors Qs and Q4 of the differential amplifier (9) become equal to 1, and finally a sample-and-hold output (2o), which is the same as the input Vi, is generated at the output terminal (5).
サンプリングパルスｐか高レベル以外の区間では、トラ
ンジスタＱＢがオフし、カレントミラー回路（１３１が
オフとなるので、差動アンプ（９）がオフになる。この
ためカレントミラー回路０υｏｚ （１３１が全てオフ
Ｅこなり、充放電トランジスタＱ７、Ｑ５がオフとなる
ので、ホールドコンデンサ（３１のサンプルホールド出
力ｖｏは保存される。In a period other than the high level of the sampling pulse p, the transistor QB is turned off and the current mirror circuit (131 is turned off, so the differential amplifier (9) is turned off. Therefore, the current mirror circuit 0υoz (all 131 are turned off) Since the charge/discharge transistors Q7 and Q5 are turned off, the sample and hold output vo of the hold capacitor (31) is preserved.
なお第６図ζこおいて、ホールドコンデンサ（３）（ま
、ボルテージホロワ回路の動作周波数に関して安定性を
与えるための容量としてのＳきもある。In addition, in FIG. 6 ζ, there is also a hold capacitor (3) (S) as a capacitor for providing stability with respect to the operating frequency of the voltage follower circuit.
な２本発明のサンプルホールド回路は、七−夕の速度サ
ーボ回路以外の檀々の目的の回路に通用することができ
る。The sample and hold circuit of the present invention can be used in circuits for various purposes other than the Tanabata speed servo circuit.
本発明は上述の如く、入力電圧とはは同じ出力電圧を発
生するボルテージホロワ回路をサンプリングパルスに応
じて動作させ、その出力に設けらレタホールドコンデン
サからサンプルホールド出力を得るようにしたから、サ
ンプリング回路の動作電流によって生じていたサンプル
ホールド出力の誤差分を無くすことができる。また入力
端子を高インピーダンスにして入力と出力とを電気的に
ほぼ分廃し得るから、入力側に容量分があっても、サン
プリング時Ｇここの容量分が出力側のホールドコンデン
サと並列ずたは直列に結合されることによるホールド出
力の誤差を郷くすことができると共に、入力と出力との
間の耐圧を大にすることが可能である。As described above, the present invention operates a voltage follower circuit that generates an output voltage that is the same as the input voltage in response to a sampling pulse, and obtains a sample-and-hold output from a letter-hold capacitor provided at its output. It is possible to eliminate errors in the sample and hold output caused by the operating current of the sampling circuit. Also, since the input terminal can be made high impedance and the input and output can be almost electrically separated, even if there is a capacitance on the input side, the capacitance of G during sampling is parallel to the hold capacitor on the output side. It is possible to eliminate errors in the hold output due to series coupling, and to increase the withstand voltage between the input and output.
第１図は従来のサンプルホールド回路の回路図、第２図
は第１図のトランジスタのベース・エミッタ関及びベー
ス−コレクタ間のダイオードの電流−電圧特性を示すグ
ラフ、第３図は本発明の実施例を示すサンプルホールド
回路の回路図である。
なお図面に用いた符号において、
（９）・・・・・・・・・・・・・・・差動アンプＱｌ
αυａ２・・・・・・・・・カレントミラー回路である
。
代理人 土星 勝
ｌ 常 包 芳 男
ｌ 杉浦俊貴
第１図FIG. 1 is a circuit diagram of a conventional sample-and-hold circuit, FIG. 2 is a graph showing the base-emitter relationship of the transistor in FIG. FIG. 2 is a circuit diagram of a sample and hold circuit showing an example. In addition, in the symbols used in the drawings, (9)・・・・・・・・・・・・Differential amplifier Ql
αυa2......It is a current mirror circuit. Agent Masaru Saturn, Yoshio Tsune, Toshiki Sugiura Figure 1
Claims (1)
源と、この電流源の出力で動作状態となり、入力電圧と
ほぼ同じ出力電圧を発生するボルテージホロワ回路と、
このボルテージホロワ回路の田力曇こ接続されたホール
ドコンデンサとを夫々具備するサンプルホールド回路。A current source that is turned on and off by a sampling pulse, and a voltage follower circuit that is activated by the output of this current source and generates an output voltage that is approximately the same as the input voltage.
A sample hold circuit is provided with a hold capacitor connected to this voltage follower circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57004357A JPS58122698A (en) | 1982-01-14 | 1982-01-14 | Sample hold circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57004357A JPS58122698A (en) | 1982-01-14 | 1982-01-14 | Sample hold circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58122698A true JPS58122698A (en) | 1983-07-21 |
Family
ID=11582137
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57004357A Pending JPS58122698A (en) | 1982-01-14 | 1982-01-14 | Sample hold circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58122698A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2642213A1 (en) * | 1989-01-24 | 1990-07-27 | Thomson Composants Militaires | PRECISE AND FAST BLOCKER SAMPLE |
| EP1385174A1 (en) * | 2002-07-26 | 2004-01-28 | Alcatel | A fast sample-and-hold peak detector circuit |
-
1982
- 1982-01-14 JP JP57004357A patent/JPS58122698A/en active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2642213A1 (en) * | 1989-01-24 | 1990-07-27 | Thomson Composants Militaires | PRECISE AND FAST BLOCKER SAMPLE |
| WO1990009023A1 (en) * | 1989-01-24 | 1990-08-09 | Thomson Composants Militaires Et Spatiaux | Fast and precise sample and hold circuit |
| EP1385174A1 (en) * | 2002-07-26 | 2004-01-28 | Alcatel | A fast sample-and-hold peak detector circuit |
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