JPS58121446A - Graphic display equipped with refresh memory - Google Patents
Graphic display equipped with refresh memoryInfo
- Publication number
- JPS58121446A JPS58121446A JP343882A JP343882A JPS58121446A JP S58121446 A JPS58121446 A JP S58121446A JP 343882 A JP343882 A JP 343882A JP 343882 A JP343882 A JP 343882A JP S58121446 A JPS58121446 A JP S58121446A
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- JP
- Japan
- Prior art keywords
- address
- memory
- bias
- row
- controller
- Prior art date
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- Digital Computer Display Output (AREA)
Abstract
Description
【発明の詳細な説明】
本発明は、表示内容の追加および削除の手続を改良した
リフレッシュメモリを有するグラフィック表示装置に関
するものである。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a graphics display device having a refresh memory with improved procedures for adding and deleting display content.
リフレッシュメモリを有するグラフィック表示装置にお
いて、表示内容を追加または削除する場合、それに応じ
てリフレッシュメモリの内容を移動させるため大幅な自
き替えを必要としていたので、ソフトウェアの負担が大
きかった。In a graphic display device having a refresh memory, when display contents are added or deleted, a large amount of modification is required to move the contents of the refresh memory accordingly, which places a heavy burden on the software.
本発明の目的は、表示内容を行単位で追加および削除す
る場合にソフトウェアの負担が小さいり。An object of the present invention is to reduce the burden on software when adding and deleting display contents line by line.
フレッシュメモリを有するグラフィック表示装置を提供
することにある。 ゛
本発明は、リフレッシュメモリの中の画像情報をコント
ローラから与えられるアドレス信号にしたがって読み出
してこれを表示器に表示する計算機によって制御される
グラフィック表示装置において、計算機によって読み1
きされ表示器の画面の各行に対応する記憶位置に各行の
バイアスアドレスを記憶するバイアスアドレス・メモリ
、このバイアスアドレス・メモリにコントローラの出力
信号にもとづいて得られる行アドレスを用いてアクセス
しバイアスアドレスを読み出す手段、および、バイアス
アドレス・メモリから読み出されたバイアスアドレスを
コントローラから出力されるアドレスに加算してそれを
リフレッシュメモリに読み出しアドレスとして与える加
算器を具備したグラフィック表示装置によって上記の目
的を達成したものである。An object of the present invention is to provide a graphic display device having a fresh memory.゛The present invention provides a graphics display device controlled by a computer that reads out image information in a refresh memory according to an address signal given from a controller and displays it on a display.
A bias address memory stores the bias address of each row in a memory location corresponding to each row on the screen of the screen display, and this bias address memory is accessed using the row address obtained based on the output signal of the controller to read the bias address. and an adder that adds the bias address read from the bias address memory to the address output from the controller and supplies it to the refresh memory as the read address. This has been achieved.
以下、図面によって本発明を詳細&:12明する。Hereinafter, the present invention will be explained in detail with reference to the drawings.
第1図は、本発明実施例の概念的構成図である。FIG. 1 is a conceptual block diagram of an embodiment of the present invention.
第1図において、1はCRTのような表示器、2はビデ
オインターフェイス、3はパラレル・シリアル変換器、
4はキャラクタ・ジェネレータ、5はリフレッシュメモ
リ、6はアドレス・セレクタ、7はコントローラ、8は
クロック回路、9は計算機、1Gおよび11はそれぞれ
計算機9から導かれる、 データバスとアドレス
バスである。以上の構成要素は、計算機によって制御さ
れる通常のディスプレイ装置におけるものと共通であり
、コントローラ7によるlTl1mの6とに、リフレッ
シ1メモリt)の内容を逐次読み出してキトラクタジl
ネレータ4とパラレル・シリアル変換器3とビデオイン
ターフェイス2を通じて表示器1に与えて画像として表
示させるものである。クロック回路8は:1ントローラ
7とパラレル・シリアル変換器3にクロック信号を与え
て、それらの動作のタイミングを制御する。計算機9は
データバス1oおよびアドレスバス11を通じてコント
ローラ7とリフレッシュメモリ5を操作してディスプレ
イの制御を行なう。In FIG. 1, 1 is a display device such as a CRT, 2 is a video interface, 3 is a parallel-to-serial converter,
4 is a character generator, 5 is a refresh memory, 6 is an address selector, 7 is a controller, 8 is a clock circuit, 9 is a computer, 1G and 11 are a data bus and an address bus respectively led from the computer 9. The above-mentioned components are common to those in a normal display device controlled by a computer, and the controller 7 sequentially reads out the contents of the refresh 1 memory t) to
The signal is supplied to the display device 1 through the generator 4, the parallel-to-serial converter 3, and the video interface 2, and is displayed as an image. The clock circuit 8 provides a clock signal to the controller 7 and the parallel-to-serial converter 3 to control the timing of their operations. Computer 9 operates controller 7 and refresh memory 5 through data bus 1o and address bus 11 to control the display.
13は行カウンタ、14は第2のアドレス・セレク”り
、15はバイアス7ドレス・メモリ、16は加鋒器、1
7はトランシーバである。13 is a row counter, 14 is a second address selector, 15 is a bias 7 address memory, 16 is an adder, 1
7 is a transceiver.
これらは(発明の特徴部分を構成するbのeあって、バ
イアスアドレス・メモリ15がら出力されるバイアスア
ドレスを、加算器16で、コントローラ7から出力され
るリフレッシュメモリ・アドレ □スに加算して、
これをリフレッシュメモリアクセス用のアドレスとする
ものである。バイメスアドレス・メモリ15の読み出し
アドレスは、コントローラ7から出力されるラスクアド
レスを行カウンタ13により計数して求めた行アドレス
、または計算機によって与えられるアドレスバス12上
のアドレス信号によって示される。これらのアドレスは
、アドレス・セレクタ14によっていずれかが選ばれて
バイアスアドレス・メモリ15に与えられる。表示期間
中は行カウンタ13のアドレスが選ばれるようになって
いる。。トランシーバ11は、計算機9からデータバス
11を通じてバイアスアドレス・メモリ15を読み書き
するための手段である。表示内容の追加および削除は、
計算機9からこのトランシーバ11を通じてバイアスア
ドレス・メモリ15の内容を―き変えることにより行な
われる。These (b) and e (which constitute the characteristic part of the invention) add the bias address output from the bias address memory 15 to the refresh memory address □ output from the controller 7 in the adder 16. ,
This is used as the address for refresh memory access. The read address of the bimess address memory 15 is indicated by a row address obtained by counting the rask address output from the controller 7 by the row counter 13, or by an address signal on the address bus 12 given by the computer. One of these addresses is selected by the address selector 14 and given to the bias address memory 15. During the display period, the address of the row counter 13 is selected. . Transceiver 11 is a means for reading and writing bias address memory 15 from computer 9 via data bus 11 . To add or delete display contents,
This is done by changing the contents of the bias address memory 15 from the computer 9 through the transceiver 11.
バイアスアドレス・メモリ15は表示器1の画面の全行
数に等しい記憶容量を持っており、それらの行に対応し
た記憶場所には、各行ごとのバイアスアドレスが記憶さ
れている。いま仮に、表示器1の画面構成を8行×10
桁として、バイアスアドレス・メモリ15におけるバイ
アスアドレスの記憶状鍜の一例を示せば、第2図のよう
になる。第2図において、Aが行?11月に対応したア
ドレスであり、Bがそこに記憶されるバイアスアドレス
(゛ある。この例では、0行と1行のバイアスアドレス
が0であり、2行以降のバイアスアドレスが10となっ
ている。このバイアスアドレスの[0は1行の桁数に等
しい。このようなバイアスアドレスが、コントローラ7
がら出力されるリフレッシコメモリ・アドレスに加紳さ
れて実際のリフレッシコメモリ・アクセス用のアドレス
となる。第2図にはその様子も併記しである。すなわち
、各行に対してCのようにコントロ〜う7がらリフレッ
シュメ。The bias address memory 15 has a storage capacity equal to the total number of lines on the screen of the display 1, and bias addresses for each line are stored in memory locations corresponding to those lines. For example, if the screen configuration of display unit 1 is 8 lines x 10
An example of the memory state of bias addresses in the bias address memory 15 is shown in FIG. In Figure 2, is A a row? This is the address corresponding to November, and B is the bias address stored there. This bias address [0 is equal to the number of digits in one row. Such a bias address is
It is added to the refresho memory address that is output as a refresho memory address to become an address for actual refresho memory access. Figure 2 also shows the situation. That is, for each row, refresh the control like C.
モリ・アドレスが出力されたとき、それに各行ごとのバ
イアスアドレスを加算した結果は、各行〜にDのように
なる。これによって、2行目以降においては、実際のリ
フレッシコメモリ・アクセス用のアドレスはバイアス分
1oだけ、コントローラ7のリフレッシュメモリ・アド
レスより大きいものとなる。When the memory address is output, the bias address for each row is added to it, and the result is as shown in D for each row. As a result, in the second and subsequent rows, the actual refresh memory access address is larger than the refresh memory address of the controller 7 by a bias amount of 1o.
1行目と2行目についてDのアドレスを比較すると、1
行目の最後のアドレス19と2行目の最初のアドレス3
0の間には、アドレス20−29がスキップされている
。このため、このようなアドレスによってリフレッシュ
メモリ5を読み出して表示器1に表示させると、リフレ
ッシュメモリ5のアドレス20−29にある内容はスキ
ップされることにより表示されない。したがって、表示
器1の画面上では、バイアスアドレスを設定する前にた
とえば第311(a)のように、表示されていた2行目
の映像が、バイアスアドレス設定後は同図(b)のよう
に削除されて、かつ次の行以降の映像が繰り上って表示
される。このようにして1行分の削除が行なえる。バイ
アスアドレスを10の整数倍とすれば。連続した複数の
行が削除できる。Comparing the addresses of D on the first and second lines, 1
The last address of the line 19 and the first address 3 of the second line
Between 0 and 0, addresses 20-29 are skipped. Therefore, when the refresh memory 5 is read out using such an address and displayed on the display 1, the contents at addresses 20-29 of the refresh memory 5 are skipped and are not displayed. Therefore, on the screen of display device 1, the image on the second line that was displayed before the bias address was set, as shown in 311(a), becomes the same as shown in FIG. 311(b) after the bias address is set. is deleted, and the images from the next line onward are displayed. In this way, one line can be deleted. If the bias address is an integer multiple of 10. Multiple consecutive lines can be deleted.
行間に他の行を挿入するときは、次のようにする。いま
、たとえば1行目と2行目の闇に8行目の画像を挿入す
るものとすると、バイアスアドレス・メモリ15のバイ
アスアドレスを第4図のように書き込む。すなわち、行
アドレス2′の位置にはバイアスアドレス60を書き込
み、行アドレス3以降の位置にはバイアスアドレス−1
0を畠き込む。To insert another line between lines, do the following: For example, if the image on the 8th line is to be inserted into the darkness of the 1st and 2nd lines, the bias address in the bias address memory 15 is written as shown in FIG. In other words, bias address 60 is written to the row address 2' position, and bias address -1 is written to the row address 3 and subsequent positions.
Enter 0.
これによって、2行目の実際のルツシ」メモリ・アクセ
ス用のアドレスは、80−89となって元の8行目の画
像を指定し、3行目以降の実際のリフレッシュメモリ・
アクセス用のアドレスは、元の2行目以降の画像を指定
4る。したがって、この上うなアドレスによってリフレ
ッシュメモリ5を読み出して表示器1に表示させると、
第5図(a )のような元の画像が、同図(b )のよ
うに表示される。As a result, the address for the actual refresh memory access in the second line becomes 80-89, specifying the original image in the eighth line, and the actual refresh memory address in the third and subsequent lines.
The address for access specifies the original image from the second line onwards. Therefore, if the refresh memory 5 is read out using such an address and displayed on the display 1,
The original image shown in FIG. 5(a) is displayed as shown in FIG. 5(b).
このようにして、行の挿入と削除が、バイアスアドレス
・メモリの内容を書き変えるだけで、す”フレッシュメ
モリ5の内容は全く劇き変えることなく行なえる。バイ
アスアドレス・°メモリ15の占き変えは、オペレータ
のキーボード操作に基づき、計算機9のプログラムによ
って行なわれる。そのようなプログラムは、従来のよう
にリフレッシュメモリを書き変えるプログラムに比べて
、簡単で実行時間のみじかいものにすることができ、こ
の □ためソフトウェアの負担がはるかにすく
ないものとなる。In this way, insertion and deletion of rows can be performed by simply rewriting the contents of the bias address memory, without changing the contents of the fresh memory 5 at all.Divination of the bias address memory 15 The change is performed by a program on the computer 9 based on the operator's keyboard operations.Such a program can be simpler and take less time to execute than a conventional program that rewrites the refresh memory. ,This □results in a much lighter burden on the software.
バイアスアドレスの応用としては次のようなものがある
。すなわち、所望の行のバイアスアドレスを適当なタイ
ミングで1ずつふやしてゆくと、その行の各桁の7ドレ
スが同じタイミングで1ずつふやされるので、画像は順
次左にうごいて、あたかも電光掲示板のような表示が行
なえる。また、バイアスアドレスをある行以降について
は−10゜−20,−30・・・のように設定すると、
その行以降に。Applications of bias addressing include the following. In other words, when the bias address of a desired row is incremented by 1 at an appropriate timing, the 7 addresses of each digit of that row are incremented by 1 at the same timing, so the image sequentially moves to the left, just like an electronic bulletin board. You can display something like this. Also, if you set the bias address to -10° -20, -30, etc. for a certain line and subsequent lines,
After that line.
は同一の画像が綴り返して表示されるようになる。The same image will be displayed in reverse order.
第1図は、本発明実施例の概念的な構成図、第2図およ
び第4図は、第1図の゛一部分の具体例の構成図、
第3図および第5図は、第1図の装置の動作説明図であ
る。
1・・・表示器、2・・・ビデオインターフェイス、3
・・・パラレル・シリアル変換器、4・・・キャラクタ
・ジェネレータ、5・・・リフレッシュメモリ、6・・
・アドレス・セレクタ、7・・・コントローラ、8・・
・クロック回路、9・・・計算機、11・・・データバ
ス、12・・・アドレスバス、13・・・行カウンタ、
14・・・アドレス・セレクタ、15・・・バイアスア
ドレス・メモリ、16・・・加算器、17・・・トラン
シーバ。
第 3 昭
磨 5 昭
64 劉
手続補正−(方式)
1.事件の表示 特願昭57−3438号2、発明
の名称 リフレッシュメモリを有するグラフィック
表示装置
3、補正する者
事件との関係 出願人
住 所 東京都武蔵野市中町2丁目9132号名
称 (670) 株式会社 横河電機−作所
4、代理人
住 所 東京都武蔵野市中町2丁目9132号株
式会社 横河電機−作所内
置(大代) (0422) (54) 1111明
細 書
1、発明の名称
リフレッシ1メ峰りを有するグラフィック表示装着
2.11i許請求の範囲
リフレッシ凰メモリの中の画像情報をコントローラから
4見られるアドレス信号にしたがって読み出してこれを
表示器に表示する計算機によって制御されるグラフィッ
ク表示装置において、計算機によって読み書きされ表示
器の画面の各行に対応する記憶位置に各行のバイアスア
ドレスを記憶するバイアスアドレス・メモリ、このバイ
アスアドレス・メモリにコントローラの出力信号にもと
づいて得られる行アドレスを用いてアクセスしバイアス
アドレスを読み出す手段、および、バイアスアドレス・
メモリから読み出されたバイアスアドレスをコント調−
ラから出力されるアドレスに加算してそれをリフレッシ
島メモリに読み出しアドレスとして与える加算器を具備
したグラフィック表示5till。
& 発明の詳細な説明
本発明は、表示内容の追加および削除の手続を改喪した
りフレッシ暴メそりを有するグラフィック表示11[1
1に関するものである。
リアレッジ島メモリを有するグラフィック表示装置Ks
Pいて、表示内容を追加ま九は削除する場合、それに応
じてす7レツシ島メモリの内容を移動させるため大幅な
書き替えを必要としていたので、ソフトウェアの負担が
大きかりた。
本発明の目的は、表示内容を行凰位で追加および削除す
る場合にソフトウェアの負担が小さいり7レツシエメモ
リを有するグラフィック表示装置を提供することKある
。
本発明は、リフレッシ為メモリの中のIi!1ifII
情報をコントローラから与えられるアドレス信号にした
がって読み出してこれを表示器に表示する計算機により
て制御されるグラフィック表示装置において、計算機に
よって読み書きされ表示器の画面の各行に対応する記憶
位置に各行のバイアスアドレスを記憶するバイアスアド
レス・メモリ、このバイアスアドレス・メモリにコント
a−ラの出力信号にもとづいて得られる行アドレスを用
いてアクセスしバイアスアドレスを読み出す手段、およ
び、バイアスアドレス・メモリから読み出されたバイア
スアドレスをツノトローラから出力されるアドレスに加
算してそれをリフレッシ為メ毫りに読み出しアドレスと
して与える加算器を具備したグラフィック表示装置によ
って上記の目的を達成したものである。
以下、図面によりて本発明の詳細な説明する・・第1図
は、本発明実施例の概念的構成図である。
第1図において、1はCRTのような表示器、2けビデ
オインターフェイス、2はパラレル・シリアル変換器、
4は命中ラクタ・ジェネレータ、5はリフレッシ島メモ
リ、6はアドレス書セレクタ、7はコントローラ、8は
クロック回路、9は計算機、10Thよび11はそれぞ
れ計算機!から導かれるデータバスとアドレスバスであ
る・以上の構成要素は、計算機によりて制御される通常
のディスプレイ11m1Kおけるものと共通であに、コ
ント冒−97による制御のもとに1 リアレッジ晶メモ
リ5の内容を逐次読み出してキャラクタジェネレータ4
とパラレル・シリアル愛換N5とビデオインターツェイ
ス2を通じて表示器1に与えて画儂として表示させる亀
のである。クロック回路8はコン)菅−ラ7とパラレル
・シリアル変換器5にクロック信号を与えて、それらの
動作のタイ建ングを制御する。計算機9はデータバス1
0およびアドレ1 /(x 11t 通シてコントロー
ラ7とリフレッシ島メモリ5を操作してディスプレイの
制御を行なう。
1sは行カウンタ、14は第2のアドレス・セレクタ、
15はバイアスアドレス・メモリ、14は加算器、17
はトランシーバである。
これら社本発明の特徴部分を構成するものであって、バ
イアスアドレス・メモリ1sから出力されるバイアスア
ドレスを、加算器16で、コントローラ7から出力され
るリアレッジ晶メモリ・アドレスに加算して、これをリ
フレッシ島メモリアクセス用のアドレスとするものであ
る。バイアスアドレス・メモリ1sの読み出し了ドレス
は、コントローラ7から出力されるラスクアドレスを行
カウンタ15により計数して求めた行アドレス、ま念は
計算機によって与えられるアトリスバス12上のアト。
レス信号によって示される。これらのアドレスは、アド
レス・セレクタ14によっていずれかが選ばれてバイア
スアドレス・メ毫り1Sに与えられる・表示期間中は行
カウンタ13のアドレスが選ばれるようになっている。
トランシーバ17は、計算機9からデータバス11を通
じてバイアスアドレス・メモリ15を読み書きするため
の手段である・表示内容の追加および削除は、計算機9
からこのトランクーパ17を通じてバイアスアドレス・
メモリ1Sの内容を書き変えることによシ行なわれる◎
バイアスアドレス・メモリ15は表示器1の画面の全行
#に等しい記憶容量を持ってお松、それらの行に対応し
た記憶場所には、各行ごとのバイアスアドレスが記憶さ
れている。いま仮に、表示器1の画面構成を8行x10
桁として、バイアスアト ・□レス・メモリ1sにお
けるバイアスアドレスの記憶状部の一例を示せば、第2
図のようになる。第2図において、Aが行番号に対応し
たアドレスであ〕、B゛がそヒに記憶されるバイアスア
ドレスである。この例では、0行と1行のバイアスアド
レスがOであり、2行以降のバイアスアドレスが10と
なっている。このバイアスアドレスの値10は1行の桁
数に等しい。このようなバイアスアドレスが、コントク
ーラ7から出力されるリツレッシェメモリ・アドレスに
加算されて実際のりフレッシ息メモリ・アクセス用のア
ドレスとなる◎第2図にはその様子も併記しである。す
なわち、各行に対してCのようにコントローラ1からリ
アレッジ晶メモリ・アドレスが出力されたとき、それに
各行ごとのバイアスアドレスを加算した結果は、各行毎
にDのようになる。これによって、2行目以降において
は、実際のりフレッシェメモリ・アクセス用のアドレス
はバイアス分10だけ、コントローラ7のリアレッジ晶
メモリ・アドレスより大きい亀のとなる。
1行目と2行目についてDのアドレスを比較すると、1
行目の最後のアドレス19と2行目の最初のアドレス!
IOの間には、アドレス20〜29がスキップされてい
る。このため、このようなアドレスによりてリフレッシ
島メモリSを読み出して表示器1に表示させると、リア
レッジ晶メモリSのアドレス20− ffi? 1mあ
る内容はスキップされるととkより表示されない。した
がりて、表示器1の画面上では、バイアスアドレスを設
定する前にたとえば第3図(―)のように、表示されて
いた2行目の映倫が、バイアスアドレス設定後は同11
!J (blのように削除されて、かつ次の行以降の映
像が繰シ上りて表示される。仁のようにして1行分の削
除が行なえる・バイアスアドレスを10の整数倍とすれ
ば、連続した置数の行が削除できる。
行間に他の行を挿入するときは、次のようkする。い壜
たとえば1行目と2行目の関に8行目の画像を挿入する
ものとすると、バイアスアドレス・メモリ15のバイア
スアドレスを第4mのように書き込む。すなわち、行ア
ドレス2の位置にはバイアスアドレス60を書き込み、
行アドレス3以降の位!にはバイアスアドレス−10を
書キ込む。これによって、2行目の実際のフレッシ島メ
モリ・アクセス用のアドレスは、80−1!19となっ
て元の8行目の画像を指定し、S行目以降の実際のリフ
レッシ島メ峰す・アクセス用のアドレスは、元の2行目
以降の画像を指定する。したがって、このようなアトv
XKよってリフレッシ島メモリ5を読み出して表示器1
に表示させると、第5図(a)のような元の画像が、同
図(b)のように表示される。
このようKして、行の挿入と削除が、バイアスアドレス
・メモリの内容を書き変えるだけで、リフレッシ島メモ
リ5の内容は全く書き費えることなく行なえる。バイア
スアドレス・メモリ15の書き変えは、オペレータのキ
ーボード操作に基づき、計算機9のプログラムによって
行なわれる。そのようなプログラムは、従来のようにリ
フレッシ為メモリを書き変えるプログラムに比べて、簡
単で実行時間のみじかいものにすることができ、この′
ためソフトウェアの負担がはるかにすくないものとな
る。
バイアスアドレスの応用としては次のようなものがある
・すなわち、所望の行のバイアスアドレスを適当なタイ
ヤングで1ずつふやしてゆくと、その行の各桁のアドレ
スが同じタイζフグで1ずつふやされるので、画像は順
次左にうごいて、あたかも電光掲示板のような表示が行
なえる@また、バイアスアドレスをある行以降について
は−10゜−20,10・・・のように設定すると、そ
の行以降には同一のll1g1が瞬シ返して表示される
ようになる・4、図面の簡単な説明
第1図は、本発明実施例の概念的な構成図、第2図およ
び第4図は、第1図の一部分の具体例の構成図、第S図
および第5図は、第1図の装冒の動作説明図である。
1・・・表示器、2・・・ビデオインターフェイス、5
・・・パラレル・シリアル蜜換器、4・・・キャラクタ
・ジェネレータ、5…リフレツシ島メモリ、6・・・ア
ドレス・セレクタ、7・・・コントローラ、8・・・ク
ロック回路、9・・・計算機、11・・・データバス、
12・・・アドレス/<ス、1s・・・行カウンタ、1
4・・・アドレス−セレクタ、15・・・バイアスアド
レス・メモリ、16・・・加算器、17・・・トランシ
ーバ。FIG. 1 is a conceptual configuration diagram of an embodiment of the present invention, FIGS. 2 and 4 are configuration diagrams of a specific example of a portion of FIG. 1, and FIGS. FIG. 2 is an explanatory diagram of the operation of the device. 1...Display unit, 2...Video interface, 3
... Parallel/serial converter, 4... Character generator, 5... Refresh memory, 6...
・Address selector, 7... Controller, 8...
・Clock circuit, 9... Computer, 11... Data bus, 12... Address bus, 13... Row counter,
14... Address selector, 15... Bias address memory, 16... Adder, 17... Transceiver. No. 3 Shoma 5 1986 Liu Procedure Amendment - (Method) 1. Indication of the case Japanese Patent Application No. 57-3438 2, title of the invention Graphic display device with refresh memory 3, person making the amendment Relationship to the case Applicant address 2-9132 Nakamachi, Musashino-shi, Tokyo Name (670) Stocks Company: Yokogawa Electric - Seisakusho 4, Agent address: 2-9132 Nakamachi, Musashino-shi, Tokyo Yokogawa Electric Co., Ltd. - Seisakusho (Oshiro) (0422) (54) 1111 Akira
Particulars 1, Title of the Invention Refresh 1 Attachment of a graphic display with 2.11 i Claims Refresh 1 Image information in the refresh screen memory is read out according to the address signal seen from the controller and displayed on the display. In a graphic display device controlled by a computer, a bias address memory is read and written by the computer and stores the bias address of each row in a memory location corresponding to each row on the screen of the display device. A means for accessing and reading a bias address using a row address obtained based on the bias address;
Control the bias address read from memory.
The graphic display 5till is equipped with an adder that adds the address output from the controller and provides it to the refresh island memory as a read address. & Detailed Description of the Invention The present invention provides a graphic display 11 [1
1. Graphic display device Ks with realage island memory
When adding or deleting displayed contents, a large amount of rewriting was required to move the contents of the screen memory accordingly, which placed a heavy burden on the software. SUMMARY OF THE INVENTION An object of the present invention is to provide a graphic display device having a seven-receiver memory, which reduces the burden on software when display contents are added and deleted in rows and columns. The present invention provides Ii! in memory for refreshing! 1ifII
In a graphic display device controlled by a computer that reads out information according to address signals given from a controller and displays it on a display, the bias address of each row is read and written by the computer and stored in a memory location corresponding to each row on the screen of the display. a bias address memory for storing a bias address; means for accessing the bias address memory using a row address obtained based on the output signal of the controller to read the bias address; The above object is achieved by a graphic display device equipped with an adder that adds a bias address to the address output from the horn troller and provides it as a read address for refreshing purposes. Hereinafter, the present invention will be explained in detail with reference to the drawings. Fig. 1 is a conceptual block diagram of an embodiment of the present invention. In Fig. 1, 1 is a display device such as a CRT, a 2-digit video interface, 2 is a parallel-to-serial converter,
4 is a hit vector generator, 5 is a refresh island memory, 6 is an address book selector, 7 is a controller, 8 is a clock circuit, 9 is a calculator, 10Th and 11 are each a calculator! The above components are common to those in a normal display 11m1K controlled by a computer, and under the control of the controller 97, the realage crystal memory 5 The contents of character generator 4 are sequentially read out.
This is the turtle that is sent to the display unit 1 through the parallel/serial exchange N5 and the video interface 2 to display it as a picture image. The clock circuit 8 provides a clock signal to the controller 7 and the parallel/serial converter 5 to control the timing of their operations. Computer 9 is data bus 1
0 and address 1/(x 11t), the controller 7 and the refresh island memory 5 are operated to control the display. 1s is a row counter, 14 is a second address selector,
15 is a bias address memory, 14 is an adder, 17
is a transceiver. These components constitute the characteristic part of the present invention, and the bias address outputted from the bias address memory 1s is added to the realage crystal memory address outputted from the controller 7 by the adder 16. is the address for refreshing island memory access. The read end address of the bias address memory 1s is the row address obtained by counting the rask address output from the controller 7 by the row counter 15, and is actually the address on the Atris bus 12 given by the computer. indicated by a response signal. One of these addresses is selected by the address selector 14 and given to the bias address mail 1S.During the display period, the address of the row counter 13 is selected. The transceiver 17 is a means for reading and writing the bias address memory 15 from the computer 9 through the data bus 11. Addition and deletion of display contents are performed by the computer 9.
The bias address and
This is done by rewriting the contents of memory 1S◎
The bias address memory 15 has a storage capacity equal to all rows # of the screen of the display 1, and bias addresses for each row are stored in storage locations corresponding to those rows. For example, if the screen configuration of display unit 1 is 8 lines x 10
As a digit, the bias address is shown as an example of the memory part of the bias address in the □res memory 1s.
It will look like the figure. In FIG. 2, A is an address corresponding to a row number, and B is a bias address stored therein. In this example, the bias addresses for the 0th and 1st rows are O, and the bias addresses for the 2nd and subsequent rows are 10. The value 10 of this bias address is equal to the number of digits in one row. Such a bias address is added to the refreshment memory address output from the control cooler 7 to become an address for actual refreshment memory access. This is also shown in FIG. 2. That is, when a realage crystal memory address is outputted from the controller 1 as shown in C for each row, the bias address for each row is added to it, and the result becomes D for each row. As a result, from the second line onward, the address for actual refreshe memory access is larger than the realage crystal memory address of the controller 7 by a bias value of 10. Comparing the addresses of D on the first and second lines, 1
The last address on the line is 19 and the first address on the second line!
Addresses 20-29 are skipped during IO. Therefore, when the refresh island memory S is read out using such an address and displayed on the display 1, the address 20-ffi? of the refresh island memory S is read. 1m of content will not be displayed if it is skipped. Therefore, on the screen of display unit 1, before setting the bias address, Eirin on the second line was displayed as shown in Figure 3 (-), but after setting the bias address, it is displayed as 11
! J (The video is deleted like bl, and the images from the next line onward are displayed.You can delete one line like jin.If the bias address is an integer multiple of 10, , consecutive rows can be deleted. To insert another row between rows, do the following: For example, insert the image on the 8th row between the 1st and 2nd rows. Then, the bias address of the bias address memory 15 is written as the 4th m. That is, the bias address 60 is written in the row address 2 position,
Row address 3rd and subsequent places! Write bias address -10 to . As a result, the address for actually accessing the Fresh Island memory on the second line becomes 80-1!19, specifying the original image on the 8th line, and the actual Fresh Island memory access address from the S line onwards. - For the access address, specify the original image from the second line onward. Therefore, such an atv
Read refresh island memory 5 using XK and display 1
When displayed, the original image as shown in FIG. 5(a) is displayed as shown in FIG. 5(b). In this manner, insertion and deletion of rows can be performed by simply rewriting the contents of the bias address memory, without using up the contents of the refresh island memory 5 at all. Rewriting of the bias address memory 15 is performed by a program in the computer 9 based on the operator's keyboard operations. Such a program can be simpler and take less time to run than a conventional program that rewrites memory for refresh purposes.
Therefore, the burden on the software becomes much lighter. Applications of bias addresses include the following: ・In other words, when the bias address of a desired row is increased by 1 using an appropriate tie, the addresses of each digit of that row are increased by 1 using the same tie ζ puffer. Since the image moves to the left one after another, it can be displayed as if it were an electronic bulletin board. From then on, the same ll1g1 will be displayed in a blinking manner.・4. Brief explanation of the drawings FIG. 1 is a conceptual configuration diagram of an embodiment of the present invention, and FIGS. 2 and 4 are A block diagram of a specific example of a part of FIG. 1, FIG. S, and FIG. 5 are explanatory diagrams of the operation of the equipment shown in FIG. 1...Display device, 2...Video interface, 5
. . . Parallel/serial exchanger, 4. Character generator, 5. Reflex island memory, 6. Address selector, 7. Controller, 8. Clock circuit, 9. Computer. , 11... data bus,
12...Address/<s, 1s...Line counter, 1
4... Address selector, 15... Bias address memory, 16... Adder, 17... Transceiver.
Claims (1)
与えられるアドレス信号にしたがって読み出してこれを
表示器に表示する計算機によって制御されるグラフィッ
ク表示装置において、計算機によって読み書きされ表示
器の画面の各行に対応する記憶位置に各行のバイアスア
ドレスを記憶するバイアスアドレス・メモリ、このバイ
アスアドレス・メモリにコントローラの出力信号にもと
づいて得られる行アドレスを用いてアクセスしバイアス
アドレスを読み出す手段、および、バイアスアドレス・
メモリから読み出されたバイアスアドレスをコントロー
ラから出力されるアドレスに加算してそれをリフレッシ
ュメモリに読み出しアドレスとして与える加算器を具備
したグラフィック表示装置。In a graphic display device controlled by a computer that reads uniform information from the refresh memory in accordance with an address signal given from a controller and displays it on a display, memory that is read and written by the computer and corresponds to each line on the screen of the display. a bias address memory for storing the bias address of each row at a location; means for reading out the bias address by accessing the bias address memory using a row address obtained based on the output signal of the controller;
A graphic display device equipped with an adder that adds a bias address read from a memory to an address output from a controller and provides the result to a refresh memory as a read address.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP343882A JPS58121446A (en) | 1982-01-14 | 1982-01-14 | Graphic display equipped with refresh memory |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP343882A JPS58121446A (en) | 1982-01-14 | 1982-01-14 | Graphic display equipped with refresh memory |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS58121446A true JPS58121446A (en) | 1983-07-19 |
JPS6349234B2 JPS6349234B2 (en) | 1988-10-04 |
Family
ID=11557353
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP343882A Granted JPS58121446A (en) | 1982-01-14 | 1982-01-14 | Graphic display equipped with refresh memory |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS58121446A (en) |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS53118939A (en) * | 1977-03-26 | 1978-10-17 | Mitsubishi Electric Corp | Display unit |
JPS5454531A (en) * | 1977-10-11 | 1979-04-28 | Hitachi Ltd | Crt display unti |
-
1982
- 1982-01-14 JP JP343882A patent/JPS58121446A/en active Granted
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS53118939A (en) * | 1977-03-26 | 1978-10-17 | Mitsubishi Electric Corp | Display unit |
JPS5454531A (en) * | 1977-10-11 | 1979-04-28 | Hitachi Ltd | Crt display unti |
Also Published As
Publication number | Publication date |
---|---|
JPS6349234B2 (en) | 1988-10-04 |
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