JPS58120311A - リミツタ - Google Patents
リミツタInfo
- Publication number
- JPS58120311A JPS58120311A JP57003703A JP370382A JPS58120311A JP S58120311 A JPS58120311 A JP S58120311A JP 57003703 A JP57003703 A JP 57003703A JP 370382 A JP370382 A JP 370382A JP S58120311 A JPS58120311 A JP S58120311A
- Authority
- JP
- Japan
- Prior art keywords
- base
- trq1
- power supply
- transistor
- current
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G11/00—Limiting amplitude; Limiting rate of change of amplitude ; Clipping in general
- H03G11/002—Limiting amplitude; Limiting rate of change of amplitude ; Clipping in general without controlling loop
Landscapes
- Tone Control, Compression And Expansion, Limiting Amplitude (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（発明の技術分野）
この発明は電子回路一般に好適するり擢ツタに関する。
（発明の技術的背ｊＬ−およびその問題点）従来、各種
の電子回路にあっては信号（直流）レベルｔある任意の
値（０も含む）以上あるいは）以下とならないように制
限する目的で、ｊＩＩ図（Ｉ） 、 （ｂ）に示すよう
なリミッタが使用されているＯ すなわち、（１）は入出力端ＩＮ、ＯＵＴ間に抵抗Ｒｍ
ｋ介して図示極性の如きバイアス電源ｙｍ とダイオ
ードＤＩとの直列回路を並列状に接続する如くした回路
であって、菖２図に実線で示すように略々ＶＦ ＋ Ｖ
Ｂ （但しＶνはダイオードＤＩｅ）Ｉ［方向電圧）な
るレベルに制限することができるものである。
の電子回路にあっては信号（直流）レベルｔある任意の
値（０も含む）以上あるいは）以下とならないように制
限する目的で、ｊＩＩ図（Ｉ） 、 （ｂ）に示すよう
なリミッタが使用されているＯ すなわち、（１）は入出力端ＩＮ、ＯＵＴ間に抵抗Ｒｍ
ｋ介して図示極性の如きバイアス電源ｙｍ とダイオ
ードＤＩとの直列回路を並列状に接続する如くした回路
であって、菖２図に実線で示すように略々ＶＦ ＋ Ｖ
Ｂ （但しＶνはダイオードＤＩｅ）Ｉ［方向電圧）な
るレベルに制限することができるものである。
ｔた、（ｂ）は入出力端ＩＮ、ＯＵＴ間に抵抗Ｒａｔ介
して演算増幅器ＯＦ、およびダイオードＤｌを側路状に
接続すると共に、演算増幅器ＯＦ、の入力他端にバイア
ス電源Ｖｌ ｆ接続する如くシタ回路であって、第２
図に破線で示すようにＶｍ なるレベルに制限するこ
とができるものである。
して演算増幅器ＯＦ、およびダイオードＤｌを側路状に
接続すると共に、演算増幅器ＯＦ、の入力他端にバイア
ス電源Ｖｌ ｆ接続する如くシタ回路であって、第２
図に破線で示すようにＶｍ なるレベルに制限するこ
とができるものである。
しかしながら、（ａ）の場合は簡易な構成である反面に
性能が悪いという欠点を有し、（ｂ）の場合は高性能で
ある反面に構成が複雑化すぎるという欠点を有し、いず
れにしろ一長一短であった。
性能が悪いという欠点を有し、（ｂ）の場合は高性能で
ある反面に構成が複雑化すぎるという欠点を有し、いず
れにしろ一長一短であった。
（発明の目的）
そこで、この発明は以上のような点に銖みてなされたも
ので、比較的簡易な構成で高性能とし得るように改＾し
た極めて棗好なり電ツタを提供すること１目的としてい
る０ （発明の概ｙｓ＞ すなわち、この発明によるりンツタは、一端が入力端に
且つ他端が出力端に接続された抵抗と、一方のベースが
前記出力端に且つ他方のベースがバイアス電源に接続さ
れると共に共通エミッタが定電流源に接続され次入力レ
ベル検出用の差動対トランジスタとｔ設けると共に、こ
れら差動対トランジスタとは逆極性を有し、そ）一方の
ベースにコレクタが且つ他方のコレクタにベースが接続
され九レベル制限用のトランジスタを設ける如く構成し
た点に特徴を有している。
ので、比較的簡易な構成で高性能とし得るように改＾し
た極めて棗好なり電ツタを提供すること１目的としてい
る０ （発明の概ｙｓ＞ すなわち、この発明によるりンツタは、一端が入力端に
且つ他端が出力端に接続された抵抗と、一方のベースが
前記出力端に且つ他方のベースがバイアス電源に接続さ
れると共に共通エミッタが定電流源に接続され次入力レ
ベル検出用の差動対トランジスタとｔ設けると共に、こ
れら差動対トランジスタとは逆極性を有し、そ）一方の
ベースにコレクタが且つ他方のコレクタにベースが接続
され九レベル制限用のトランジスタを設ける如く構成し
た点に特徴を有している。
（発明の実施例）
以下図面を参照してこの発明の一実施例につき詳細に説
明する０ すなわち、第３図に示すように被レベル制限用の信号が
印加される入力端ＩＮは抵抗Ｒ□を介して出力端ＯＵＴ
に接続されると共に、トランジスタＱ１のベースに接続
されている。
明する０ すなわち、第３図に示すように被レベル制限用の信号が
印加される入力端ＩＮは抵抗Ｒ□を介して出力端ＯＵＴ
に接続されると共に、トランジスタＱ１のベースに接続
されている。
ここで、トランジスタＱ１はベースにバイアス電源ｖｍ
が接続されているトランジスタＱ。
が接続されているトランジスタＱ。
と共に差動対となされる０そして、この差動対トランジ
スタＱ１−Ｑｔは、それらの共通エミッタが定電流源Ｉ
Ｉ介して正電源＋Ｖｃｃ Ｋ接続され、且つそれらの
各コレクタがカレン々ラ一対トランジスタＱｓ＝Ｑａｔ
介して負電源−ｖＨに接続されている。
スタＱ１−Ｑｔは、それらの共通エミッタが定電流源Ｉ
Ｉ介して正電源＋Ｖｃｃ Ｋ接続され、且つそれらの
各コレクタがカレン々ラ一対トランジスタＱｓ＝Ｑａｔ
介して負電源−ｖＨに接続されている。
Ｉｔ、差動対トランジスタＱ１−ＱｌにおけるＱＩＣベ
ースにコレクタが且つ同じ＜ＱＸのコレクタにベースが
接続されたレベル制限用のトランジスタＱ、は、そのエ
ミッタが負電源−Ｖｌｌ に接続されている。
ースにコレクタが且つ同じ＜ＱＸのコレクタにベースが
接続されたレベル制限用のトランジスタＱ、は、そのエ
ミッタが負電源−Ｖｌｌ に接続されている。
而して、以上の構成において入力端ＩＮから加えられる
入力信号すなわち出力端ＯＵＴよりＪＴＩ！ｉされる出
力信号のレベルがバイアス電源Ｖｌ電圧よりも低いとき
には、差動対トランジスタＱ＊−ＱｍはＱｌが導通でＱ
、が非導通状態となる。
入力信号すなわち出力端ＯＵＴよりＪＴＩ！ｉされる出
力信号のレベルがバイアス電源Ｖｌ電圧よりも低いとき
には、差動対トランジスタＱ＊−ＱｍはＱｌが導通でＱ
、が非導通状態となる。
これによって、かかる状態ではカレントン２一対トラン
ジスタＱｌ＝Ｑ４が導通で且つレベル制限用トランジス
タＱｓは非導通状態となるので入力信号は抵抗Ｒｕ’？
通して出力端ＯＵ丁に導出されるととになる。
ジスタＱｌ＝Ｑ４が導通で且つレベル制限用トランジス
タＱｓは非導通状態となるので入力信号は抵抗Ｒｕ’？
通して出力端ＯＵ丁に導出されるととになる。
次に、入力信号（すなわち出力信号）のレベルが上昇し
てバイアス電源Ｖｌ 電圧と同１１度になったとする
と１．差動対トランジスタＱｔｓＱ重はＱＳの導通が非
導通方向に向い且つＱｔの非導通が導通方向に向い始め
るようになる０これによって％Ｑｌの電流がカレント考
う一対ト２ンジスタＱｌ＝Ｑ４のうち入力側Ｑ４の電流
よりも大きくなると、その差分の電流がレベル制限用ト
ランジスタＱｓのベースに流れるようになるので、皺Ｑ
ｗＫコレクタ電流が流れ始めることになる。
てバイアス電源Ｖｌ 電圧と同１１度になったとする
と１．差動対トランジスタＱｔｓＱ重はＱＳの導通が非
導通方向に向い且つＱｔの非導通が導通方向に向い始め
るようになる０これによって％Ｑｌの電流がカレント考
う一対ト２ンジスタＱｌ＝Ｑ４のうち入力側Ｑ４の電流
よりも大きくなると、その差分の電流がレベル制限用ト
ランジスタＱｓのベースに流れるようになるので、皺Ｑ
ｗＫコレクタ電流が流れ始めることになる。
すると、抵抗Ｒ１１での電位降下が増大して差動対トラ
ンジスタＱ１−ＱｌのうちＱｌのベース電位がＱｌのベ
ース電位すなわちバイアス電源Ｖ■電圧と略等しくなっ
た状態で安定を保持する。
ンジスタＱ１−ＱｌのうちＱｌのベース電位がＱｌのベ
ース電位すなわちバイアス電源Ｖ■電圧と略等しくなっ
た状態で安定を保持する。
この場合、レベル制限用トランジスタＱ＠の最大電流は
、差動対ト２ンジスタＱｘ−Ｑ雪のうちＱＳが非導通で
且つＱｌが導通状態となるときに与えられるもので、そ
れは諌Ｑｓの直流電流増幅率１／としたとき！・！（但
し、ｌは定電流ｉｌｌの電流）となる０ つまり、抵抗Ｒ１１での最大電位降下は！・■・ＲＩＩ
であって、リミッタ動作可能最大入力ｖｔ（麗ムＸ〕は Ｖｔ（ｍＡｘ） ＝ Ｖｌ＋／ 弓＊ ＲＨで与えられ
る。
、差動対ト２ンジスタＱｘ−Ｑ雪のうちＱＳが非導通で
且つＱｌが導通状態となるときに与えられるもので、そ
れは諌Ｑｓの直流電流増幅率１／としたとき！・！（但
し、ｌは定電流ｉｌｌの電流）となる０ つまり、抵抗Ｒ１１での最大電位降下は！・■・ＲＩＩ
であって、リミッタ動作可能最大入力ｖｔ（麗ムＸ〕は Ｖｔ（ｍＡｘ） ＝ Ｖｌ＋／ 弓＊ ＲＨで与えられ
る。
第４図は一般的な値としてＶｌ ｔ＝ Ｉ Ｖ 。
Ｒ，、−１０に＃、ｌ−１０声ム、／＝１００つまり最
大リンット電流が／”Ｉ＝１ａム で且つ最大すきット
入力電圧Ｖｆ（菖ムｘ）＝Ｖｌ＋／・！・帽、−１１Ｖ
とし九ときの入出力伝達特性を示している０これによれ
ば、リミッタ動作音し始めてからり擢ツタ動作を終了す
るまでの間における出力電位変動は約１．１ｖまでの約
１００ｍＶＯ範囲に抑えられるので、比較的に簡単な構
成で高性能のりオツタ【実現し得ることが分る。
大リンット電流が／”Ｉ＝１ａム で且つ最大すきット
入力電圧Ｖｆ（菖ムｘ）＝Ｖｌ＋／・！・帽、−１１Ｖ
とし九ときの入出力伝達特性を示している０これによれ
ば、リミッタ動作音し始めてからり擢ツタ動作を終了す
るまでの間における出力電位変動は約１．１ｖまでの約
１００ｍＶＯ範囲に抑えられるので、比較的に簡単な構
成で高性能のりオツタ【実現し得ることが分る。
なお、この発明は上記し且つ図示した実施例Ｏみに限定
されることなく、この発明の要旨【逸脱しない範囲で種
々の変形や適用が可能であることは言う迄もない。
されることなく、この発明の要旨【逸脱しない範囲で種
々の変形や適用が可能であることは言う迄もない。
例えば、差動対トランジスタＱＩ −ＱｔＯ工建エイに
抵抗やダイオードを挿入してり建ツタ動作時の出力レベ
ル変動幅を広げるようにしてもよい。
抵抗やダイオードを挿入してり建ツタ動作時の出力レベ
ル変動幅を広げるようにしてもよい。
また、カレント々ラ一対トランジスタＱｓｅＱ４は必ず
しも用いなくてもよいもので、Ｑ４に代えて抵抗や定電
流源等の他の負荷を用いるようにしてもよい０ そして、レベル制限用トランジスタＱｓ ｋダーリント
ン接続とすることにより、リンツタ動作可能幅をそれの
合成電流増幅率倍だけ広げるようにしてもよい。
しも用いなくてもよいもので、Ｑ４に代えて抵抗や定電
流源等の他の負荷を用いるようにしてもよい０ そして、レベル制限用トランジスタＱｓ ｋダーリント
ン接続とすることにより、リンツタ動作可能幅をそれの
合成電流増幅率倍だけ広げるようにしてもよい。
さらには、第５図に示すように第３図におけるレベル制
限用トランジスタＱ、のペースにペースが直結される同
一特性の電流出力用トランジスタＱ＠に接続することに
より、上述のβ【／−Ｎ（但し、ＮはＱｓ−Ｑ・のエミ
ツタ面積比）に抑制してβ変動の影響を受けないように
することもできる。
限用トランジスタＱ、のペースにペースが直結される同
一特性の電流出力用トランジスタＱ＠に接続することに
より、上述のβ【／−Ｎ（但し、ＮはＱｓ−Ｑ・のエミ
ツタ面積比）に抑制してβ変動の影響を受けないように
することもできる。
そして、かかる第５図の場合、トランジスタＱｌＯコレ
クタ電流が入力信号に略比例しているので、第６図−）
、 （ｂ） 、 （ｅ）に示すような波形関係が得ら
れる半波整流回路として使用することが可能となる。す
なわち、（ａ）の如き入力電圧Ｖｉｍに対してトランジ
スタＱ・のコレクタに流れる整流出力電流Ｉｖｙ は（
、）の如く正の半夛イｉｍ タルで１．υ！中１−（但し、Ｖｌｎは入力信号電圧）
となり、且つ負の半サイクルで１．υｔ ＝ Ｑとなる
。なお、トランジスタＱｓのコレクタに生じる出力電圧
ｖｏｏｔ は（ｂ）の如（１ｏｕｔ とは反対とな
る〇 また、第５図のすべてのトランジスタの極性ＩｐＮｐ；
：ＮｐＮとする如く相互転換してやれば負電圧す（ツタ
またはｊｌＥａ図とは逆極性の波形関係を有した半波整
流回路を実現することができる〇 纂７図は以上の各側を組合せることによってａＳ図−）
、 （ｂ） 、 （ｅ）ＩＮ示すような波形関係【有
した正・負リミッタｔＸは両波整流回路【実現し皮もの
で、これ以外にも折線りきツタやスライチー勢としても
容品に実現することが可能であるＯ （発明の効果） 従って、以上詳述したようにこの発明によれば、比較的
簡単な構成で高性能とし得る極めて良好なりンツタを提
供することが可能となる０
クタ電流が入力信号に略比例しているので、第６図−）
、 （ｂ） 、 （ｅ）に示すような波形関係が得ら
れる半波整流回路として使用することが可能となる。す
なわち、（ａ）の如き入力電圧Ｖｉｍに対してトランジ
スタＱ・のコレクタに流れる整流出力電流Ｉｖｙ は（
、）の如く正の半夛イｉｍ タルで１．υ！中１−（但し、Ｖｌｎは入力信号電圧）
となり、且つ負の半サイクルで１．υｔ ＝ Ｑとなる
。なお、トランジスタＱｓのコレクタに生じる出力電圧
ｖｏｏｔ は（ｂ）の如（１ｏｕｔ とは反対とな
る〇 また、第５図のすべてのトランジスタの極性ＩｐＮｐ；
：ＮｐＮとする如く相互転換してやれば負電圧す（ツタ
またはｊｌＥａ図とは逆極性の波形関係を有した半波整
流回路を実現することができる〇 纂７図は以上の各側を組合せることによってａＳ図−）
、 （ｂ） 、 （ｅ）ＩＮ示すような波形関係【有
した正・負リミッタｔＸは両波整流回路【実現し皮もの
で、これ以外にも折線りきツタやスライチー勢としても
容品に実現することが可能であるＯ （発明の効果） 従って、以上詳述したようにこの発明によれば、比較的
簡単な構成で高性能とし得る極めて良好なりンツタを提
供することが可能となる０
【図面の簡単な説明】
第１図（１） 、 （ｂ）は従来のりζツタを示す構成
図、第一回は第１図（１） 、 （ｂ）の入出力伝達特
性【示す曲線図、第３図はこの発明に係るり建ツタの一
実施例を示す回路構成図、第４図は！３図の入出力伝達
特性を例示する曲線図、絡５図乃至第８図は他の異なる
実施例に係る回路構成図とそれらの各部の波形を示す図
である。 ＩＮ・・・入力端、Ｒ３１・・・抵抗、ＯＵＴ・・・ｉ
カ端、Ｑｌ−Ｑｌ・・・差動対トランジスタ、Ｑｓ
ｍ Ｑ４・・・カレントンツ一対トランジスタ、■・・
・定電流源、Ｑ−・・・レベル制限用トランジスタ。 出願人代理人 弁理士 鈴 江 武 彦１１５１ （ａ） （ｂ） １３図 ｆｓ４図 Ｖｌ（Ｍ＾Ｘ〕 第５図 １！６１１ １ｓ８図
図、第一回は第１図（１） 、 （ｂ）の入出力伝達特
性【示す曲線図、第３図はこの発明に係るり建ツタの一
実施例を示す回路構成図、第４図は！３図の入出力伝達
特性を例示する曲線図、絡５図乃至第８図は他の異なる
実施例に係る回路構成図とそれらの各部の波形を示す図
である。 ＩＮ・・・入力端、Ｒ３１・・・抵抗、ＯＵＴ・・・ｉ
カ端、Ｑｌ−Ｑｌ・・・差動対トランジスタ、Ｑｓ
ｍ Ｑ４・・・カレントンツ一対トランジスタ、■・・
・定電流源、Ｑ−・・・レベル制限用トランジスタ。 出願人代理人 弁理士 鈴 江 武 彦１１５１ （ａ） （ｂ） １３図 ｆｓ４図 Ｖｌ（Ｍ＾Ｘ〕 第５図 １！６１１ １ｓ８図
Claims (1)
- 【特許請求の範囲】 一端が入力端に且つ他端が出力端ＫＩＩ統された抵抗と
、前記出力端に一方のペースが且つ他方のペースがバイ
アス電源に接続されると共に共通エミッタが定電ＲＩＩ
ＩＫＩＩＩ続された運動対トランジスタと、これら差動
対トランジスタとは逆極性【有し、その一方のペースに
コレクタが且つ他方のコレクタにペースが接続さ９れた
レベル制限用のトランジスタとｔ具備してなること【特
徴とするリミッタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57003703A JPS58120311A (ja) | 1982-01-13 | 1982-01-13 | リミツタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57003703A JPS58120311A (ja) | 1982-01-13 | 1982-01-13 | リミツタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58120311A true JPS58120311A (ja) | 1983-07-18 |
| JPS6338889B2 JPS6338889B2 (ja) | 1988-08-02 |
Family
ID=11564722
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57003703A Granted JPS58120311A (ja) | 1982-01-13 | 1982-01-13 | リミツタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58120311A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6441512A (en) * | 1987-08-07 | 1989-02-13 | Mitsubishi Electric Corp | Clip circuit |
| JPH0236607A (ja) * | 1988-07-27 | 1990-02-06 | Hitachi Ltd | リミッタ回路 |
| JP2009038789A (ja) * | 2007-04-19 | 2009-02-19 | National Semiconductor Germany Ag | 信号電圧を制限する回路装置及び方法 |
-
1982
- 1982-01-13 JP JP57003703A patent/JPS58120311A/ja active Granted
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6441512A (en) * | 1987-08-07 | 1989-02-13 | Mitsubishi Electric Corp | Clip circuit |
| JPH0236607A (ja) * | 1988-07-27 | 1990-02-06 | Hitachi Ltd | リミッタ回路 |
| JP2009038789A (ja) * | 2007-04-19 | 2009-02-19 | National Semiconductor Germany Ag | 信号電圧を制限する回路装置及び方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6338889B2 (ja) | 1988-08-02 |
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