JPS58119023A - 多重アドレス設定検出回路 - Google Patents
多重アドレス設定検出回路Info
- Publication number
- JPS58119023A JPS58119023A JP56215126A JP21512681A JPS58119023A JP S58119023 A JPS58119023 A JP S58119023A JP 56215126 A JP56215126 A JP 56215126A JP 21512681 A JP21512681 A JP 21512681A JP S58119023 A JPS58119023 A JP S58119023A
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- JP
- Japan
- Prior art keywords
- circuit
- output
- unit
- input
- common
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１１発明の技術分野
本発明はコモンバスを介して中犬処９Ｊ装置と′！＃続
される入出カニニットに割当られるアドレスについて多
重膜足のあったとき、それを適確に検出する回路に関す
る。
される入出カニニットに割当られるアドレスについて多
重膜足のあったとき、それを適確に検出する回路に関す
る。
＋２１技術の背景
１Ｐ５１図に示すよう（ニコモンバスＣＭＢＹ介して、
中央処理装置１０ＰＵと接続される入出力ユニッ？ ”
１０ ｆ工通富複数一般けられ、データの愛護しの動作
を行なう。複数の入出力ユニットケ処Ｓ装置の飼刀為ら
区別するため各ユニットには固有のアドレスが割当てて
あり、中央処理装置ＣＰＵ はコモンバスＯＭＢ Ｙ介
してアＦＬ／ス信号な送出し、ａ当アドレスの一致する
ユニットが中夫処理袈ＩＩＣア■との納金動作を行なう
。
中央処理装置１０ＰＵと接続される入出力ユニッ？ ”
１０ ｆ工通富複数一般けられ、データの愛護しの動作
を行なう。複数の入出力ユニットケ処Ｓ装置の飼刀為ら
区別するため各ユニットには固有のアドレスが割当てて
あり、中央処理装置ＣＰＵ はコモンバスＯＭＢ Ｙ介
してアＦＬ／ス信号な送出し、ａ当アドレスの一致する
ユニットが中夫処理袈ＩＩＣア■との納金動作を行なう
。
そのため当初中央処理装置ｃ’ｐｔｒからアドレス傷号
ムｐと、アドレス有効信号ＳＶＯとン入出カエエッ）
Ｘ１０に向けて送出し、第２図１示す＊＊を有する各二
ニットが受信する。１１！ｋｌ崗においてアドレス−欽
回路ムＣ工において予めだめられている自己ユニットの
アドレスと一致するアドレスの到来したことを検出する
とその出力と前記宥効傷号ＳＶＯとを論理回路ムＭＤで
演算し、ユニット選択（ｌ！ｂＵＣ８としてユニットの
データ送受信回路を活性化する。
ムｐと、アドレス有効信号ＳＶＯとン入出カエエッ）
Ｘ１０に向けて送出し、第２図１示す＊＊を有する各二
ニットが受信する。１１！ｋｌ崗においてアドレス−欽
回路ムＣ工において予めだめられている自己ユニットの
アドレスと一致するアドレスの到来したことを検出する
とその出力と前記宥効傷号ＳＶＯとを論理回路ムＭＤで
演算し、ユニット選択（ｌ！ｂＵＣ８としてユニットの
データ送受信回路を活性化する。
また遅延回路ＤＬＶ介してアドレス応答信号８マＸ を
中央処ｍｕｍ ｏア■へ返送する。中央処理装置ＣＰＵ
は応答傷彎８ｖ工χ確認すると所定のユニットであると
してデータの送受傷ン行なう。若しアドレス設足ン誤り
、同一アドレスン複数のユニットに割当てたり０回路の
誤動作・故に仁より多１設定となることは、データが複
数ユニットで共通的に受信され、］Ｅいは複数ユニット
から８なるデータが同時に中央処理装置へ送信されるこ
とになり、Ｉ／Ｑ、Ｃ１’Ｕ共Ｃ二正常に処理できず、
システムダウンにつながる。
中央処ｍｕｍ ｏア■へ返送する。中央処理装置ＣＰＵ
は応答傷彎８ｖ工χ確認すると所定のユニットであると
してデータの送受傷ン行なう。若しアドレス設足ン誤り
、同一アドレスン複数のユニットに割当てたり０回路の
誤動作・故に仁より多１設定となることは、データが複
数ユニットで共通的に受信され、］Ｅいは複数ユニット
から８なるデータが同時に中央処理装置へ送信されるこ
とになり、Ｉ／Ｑ、Ｃ１’Ｕ共Ｃ二正常に処理できず、
システムダウンにつながる。
そのにめアドレスな多重に設定したことン動作前に早急
に検出しておく必要がある。
に検出しておく必要がある。
＠従来技術と問題点
従来アドレスの多重設定したことについて検出できる回
路に適ａなものがなく、峙に第２図の信Ｊｉｊ！−Ｂｖ
ｘはコモンバスＯＭＢＣ対してワイヤードオア接続とな
っているため多１アドレス設定があると複数ユニットか
ら殆んど同時に８ｖｘが発圧し判断ができなくなる。そ
こで、ａ初手作業により順次に動作さセて蒐て適否を細
べているが人出カニニット数が多いとさは婁スな工数を
必要とする。一旦動作さゼて見て不良が起つにときチェ
ックを始めるとしても手数をかけなければなりないこと
は一様である。
路に適ａなものがなく、峙に第２図の信Ｊｉｊ！−Ｂｖ
ｘはコモンバスＯＭＢＣ対してワイヤードオア接続とな
っているため多１アドレス設定があると複数ユニットか
ら殆んど同時に８ｖｘが発圧し判断ができなくなる。そ
こで、ａ初手作業により順次に動作さセて蒐て適否を細
べているが人出カニニット数が多いとさは婁スな工数を
必要とする。一旦動作さゼて見て不良が起つにときチェ
ックを始めるとしても手数をかけなければなりないこと
は一様である。
幡−発明の目的
本発−の目的をエアドレスの多ｍ設足された入出カニニ
ットのあることＶ適確に検出する回路ＩＩ−礎供するこ
と（二ある。
ットのあることＶ適確に検出する回路ＩＩ−礎供するこ
と（二ある。
―発明の＄１５！
本発明の１ｌｌｌ［はコそンバスを介して中央処理装置
と接続させる入出カニニット５二割当られるアドレスに
ついて多重設定の有無Ｙ検出する回路において、各ユニ
ットには互いＣ二異なる遅延時間を有する遅延回路を各
ユニットのアドレス−数１路の出力側に設け、該遅延回
路の出力が印加され、該各ユニット内の論理回路の入力
の一方を共通接続し之出力儒共通Ｈ’を有し、該各ユニ
ットの遅延回路出力を各ユニット内の論理回路の他方の
入力に入力し、該陶ｍｍｘ回路出力により多１１設定の
あったことを検出することである。
と接続させる入出カニニット５二割当られるアドレスに
ついて多重設定の有無Ｙ検出する回路において、各ユニ
ットには互いＣ二異なる遅延時間を有する遅延回路を各
ユニットのアドレス−数１路の出力側に設け、該遅延回
路の出力が印加され、該各ユニット内の論理回路の入力
の一方を共通接続し之出力儒共通Ｈ’を有し、該各ユニ
ットの遅延回路出力を各ユニット内の論理回路の他方の
入力に入力し、該陶ｍｍｘ回路出力により多１１設定の
あったことを検出することである。
１６１発明の実施例
以下図面に示す本発明の実施例について説明する。秦３
図昏工本発−の一実施例の構成図で。
図昏工本発−の一実施例の構成図で。
ユニット１．ユニット２％：同１ｇｐな１１１Ｂとし一
遅延回路ＤＩＩＩ、ＤＬ２の遅延時曲蚤よりＬＩ＜ＤＬ
２と選足する。
遅延回路ＤＩＩＩ、ＤＬ２の遅延時曲蚤よりＬＩ＜ＤＬ
２と選足する。
アドレス−散回路ムＯｘの出力とアドレス有効信号Ｂｖ
Ｏとにより応答信号８ｖ工を従来と同ＩＩな動作で得る
。ｉＩ％１１工勤Ｓ図の一作タイムチャートヶ示してい
る。第番図ムはアドレス信畳、同図Ｂはアドレス有効信
号ＳＶＯ，ユニット１１７）遅延回路出力を同図Ｃで、
：Ｌエツト２ンなっている・各ユニットの豆より検出回
路ＲＤテの出力が得られたときから、アドレス多１に選
択のチェックが始まる。今ユニツ）ｌとユニット２のア
ドレスが多Ｘａ択されているとして伊ユニット２の立上
り検出回路ＲＤテ２Ｃ二め力を缶じたとさ、ユニツ）ｌ
において発午し全ユニットに対し共通＃８ｖ１により伝
送されている信号８マＩ との論理積演算がユニット２
のゲートｌでなされ、ゲート出力が“１″となり（ｌｌ
Ｉ４ｉＱＩ）、フッツブ７ｃｌツグＦ’Ｆ２ Ｙ：セッ
トし警報用発光ダイオ−トム１ａＭン駆動し、警報４Ｍ
彎とする（第４−ν）。この段階でユニット２はアドレ
スの多］１選択されたユニットの存在することが判る。
Ｏとにより応答信号８ｖ工を従来と同ＩＩな動作で得る
。ｉＩ％１１工勤Ｓ図の一作タイムチャートヶ示してい
る。第番図ムはアドレス信畳、同図Ｂはアドレス有効信
号ＳＶＯ，ユニット１１７）遅延回路出力を同図Ｃで、
：Ｌエツト２ンなっている・各ユニットの豆より検出回
路ＲＤテの出力が得られたときから、アドレス多１に選
択のチェックが始まる。今ユニツ）ｌとユニット２のア
ドレスが多Ｘａ択されているとして伊ユニット２の立上
り検出回路ＲＤテ２Ｃ二め力を缶じたとさ、ユニツ）ｌ
において発午し全ユニットに対し共通＃８ｖ１により伝
送されている信号８マＩ との論理積演算がユニット２
のゲートｌでなされ、ゲート出力が“１″となり（ｌｌ
Ｉ４ｉＱＩ）、フッツブ７ｃｌツグＦ’Ｆ２ Ｙ：セッ
トし警報用発光ダイオ−トム１ａＭン駆動し、警報４Ｍ
彎とする（第４−ν）。この段階でユニット２はアドレ
スの多］１選択されたユニットの存在することが判る。
次にユニット２ゲートｌの出力（バッファＳのめ力）は
多１遇択チェック信号０１１Ｋ （第４図Ｇ）となって
、全ユニットの共通線ｃｈｋｃより伝送される。ユニツ
）ｌにおいてはバッファ２を介して、ゲート２が動作す
るため（第４−■）、アリツブフセツグ７７１をセット
し、第３翻ユニツト怠と多重アドレス選択されたユニッ
トは、３−ニットｌであることが判る。遅延回路がユニ
ット全体にわたり適宜な籠にセットされているとき、警
報用発光ダイオードの点灯するものが丁べて多ｉｍａ択
されていることが判る。
多１遇択チェック信号０１１Ｋ （第４図Ｇ）となって
、全ユニットの共通線ｃｈｋｃより伝送される。ユニツ
）ｌにおいてはバッファ２を介して、ゲート２が動作す
るため（第４−■）、アリツブフセツグ７７１をセット
し、第３翻ユニツト怠と多重アドレス選択されたユニッ
トは、３−ニットｌであることが判る。遅延回路がユニ
ット全体にわたり適宜な籠にセットされているとき、警
報用発光ダイオードの点灯するものが丁べて多ｉｍａ択
されていることが判る。
ｆｆ訃発−の粥来
このようにして本発明によるとアドレスが多ｘ：ａ！！
！択されているかどうかな適確に、自動的に検出する回
路が得られる。したがってシステム立上り１でにチェッ
クケ早＜％１４ｆることかでさる。
！択されているかどうかな適確に、自動的に検出する回
路が得られる。したがってシステム立上り１でにチェッ
クケ早＜％１４ｆることかでさる。
弗１図は複数の入出カニニットを選択することの１５？
、 ＃１図、 第２図はアドレス選択回路娶示す−、 弗Ｓ図は本発明の一冥施炉の構成ｌ示す図、第４図は第
３−の動作タイムチャートを示す。 ０Ｐｔ７・・・中央処３Ｉ！装置 工１０１ｅ ”１０２・−・入出力エニットムＤ・・・
アドレス選択信号 ５ＶＯ−−−アドレス選択有ｇｙＪ信号８ｖ工・・・応
答信号 ムＣニー軸アドレスー＆回路υＣトーユエ
ット選択信号 Ｄ Ｌ −・・遅延回路ＲＤＴ・−宜
上り検出回路 １ＦＦ・・・アリツブフロ、グ ムＬＭ−９１報用発光ダイオード １マｉ、ｃｈｋ・−出力貴共通締 ％詐出願人 富士通株式会社 代 理 人 弁理土鈴木宋祐 第１図 第２図 ユニット１ △ （ＡＤ）０） −ＩＫ） 第４図 第３図 手続補正書（自発） 昭和５６年 特許 願第２１５１２６号２、発明の名称
多１アドレス設定検出回路３、 補正をする者 事件との関係 特許１ｉ３Ｉｉ！１人住 所 神
奈川県月１崎市中原区止小田中１０１５ｉ地ｆｆ＝
２（アい、Ｓ２２ 富士通株式会社代表省山本卓眞 ４、代理人 ６、 補正により増加する発明の数 な し 。
、 ＃１図、 第２図はアドレス選択回路娶示す−、 弗Ｓ図は本発明の一冥施炉の構成ｌ示す図、第４図は第
３−の動作タイムチャートを示す。 ０Ｐｔ７・・・中央処３Ｉ！装置 工１０１ｅ ”１０２・−・入出力エニットムＤ・・・
アドレス選択信号 ５ＶＯ−−−アドレス選択有ｇｙＪ信号８ｖ工・・・応
答信号 ムＣニー軸アドレスー＆回路υＣトーユエ
ット選択信号 Ｄ Ｌ −・・遅延回路ＲＤＴ・−宜
上り検出回路 １ＦＦ・・・アリツブフロ、グ ムＬＭ−９１報用発光ダイオード １マｉ、ｃｈｋ・−出力貴共通締 ％詐出願人 富士通株式会社 代 理 人 弁理土鈴木宋祐 第１図 第２図 ユニット１ △ （ＡＤ）０） −ＩＫ） 第４図 第３図 手続補正書（自発） 昭和５６年 特許 願第２１５１２６号２、発明の名称
多１アドレス設定検出回路３、 補正をする者 事件との関係 特許１ｉ３Ｉｉ！１人住 所 神
奈川県月１崎市中原区止小田中１０１５ｉ地ｆｆ＝
２（アい、Ｓ２２ 富士通株式会社代表省山本卓眞 ４、代理人 ６、 補正により増加する発明の数 な し 。
Claims (1)
- 【特許請求の範囲】 １ コモンバスを介して中央処理！！置と１１＋糾され
る入出カニニットに割当られるアドレス（二ついて多１
設定の有無をＷ出する（口）路において、各ユニットに
は互いＣ：＃！なる遅延時間な肴丁４．１１Ｍ回路な各
ユニットのアドレス−故回路の出力ｌＩ（二設け、該遅
延回路の出力が印加され、核各ユニット円の腓理回路の
入力の一万ン共通接続した出力側共通線を有し、誼各ユ
ニットの遅延回路出力を各ユニット内の論理回路の他方
の入力に入力し、該論理回路出力により多重設定のあり
にことン検出する多重アドレス設定検出回路。 ２ コモンパスン介して中央処理！！置と接続される入
出力ヱニツ）ＣＩＩＪ当られるアドレスについて多重設
定の有無を検出する回路においテ、各ユニツ）Ｃは互い
に異なる遅延時間な有する遅延回路を各ユニットのアド
レス−欽回路の出力側に設け、該遅延１回路の出力か印
加され、該各ユニット内の１１８１の論理回路の入力の
一方馨共通接続した第１の出力匈共通糾とｌＷｆ第１の
論理−路出力と各ユニット内のｖｈ２の論理（ロ）路ユ
ニットの入力馨共通豪続する第２の出力側共通−とン有
し、該第１．第２の論理四路の他方の入力に自為エツト
門の遅延回路出力欠入力することにより、多重アドレス
検出及び多重アドレス設定のあった入出力エニツ）’Ｉ
ｆｆ僻別表示する多重アドレス設定検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56215126A JPS58119023A (ja) | 1981-12-31 | 1981-12-31 | 多重アドレス設定検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56215126A JPS58119023A (ja) | 1981-12-31 | 1981-12-31 | 多重アドレス設定検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58119023A true JPS58119023A (ja) | 1983-07-15 |
Family
ID=16667154
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56215126A Pending JPS58119023A (ja) | 1981-12-31 | 1981-12-31 | 多重アドレス設定検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58119023A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6024661A (ja) * | 1983-07-20 | 1985-02-07 | Hitachi Ltd | 入出力カ−ドのインタ−ロツク方法 |
| JPS61288642A (ja) * | 1985-06-17 | 1986-12-18 | Yagi Antenna Co Ltd | 未加入端末監視方式 |
| JPS61295738A (ja) * | 1985-06-24 | 1986-12-26 | Mitsubishi Electric Corp | 伝送制御装置 |
| JPS621339A (ja) * | 1985-06-27 | 1987-01-07 | Matsushita Electric Ind Co Ltd | 通信装置 |
| JPS63309045A (ja) * | 1987-06-11 | 1988-12-16 | Mitsubishi Electric Corp | 伝送制御装置 |
| JPH0276432A (ja) * | 1988-09-13 | 1990-03-15 | Matsushita Electric Ind Co Ltd | アドレス重複検出機能付通信装置 |
-
1981
- 1981-12-31 JP JP56215126A patent/JPS58119023A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6024661A (ja) * | 1983-07-20 | 1985-02-07 | Hitachi Ltd | 入出力カ−ドのインタ−ロツク方法 |
| JPS61288642A (ja) * | 1985-06-17 | 1986-12-18 | Yagi Antenna Co Ltd | 未加入端末監視方式 |
| JPS61295738A (ja) * | 1985-06-24 | 1986-12-26 | Mitsubishi Electric Corp | 伝送制御装置 |
| JPS621339A (ja) * | 1985-06-27 | 1987-01-07 | Matsushita Electric Ind Co Ltd | 通信装置 |
| JPH0550903B2 (ja) * | 1985-06-27 | 1993-07-30 | Matsushita Electric Ind Co Ltd | |
| JPS63309045A (ja) * | 1987-06-11 | 1988-12-16 | Mitsubishi Electric Corp | 伝送制御装置 |
| JPH0276432A (ja) * | 1988-09-13 | 1990-03-15 | Matsushita Electric Ind Co Ltd | アドレス重複検出機能付通信装置 |
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