JPS58115832A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPS58115832A
JPS58115832A JP56211191A JP21119181A JPS58115832A JP S58115832 A JPS58115832 A JP S58115832A JP 56211191 A JP56211191 A JP 56211191A JP 21119181 A JP21119181 A JP 21119181A JP S58115832 A JPS58115832 A JP S58115832A
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layer
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （１）発明の技術分野 本発明は半導体装置の製造方法に係り、あらかじめＮ型
またはＰ型不純物をドープした多結晶シリコンをレーザ
アニールして二酸化シリコン凹部に流し込んで単結晶化
させた島内に半導体を形成した半導体装置の製造方法に
関する。
（２）技術の背景 半導体装置の製造方法としては種々のものが提案されて
いたが、本出願人は先に光に基板上に形成した酸化１１
１（ＳｉＯｚ）に凹部を形成し、該凹部を含む酸化膜上
に多結晶シリコンを成長させ、該多結晶シリコン上より
レーザ等の熱線を照射して多結晶シリコンを融解させて
酸化膜上の凹部内に単結晶化した島を形成することで素
子分離するようにした半導体装置の素子分離方法を提案
した。
このような半導体装置の素子分離方法によると酸化膜に
形成した凹部内のレーザアニール時に融解して流れ込む
多結晶シリコンの量が異なって酸化膜面上より盛り上が
ったり、凹部内に陥没した状態となる弊害を生ずる。こ
のために凹部の上面と酸化膜上面を同一平面とすること
ができなかった。
（３）従来技術の問題点 本出願人等が提案した上記の如き素子分離方法を第１図
Ａ、Ｈについて説明する。
第１図Ａはシリコン等の基板１上に酸化膜２として５ｉ
ｆ２を１μ厚程度に成長させ、該酸化膜上にレジスト膜
を塗布してマスクを介しパターニングを行って半導体装
置を形成すべき部分に凹部４を形成し、該酸化膜上に形
成された凹部上に多結晶シリコン３をＣＶＤ法で０．５
〜１μ厚に成長させ、レーザビーム等の熱線５を該多結
晶シリコン３上より照射させることで多結晶シリコンを
融解させると共に単結晶化させるようにすると第１図Ｂ
に示すように酸化膜３上に成長された多結晶シリコンが
凹部４内にランダムに流れ込むためたとえば凹部４ａに
は多くの多結晶シリコンが流れ込み、他の凹部４ｂには
多結晶シリコンが流れ込まない等の弊害を生ずる。その
結果凹部４ａは単結晶化したシリコンが盛り上がり、凹
部４ｂには単結晶化したシリコンが陥没した状態でメル
トされることになる。
（４）発明の目的 本発明は上記従来の欠点を除去した半導体装置の製造方
法を提供するものであり、その目的とするところはＳｉ
Ｏ２等の絶縁層上に形成した凹部内にメルトした単結晶
化される多結晶シリコンを均一に流し込むようにすると
共にアイソレージ１ンおよび単結晶化とドーピングされ
た不純物の活性化を同時に行い半導体製作工程を大幅に
減少させた半導体装置の製造方法にある。
（５）発明の構成 そしてこの目的は本発明によれば、基板上に形成された
絶縁層上に凹部を形成し、凹部を形成した絶縁層上に多
結晶シリコンを形成させてエツチングにより多結晶シリ
コンを分離し、該凹部にＮ型またはＰ型不純物をイオン
注入し、さらにエネルギー線でアニールし、融解した多
結晶シリコンを単結晶化すると共に不純物を活性化して
表面高さが絶縁層面と同一の平な島を形成し、該島内に
半導体素子を形成したことを特徴とする半導体装置の製
造方法によって達成される。
（６）発明の実施例 以下、本発明の１実施例を第２図乃至第３図について詳
記する。
第２図Ａ−ＵはＣ−ＭＯＳ　（相補型金属酸化物半導体
）の製造工程を示す側断面図であり、第１図Ａに示すよ
うにシリコン等の基板１上に５１０２等の絶縁層２を１
μ厚程度形成し、さらに第２図Ｂに示すようにフォトレ
ジストの層６を塗布し、ガラスマスク等を通して紫外線
８で露光すると露光されたフォトレジストの層６の領域
は現像すると硬化する。フォトレジスト６で保護されて
ぃない第２図Ｃに示す露出部２ａは将来半導体が形成さ
れる部分を示し、たとえば第３図の斜視図に示すように
田の畦状に構成する。露出部２ａはエツチングにより第
２図りの如く凹部４を形成し、基板１との厚みｄを０．
１μ程度に選択する。
次に第２図已に示す如く、多結晶シリコン層３をＣＶ　
Ｄ　（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｕｒ　Ｄｅｐｏｓｉ
ｔｉｏｎ）等で０．５〜１μ厚に成長させ、レジストマ
スク等を用いて多結晶シリコン３を第２図Ｆの如く分離
９させる。すなわち酸化膜（ＳｉＯｚ）２上にオーバラ
ップして残っている多結晶シリコン３ａと凹部４内の多
結晶シリコン３ｂが融解した時の体積と凹部の体積が等
しくなるように選択する。
次に第２図Ｇに示すようにレジストマスクを用いて複数
の凹部４の内のＮチャンネルにドープする部分の凹部４
ａのみを残して他の凹部をレジストマスクを用いてフォ
トレジストＩｌｌ　Ｏａで覆い、凹部４ａ上からイオン
インプラテーク１ンによってＡｓ（ヒ素）をドープする
。上記フォトレジスト膜１０ａを除去して第２図Ｈに示
すように複数の凹部の内のＰチャンネルにド゛−プする
部分の凹部４ｂのみを残して他の凹部をレジストマスク
を用いてフォトレジスト膜１０ｂで覆い凹部４ｂ上から
イオンインブラテーシ替ン１１によりボロンＢをドープ
する。
かくすれば凹部４ａ内の多結晶シリコン層はＮチャンネ
ルに凹部４ｂ内の多結晶シリスン層ハＰチャンネルに成
される。
第２図１では凹部４ａ、４ｂ内の多結晶シリコン層３　
（３ａ、３ｂ）上を薄く酸化してポリオキサイド層１２
を形成し、ＰＳＧ等の絶縁層１３をキ中ツブとしてＣＶ
Ｄ等で１μ厚程度に成長させて、第２図Ｊの如く絶縁層
１３上よりレーザ１４を照射して多結晶シリコン３，３
ａ、３ｂをレーザアニールすると凹部部分の多結晶シリ
コン３ｂは基板１に接しているために熱伝導度が良好な
ために早く融解し、次に酸化膜２上の多結晶シリコン３
ａが融解する。この部分は多結晶シリコン３の表面であ
るから熱導電度は悪く、メルトし難い。
１　　　　　　　メルトした多結晶シリコンは第２図Ｋ
に示すように空洞部１５を残して酸化膜２に形成した凹
部内に流れ込み第２図りに示す如く絶縁層１３を除去す
ると多結晶シリコン３．３ａ、３ｂはレーザアニールで
単結晶化されると共にイオン注入されたＮ型およびＰ型
子ヤンネル用不純物も活性化されて酸化１１２の平面と
同一面と成された島１６ａ。
１６ｂを形成する。
本発明ではこの部分にトランジスタを形成しＣ−ＭＯＳ
や相補型のバイポーラ集積回路を形成する。
Ｃ−ＭＯＳを作るための工程を第２図Ｍ−Ｕについて説
明すると第２図Ｍの如＜５ｉＯ２Ｎ［１７を５００人酸
化膜２と島１６ａ、１６ｂａ上に形成し、次に第２図Ｎ
に示す如＜ＭＯＳのゲートと成る多結晶シリコン層１８
を３０００人上記５ｉ０２膜１７上にＣＶＤ成長させる
。
第２図０で多結晶シリコン層をパターニングして島１６
ａ、１６ｂ上にゲートとなる部分１８ａ。
１８ｂを残し、さらに第２図Ｐに示す如くゲートと成る
部分１８ａ、１８ｂに１０００人の酸化ｌ１１９を形成
するように多結晶シリコンと成る部分１８ａ。
１８ｂを酸化する。
次に第２図Ｑでは島１６ｂ（実際には複数個あり、それ
らの内のＰチャンネルとしたいもの）上にフォトマスク
２０をかけて他のｍｌ　６　ａにＡｓをイオンインプラ
テーク１ン１１する。この時の不純物は５　Ｘ　１０”
　ｄｏｓｅ、　１５０ＫｅＶでイオン注入する。
ここでＭＯＳのソースＳとドレインｐが形成される。さ
らに同じように第２図Ｒに示す如く島１６ａ上にレジス
ト膜２０を塗布して、他の島１６ｂ側にＢ等の不純物を
５　Ｘ　１０”　ｄｏｓｅ、　１００ＫｅＶでドープさ
せる。同じようにソースＳ、ドレインＤが島１６ｂに形
成される。第２図Ｓはレジスト膜を除去したのちに島１
６ａ、１６ｂ上に５００人厚０酸化膜２１を上記ソース
Ｓ、ドレインＤ上にアニールで形成し、さらに第２図Ｔ
に示す如く１μ厚程度に多結晶シリコン２３を成長させ
、レジストを塗布してエツチングにより電極窓２４をソ
ース、ドレイン上に形成して第２図Ｕに示す如（電極窓
２４上にＡ！配線電極２５を形成させてＣ−ＭＯＳを構
成することができる。
上記実施例ではＣ−ＭＯＳについて詳記したが相補型の
バイポーラトランジスタを構成する場合は島内１６ａ、
１６ｂにＰ型またはＮ型の不純物をイオン注入しエミッ
タ、ベースを構成することができる。
（７）発明の効果 以上、詳細に説明したように本発明の半導体装置の製造
方法によればレーザアニールの際に凹部に流れ込む多結
晶シリコンの体積と凹部体積が同じに成るように分離す
るパターニングを行っているため酸化膜２と同一の平面
内に島の上面を合せることが可能となり、さらにチャン
ネルカット。
拡散、単結晶化を同時に行うことができるので半導体製
造工程を大幅に短縮することができる特徴を有する。
【図面の簡単な説明】
第１図Ａ、Ｂは従来の半導体装置の製造方法を示す側断
面図、第２図Ａ〜Ｕは本発明の半導体装置の製造方法を
説明するための側断面図、第３図は本発明の半導体装置
の凹部形成方法を示す斜視図である。 １・・・基板、２・・・５ｔｏ２等の絶縁層、１６ａ、
１６ｂ・−・島、１８ａ、１８ｂ・・・ゲート、２３・
・・多結晶シリコン層、Ｓ・・・ソース、Ｄ・・・ドレ
イン。 特許出願人　　富士通株式会社 葛１　腸゛ 第２図 −〇　　　　　　　　　　と　　　　　　　　　」口 Σ　　　　　　　２ 犠　２固

Claims (3)

    【特許請求の範囲】
  1. （１）基板上に形成された絶縁層上に凹部を形成し、凹
    部を形成した絶縁層上に多結晶シリコンを形成させてエ
    ツチングにより多結晶シリコンを分離し、該凹部にＮ型
    またはＰ型不純物をイオン注入し、さらにエネルギー線
    でアニールし、融解した多結晶シリコンを単結晶化する
    と共に不純物を活性化して表面高さが絶縁層面と同一の
    平な島を形成し、該島内に半導体素子を形成したことを
    特徴とする半導体装置の製造方法。
  2. （２）基板上に形成された絶縁層上に凹部を形成し、凹
    部を形成した絶縁層上に多結晶シリコンを形成させて、
    エツチングにより多結晶シリコンを分離し、該凹部にＮ
    型またはＰ型不純物をイオン注入し、該分離した多結晶
    シリコンを　酸化し、さらにキャップ層をキャップとし
    て多結晶シリシリコン上に成長させ、該キャップ層上よ
    りエネルギー線でアニールし、融解した多結晶シリコン
    を単結晶化すると共に不純物を活性化して表面高さが絶
    縁層面と同一の平な島を形成し、該島内に半導体素子を
    形成したことを特徴とする特許請求の範囲第１項記載の
    製造方法。
  3. （３）凹部を形成した絶縁層に多結晶シリコンを形成し
    、エツチングにより多結晶シリコンを分離する−に凹部
    内に流れ込む、多結晶シリコンの体積と凹部内の体積を
    等しく選択してなる特許請求の範囲第１項記載の半導体
    装置の製造方法。
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