JPS58114144A - Debugging information storage system - Google Patents

Abstract

PURPOSE:To obtain information required for debugging without increasing the quantity of hardware, by constituting a system so that macro information and micro information are stored in time series. CONSTITUTION:Contents of a register IR where macro instructions to be stored are accumulated and contents of a register MR where an executing macro instruction is stored are inputted to a memory MEM for information storage through a multiplexing circuit MUX. The address of the memory MEM is designated by a register IBAR when a macro instruction is stored; and it is designated by a register MBAR when a micro instruction is stored. Stored information of the memory MEM is outputted to an output circuit RR. When receiving the end signal of one macro instruction, a controlling circuit CONT stores contents of the register IR in the memory MEM and counts up contents of the register IBAR by +1. The value obtained by counting up contents of the register IBAR by +1 is set to a register MRBA. When the micro instruction is started, contents of the register MBAR are used as the address of the memory MEM to store contents of the register MR in the memory MEM. At this time, contents of the register MBAR are counted up by +1 and are updated.

Description

【発明の詳細な説明】 本発明はデータ処理装置に係り、特にデバッグ情報を格
納するデバッグ情報格納方式に関するものである。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a data processing device, and particularly to a debug information storage method for storing debug information.

従来デバッグ機能としては命令の推移を格納する機能、
八−ド状態を格納する機能が各々別々に又はスイッチ等
により初期設定することによりいずれか一方を利用でき
る形で存在し、前者はハードが多大となり、後者は必要
な情報が全ては取得できない欠点があった。Conventional debugging functions include a function to store the transition of instructions;
The functions for storing the 8-code state exist in a form that allows you to use either one separately or by initializing with a switch, etc. The former requires a large amount of hardware, and the latter has the disadvantage that all necessary information cannot be obtained. was there.

本発明の目的はデバッグに必要な情報をマクロなものと
ミクロなものとに分類し８時系列的に古いものはマクロ
な情報で、新しいものはミクロな情報で同一メモリに格
納することによりハードをふやすことなくデバッグに必
要な情報を取得することである。The purpose of the present invention is to classify information necessary for debugging into macro information and micro information. The purpose is to obtain the information necessary for debugging without increasing the amount of data.

即ち９本発明はデバッグに必要な情報がマクロなちの（
例えば０？コード）とミクロなもの（マイクロ命令）と
いう形で存在し、ミクロな情報は１つのマクロな情報の
範囲内で格納され、ていれば良い点を利用し、その各々
を格納する為のアドレス用のレジスタを個々に持たせる
ことにより、デバッグ情報を時系列的に取得できるよう
にしたものである。In other words, in the present invention, the information necessary for debugging is a macro (
For example 0? Micro information exists in the form of code) and micro information (micro instructions), and micro information is stored within the scope of one macro information. By having individual registers, debug information can be acquired in chronological order.

以下本発明を図面により詳細に説明する。The present invention will be explained in detail below with reference to the drawings.

ｗＩ１図は本発明の実施例である。Figure wI1 is an embodiment of the present invention.

図において、ＩＲはマクロなデバッグ情報を蓄積するレ
ジスタ、ＭＲはミクロなデバッグ情報を蓄積するレジス
タ、ＭＥＭは情報格納用メモリ。In the figure, IR is a register that stores macro debug information, MR is a register that stores micro debug information, and MEM is a memory for storing information.

ＩＢＡＲはマクロなデバッグ情報を格納する場合の情報
格納用メモリアドレスを設定するレジスタ回路、ＭＢＡ
Ｒはミクロなデバッグ情報を格納する場合の情報格納用
メモリアドレスを設定するレジスタ回路、ＭＵＸはマル
チプレクサ回路、Ｃ０ＮＴは制御回路、ＲＲは出力回路
である。IBAR is a register circuit that sets the memory address for storing information when storing macro debug information, MBA
R is a register circuit for setting a memory address for storing information when storing micro debug information, MUX is a multiplexer circuit, C0NT is a control circuit, and RR is an output circuit.

Ｓｔ図において、情報格納用メモリＭＥＭへは格納すべ
きマクロ命令（ＯＰコード）が蓄積されているレジスタ
ＩＲの内容と、実行中のマイクロ命令が蓄積されている
レジスタＭＲの内容がマルチプレックス回路ＭＵＸを介
して入力される。In the St diagram, the contents of a register IR storing macro instructions (OP codes) to be stored in the information storage memory MEM and the contents of a register MR storing micro instructions being executed are stored in a multiplex circuit MUX. Input via .

情報格納用メモリＭＥＭのアドレス指定は、マクロ命令
を格納する場合はレジスタＩＢＡＲにより、又マイクシ
命令を格納する場合はレジスタＭＲにより行われる。Addressing of the information storage memory MEM is performed by register IBAR when storing macro instructions, and by register MR when storing macro instructions.

情報格納用メモリＭＥＭの格納情報は出力回路ＲＲに出
力される。The information stored in the information storage memory MEM is output to the output circuit RR.

制御回路Ｃ０ＮＴは、１マクロ命令の終了信号を受ける
とレジスタＩ　ＳＡＨの内容をアドレスとして、情報格
納用メモリＭＥＭにレジスタＩＲの内容を格納すると共
に／ジスタＩ　ＢＡＲを＋１する。When the control circuit C0NT receives the end signal of one macro instruction, it stores the contents of the register IR in the information storage memory MEM using the contents of the register ISAH as an address, and also increments the register IBAR by 1.

またその時レジスタＩＢＡＲを＋１した値をレジスタＭ
ＢＡＲにセットする。At that time, the value obtained by adding 1 to register IBAR is set to register M.
Set it on the bar.

マイクロ命令が開始されるとレジスタＭＢＡＲの内容を
情報格納用メモリＭＥＭのアドレスとして、情報格納用
メモリＭＥＭにレジスタＭＲの内容を格納する。When a microinstruction is started, the contents of the register MBAR are used as the address of the information storage memory MEM, and the contents of the register MR are stored in the information storage memory MEM.

またその時レジスタＭＢＡＲの内容を＋１して更新する
。At that time, the contents of register MBAR are updated by +1.

制御回路Ｃ０ＮＴからは格納される情報が、レジスタＩ
Ｒの内容かレジスタＭＲの内容かを区別表示するフラグ
情報を情報格納用メモリＭＥＭに入力し９例えばレジス
タＩＲの内容の場合は“ｌ”を、レジスタＭＲの内容の
場合は０”を入力する。The information stored from the control circuit C0NT is stored in the register I.
Input flag information to distinguish between the contents of R and the contents of register MR into the information storage memory MEM.9 For example, input "l" for the contents of register IR, and input "0" for the contents of register MR. .

次に、　＠ａｌＦｌｉＣＯＮＴが次のマクロ命令の終了
信号を受けるとレジスタＩＢＡＲの内容をアドレスメし
て、情報格納用メモリＭＥＭにレジスタＩＲの内容を格
納すると共にレジスタＩＢＡＲを＋１する。Next, when @alFliCONT receives the end signal of the next macro instruction, it addresses the contents of register IBAR, stores the contents of register IR in information storage memory MEM, and increments register IBAR by 1.

この場合、先に格納されたマイクロ命令の格納アドレス
位Ｎｉ次のマクロ命令が格納されることになるが、先述
したようにミクロな情報（マイクロ命令）は対応する１
つのマクロな情報（マクロ命令）の範囲内で格納されて
いれば良いので、何等差し支えない。In this case, the next macroinstruction will be stored at the storage address Ni of the previously stored microinstruction, but as mentioned earlier, the microinstruction (microinstruction) will be stored at the corresponding 1
As long as it is stored within the range of one macro information (macro instruction), there is no problem.

第２図は情報格納用メモリＭＥＭへのマクロ命令、マイ
クシ命令の格納状態を示す図である。FIG. 2 is a diagram showing the storage state of macro instructions and macro instructions in the information storage memory MEM.

本実施例によれば情報格納用のメモリを２重に持つ事な
く簡単な制御面路とアドレスレジスタ（ＩＢＡＲ又はＭ
ＢＡＲ）及びマルチプレクサ回路（ＭＵＸ）の追加のみ
でマクロ命令とマイクシ命令を時系列的に格納できる効
果がある。According to this embodiment, a simple control plane and address register (IBAR or M
There is an effect that macro instructions and micro instructions can be stored in chronological order only by adding a BAR) and a multiplexer circuit (MUX).

１４１図の例ではマク℃命令マイクロ命令とを格納する
例であるが、マクロ命令、マイクロ命令の他にそれぞれ
のアドレスを格納するようにしてもよいし、又各命令と
アドレスの両方を格納するようにしてもよい。In the example shown in Figure 141, a macroinstruction and a microinstruction are stored, but in addition to the macroinstruction and microinstruction, each address may be stored, or both each instruction and address may be stored. You can do it like this.

更に、同様の発明思想の下で、マクロな動作とマクロな
動作の組み合≧）せに関して、ＩＲ，ＭＲに蓄積する情
報を変えろことにより（たとえばＩＲにオペランドリー
ド、ライト、命令リードというメモリアクセスのフラグ
情報をセットし、詳細情報をＭＲにセットし、制御ＩＩ
ｔｌ！回路へは命令終了信号のかわりにメモリアクセス
終了信号を入れる）少ない回路でデバッグに必要かつ十
分な機能を提供できる。Furthermore, based on the same inventive idea, for combinations of macro operations and macro operations (≥), by changing the information stored in IR and MR (for example, memory access such as operand read, write, and instruction read in IR) Set flag information in MR, set detailed information in MR, and control II
tl! (A memory access end signal is input to the circuit instead of an instruction end signal.) It is possible to provide necessary and sufficient functions for debugging with a small number of circuits.

本発明によればマクロな′情報と主クロな情報を時系列
的に格納することができ、少ない費用でデバッグに必要
かつ十分な機能を提供できる効果がある。According to the present invention, macro information and main macro information can be stored in chronological order, and there is an effect that sufficient functions necessary for debugging can be provided at low cost.

【図面の簡単な説明】 第１図は本発明の実施例である。 第２図は情報格納用メモリＭＥＭへのマクロ命令、マイ
クロ命令の格納状態を示す図である。 図において。 ＩＲはマクロなデバッグ情報を蓄積するレジスタＭＲは
ミクロなデバッグ情報を蓄積するレジスタＭＥＭは情報
格納用メモリ Ｉ　ＢＡＲはマクνなデバッグ情報を格納する場合の情
報格納用メモリアドレスを設定するレジスタ回路 ＭＢＡＲはミクロなデバッグ情報を格納する場合の情報
格納用メモリアドレスを設定するレジスタ回路 ＭＵＸはマルチプレクサ回路 Ｃ０ＮＴは制御回路 ＲＲは出力回路である。BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 shows an embodiment of the present invention. FIG. 2 is a diagram showing the storage state of macro instructions and micro instructions in the information storage memory MEM. In fig. IR is a register that stores macro debug information MR is a register that stores micro debug information MEM is an information storage memory I BAR is a register circuit MBAR that sets a memory address for storing information when storing macro debug information A register circuit MUX sets a memory address for storing information when storing micro debug information, a multiplexer circuit C0NT and a control circuit RR are output circuits.

Claims (1)

【特許請求の範囲】 データ処理装置におけるデバッグ情報格納方式マクロな
デバッグ情報を格納する場合の情報格納用メモリアドレ
スを設定するレジスタ回路と。 ミクロなデバッグ情報を格納す°る場合の情報格納用メ
モリアドレスを設定するレジスタ回路。 及びこれらの情報及びアドレスをマルチプレックスする
マルチプレクサ回路より構成され。 マクロなデバッグ情報とミクロなデバッグ情報を時系列
的に情報格納用メモリに格納する事を特徴とするデバッ
グ情報格納方式[Scope of Claims] A register circuit for setting a memory address for storing information when macro debug information is stored in a debug information storage method in a data processing device. A register circuit that sets the memory address for storing micro debug information. and a multiplexer circuit that multiplexes these information and addresses. A debug information storage method characterized by storing macro debug information and micro debug information in an information storage memory in chronological order.