JPS5811148B2 - 2 channel video signal transmission method - Google Patents

Description

【発明の詳細な説明】 この発明は２つの映像信号を１つの回線で多重化伝送す
る２チャンネル映像信号伝送方式に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a two-channel video signal transmission system in which two video signals are multiplexed and transmitted over one line.

ニュースの取材現場で取材した映像をマイクロ波回線を
介して放送局へ送信し、放送局で生放送したり、編集し
て放送することがよく行われている。BACKGROUND ART It is common practice for footage collected at news gathering sites to be transmitted via microwave lines to broadcasting stations, where they can be broadcast live or edited and broadcast.

取材対象を複数の角度から取材したい場合は複数のマイ
クロ波回線を必要とする。If you want to cover your subject from multiple angles, you will need multiple microwave lines.

また複数の可搬型の磁気録画装置で録画した映像を放送
局へ送り、放送局で編集する場合にも、その磁気録画装
置の映像を早急に送るには複数のマイクロ波回線を必要
とする。Furthermore, even when video recorded by multiple portable magnetic recording devices is sent to a broadcasting station and edited at the broadcasting station, multiple microwave lines are required to quickly transmit the video from the magnetic recording devices.

しかし一般には多くのマイクロ波回線の使用は認められ
ていない。However, the use of many microwave lines is generally not permitted.

このような点より帯域圧縮と多重化技術とにより１つの
マイクロ波回線で複数の映像信号を送ることが考えられ
る。From this point of view, it is conceivable to send a plurality of video signals through one microwave line using band compression and multiplexing techniques.

即ち従来一般に複数の信号を１回線で伝送できるように
多重化伝送する場合には周波数帯域を圧縮し、これ等圧
縮された信号を周波数分割で多重化して伝送することが
行われている。That is, conventionally, when performing multiplex transmission so that a plurality of signals can be transmitted over a single line, the frequency band is compressed, and the compressed signals are multiplexed by frequency division and transmitted.

しかしこの場合、その多重化信号を中継装置でモニタす
るために画像として見ることはできない。However, in this case, the multiplexed signal cannot be viewed as an image because it is monitored by a relay device.

この発明の目的は２つの映像信号を１つの回線で伝送で
きるように多重化し、しかもその多重化された信号を画
像としてモニタすることが可能な２チャンネル映像信号
伝送方式を提供することにある。SUMMARY OF THE INVENTION An object of the present invention is to provide a two-channel video signal transmission system that multiplexes two video signals so that they can be transmitted over one line, and that allows the multiplexed signal to be monitored as an image.

この発明によれば第１映像信号及び第２映像信号は互に
同期化され、これ等はその各水平期間ごとに時間軸が２
分の１に圧縮され、この圧縮された２つの信号は交互に
配列されて第３映像信号が作られる。According to this invention, the first video signal and the second video signal are synchronized with each other, and the time axes of these signals are divided into two for each horizontal period.
The two compressed signals are alternately arranged to create a third video signal.

この第３映像信号は画像として再生した場合、原第１映
像信号及び第２映像信号の各画像が水平方向にのみ２分
の１に圧縮され、左右に振分けられたものとなる。When this third video signal is reproduced as an image, each image of the original first video signal and second video signal is compressed to 1/2 only in the horizontal direction and distributed to the left and right.

従って第３映像信号を画像としてモニタすることができ
る。Therefore, the third video signal can be monitored as an image.

この第３映像信号がマイクロ波回線や同軸回線を通じて
送信される。This third video signal is transmitted through a microwave line or a coaxial line.

受信側では第３映像信号の各水平期間ごとにその前半と
後半とに分離され、かつそれぞれ時間軸が２倍に伸張さ
れて原第１映像信号及び原第２映像信号が再生される。On the receiving side, each horizontal period of the third video signal is separated into a first half and a second half, and the time axis of each is expanded by twice to reproduce the original first video signal and the original second video signal.

次にこの発明による２チャンネ／４像信号伝送方式を図
面を参照して説明しよう。Next, the 2-channel/4-image signal transmission system according to the present invention will be explained with reference to the drawings.

互に多重化されるべき映像信号１１ａｔ１１ｂは第１図
Ａ及びＢに示すようにそれぞれ水平同期信号１２ａ。The video signals 11at11b to be multiplexed with each other are horizontal synchronizing signals 12a, respectively, as shown in FIGS. 1A and 1B.

１２ｂ、カラーバースト１３ａ、１３ｂ、映像部分１４
ａ、１４ｂより構成される。12b, color burst 13a, 13b, video part 14
It is composed of a and 14b.

その各水平期間ごとに映像信号１４ａ、１４ｂは時間軸
が２分の１に圧縮され、第１図Ｃ及びＤに示すような圧
縮信号１５ａ、１５ｂの信号に変換される。For each horizontal period, the time axis of the video signals 14a, 14b is compressed by half, and the video signals 14a, 14b are converted into compressed signals 15a, 15b as shown in FIG. 1C and D.

この場合これ等信号は互に同期がとれ、つまり水平同期
信号１２ａ、１２ｂは同時に発生し、かつカラーバース
）１３ａｚ１３ｂの位相も一致されており、これ等圧縮
された信号１５ａ、１５ｂはその一方１５ａは水平期間
の前半に、他方１５ｂは水平期間の後半に位置される。In this case, these signals are synchronized with each other, that is, the horizontal synchronization signals 12a, 12b are generated at the same time, and the phases of the colorverses (13az, 13b) are also matched, and these compressed signals 15a, 15b are synchronized with one another (15a, 15b). is located in the first half of the horizontal period, and the other 15b is located in the second half of the horizontal period.

これ等圧縮された信号は第１図Ｅに示すように合成され
、各水平同期の前半が圧縮信号１５ａ、後半が圧縮信号
１５ｂとなるように交互に配列され、かつ水平同期信号
１２及びカラーバースト１３が各水平同期ごとに付加さ
れた第３映像信号１１ｃとされる。These compressed signals are synthesized as shown in FIG. 13 is the third video signal 11c added for each horizontal synchronization.

この第３映像信号１１ｃが送信される。This third video signal 11c is transmitted.

第３映像信号１１ｃをそのまま画像として再生すると、
映像信号１１ａ、ｌｌｂの各再生画像を水平方向にのみ
圧縮した画像が画面の左右に並べられたものとなり、従
って、画像としてモニタすることができる。If the third video signal 11c is reproduced as an image as it is,
Images obtained by compressing the reproduced images of the video signals 11a and llb only in the horizontal direction are arranged on the left and right sides of the screen, and therefore can be monitored as images.

なお音声信号については現在性われている１映像信号に
対する音声２チャンネル伝送方式により、映像信号１１
ａ、映像信号１１ｂに対する各音声信号を伝送すればよ
い。Regarding audio signals, the currently available 2-channel audio transmission system for 1 video signal allows 11 video signals to be transmitted.
a, each audio signal for the video signal 11b may be transmitted.

受像側では送信側と逆の操作を行えばよい。On the receiving side, the operations on the transmitting side may be reversed.

即ち第３映像信号１１ｃを各水平期間ごとにその前半と
後半とに分離し、その分離された各信号の時間軸を２倍
にそれぞれ伸張する。That is, the third video signal 11c is separated into a first half and a second half for each horizontal period, and the time axis of each separated signal is expanded by twice.

このようにして原映像信号１１ａ、１１ｂが再生される
。In this way, the original video signals 11a and 11b are reproduced.

次に以上述べた操作を行うための具体例を説明する。Next, a specific example for performing the above-mentioned operations will be explained.

第２図は送信側の構成を示し、映像信号１１ａ、１１ｂ
は入力端子１６ａ、１６ｂを通じて合成用処理回路１７
ａｔ１７ｂにそれぞれ入力される。FIG. 2 shows the configuration of the transmitting side, where the video signals 11a, 11b
is connected to the synthesis processing circuit 17 through input terminals 16a and 16b.
Each is input to at17b.

合成用処理回路１７ａｔ１７ｂは同１成のものとするこ
とができるから、処理回路１７ａについて述べる。Since the synthesis processing circuit 17at17b can be of the same composition, the processing circuit 17a will be described.

入力された映像信号１１ａが簡易型磁気録画再生装置か
らの再生映像信号の場合にはＴＢＣアダプタ１８ａによ
り水平同期信号と色副搬送波との関係が正規の放送規格
に合うように補正される。If the input video signal 11a is a reproduced video signal from a simple magnetic recording/reproducing device, the TBC adapter 18a corrects the relationship between the horizontal synchronizing signal and the color subcarrier so that it conforms to the regular broadcasting standard.

ＴＢＣアダプタ１８ａの出力は折返し雑音を防ぐための
低域通過Ｐ波器１９ａを通じてＡＤ変換器２１ａに供給
される。The output of the TBC adapter 18a is supplied to the AD converter 21a through a low-pass P-wave device 19a to prevent aliasing noise.

端子１６ａの映像信号１１ａから同期分離及びクロック
発生回路２２ａにおいて同期信号が分離され、それから
書込みクロックが作られる。A synchronization signal is separated from the video signal 11a at the terminal 16a in a synchronization separation and clock generation circuit 22a, and a write clock is generated from it.

この書込みクロックにより制御されてＦ波器１９ａの出
力はＡＤ変換器２１ａにおいて例えば８ビツトの並列Ｐ
ＣＭ信号に変換される。Controlled by this write clock, the output of the F-wave unit 19a is outputted to the AD converter 21a by, for example, an 8-bit parallel P
It is converted into a CM signal.

このＰＣＭ信号はタイムベースコレクタ２３ａに入力さ
れて時間軸のジッタが補正される。This PCM signal is input to the time base collector 23a, and jitter on the time axis is corrected.

タイムベースコレクタ２３ａは磁気記録再生装置の再生
映像信号に対する時間軸ジッタの補正として従来より行
われている技術であり、入力される映像信号がテレカメ
ラからのように時間軸ジッタを伴わないものであればＴ
ＢＣアダプタ１８ａ及びタイムベースコレクタ２３ａは
省略される。The time base corrector 23a is a technology that has been conventionally used to correct time axis jitter in a reproduced video signal of a magnetic recording and reproducing device, and is used to correct time axis jitter when the input video signal is not accompanied by time axis jitter, such as from a tele camera. If there is T
The BC adapter 18a and time base collector 23a are omitted.

タイムベースコレクタ２３ａよりのＰＣＭ信号は輝度色
信号分離回路２４ａに入力されて、輝度信号と色信号と
に分離される。The PCM signal from the time base collector 23a is input to a luminance and chrominance signal separation circuit 24a, where it is separated into a luminance signal and a chrominance signal.

この分離回路２４ａは方式変換装置やデジタル特殊効果
装置などに既に使用されている。This separation circuit 24a is already used in system conversion devices, digital special effects devices, and the like.

ＡＤ変換器２１ａにおいて色副搬送波周波数ｆｃの３倍
の周波数、約１０．７ＭＨｚでサンプリングした場合の
ＰＣＭ信号に対する分離回路２４ａの例を第３図に示す
。FIG. 3 shows an example of the separation circuit 24a for the PCM signal when the AD converter 21a samples at a frequency three times the color subcarrier frequency fc, about 10.7 MHz.

端子２５からのＰＣＭ信号は遅延回路２６で２倍の水平
周期遅延されたものとされないものとが加算器２７で加
算され、その加算出力は回路２８で２分の１にされる。The PCM signal from the terminal 25 is delayed by twice the horizontal period in a delay circuit 26 and the signal not delayed is added in an adder 27, and the output of the addition is halved in a circuit 28.

端子２５よりのＰＣＭ信号が遅延回路２９で１水平周期
遅延されたものと回路２８の出力とが加算器３１で加算
されて輝度信号成分が取出され、遅延回路２９及び回路
２８の出力の差が加算器３２でとられて色信号成分が取
出される。The PCM signal from the terminal 25 is delayed by one horizontal period in the delay circuit 29 and the output of the circuit 28 is added in the adder 31 to extract the luminance signal component, and the difference between the outputs of the delay circuit 29 and the circuit 28 is An adder 32 extracts the color signal component.

遅延回路２６，２９、加算器２７，３２などにより水平
周波数の２分の１の奇数倍の周波数を通過周波数とする
くし形フィルタが色信号成分に対して構成されている。Delay circuits 26, 29, adders 27, 32, and the like form a comb-shaped filter for the color signal component whose pass frequency is an odd multiple of 1/2 of the horizontal frequency.

加算器３Ｌ、３２の出力はそれぞれ回路３３゜３４でレ
ベルが２分の１にされる。The levels of the outputs of the adders 3L and 32 are halved by circuits 33 and 34, respectively.

その回路３４の出力には不要低周波成分が含まれている
ため、回路３４の出力を低域フィルタ３５へ供給し、そ
の出力を加算器３６へ供給して回路３４中の不要成分を
除去し、また、フィルタ３５の出力を加算器３１へ供給
して、回路３３の出力中のくし形フィルタで失われた低
周波成分が補われている。Since the output of the circuit 34 includes unnecessary low frequency components, the output of the circuit 34 is supplied to a low-pass filter 35, and the output is supplied to an adder 36 to remove unnecessary components in the circuit 34. Also, the output of the filter 35 is supplied to the adder 31 to compensate for the low frequency components lost in the comb filter in the output of the circuit 33.

加算器３７，３６の各出力は低域通過フィルタ３８゜帯
域通過フィルタ３９をそれぞれ通されて輝度信号及び色
信号が取出される。The respective outputs of the adders 37 and 36 are passed through a low-pass filter 38 and a band-pass filter 39, respectively, to extract a luminance signal and a chrominance signal.

この分離された輝度信号の周波数特性の例を第４図に、
色信号の周波数特性を第５図にそれぞれ示す。An example of the frequency characteristics of this separated luminance signal is shown in Figure 4.
The frequency characteristics of the color signals are shown in FIG.

この低域通過フィルタ３８により後段において行われる
時間軸圧縮の際に折返し雑音が発生しないように、３．
６ＭＨｚ 以上の高域成分が除去される。3. To prevent aliasing noise from occurring during time-base compression performed in the subsequent stage by this low-pass filter 38;
High-frequency components of 6 MHz or higher are removed.

つまり画像が水平方向に２分の１に圧縮されるため、そ
の映像信号の伝送に用いられる水平方向のサンプル数も
２分の１に減少するため、フィルタ３８．３９で折返し
雑音となる部分が除去される。In other words, since the image is compressed by half in the horizontal direction, the number of horizontal samples used to transmit the video signal is also reduced by half, so the part that becomes aliasing noise is removed by the filters 38 and 39. removed.

これ等分離された輝度信号及び色信号は第２図において
輝度圧縮回路４１ａ及び色圧縮回路４２ａでそれぞれそ
の各水平期間において映像信号の時間軸が２分の１に圧
縮される。These separated luminance signals and color signals are compressed by a luminance compression circuit 41a and a color compression circuit 42a in FIG. 2, respectively, in which the time axis of the video signal is compressed by half in each horizontal period.

輝度圧縮回路４１ａはその入力されるＰＣＭ信号を１個
置きに間引くことにより達成される。The brightness compression circuit 41a is achieved by thinning out every other PCM signal input thereto.

例えば第６図に示すように１水平周期の映像信号を処理
できる読み書き可能なメモリ４３．４４が設けられる。For example, as shown in FIG. 6, readable and writable memories 43 and 44 capable of processing a video signal of one horizontal period are provided.

端子４５よりのＰＣＭ映像信号は回路４６からの制御信
号によりスイッチ４γが１水平周期ごとに切替えられて
、メモリ４３，４４に交互に書込まれる。The PCM video signal from the terminal 45 is alternately written into the memories 43 and 44 by switching the switch 4γ every horizontal period in response to a control signal from the circuit 46.

メモリ４３．４４から読出された信号はスイッチ４１と
逆に動作するスイッチ４８で切替えられて交互に出力端
子４９へ送出される。The signals read from the memories 43 and 44 are switched by a switch 48 which operates in the opposite direction to the switch 41, and are alternately sent to the output terminal 49.

一方基準カウンタ５１より入力されるＰＣＭ映像信号の
各サンプル周期のクロックが作られ、そのクロックはカ
ウンタ５２で２分の１に分周され、その分周出力はカウ
ンタで構成された書込みアドレス発生回路５３にて計数
される。On the other hand, a reference counter 51 generates a clock for each sample period of the PCM video signal input, and the clock is divided into half by a counter 52, and the divided output is sent to a write address generation circuit composed of a counter. It is counted at 53.

この書込みアドレス発生回路５３よりのアドレスがメモ
ｊ４３，４４中の入力端子４５に接続されているものに
切替スイッチ５４及び５５を通じて供給され、これによ
りアドレス指定された番地に入力ＰＣＭ信号が書込まれ
る。The address from this write address generation circuit 53 is supplied to those connected to the input terminal 45 in the memo j 43 and 44 through the changeover switches 54 and 55, thereby writing the input PCM signal to the address specified. .

従って例えば入力ＰＣＭ信号が第１図ＡＫ示すように各
サンプル値ａ”ｌ（を順次とる場合、基準カウンタ５１
よりの基準クロックが第７図Ｂに示すように０、■、２
、・・・・・・・・・と発生し、これがカウンタ５２で
２分の１に分周波され、第８図Ｃに示すようになる。Therefore, for example, when the input PCM signal sequentially takes each sample value a''l (as shown in FIG. 1AK), the reference counter 51
The reference clocks are 0, ■, 2 as shown in Figure 7B.
, . . . , which is frequency-divided by half by the counter 52, as shown in FIG. 8C.

これが書込みアドレス発生回路５３で計数され、その計
数値、即ちアドレスはサンプル周期Ｔｓの２倍ごとに０
．１．２、・・・・・・・・・と順次変化する。This is counted by the write address generation circuit 53, and the counted value, that is, the address is 0 every twice the sampling period Ts.
．． It changes sequentially as 1.2, . . .

従ってサンプルａが０番地に書込まれるが、次のサンプ
ルｂも０番地に書込まれて０番地にサンプルｂが記憶さ
れる。Therefore, sample a is written to address 0, but the next sample b is also written to address 0, and sample b is stored at address 0.

同様にして１番地、２番地、３番地、・・・・・・・・
にはそれぞれサンプルｄ１サンプルｆ１サンプルｈ１・
・・・・・・・・が記憶され、メモリの内容は第７図Ｅ
に示すようになる。Similarly, address 1, address 2, address 3, etc.
are respectively sample d1 sample f1 sample h1.
...... is stored, and the contents of the memory are shown in Figure 7E.
It becomes as shown in .

基準カウンタ５１よりの基準クロックは読取りアドレス
発生回路５６に直接供給され、このアドレスは、スイッ
チ５４，５５を通じてメモリ４３゜４４へ供給される。The reference clock from reference counter 51 is supplied directly to a read address generation circuit 56, which is supplied through switches 54 and 55 to memories 43 and 44.

その場合書込みアドレスが供給されていない方のメモリ
へ供給されるようにされる。In that case, the write address is supplied to the memory to which it is not supplied.

この読取りアドレスは第γ図Ｆに示すようにサンプル周
期Ｔｓで順次変化する。This read address changes sequentially at the sampling period Ts, as shown in FIG. γF.

従ってメモリから読出される内容は第７図Ｇに示すよう
に入力ＰＣＭ記号中のサンプルが１個おきに除去され、
サンプルｂ、ｄ、ｆ、・・・・・が基準クロックで読出
され、その時間軸の長さは水平周期内で原映像信号の２
分の１になる。Therefore, the content read from memory is such that every other sample in the input PCM symbol is removed, as shown in Figure 7G.
Samples b, d, f, ... are read out using the reference clock, and the length of the time axis is 2 times the original video signal within the horizontal period.
It becomes 1/1.

書込みや読出し初期値は初期値設定回路５１の設定値を
スイッチ５８を通じてアドレス発生回路５３．５６に初
期設定される。Initial values for writing and reading are set in the initial value setting circuit 51 and are initialized in the address generation circuits 53 and 56 through the switch 58.

第１図では書込み初期値を０番地にして、画面の左端よ
り書込みが開始されるようにした。In FIG. 1, the initial write value is set to address 0 so that writing starts from the left edge of the screen.

第２図における映像信号１１ｂに対する合成用処理回路
１７ｂにおいては書込み開始が画面の左右の中間点より
行われるようにその初期値設定回路５７の初期値を設定
する。In the synthesis processing circuit 17b for the video signal 11b in FIG. 2, the initial value of the initial value setting circuit 57 is set so that writing starts from the midpoint between the left and right sides of the screen.

色信号に対し単純に色副搬送波の１サイクル単位で間引
いた場合は色情報が失われる。If the color signal is simply thinned out in units of one color subcarrier cycle, color information will be lost.

従って色圧縮回路４２ａでは色副搬送波の２サイクルよ
り１サイクルを作り、色副搬送波を１サイクル単位で内
挿することにより圧縮された映像信号でも通常のカラー
モニタで正常の色として画面上に再生できるようにされ
る。Therefore, in the color compression circuit 42a, one cycle is created from two cycles of the color subcarrier, and by interpolating the color subcarrier in units of one cycle, even a compressed video signal can be reproduced on the screen as a normal color on a normal color monitor. be made possible.

即ちサンプリング周波数が色副搬送波周波数の３倍、３
ｆｃである場合は第８図Ａに示すように色信号は丸印「
○」、×印ｕ×ｖ、三角印「△」で示すように色副搬送
波の００．１２０°、２４０°と順次１２０°ずつずれ
た３点が１サイクル中にサンプリングされる。That is, the sampling frequency is three times the color subcarrier frequency, 3
fc, the color signal is marked with a circle as shown in Figure 8A.
Three points sequentially shifted by 120° from 00.120° and 240° of the color subcarrier are sampled during one cycle, as indicated by "○", x mark uxv, and triangular mark "△".

圧縮された信号のサンプル点もＯｏ、１２ｏ０．２４ｏ
０のようにその順序が保たれるように配列する必要があ
る。The sample point of the compressed signal is also Oo, 12o0.24o
It is necessary to arrange them so that the order is maintained, such as 0.

このためあらかじめ周期が２倍となった色副搬送波の０
°、１２０°、２４０°のサンプル点を作る必要がある
。Therefore, 0 of the color subcarrier whose period is doubled in advance.
It is necessary to create sample points at 120°, 120°, and 240°.

例えば第８図Ｂに示すように圧縮される色副搬送波の１
２０°のサンプルｂ′と原信号の１２０°のサンプルｂ
の位相をゴ致させた時、１２０°サンプルｂ及びｅをｌ
：０の割合で加算し、次の圧縮される信号の２４０°の
サンプルｄ′はその前後の原信号の２４０°のサンプル
Ｃ及びｆをｄ′からｃ、ｆまでの各距離と対応して、２
／３：１／３の割合で加算して作り、同様にして圧縮信
号Ｏ０のサンプルｆ′はその前後の原信号の００のサン
プルｄ及びｇを１／３：２／３の割合で加算する。For example, one of the color subcarriers to be compressed as shown in FIG.
20° sample b' and 120° sample b of the original signal
When the phase of 120° samples b and e are matched,
:0, and the 240° sample d' of the next compressed signal is the 240° sample C and f of the original signal before and after it, corresponding to each distance from d' to c and f. ,2
Similarly, sample f' of compressed signal O0 is created by adding samples d and g of original signal 00 before and after it at a ratio of 1/3:2/3. .

これ等内挿された第８図Ｂのサンプルがメモリに書込ま
れ、そのメモリは基準クロックで読出され、圧縮された
３、５８ＭＨｚの信号が得られる。These interpolated samples of FIG. 8B are written to a memory that is read out with the reference clock to obtain a compressed 3.58 MHz signal.

このように色信号を内挿するには、例えば第９図に示す
ように端子６１に第２図の輝度色分離回路２４ａで分離
された色信号が供給され、これより基準クロック周期（
９３ミリ秒）の遅延時間をそれぞれ持つ遅延回路６２〜
６６の縦続回路へ供給される。To interpolate the color signal in this way, for example, as shown in FIG. 9, the color signal separated by the luminance color separation circuit 24a in FIG. 2 is supplied to the terminal 61, and from this, the reference clock period (
Delay circuits 62~ each having a delay time of 93 milliseconds)
66 cascade circuits.

遅延回路６４，６５，６６０各出力は係数器６７．６８
，６９にそれぞれ供給されて係数１．２／３．１／３が
掛算される。Each output of the delay circuits 64, 65, 660 is a coefficient multiplier 67.68
, 69 and multiplied by a coefficient of 1.2/3.1/3.

遅延回路６２６３．６４０各入力はそれぞれ係数器７１
，７２γ３に供給されてそれぞれ係数Ｏ１１／３゜２／
３が掛算される。Each input of the delay circuit 6263 and 640 has a coefficient multiplier 71.
, 72γ3 and the coefficient O11/3°2/
Multiplyed by 3.

係数器６７．６８，６９の出力側は６位置切替スイッチ
７４の切替点２，４６にそれぞれ接続され、係数器７１
，７２，７３０出力側はスイッチ７４と連動し、基準ク
ロックで順次切替えられる６位置切替スイッチ７５の切
替点２，４，６にそれぞれ接続される。The output sides of the coefficient multipliers 67, 68, 69 are connected to the switching points 2, 46 of the 6-position changeover switch 74, respectively.
, 72, and 730 output sides are connected to switching points 2, 4, and 6 of a 6-position selector switch 75, which is connected to the switch 74 and sequentially switched using a reference clock.

切替スイッチ７４，７５０出力は加算器７６で加算され
る。The outputs of the changeover switches 74 and 750 are added together by an adder 76.

切替点２でサンプルｂ／が、切替点４，６でサンプルｄ
′、ｆ′がそれぞれ加算器７６より得られる。Sample b/ at switching point 2, sample d at switching points 4 and 6
', f' are obtained from the adder 76, respectively.

輝度信号と同時に圧縮を行なうことができるように、第
９図において端子７７より分離された輝度信号がそれぞ
れ基準クロック周期の遅延時間をもつ遅延回路１８〜８
０の直列回路へ供給され、その出力は必要に応じてサン
プル周期、即ち基準クロック周期でオンオフされるスイ
ッチ８１によりサンプルが一つおきに除去されて加算器
８２へ供給され、この加算器８２で加算器γ６の色信号
と加算される。In order to compress the luminance signal at the same time, the luminance signals separated from the terminal 77 in FIG.
0 series circuit, and its output is removed every other sample by a switch 81 which is turned on and off at the sampling period, that is, the reference clock period, as necessary, and is supplied to an adder 82. It is added to the color signal of adder γ6.

この加算器８２の出力が第６図に示した端子４５へ供給
される。The output of this adder 82 is supplied to the terminal 45 shown in FIG.

このようにして圧縮された輝度信号及び色信号は第２図
の加算回路８３ａで加算された後バッファメモリ８４ａ
に記憶される。The luminance signal and chrominance signal compressed in this way are added in an adder circuit 83a in FIG. 2, and then added to a buffer memory 84a.
is memorized.

加算回路８３ａ、バッファメモＪ８４ａは第９図の加算
器８２、第６図のメモリ４３，４４がその作用をしてい
る。The adder 82 in FIG. 9 and the memories 43 and 44 in FIG. 6 act as the adder circuit 83a and buffer memo J84a.

同様にして映像信号１１ｂに対する処理が合成用処理回
路１７ｂで行われる。Similarly, processing for the video signal 11b is performed by the synthesis processing circuit 17b.

これ等合成用処理回路１７ａｔ１７ｂのバッファメモリ
８４ａ。Buffer memory 84a of these combining processing circuits 17at17b.

８４ｂから基準クロックで読出された第１図Ｃ２Ｄに示
す圧縮された信号は、合成回路８５で合成され、その合
成出力はＤＡ変換器８６でアナログ映像信号に変換され
る。The compressed signals shown in FIG. 1 C2D read out from 84b using the reference clock are synthesized by a synthesis circuit 85, and the synthesized output is converted into an analog video signal by a DA converter 86.

その映像信号はプロセスアンプ８７で同期信号発生器８
８からの水平、垂直同期信号、カラーバースト信号など
が付加されて第１図Ｅに示した第３映像信号として出力
される。The video signal is sent to a process amplifier 87 and a synchronization signal generator 8
Horizontal and vertical synchronization signals, color burst signals, etc. from 8 are added and output as the third video signal shown in FIG. 1E.

この合成に当り映像信号１１ａと映像信号１１ｂとは互
に同期している必要がある。For this synthesis, the video signal 11a and the video signal 11b must be synchronized with each other.

このため同期信号発生器８８の出力端子８９を通じて同
期信号が映像信号１１ａ、１１ｂの発生源、即ちテレビ
カメラ、磁気録画再生装置などへ供給されて同期的にこ
れ等が制御される。Therefore, the synchronizing signal is supplied through the output terminal 89 of the synchronizing signal generator 88 to the sources of the video signals 11a and 11b, ie, the television camera, the magnetic recording/reproducing device, etc., and these are controlled synchronously.

或はスイッチ９１を切替えて同期信号発生器８８の入力
端子を入力端子１６ａ又は１６ｂに接続し、例えば端子
１６ｂ側に接続して同期信号発生器８８を映像信号１１
ｂと同期させ、処理回路１７ａにおいてＡＤ変換器２１
ａと輝度色分離回路２４ａとの間にフレームシンクロナ
イザ９２ａを挿入し、映像信号１１ａを映像信号１１ｂ
に同期させる。Alternatively, by switching the switch 91, connect the input terminal of the synchronizing signal generator 88 to the input terminal 16a or 16b, for example, by connecting it to the terminal 16b side, the synchronizing signal generator 88 outputs the video signal 11.
b, and the AD converter 21 in the processing circuit 17a.
A frame synchronizer 92a is inserted between the luminance and color separation circuit 24a, and the video signal 11a is converted into the video signal 11b.
Synchronize with.

フレームシンクロナイザは公知のもので、そのメモリー
を中心としたディジタル処理部分のみを用いることがで
きる。The frame synchronizer is a well-known one, and only its memory-based digital processing part can be used.

同期信号発生器８８によりクロック発生器９３を同期信
号と同期駆動して基準クロックを得、この基準クロック
により、処理回路１７ａ、１７ｂを制御する。A reference clock is obtained by driving the clock generator 93 in synchronization with the synchronization signal by the synchronization signal generator 88, and the processing circuits 17a and 17b are controlled by this reference clock.

送信側で作られた第３映像信号は伝送され、又は磁気録
画される。The third video signal generated on the transmitting side is transmitted or magnetically recorded.

その受信信号又は再生信号は例えば第１０図に示すよう
にして原映像信号１１ａ、１１ｂに再生される。The received signal or reproduced signal is reproduced into original video signals 11a, 11b as shown in FIG. 10, for example.

入力端子１０１より第３映像信号は同期信号発生器１０
２へ供給され、その同期信号と同期した同期信号が作ら
れ、またこの同期信号と同期した基準クロックがクロッ
ク発生器１０３で発生される。The third video signal from the input terminal 101 is sent to the synchronization signal generator 10
2, a synchronization signal synchronized with the synchronization signal is generated, and a reference clock synchronized with this synchronization signal is generated by the clock generator 103.

このクロック信号により制御されて、入力された第３映
像信号はＡＤ変換器１０４で例えば８ビット並列ＰＣＭ
信号に変換される。Controlled by this clock signal, the input third video signal is converted into, for example, 8-bit parallel PCM by the AD converter 104.
converted into a signal.

そのＰＣＭ映像信号は輝度色分離回路１０５で輝度信号
と色信号とに分離され、これ等は再生用処理回路１０６
ａ及び１０６ｂへそれぞれ供給される。The PCM video signal is separated into a luminance signal and a color signal by a luminance and color separation circuit 105, and these are processed by a reproduction processing circuit 106.
a and 106b, respectively.

再生用処理回路１０６ａＪび１０６ｂは同一構成とする
ことができるので、処理回路１０６ａについて述べる。Since the reproduction processing circuits 106aJ and 106b can have the same configuration, only the processing circuit 106a will be described.

分離された輝度信号及び色信号はそれぞれバッファメモ
リ１０１ａ及び１０８ａに書込まれる。The separated luminance signal and color signal are written to buffer memories 101a and 108a, respectively.

バッファメモリ１０７ａ、１０８ａの各信号はそれぞれ
輝度用伸張回路１０９ａ、色層伸張回路１１１ａで各水
平周期において時間軸が２倍に拡大される。The time axes of the signals in the buffer memories 107a and 108a are doubled in each horizontal period by a luminance expansion circuit 109a and a color layer expansion circuit 111a, respectively.

これ等バッファメモリ１０７ａ。１０８ａ、伸張回路１
０９ａ、１１１ａは送信侃の圧縮回路４１ａ、４２ａ、
バッファメモリ８４ａと同様に構成されて逆に用いられ
る。These buffer memories 107a. 108a, expansion circuit 1
09a, 111a are transmission compression circuits 41a, 42a,
It is configured in the same manner as the buffer memory 84a and is used in reverse.

即ち輝度信号や色信号は第６図のメモリ４３゜４４に記
憶されるが、その場合書込みアドレス発生回路５３は基
準クロックにより直接動作され、従ってカウンタ５２は
省略される。That is, the luminance signal and the color signal are stored in the memories 43 and 44 of FIG. 6, but in this case the write address generation circuit 53 is operated directly by the reference clock, and therefore the counter 52 is omitted.

逆に点線で示すように２分の１カウンタ１１２を通して
読取りアドレス発生回路５６が駆動される。Conversely, the read address generation circuit 56 is driven through the 1/2 counter 112 as shown by the dotted line.

従って入力信号は第１１図Ａに示すようにサンプルｂ、
ｄ。Therefore, the input signal is sample b, as shown in FIG. 11A.
d.

ｆ・・・・・・・・・が基準クロックで番地Ｏ１１，２
、・・・・・・・・・に書込まれる。f....... is the reference clock and address O11,2
, ...... will be written.

読取りは基準クロックで行われるが、そのアドレスの変
化は基準クロックの２分の１の速度であって、同一アド
レスが２回ずつ読出される。Reading is done with the reference clock, but the address changes at half the rate of the reference clock, and the same address is read twice.

最初に読出されたサンプルと前の内容とを１／２ずつ加
算して内挿され、後で読出されたものはそのまま出力さ
れる。The sample read first and the previous content are added by 1/2 and interpolated, and the sample read later is output as is.

従って出力は第１１図Ｃに示すようになる。Therefore, the output becomes as shown in FIG. 11C.

なお初期値設定回路５７には再生用処理回路１０６ａ、
１０６ｂの何れにおいても０番地が設定される。Note that the initial value setting circuit 57 includes a reproduction processing circuit 106a,
106b is set to address 0.

色伸張回路１１１ａにおいては輝度伸張回路１０９ａに
おけると同様にバッファメモリに書込んだ後、各サンプ
ルを２回ずつ読出すが、その内挿は次のように色副搬送
波の２サイクルを組として行う。In the color expansion circuit 111a, each sample is read out twice after being written into the buffer memory in the same manner as in the luminance expansion circuit 109a, but the interpolation is performed as a set of two cycles of the color subcarrier as follows. .

その例を第１２図に示す。同図Ａは周期が２倍にされた
色副搬送波信号を、同図Ｂは内挿比率を、同図Ｃは内挿
された出力色副搬送波をそれぞれ示す。An example is shown in FIG. Figure A shows a color subcarrier signal whose period has been doubled, Figure B shows the interpolation ratio, and Figure C shows the interpolated output color subcarrier signal.

例えば入力信号の１２０°のサンプルｂと内挿された出
力のサンプルｂ′とが位相的に一致され、そのｂがその
ままｂ′となり、ｂ′より１２０°の点は次の２４０°
の点のサンプルｄとそれより３６０°前のサンプルとが
その距離に応じて５／６：１／６で加算されてサンプル
Ｃ′とされる。For example, the 120° sample b of the input signal and the interpolated output sample b' are matched in phase, and b becomes b' as is, and the point 120° from b' is the next 240° sample b'.
The sample d at the point d and the sample 360 degrees before it are added at a ratio of 5/6:1/6 according to the distance to form the sample C'.

次の００の出力ｄ′は入力信号のθ°のサンプルｆとそ
の３６０°前のサンプルとが２／３：１／３で加算され
る。The next 00 output d' is obtained by adding the θ° sample f of the input signal and the sample 360° before that in a ratio of 2/3:1/3.

次の出力信号の１２００のサンプルｅ′は入力信号の１
２００のサンプルｂと次の１２０°のサンプルｈとが１
／２：１／２で加算される。The next 1200 samples e' of the output signal are 1 of the input signal
200 samples b and the next 120° sample h are 1
/2: Added by 1/2.

以下同様にして内挿が行われる。この第１２図に示した
内挿を行う回路は第１３図に示すように構成される。Interpolation is performed in the same manner thereafter. The circuit for performing the interpolation shown in FIG. 12 is constructed as shown in FIG. 13.

即ち端子１１３を通じて伸張回路のメモリから読出され
た信号はそれぞれ基準クロック周期を遅延時間とする遅
延回路１１４〜１２５の直列回路へ供給される。That is, the signal read from the memory of the expansion circuit through the terminal 113 is supplied to a series circuit of delay circuits 114 to 125 each having a reference clock period as a delay time.

遅延回路１２５，１２４，１２３．・・・・・・・・・
、１２０の各出力は係数器１２６，１２７〜１３１へそ
れぞれ供給されて、係数０．１／６．２／６．３／６゜
４／６．５／６が掛算される。Delay circuits 125, 124, 123.・・・・・・・・・
, 120 are supplied to coefficient multipliers 126, 127-131, respectively, and multiplied by coefficients 0.1/6.2/6.3/6°4/6.5/6.

また遅延回路１１４〜１１９の出力がそれぞれ係数器１
３２〜１３７へ供給され、それぞれ係数１．５／６゜４
／６．３／６．２／６．１／６が掛算される。In addition, the outputs of the delay circuits 114 to 119 are respectively output to the coefficient multiplier 1.
32 to 137, each with a coefficient of 1.5/6°4
/6.3/6.2/6.1/6 is multiplied.

６点切替スイッチ１３８の切替点１〜６はそれぞれ係数
器１２６〜１３１の出力側に接続され、６点切替スイッ
チ１３９の切替点１〜６は係数器１３２〜１３７の出力
側にそれぞれ接続される。Switching points 1 to 6 of the 6-point changeover switch 138 are connected to the output sides of the coefficient units 126 to 131, respectively, and switching points 1 to 6 of the 6-point changeover switch 139 are connected to the output sides of the coefficient units 132 to 137, respectively. .

スイッチ１３８，１３９は基準クロックで同時に順次切
替えられ、切替出力は加算器１４１で加算され、第１２
図Ｃに示した内挿信号ｂ′ｃ′ｄ′ｅ′ｆ′ＥＥＫ・・
・・・・が得られる。The switches 138 and 139 are simultaneously and sequentially switched by the reference clock, and the switching outputs are added by the adder 141 and the 12th
Interpolated signal b'c'd'e'f'EEK shown in Figure C...
... is obtained.

第１０図において輝度伸張回路１０９ａよりの伸張出力
は輪郭補正回路１４２ａへ供給される。In FIG. 10, the expanded output from brightness expansion circuit 109a is supplied to contour correction circuit 142a.

これは水平方向の圧縮に伴う折返し雑音を防止するため
に高周波成分が除去され、よって波形のなまりが生じ、
輪郭がぼけるおそれがある。This is because high frequency components are removed to prevent aliasing noise caused by horizontal compression, resulting in a rounded waveform.
The outline may become blurred.

この輪郭のぼけを補償するのが輪郭補正回路１４２ａで
ある。The contour correction circuit 142a compensates for this contour blur.

例えば第１４図に示すように端子１４３を通じて輝度伸
張回路１０９ａの出力は、それぞれ基準クロック周期を
遅延時間とする遅延回路１４４〜１５０の直列回路へ供
給される。For example, as shown in FIG. 14, the output of the brightness expansion circuit 109a is supplied through a terminal 143 to a series circuit of delay circuits 144 to 150, each of which has a reference clock period as its delay time.

遅延回路１４４，１４５，１４６の出力は加算器１５１
で加算され、遅延器１４８，１４９，１５０の出力は加
算器１５２で加算され、加算器１５１゜１５２の各出力
は加算器１５３で加算され、その加算出力は係数器１５
４で１／３倍され、遅延回路１４７の出力は係数器１５
５で２倍され、係数５１５４．１５５の出力は加算器１
５６で引算される。The outputs of the delay circuits 144, 145, 146 are sent to the adder 151.
The outputs of the delay units 148, 149, and 150 are added together in the adder 152, the respective outputs of the adders 151 and 152 are added in the adder 153, and the added output is added in the coefficient unit 15.
The output of the delay circuit 147 is multiplied by 1/3 by 4, and the output of the delay circuit 147 is
5 and the output of the coefficient 5154.155 is added to adder 1.
56 is subtracted.

その出力は係数器１５７でα倍されて輪郭補償信号が得
られる。The output is multiplied by α in a coefficient multiplier 157 to obtain a contour compensation signal.

これと遅延回路１４７の出力とが加算器１５８で加算さ
れて輪郭補償された出力が得られる。This and the output of the delay circuit 147 are added by an adder 158 to obtain a contour-compensated output.

このようにしてレベル差があればそのレベル差を拡大し
て輪郭が明確になるようになる。In this way, if there is a level difference, the level difference is expanded to make the outline clearer.

第１０図において輝度伸張回路１０９ａと輪郭補正回路
１４２ａにおける遅延量と色伸張回路１１１ａの出力ま
での遅延量が合致するように、遅延回路１５９ａで色伸
張回路１１１ａの出力が遅延され、これと輪郭補正回路
１４２ａの出力とが加算回路１６１ａで加算され、その
出力はＤＡ変換器１６２ａでアナログ信号に変換される
。In FIG. 10, the output of the color expansion circuit 111a is delayed by the delay circuit 159a so that the amount of delay in the brightness expansion circuit 109a and the contour correction circuit 142a matches the amount of delay to the output of the color expansion circuit 111a, and The output of the correction circuit 142a is added by the addition circuit 161a, and the output is converted into an analog signal by the DA converter 162a.

その変換出力に同期信号発生器１０２からの同期信号、
カラーバースト信号などがプロセスアンプ１６３ａで加
算されて、原映像信号１１ａが再生される。A synchronization signal from the synchronization signal generator 102 is applied to the conversion output,
The color burst signal and the like are added by a process amplifier 163a to reproduce the original video signal 11a.

同様にして再生用処理回路１０６ｂで原映像信号１１ｂ
が再生される。Similarly, the reproduction processing circuit 106b outputs the original video signal 11b.
is played.

上述においては輝度信号、色信号の分離、これ等信号の
圧縮、伸張などのデジタル処理のために色副搬送波周波
数の３倍の周波数３ｆｃでサンプリングし、これを基準
クロック周波数とした。In the above description, sampling was performed at a frequency 3fc, which is three times the color subcarrier frequency, and this was used as the reference clock frequency for digital processing such as separation of luminance signals and color signals, and compression and expansion of these signals.

しかしそのサンプリング周波数に限らず、色副搬送波周
波数の４倍の周波数４ｆｃを基準クロック周波数として
もよい。However, the sampling frequency is not limited to this, and the reference clock frequency may be a frequency 4fc that is four times the color subcarrier frequency.

輝度信号と色信号との分離はアナログ信号の段階で行っ
てもよい。Separation of the luminance signal and color signal may be performed at the analog signal stage.

ＮＴＳＣカラー映像信号について第１５図に示すように
ＡＤ変換器２１ａの出力を分離フィルタ１６７ａに通し
て輝度信号Ｙと、■信号と、Ｑ信号とに分離しこれ等を
輝度圧縮回路４１ａ、■信号圧縮回路１６８ａ、Ｑ信号
圧縮回路１６９ａでそれぞれ水平期間ごとに２分の１に
圧縮し、その圧縮された信号を加算回路１７１ａで加算
してもよい。Regarding the NTSC color video signal, as shown in FIG. 15, the output of the AD converter 21a is passed through a separation filter 167a to separate it into a luminance signal Y, a ■signal, and a Q signal. The compression circuit 168a and the Q signal compression circuit 169a may each compress the signal by half for each horizontal period, and the compressed signals may be added together by the addition circuit 171a.

この場合は圧縮回路４１ａは１０．７Ｍビット／Ｓ、１
６８ａ、１６９ａは３５８Ｍビット／Ｓの各基準クロッ
クが用いられ、内挿の必要はない。In this case, the compression circuit 41a is 10.7 Mbit/S, 1
68a and 169a each use a 358 Mbit/S reference clock, and there is no need for interpolation.

第１６図に示すようにデコーダ１１２ａにより映像信号
１１ａをアナログ信号のまま輝度信号Ｙ色差信号Ｒ−Ｙ
、Ｂ−Ｙに分離し、これ等’ｒＡＤ変換器１７３ａ、１
７４ａ、１７５ａでデジタル信号に変換される。As shown in FIG. 16, the decoder 112a converts the video signal 11a as an analog signal into a luminance signal Y color difference signal R-Y.
, B-Y, and these 'rAD converters 173a, 1
The signals are converted into digital signals at 74a and 175a.

輝度信号のＡＤ変換器１７３ａの出力は１４．３Ｍビッ
ト／Ｓで８ビツト色差信号ＡＤ変換器１７４ａ、１７５
ａの各出力はそれぞれ３．６Ｍビット／Ｓで６ビツトと
される。The output of the luminance signal AD converter 173a is 14.3 Mbit/S and the output is 8-bit color difference signal AD converter 174a, 175.
Each output of a is 6 bits at 3.6 Mbit/S.

これ等ＡＤ等換器の出力圧縮回路１７６ａ、１７７ａ。Output compression circuits 176a and 177a of these AD converters.

１７８ａでそれぞれ水平方向に２分の１に圧縮され、そ
の圧縮出力はアナログ信号にＤＡ変換器１８１ａ、１８
２ａ、１８３ａでそれぞれ変換され、その変換出力はエ
ンコーダ１８４ａでＮＴＳＣカラー信号に逆変換される
。178a, and the compressed outputs are converted into analog signals by DA converters 181a and 18.
2a and 183a, and the converted output is inversely converted into an NTSC color signal by an encoder 184a.

第１７図に示すように分離回路１６７ａにより分離され
た輝度信号Ｙ、Ｉ信号、Ｑ信号を多重化回路１８５ａで
時分割多重化し、この多重信号を圧縮回路４１ａで圧縮
し、その圧縮された信号を分離回路１８６ａでＹ信号、
■信号、Ｑ信号に分離した後これ等をＤＡ変換器１８１
ａ、１８２ａ。As shown in FIG. 17, the luminance signal Y, I signal, and Q signal separated by the separation circuit 167a are time-division multiplexed by the multiplexing circuit 185a, and this multiplexed signal is compressed by the compression circuit 41a, and the compressed signal is Y signal in the separation circuit 186a,
■After separating the signal and Q signal, these are sent to the DA converter 181.
a, 182a.

１８３ａでそれぞれアナログ信号に変換してもよい。Each signal may be converted into an analog signal at 183a.

受信側においても第１８図に示すようにＡＤ変換器１０
４の出力を分離回路１８７で輝度信号Ｙ、■信号、Ｑ信
号に分離し、これ等をそれぞれバッファメモリ１０７ａ
、１８８ａ、１８９ａに記憶し、伸張回路１０９ａ、１
９１ａ、１９２ａでそれぞれ伸張してもよい。On the receiving side, as shown in FIG.
The output of 4 is separated into the luminance signal Y, ■ signal, and Q signal by the separation circuit 187, and these are respectively sent to the buffer memory 107a.
, 188a, 189a, and decompression circuits 109a, 1
They may be expanded at 91a and 192a, respectively.

同様に第１９図に示すように受信された第３映像信号を
先ずデコーダ１９３で輝度信号Ｙ、色信号Ｒ−Ｙ、及び
Ｂ−Ｙに分離し、これ等をそれぞれＡＤ変換器１９４゜
１９５．１９６でデジタル信号に変換し、それ等を伸張
回路１０９ａ、１９７ａ、１９８ａで伸張してもよい。Similarly, as shown in FIG. 19, the received third video signal is first separated by a decoder 193 into a luminance signal Y, a chrominance signal R-Y, and a B-Y, which are then sent to AD converters 194, 195, . The signal may be converted into a digital signal in step 196, and then expanded in expansion circuits 109a, 197a, and 198a.

第１５図乃至第１７図、第１８図、第１９図においては
基本クロックの周波数を色副搬送波の４倍・４ｆｃとす
ることができ、複雑な内挿を必要としない。In FIGS. 15 to 17, 18, and 19, the frequency of the basic clock can be set to 4 times the color subcarrier, ie, 4fc, and complicated interpolation is not required.

以上述べたようにこの発明によれば、二つの映像信号１
１ａ、１１ｂが一つの第３映像信号に変換されて送信さ
れ、マイクロ波回線、同軸回線などの１回線で二つの映
像信号を伝送することができる。As described above, according to the present invention, two video signals 1
1a and 11b are converted into one third video signal and transmitted, and two video signals can be transmitted over one line such as a microwave line or a coaxial line.

しかも重要なことは映像信号として伝送されるため、中
継所などにおいて画像としてモニタすることができる。What is more important is that since it is transmitted as a video signal, it can be monitored as an image at a relay station or the like.

また水平方向にのみ圧縮するため再生画像の劣化が少な
い。Furthermore, since compression is performed only in the horizontal direction, there is little deterioration of reproduced images.

特に輪郭補償をすれば充分良好な再生画像が得られる。In particular, if contour compensation is performed, a sufficiently good reproduced image can be obtained.

この発明はマイクロ波回線を用いる実況放送において１
回線で２つの映像信号を送信でき、同様に固定の回線で
あるＳＴリンクにも適用でき、更に幹線の伝送にも適用
できる。This invention is useful for live broadcasting using microwave lines.
Two video signals can be transmitted over a line, and it can also be applied to ST links, which are fixed lines, and can also be applied to trunk line transmission.

なお上述において水平方向に圧縮して２つの画像を左右
に並べるように１つの映像信号を作ったが垂直方向に圧
縮して２つの画像を上下に述べるように１つの映像信号
とすることもできる。In the above, one video signal was created by compressing the two images horizontally and arranging them left and right, but it is also possible to compress the two images vertically to create one video signal as described above and below. .

その場合は処理回路に設けるメモリの容量が大きくなり
、また飛び越し走査の点から水平方向の圧縮より画像劣
化が大きい。In this case, the capacity of the memory provided in the processing circuit becomes large, and image deterioration is greater than in horizontal compression due to interlaced scanning.

【図面の簡単な説明】[Brief explanation of drawings]

第１図はこの発明による映像信号伝送方式の一例の原理
を説明するための波形図、第２図はこの発明による映像
信号伝送方式における送信側の例を示すブロック図、第
３図は輝度色分離回路２４ａの具体例を示すブロック図
、第４図は分離された輝度信号の周波数特性を示す曲線
図、第５図は分離された色信号の周波数特性を示す曲線
図第６図は圧縮回路４１ａの一例を示すブロック図第７
図は圧縮動作の説明に供する図、第８図は圧縮に先立つ
色信号の内挿を説明するための図、第９図は色信号の内
挿及び輝度信号との加算回路の具体例を示す図、第１０
図はこの発明による映像信号伝送方式における受信側の
例を示すブロック図、第１１図は伸張動作の説明に供す
るための図第１２図は色信号伸張時の内挿動作を説明す
るための図、第１３図は第１２図に示した内挿を行う具
体例を示す図、第１４図は輪郭補正回路１４２ａの一例
を示す図、第１５図乃至第１７図はそれぞれ送信側の他
の例を示すブロック図、第１８図及び第１９図はそれぞ
れ受信側の他の例を示すブロック図である。 １６ａｙ１６ｂ：映像信号入力端子、１７ａ。 １７ｂ：合成用処理回路、１８ａ：ＴＢＣアダプタ、２
１ａ：ＡＤ変換器、２２ａ：同期分離及びクロック発生
回路、２３ａ：タイムベースコレクタ、２４ａ：輝度色
分離回路、４１ａ：輝度圧縮回路、４２ａ：色圧縮回路
、８３ａ：輝度色加算回路、８４ａ：バッファメモリ、
８５：合成回路、８６：ＤＡ変換器、８Ｔ：プロセスア
ンプ、８８：同期信号発生器、９３：クロック発生器、
１０１：受信入力端子、１０２：同期信号発生器、１０
３：クロック発生器、１０４：ＡＤ変換器、１０５：輝
度色分離回路、１０６ａ、１０６ｂ二再生用処理回路、
１０７ａ、１０８ａ：バッファメモリ、１０９ａ：輝度
伸張回路、１１１ａ：色伸張回路、１４２ａ：輪郭補正
回路、１５９ａ：遅延回路、１６１ａ：輝度色加算回路
、１６２ａ：ＤＡ変換器、１６３ａ：プロセスアンプ。Fig. 1 is a waveform diagram for explaining the principle of an example of the video signal transmission method according to the present invention, Fig. 2 is a block diagram showing an example of the transmitting side in the video signal transmission method according to the invention, and Fig. 3 is a luminance color diagram. A block diagram showing a specific example of the separation circuit 24a, FIG. 4 is a curve diagram showing the frequency characteristics of the separated luminance signal, and FIG. 5 is a curve diagram showing the frequency characteristics of the separated color signal. FIG. 6 is a compression circuit. Block diagram No. 7 showing an example of 41a
The figure is a diagram for explaining the compression operation, Figure 8 is a diagram for explaining the interpolation of the color signal prior to compression, and Figure 9 is a specific example of the circuit for interpolating the color signal and adding it with the luminance signal. Figure, 10th
11 is a block diagram showing an example of the receiving side in the video signal transmission system according to the present invention. FIG. 11 is a diagram for explaining the expansion operation. FIG. 12 is a diagram for explaining the interpolation operation when expanding the color signal. , FIG. 13 is a diagram showing a specific example of performing the interpolation shown in FIG. 12, FIG. 14 is a diagram showing an example of the contour correction circuit 142a, and FIGS. 15 to 17 are other examples of the transmitting side, respectively. FIG. 18 and FIG. 19 are block diagrams showing other examples of the receiving side, respectively. 16ay16b: video signal input terminal, 17a. 17b: Synthesis processing circuit, 18a: TBC adapter, 2
1a: AD converter, 22a: synchronization separation and clock generation circuit, 23a: time base collector, 24a: luminance color separation circuit, 41a: luminance compression circuit, 42a: color compression circuit, 83a: luminance color addition circuit, 84a: buffer memory,
85: Synthesis circuit, 86: DA converter, 8T: Process amplifier, 88: Synchronous signal generator, 93: Clock generator,
101: Reception input terminal, 102: Synchronization signal generator, 10
3: Clock generator, 104: AD converter, 105: Luminance color separation circuit, 106a, 106b 2 reproduction processing circuits,
107a, 108a: buffer memory, 109a: brightness expansion circuit, 111a: color expansion circuit, 142a: contour correction circuit, 159a: delay circuit, 161a: brightness color addition circuit, 162a: DA converter, 163a: process amplifier.

Claims (1)

【特許請求の範囲】[Claims] １ 第１映像信号及び第２映像信号を互に同期させる同
期手段と、これら第１映像信号及びこれと同時に得られ
ている第２映像信号をそれぞれその映像信号の水平方向
についてのみ各水平信号ごとに２分の１に時間軸を圧縮
する圧縮手段と、これ等圧縮された映像信号を各水平信
号ごとに時間的に交互に配列して第３映像信号を作る合
成手段とその第３映像信号を伝送する伝送手段と、受信
側で第３映像信号の各水平期間の前半と後半とを分離す
る分離手段と、これら分離された信号をそれぞれ水平方
向でのみ時間軸をそれぞれ伸張して原第１映像信号及び
原第２映像信号を再生する手段とを備えた２チャンネル
映像信号伝送方式。1 A synchronizing means for mutually synchronizing a first video signal and a second video signal, and synchronizing means for synchronizing the first video signal and a second video signal obtained at the same time, for each horizontal signal only in the horizontal direction of the video signal. a compression means for compressing the time axis to one half; a synthesis means for creating a third video signal by arranging the compressed video signals alternately in time for each horizontal signal; and the third video signal. a transmission means for transmitting the third video signal; a separation means for separating the first half and the second half of each horizontal period of the third video signal on the receiving side; A two-channel video signal transmission system comprising means for reproducing a first video signal and an original second video signal.