JPS58111194A - Semiconductor device - Google Patents

Abstract

PURPOSE:To remove errors at holding time by connecting the gates of two MOSTs of which sources and drains are connected respectively to make an analog switch and driving the source and drain of one MOST out of said MOSTs at an opposite phase against the gate of the 3rd MOST. CONSTITUTION:The 1st MOST22 and the 2nd MOST21 of which source and drain electrodes are connected respectively are connected each other at their gate electrodes to constitute an analog switch. The source or drain electrode of the 3rd MOST4 is connected to the source and drain electrode of the 1st MOST22. The source and drain electrode 11 of the 2nd MOST21 is driven at an opposite phase against the gate electrode 2 of the 3rd MOST4. The drain or source electrode 1 of the 3rd MOST4 is used as an analog input terminal and the source and drain electrode of the 1st MOST 22 is used as a sample holding output terminal 3. Said configuration can obtain an analog switch to reduce errors at a holding time.

Description

【発明の詳細な説明】 本発明は半導体装置Ｅｅｌするものであ如、特にＭＯ８
アナログスイッチを用い九すンプルｅホールド回路（以
下８／Ｈ回路と略す）Ｋ関するものである。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to semiconductor devices, particularly MO8
The present invention relates to a 9-sample e-hold circuit (hereinafter abbreviated as 8/H circuit) K using an analog switch.

辺部、デジタル技術の長足の進歩に伴ない、従来アナロ
グ量として情報処理されていた分野においてもアナｐグ
・デジタル変換器を用いて、アナ藺グ量をデジタル量に
変換した徒、デジタル処理を行う傾向が強まっている。With the rapid progress of digital technology, even in fields where information was conventionally processed as analog quantities, analog-to-digital converters are used to convert analog quantities into digital quantities, resulting in digital processing. There is a growing trend to do so.

このアナログ・デジタル変換器における変換方法として
は積分形、並列形、逐次近似形勢さまざまな方法が採用
されている。これらの方法を採用する基準としては要求
される変換精度、変換速度等から技術的に決定されるの
が一般的である。一般に、低速度、高精度に積分形、高
速度、低精度に並列形、中速度、中精度に逐次近似形が
用いられている。Various conversion methods such as integral type, parallel type, and successive approximation type are employed in this analog-to-digital converter. The criteria for adopting these methods are generally determined technically based on the required conversion accuracy, conversion speed, etc. Generally, an integral type is used for low speed and high accuracy, a parallel type is used for high speed and low accuracy, and a successive approximation type is used for medium speed and medium accuracy.

アナｐグ・デジタル変換口の精度における感度の高い回
路として８／Ｈ回路がある。例えば＃Ｉ１図の如き回路
構成が考えられる。第１図においてアナログ入力端子ｌ
からアナログ電圧が印加される。ＭＯＳ）ランジスタ４
はアナログスイッチとして用いられ制御信号端子２が前
記ＭＯＳトランジスタ４のゲート電極に接続されており
、ＭＯＳトランジスタ４がＮ形のときは制御信号端子２
に正の電圧を印加すれば導通する。このとき、アナログ
入力端子１からアナログ電圧がホールド容量５に充放電
を行う。次に１制御信号端子２を負電圧を印加するとＭ
ＯＳトランジスタ４は非導通となり、アナログ電圧はホ
ールド容量に保持され、８／Ｈ出力端子３から出力され
る。There is an 8/H circuit as a circuit with high sensitivity in terms of accuracy of the analog/pg/digital conversion port. For example, a circuit configuration as shown in FIG. #I1 can be considered. In Figure 1, analog input terminal l
An analog voltage is applied from MOS) transistor 4
is used as an analog switch, and the control signal terminal 2 is connected to the gate electrode of the MOS transistor 4. When the MOS transistor 4 is N type, the control signal terminal 2 is connected to the gate electrode of the MOS transistor 4.
It becomes conductive if a positive voltage is applied to it. At this time, the analog voltage from the analog input terminal 1 charges and discharges the hold capacitor 5 . Next, when a negative voltage is applied to 1 control signal terminal 2, M
The OS transistor 4 becomes non-conductive, and the analog voltage is held in the hold capacitor and output from the 8/H output terminal 3.

第１図の如き回路はＭＯＳトランジスタ４のゲート電極
とソース電極またはドレイン電極間に存在する浮遊容量
のため、制御信号が正から負Ｋｆ化するときに容量結合
の過渡雑音が生じる。In the circuit shown in FIG. 1, due to the stray capacitance existing between the gate electrode and the source or drain electrode of the MOS transistor 4, transient noise due to capacitive coupling occurs when the control signal changes from positive to negative Kf.

この過渡雑音を補償するために８２図の如き回路が提案
されていた。第２図において第１図と同じ個所は同じ番
号を用いている。第１図との相異点は補償用ＭＯＳトラ
ンジスター２の追加と前記トランジスタの電極を制御す
る補償信号端子ｌＩＫある。補償信号端子１１は制御信
号端子２と逆相で駆動されるものである。この逆相信号
は、制御信号端子２に印加される信号をインバータによ
って反転すれば容易に実現できるものである。In order to compensate for this transient noise, a circuit as shown in FIG. 82 has been proposed. In FIG. 2, the same parts as in FIG. 1 are designated by the same numbers. The difference from FIG. 1 is the addition of a compensation MOS transistor 2 and a compensation signal terminal lIK for controlling the electrode of the transistor. The compensation signal terminal 11 is driven in opposite phase to the control signal terminal 2. This reverse phase signal can be easily realized by inverting the signal applied to the control signal terminal 2 using an inverter.

絡２図は制御信号が正から負へと変化するときに第１図
と異なる動作をする。すなわち、制御信号が正から負へ
と変化するときに補償信号が負から正へと変化し、ＭＯ
Ｓ）？ンジスタ２の過渡雑音をＭＯＳトランジスタ１２
により補償するものである。Circuit diagram 2 behaves differently from diagram 1 when the control signal changes from positive to negative. That is, when the control signal changes from positive to negative, the compensation signal changes from negative to positive, and the MO
S)? The transient noise of transistor 2 is transferred to MOS transistor 12.
This will be compensated by.

通常、補償用ＭＯ８）？ンジスタ１２の寸法はアナログ
スイッチ用ＭＯＳトランジスタの約半分にすると補償さ
れることは知られている。この補償用ＭＯＳトランジス
タとアナログスイッチ用トランジスタの寸法比が製造工
程におけるバラツキで変動し九場合は補償が十分に行な
われず、サンプル・ホールド回路の誤差が生じ、アナロ
グ・デジタル変換器において精度の劣化が生じる轡の欠
点があった。Normally, compensation MO8)? It is known that compensation can be achieved by making the size of the transistor 12 about half that of the analog switch MOS transistor. If the dimensional ratio between the compensation MOS transistor and the analog switch transistor fluctuates due to variations in the manufacturing process, compensation will not be sufficient, causing errors in the sample-and-hold circuit, and deteriorating accuracy in the analog-to-digital converter. There was a drawback to the resulting lining.

本発明はかか今欠点を教養し、製造工程におけるバラツ
キに対し十分な安定度を得るととＫよシ、ホールド時の
誤差が小さいアナログ・スイッチを提供するものである
。The present invention addresses these shortcomings and provides an analog switch with sufficient stability against variations in the manufacturing process and with a small error during hold.

本発明によればソース電極とドレイン電極を接続した第
１および第２のＭＯＳ）ランジスタを有し、前記第１お
よび第２゛のゲート電極を接続し、アナログスイッチを
構成する第１および第２のＭＯＳ）ランジスタと＃１は
同じ寸法の第３のＭＯＳトランジスタのソースまたはド
レイン電極に第１のＭＯＳトランジスタのソースおよび
ドレイン電極を接続し、第２のＭＯＳ）ランジスタのソ
ースおよびドレイン電極を、第３のＭＯＳ）ランジスタ
のゲート電極と逆相で駆動する牛導体装置が得られる。According to the present invention, the first and second MOS transistors have a source electrode and a drain electrode connected to each other, and the first and second MOS transistors have a source electrode and a drain electrode connected to each other, and the first and second MOS transistors have a source electrode and a drain electrode connected to each other, and the first and second MOS transistors are connected to each other, and the first and second MOS transistors are connected to each other, and the first and second MOS transistors are connected to each other, and the first and second MOS transistors are connected to each other, and the first and second MOS transistors are connected to each other, and the first and second MOS transistors are connected to each other. #1 connects the source and drain electrodes of the first MOS transistor to the source or drain electrode of the third MOS transistor of the same size, and connects the source and drain electrodes of the second MOS transistor #1 to the source or drain electrode of the third MOS transistor of the same size. A conductor device is obtained which is driven in the opposite phase to the gate electrode of the transistor (MOS) transistor (No. 3).

以下に本発明の実施例を図面を用いて詳細に説明する。Embodiments of the present invention will be described in detail below with reference to the drawings.

Ｗ、３図は本発明の詳細な説明図である。第３図におい
て第１図および第２図と同じ個所には同じ番号を用いて
いる。Figure W, 3 is a detailed explanatory diagram of the present invention. In FIG. 3, the same numbers are used for the same parts as in FIGS. 1 and 2.

＃Ｉ３図は第２図におけるＭＯＢ）ランジスタ１２を、
互のゲート電極が接続されたＭＯＳトランジスタ２１お
よび２２ＫＩＩ換され要点にある。この構成とすること
でＭＯＳ）ランジスタ４とほぼ則じ寸法のＭＯＳ）？ン
ジスタ２１および２２を使用することができる。ＭＯＳ
）ランジスタ２１および２２は直列接続されているため
、等倹約にＭＯＳ）ランジスタ４の約半分の寸法となっ
ている。#I3 figure shows MOB) transistor 12 in figure 2,
The main point is that MOS transistors 21 and 22KII, whose gate electrodes are connected to each other, are replaced. With this configuration, the MOS transistor 4 has almost the same dimensions as the MOS transistor 4. registers 21 and 22 can be used. M.O.S.
) The transistors 21 and 22 are connected in series, so that they are approximately half the size of the equi-frugal MOS transistor 4.

このため製造工程のバラツキはＭＯＳ　）ランジスタ４
，２１および２２が近接して配置されていれｔ−ｊｌｉ
ｉＪじ変動を受けることにな９．＃造工程のバラツキに
対し十分な安定度が得られることは明らかであろう。Therefore, variations in the manufacturing process are caused by MOS) transistor 4
, 21 and 22 are arranged close to each other.
9. It will be subject to the same fluctuations. It is clear that sufficient stability can be obtained against variations in the manufacturing process.

なお本実施例はＮ形ＭＯ８）９ンジスタを用いて説明し
であるがＰ形ＭＯ８）ランジスタを使用するときは制御
信号および補償信号の極性を逆に用いることで実現でき
ることは容易に推定できるものであり、ＭＯＳ　）ラン
ジスタのＮ形およびＰ形ともに本発明は実施できる亀の
である。Although this example is explained using an N-type MO8) transistor, it can be easily estimated that when using a P-type MO8) transistor, it can be realized by reversing the polarity of the control signal and compensation signal. The present invention can be implemented with both N-type and P-type MOS transistors.

以上図面を用いて詳細に説明した如く、本発明を用いれ
ばホールド時の過渡雑音による誤差のない、製造工程の
バラツキに対し十分安定な牛導体装置が容易に実現可能
である。As described above in detail with reference to the drawings, by using the present invention, it is possible to easily realize a conductor device that is free from errors due to transient noise during holding and is sufficiently stable against variations in the manufacturing process.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図および第２図は従来用いられてい友アナログスイ
ッチを用いた８／Ｈ回路の説明図、第３図は本発明の詳
細な説明図をそれぞれ示す◎ｌ・・・・・・アナログ入
力端子、２・・・・・・制御信号端子、３・°°−°−
８／Ｈ出力端子、４，１２ｔ２１ｔ２２°゛・・・・Ｍ
ＯＳ）ランジスタ、５−・・・・・・ホールド容量、１
１・・・・・・補償信号端子。 第１図 第２閉Figures 1 and 2 are explanatory diagrams of an 8/H circuit using conventional analog switches, and Figure 3 is a detailed explanatory diagram of the present invention. ◎l...Analog input Terminal, 2... Control signal terminal, 3・°°−°−
8/H output terminal, 4, 12t21t22°゛...M
OS) Transistor, 5-...Hold capacitance, 1
1...Compensation signal terminal. Figure 1 2nd close

Claims (1)

【特許請求の範囲】[Claims] ソース電極とドレイン電極をＩＩ統し要路１および第２
のＭ０８トランジスタを有し、前記第１および第２のゲ
ート電極を接続し、アナログスイッチを構成する第１お
よび第２のＭＯＳ）ランジスタとｔ％ｅ’ｊ同じ寸法の
第３のＭＯＳ）？ンジスタのソースまたはドレイン電極
に第１のＭＯＳ）ランジスタのソースおよびドレイン電
極を接続し、第２のＭＯＳ）ランジスタのソースおよび
ドレイン電極を、第３のＭＯＳ）ｆｆンジスタのゲート
電極と逆相÷駆動することを特徴とする半導体装置。The source electrode and the drain electrode are integrated into main paths 1 and 2.
The first and second MOS transistors have M08 transistors, connect the first and second gate electrodes, and constitute an analog switch. The source and drain electrodes of the first MOS transistor are connected to the source or drain electrodes of the transistor, and the source and drain electrodes of the second MOS transistor are driven in reverse phase with the gate electrode of the third MOS transistor. A semiconductor device characterized by: