JPS58109916A - System bus controlling system - Google Patents

Abstract

PURPOSE:To speed up a data processing speed via a bus as a whole, by giving the lowest priority for bus occupancy to a device requiring the occupancy of the bus over a long time, out of a plurality of devices connected to the bus. CONSTITUTION:A main processing unit 1, a memory 2, and various control sections 3, 4, 6-9 are mutually connected with buses 27, 28 and control a video display terminal VDT. As the priority of each control section, the lowest and the highest priorities are given to the sections 7, 4 respectively and the section 6 is ranked as the 2nd rank. An interruption signal 14 from the section 9 to the processor 1 is also applied to the section 7. The section 8 controls the reception and permission of the bus occupancy request from the other control sections, and when the section 7 occupies the bus, and when the bus occupancy request from the other control sections exists, it is permitted and the use of bus of the section 7 is interrupted. The section 7 interrupts the use of bus once after the bus occupancy for a prescribed time and waits for the restart from the processor 1.

Description

【発明の詳細な説明】 〔発明の対象〕 本発明は、システム・バス制御方式に関し１％にデータ
処理装置の命令実行に影響されることなく、４１定のデ
ータ処理を高速に実行できるバス制御方式に関するもの
である。DETAILED DESCRIPTION OF THE INVENTION [Subject of the Invention] The present invention relates to a system bus control system, and is directed to a system bus control method that allows 41% data processing to be executed at high speed without being affected by the instruction execution of a data processing device. It is related to the method.

〔従来技術とその問題点〕[Prior art and its problems]

システム・バスを用いたデータ処理装置として、マイク
ロコンピュータを用いた端末制御装置を例にとり、その
動作を説明する、 ビデオ・ディスプレイ端末を制御する端末制御装置は、
第１図に示すように、装置全体の制御を行う主データ処
理装置１．プログラムやデータを蓄積するメモリ部２．
オペレータに状態を通知するランプやシステムの設定ス
イッチ類を持つパネルとのインタフェースおよびプログ
ラムへのインターバル・タイマ等をサポートするシステ
ム制御部８．同軸ケーブル等で接続され遠距離にあるビ
デオ・ディスプレイ端末（ＶＤＴ）を複数台制御するた
めのワーク・ステーション制御部養、オンラインニリ７
アルタイム・システムとして端末制御装置を制御するホ
ストシステム（Ｈ８Ｔ）とモデム６を介して接続される
モデム・インタフェース制御部６、ワークステーション
制御部ヰおよびモデム・インタフェース制御部６よりメ
モリ部２へ蓄積されたビデオ・ディスプレイ端末の画面
データの検索、書替等の修飾制御を行うディスプレイ・
データ制御部７、各制御部から出力される外部割込信号
（１１，１２，１３”）を優先順位を付して受は付け、
１本の割込信号１４として主データ処理装置１に割り込
む割込制御部９、さらに各制御部から出力されてくる直
接メモリ・アクセス（以下ＤＭＡと記す）信号（１５〜
１８）に対し、バス占有許可信号（１９〜２２）の１つ
を出力するＤＭＡ制御部８を主な部分として、構成され
ている。We will explain the operation of a terminal control device using a microcomputer as an example of a data processing device using a system bus.
As shown in FIG. 1, the main data processing device 1. controls the entire device. Memory section for storing programs and data 2.
8. A system control unit that supports an interface with a panel that has lamps and system setting switches that notify the operator of the status, and an interval timer for programs.8. Work station control department training for controlling multiple long-distance video display terminals (VDTs) connected via coaxial cables, online Nili7
Accumulated in the memory section 2 from the modem interface control section 6, workstation control section I, and modem interface control section 6 connected via the modem 6 to the host system (H8T) that controls the terminal control device as a real-time system. A display device that performs modification control such as retrieval and rewriting of screen data of a video display terminal.
The data control unit 7 prioritizes and receives external interrupt signals (11, 12, 13”) output from each control unit,
An interrupt control unit 9 interrupts the main data processing device 1 as one interrupt signal 14, and direct memory access (hereinafter referred to as DMA) signals (15 to 15) output from each control unit.
18), the main part is a DMA control section 8 that outputs one of the bus occupancy permission signals (19 to 22).

なお、上述の割込信号１４が主データ処理装置ｌに割り
込み、マイクロコンピュータに受は付けられると、マイ
クロコンピュータのデータ・バスが割込受付による命令
７エツチ・サイクルに入ったことを示す割込受付バス読
出信号２３がアクティブ状態になることにより、そのと
きに受は付けられている外部割込信号に対応するアドレ
スが付加されたりスタート命令（指定されたメモリ番地
ヘジャンプするとともに、現在のプログラム・カウンタ
なメモリ部２に退避させる動作を行う命令）がマイクロ
コンピュータ内部データ・バス信号２４に出力される。Note that when the above-mentioned interrupt signal 14 interrupts the main data processing device l and is accepted by the microcomputer, an interrupt signal indicating that the data bus of the microcomputer has entered the instruction 7 etching cycle due to the interrupt acceptance is generated. When the reception bus read signal 23 becomes active, the address corresponding to the external interrupt signal attached to the reception bus at that time is added, a start command (jump to the specified memory address, and the current program A command to perform an operation to save the counter to the memory section 2) is output to the microcomputer internal data bus signal 24.

また、ＤＭＡ制御部８は、ＤＭＡ信号（１６〜１８）が
入力すると、マイクロコンピュータがバス２７゜２８を
使用していることを示す信号２５がインアクティブ状態
のときにのみ、優先順位を付けて受は付けた後、マイク
ロコンピュータがデータ・バス２７．アドレス・バス２
８（まとめてバスと記す）を使用しないようにマイクロ
コンピュータへのバスイネーブル信号２６をインアクテ
ィブにさせ、バス２７．２８を制御部３，４，６．７が
占有できるようＫするとともに、ＤＭＡ要求信号が受は
付けられた制御部に対して、バス占有許可信号（１９〜
２２のうち何れか１つの信号）をアクティブにする。Furthermore, when the DMA signals (16 to 18) are input, the DMA control unit 8 prioritizes them only when the signal 25 indicating that the microcomputer is using the bus 27°28 is in an inactive state. After the receiver is connected, the microcomputer connects the data bus 27. address bus 2
The bus enable signal 26 to the microcomputer is made inactive so that the bus 27.8 (collectively referred to as the bus) is not used, and the bus enable signal 26 is set to K so that the bus 27.28 can be occupied by the control units 3, 4, 6.7. A bus occupancy permission signal (19 to
22) is activated.

また、ワーク・ステーション制御部４を介してビデオ・
ディスプレイ端末からメモリ部２へ取り込まれた画面デ
ータは、ホスト・システム（Ｈ８Ｔ）へ転送するとき等
に１画面編集のため、ディスプレイ・データ制御部７に
より数キロ・バイトもＤＭＡ制御部でメモリ部２かも読
み出されたり、あるいはあるビットが書き替えられたり
する。このとき、主データ処理装置１は、ディスプレイ
・データ制御部７の画面゛編集が終了するのを待ち続け
ているのみであり、システムとして何ら有効な動作は行
っていないが、メモリ部２からは絶えず命令の読み出し
を行っているため、この時間分だけ画面編集の実行が待
たさせることになる。In addition, the video
The screen data captured from the display terminal to the memory section 2 is transferred to the memory section by the display data control section 7 in order to edit one screen when transferring it to the host system (H8T). 2 may also be read, or a certain bit may be rewritten. At this time, the main data processing device 1 is only waiting for the display/data control section 7 to finish editing the screen, and is not performing any effective operation as a system. Since commands are constantly being read, execution of screen editing will have to wait for this amount of time.

さらに、ワーク・ステーション制御部４においても、送
受信動作に伴うＤＭＡ動作が実行されるため、これによ
っても画面編集が遅くなってしまう。Furthermore, the work station control unit 4 also executes DMA operations associated with transmission and reception operations, which also slows down screen editing.

次に、割り込みについて検討する。Next, consider interrupts.

一般のオンライン・システムでは、ホスト−・システム
（Ｈ８Ｔ）から一定間隔で端末制御装置に対してデータ
転送要求が存在するか否かの問い合わせや、これとは逆
にホスト・システム（Ｈ８Ｔ）から端末制御装置へのデ
ータの送信要求が発生しているので、モデム・インタフ
ェース制御部６はこれらの発生時に割込信号１１をアク
ティブにして主データ処理装置の指令を待っている状態
となる。In a general online system, the host system (H8T) queries the terminal control device at regular intervals to see if there is a data transfer request, and conversely, the host system (H8T) queries the terminal controller at regular intervals. Since a data transmission request to the control device has occurred, the modem interface control section 6 activates the interrupt signal 11 when these requests occur, and enters a state in which it is waiting for a command from the main data processing device.

また、システム制御部３は、常に一定時間間隔で主デー
タ処理装置１のプログラム・タイマのためのクロック信
号（例えば１００ｍ５）を割込信号１２に反映させてア
クティブにし、主データ処理装置１がこれを受は取るの
を待っている状態である。さらに、ワーク・ステーショ
ン制御部４においても、ビデオ・ディスプレイ端末（Ｖ
ＤＴ　）との間の送受信動作が終了した時点で割込信号
１３がアクティブとなり、主データ処理装置１から次の
指令を待つ状態となっている。In addition, the system control unit 3 always reflects a clock signal (for example, 100m5) for the program timer of the main data processing device 1 in the interrupt signal 12 and activates it at regular intervals, so that the main data processing device 1 The receiver is waiting to be picked up. Furthermore, the work station control unit 4 also has a video display terminal (V
The interrupt signal 13 becomes active when the transmission/reception operation between the main data processing device 1 and the main data processing device 1 is completed, and the main data processing device 1 waits for the next command.

このような装置においては、ＤＭＡ制御部８へなディス
プレイ・データ制御部７からのＤＭＡ要求信号１５は、
一般には第１図に示すように最高位の優先順位にされる
。しかし、第２位のＤＭＡ優先順位とされているワーク
・ステーション制御部４のＤＭＡ転送要求の周期は、数
マイクロ秒と短かく、この順位付けではデータ抜け（オ
ーバラン、アンダーラン）が発生することになる。In such a device, the DMA request signal 15 from the display data control section 7 to the DMA control section 8 is
Generally, it is given the highest priority as shown in FIG. However, the cycle of DMA transfer requests from the work station control unit 4, which has the second highest DMA priority, is as short as a few microseconds, and with this ranking, data loss (overrun, underrun) may occur. become.

その対策としては、ディスプレイ・データ制御部７のＤ
ＭＡ優先順位を最下位に置き、さらにＤＭＡ要求信号１
５を動作完了まで常にアクティブ状態に保つ方法が考え
られるが、これでは他の制御部のＤＭＡが実行されるに
もかかわらず主データ処理装置１が動作不可能なため、
外部割込信号（１１〜１３）の、倒れかがアクティブと
なっていても、これを受は取り次の指令を発行する制御
が行えず、ホスト・システム（Ｈ８Ｔ）およびビデオ・
ディスプレイ端末（ＶＤＴ）において端末制御装置のタ
イム・アウトが検出されてしまう。この対策としては、
ディスプレイ画面編集中は、ワーク・ステーション制御
部４に送受信動作の起動をかけないようにし、さらにモ
デム５０回線速度を低下させて割込間隔を長くする方法
、あるいはモデム６０回線速度を落とせない場合には、
ディスプレイ・データ制御部７に処理させる１回の画面
データのバイト数を制限し、数回に分けて全画面の処理
を実行させる方法を用いなければならないが、何れの場
合にも画面編集を含む端末制御装置としての性能、すな
わち応答速度は遅くならざるを得ない。As a countermeasure, the D
The MA priority is placed at the lowest level, and the DMA request signal 1 is
One possible method is to keep the main data processing device 1 in an active state until the operation is completed, but in this case, the main data processing device 1 cannot operate even though the DMA of other control sections is executed.
Even if one of the external interrupt signals (11 to 13) is active, the host system (H8T) and video controller cannot receive it and issue the next command.
A timeout of the terminal control device is detected in the display terminal (VDT). As a countermeasure for this,
While editing the display screen, prevent the work station control unit 4 from starting the transmission/reception operation, and further reduce the line speed of the modem 50 to lengthen the interrupt interval, or if the line speed of the modem 60 cannot be reduced. teeth,
It is necessary to use a method of limiting the number of bytes of screen data processed by the display data control unit 7 at one time and having the entire screen processed several times, but in either case screen editing is included. The performance as a terminal control device, that is, the response speed is inevitably slow.

さらに、従来の方式では、ＤＭＡバースト動作を行って
バス（２７，２８）を占有してしまうため、ディスプレ
イ・データ制御部７およびその関連部位に異常が発生し
て規定時間以上にバスを占有していても、その回復手段
を備えていないため。Furthermore, in the conventional method, since the bus (27, 28) is occupied by performing a DMA burst operation, an abnormality occurs in the display data control unit 7 and its related parts, and the bus is occupied for more than the specified time. Even if it is, there is no means of recovery.

システム全体が停止してしまい、しかも異常状態発生の
表示が行われないために、不良の原因究明が困難である
。Since the entire system stops and there is no indication that an abnormal condition has occurred, it is difficult to investigate the cause of the failure.

〔目的〕〔the purpose〕

本発明の目的は、このような従来方式の欠点を除去する
ため、データ処理装置の命令実行に影響されずに入出力
制御の処理を高速に実行することができ、かつバス占有
時間を限定することができるシステム・バス制御方式を
提供することにある。An object of the present invention is to eliminate such drawbacks of the conventional method by making it possible to execute input/output control processing at high speed without being affected by instruction execution of a data processing device, and to limit bus occupation time. The objective is to provide a system bus control method that can

〔発明の特徴〕[Features of the invention]

上記目的を達成するため、本発明のシステム・バス制御
方式では、共通バスに接続されたデータ処理装置、メモ
リ、複数の入出力制御装置を有するシステムにおいて、
長時間に渡りＩくスの占有な必要とする装置に対しては
、バス占有優先順位を最下位に置いて、データ処理装置
のノ（ス使用を抑止する一方、他の入出力制御装置から
の）（ス使用を優先させ、外部割込を検出したときには
）（スを解放して処理を中断し１次に発行する再起動命
令により再び処理を継続するようにしたことを特徴とし
ている。In order to achieve the above object, the system bus control method of the present invention provides a system including a data processing device, memory, and a plurality of input/output control devices connected to a common bus.
For devices that require exclusive use of the I/O bus for a long period of time, set the bus occupancy priority to the lowest level to prevent the data processing device from using the I/O space, while also preventing other I/O control devices from using the bus. The main feature of this system is that it gives priority to the use of the space, releases the space (when an external interrupt is detected), interrupts the processing, and resumes the processing by means of a restart command issued by the primary.

また、一定時間内にバス占有が解除しないときは、装置
において自動的にバスを解放させることにより、システ
ムの）１ング・アップを防止することも特徴としている
。Another feature is that if the bus occupancy is not released within a certain period of time, the device automatically releases the bus, thereby preventing the system from running up.

〔実施例〕〔Example〕

以下１本発明の実施例を１図面により説明する。 An embodiment of the present invention will be described below with reference to one drawing.

第２図は１本発明の実施例を示す端末制御装置のブロッ
ク図である。FIG. 2 is a block diagram of a terminal control device showing an embodiment of the present invention.

第２図において、第１図の従来方式と異なっている点は
、ディスプレイ・データ制御部７のＤＭＡの優先順位を
最下位に、ワーク・ステーション制御部会が最上位に、
モデム・イノタフエース制御部６が第２位に、それぞれ
位置付けられたこと、および割込制御部９から出力され
る主データ処理装置ｌへの割込信号１４がディスプレイ
・データ制御部７に供給されることである。The difference in FIG. 2 from the conventional system shown in FIG. 1 is that the DMA of the display data control section 7 is placed at the lowest priority, and the work station control section is placed at the highest priority.
The modem innotaface control unit 6 is placed in second place, and the interrupt signal 14 to the main data processing unit l output from the interrupt control unit 9 is supplied to the display data control unit 7. That's true.

第３図は、第２図におけるＤＭＡ制御部のＤＭＡ受付回
路の詳細図である。FIG. 3 is a detailed diagram of the DMA reception circuit of the DMA control section in FIG. 2.

アンド回路３０１０入力には、サンプリング信号３１、
主データ処理装置１および他のＤＭＡ機能を有する各制
御部から出力され、低レベルでメモリ・アクセス中を示
す信号３２．主データ処理装置１がシステム・バス（２
７，２８）を使って命令実行中であることを低レベルで
示す信号３３゜およびフリップ・フロップ３０２のＱＯ
−Ｑ３出力すべてが高レベルのときにのみ低レベルとな
るプライオリティ・エンコーダ３０３のＥ出力信号３５
がそれぞれ入力される。The input of the AND circuit 3010 includes the sampling signal 31,
A signal 32. which is output from the main data processing device 1 and each control section having other DMA functions and indicates that memory access is in progress at a low level. The main data processing unit 1 connects to the system bus (2
7, 28) to indicate at a low level that an instruction is being executed, and the QO of the flip-flop 302.
- E output signal 35 of priority encoder 303 that is low level only when all Q3 outputs are high level.
are input respectively.

アンド回路３０１の出力は、フリップ・フロップ３０２
のトリガ（Ｔ）入力に与えられている。フリップ・フロ
ップ３０２のりセラ）　（Ｒ）入力には、装置の電源が
投入されたときに一定時間低レベルとなって装置全体を
イニシャライズする信号３４が入力され、さらにフリッ
プ・フロップ３０２のデータ入力（Ｏ〜３）には、各制
御部からＤＭＡ要求時に低レベルとなって出力される信
号（１５〜１８）が入力される。この低レベル出力信号
（１５〜１８）はアンド回路３０１のサンプリング信号
３１と同期をとり、フリップ・フロップ３０２の出力Ｑ
Ｏ〜Ｑ３をノ・ザード出力にしないようにして出力され
る。これらのＱＯ−Ｑ３出力の低レベルは、エンコーダ
３０３０入力端子（０〜３）に入力され、優先順位を付
されて受は付けられる。エンコーダ３０３の出力Ｅは、
入力（０〜３）のすべてが高レベルのときに低レベルと
なり、出力ＧＳは、入力（Ｏ〜３）の何れか１つでも低
レベルであれば低レベルとなり。The output of the AND circuit 301 is the flip-flop 302
is applied to the trigger (T) input of. A signal 34 that goes low for a certain period of time to initialize the entire device when the device is powered on is input to the (R) input of the flip-flop 302, and a data input (R) of the flip-flop 302. Signals (15 to 18) output from each control unit at a low level when a DMA request is made are input to O to O3). This low level output signal (15-18) is synchronized with the sampling signal 31 of the AND circuit 301, and the output Q of the flip-flop 302 is synchronized with the sampling signal 31 of the AND circuit 301.
It is outputted in such a way that O to Q3 are not made into a no-zard output. The low levels of these QO-Q3 outputs are input to the encoder 3030 input terminals (0-3), and are prioritized and accepted. The output E of the encoder 303 is
When all of the inputs (0 to 3) are at high level, the output GS becomes low level, and if any one of the inputs (0 to 3) is at low level, the output GS becomes low level.

出力ＡＱ、Ａｌは、入力Ｏが低レベルのときにすべて低
レベルとなり、入力０が高レベルで、かつ入力１が低レ
ベルのときにＡＯとＡ１は各々低レベル、高レベルとな
り、入力（０〜２）が高レベルでかつ入力３が低レベル
のときにＡＯとＡ１はすべて高レベルとなる。Outputs AQ and Al are all low level when input O is low level, and when input 0 is high level and input 1 is low level, AO and A1 are low level and high level respectively, and input (0 ~2) is high level and input 3 is low level, AO and A1 are all high level.

このエンコーダ３０３の出力ＧＳ、ＡＯ，Ａｌは。The outputs of this encoder 303 are GS, AO, and Al.

各々デコーダ回路３０４の入力端子（Ｅ　、ｇｏ、ｓｌ
）に入力される。また、８０．８１の２進値によって低
レベルとして出力されるデコーダ３０４の出力（０〜３
）は、信号１９〜２２として対応する各制御部へ与えら
れる。The input terminals of the decoder circuit 304 (E, go, sl
) is entered. Also, the output of the decoder 304 (0 to 3
) are given to the corresponding control sections as signals 19-22.

ＤＭＡ制御部８としては、第３図に示されるＤＭＡ１ｌ
求優先制御回路の他に、各ＤＭＡ要求信号に対応した４
つのＤＭＡアドレス・カウンタ回路とその制御回路があ
るが、説明を省略する。The DMA control unit 8 includes a DMA1l shown in FIG.
In addition to the request priority control circuit, there are four
There are two DMA address counter circuits and their control circuits, but their explanation will be omitted.

第４図は、第２図における割込制御部の詳細図である。FIG. 4 is a detailed diagram of the interrupt control section in FIG. 2.

アンド回路４０１の入力には、主データ処理装置ｌが割
り込みを受は付けたときに、低レベルとなる信号３６と
サンプリング信号３７が与えられる。The inputs of the AND circuit 401 are supplied with a signal 36 and a sampling signal 37 that become low level when the main data processing device 1 accepts an interrupt.

その出力が、フリップ・フロップ４０３のトリガ（Ｔｌ
入力に与えられ、またリセツ）　（Ｒ）入力にはシステ
ムのイニシャライズ時に低レベルとなる信号３８が入力
され、データ入力（０〜３）Ｋは各制御部からの外部割
込信号（１０〜１３）が入力されている。フリップ・フ
ロップ４０３の出力（ＱＯ−Ｑ３）は、エンコーダ４０
４の入力（０〜３）Ｋ与えられる。このエンコーダは、
第３図のプライオリティ・エンコーダ３０３と同じよう
な動作をするもので、その出力ＧＳはアンド回路４０５
の一方の入力に、出力ＡＯはセレクタ４０７の入力Ｄｏ
に、出力Ａ１はセレクタ４０８の入力ＡＯに与えられて
いる。アンド回路４０５の他方の入力には、主データ処
理装置１からの割込受付信号３６をインバータ回路４０
２により反転した信号が与えられ、その出力は両入力の
低レベルで高レベルを出力し、割込信号１４として第２
図の主データ処理装置ｌに与えられる。オア回路４０６
の一方の入力には、主データ処理装置１がシステム・デ
ータ・バス信号（４０〜４７）の読み取り時に低レベル
となる信号２９が与えられ、他方の入力には主データ処
理装置ｌが割り込みを受は付け、受は付けられた制御部
がシステム・データ上に％定の命令（例えばＣ＾ＬＬ命
令等）を乗せることを許可するときに低レベルとなる割
込受付信号２３が与えられる、このオア回路４０６の出
力は、その入力の何れか１つの低レベルとなり、セレク
タ４０７と４０８のイネーブル人力Ｅに与えられる。ト
ライステート出力機能を有するセレクタ４０７　、４０
８のセレクト人力Ｓには。Its output is the trigger of flip-flop 403 (Tl
A signal 38 that becomes low level when the system is initialized is input to the (R) input, and data inputs (0 to 3) K receive external interrupt signals (10 to 13) from each control section. ) is entered. The output of flip-flop 403 (QO-Q3) is output to encoder 40
4 inputs (0 to 3) K are given. This encoder is
It operates in the same way as the priority encoder 303 in FIG.
The output AO is the input Do of the selector 407.
In addition, the output A1 is provided to the input AO of the selector 408. The other input of the AND circuit 405 receives the interrupt acceptance signal 36 from the main data processing device 1, which is connected to the inverter circuit 40.
2 gives an inverted signal, and its output outputs a high level when both inputs are low, and is output as the second interrupt signal 14.
It is given to the main data processing unit l of the figure. OR circuit 406
is given a signal 29 which goes low when the main data processing unit 1 reads the system data bus signals (40-47), and the other input is given a signal 29 when the main data processing unit 1 receives an interrupt. The receiver is attached, and an interrupt acceptance signal 23 that becomes low level is given when the control unit attached to the receiver allows a certain command (for example, a C^LL command, etc.) to be placed on the system data. The output of this OR circuit 406 becomes the low level of any one of its inputs, and is applied to the enable input E of selectors 407 and 408. Selectors 407 and 40 with tri-state output function
8's Select Human Power S.

割込受付時に低レベルとされる信号２３が与えられてお
り、入力Ｓが低レベルのときに両セレクタ４０７　、４
０８は入力ＡＯ＊　ＢＯ？　ＣＯｌ　ｎ　□が選択され
て、出力（％Ａ９％Ｂ２％Ｃ９％Ｄ）が与えられる。セ
レクタ４０７の入力ＡＯ〜Ｄｏには、各各＋５Ｖ、＋５
Ｖ、ＧＮＤ　、ｘンコーダ４０４の出力ＡＯが与えられ
、入力Ａ１〜Ｄ１にはシステム・バス信号（４４〜４７
）が与えられる。また、その出力（％Ａ〜％Ｄ）には、
入力Ｅ、Ｓにしたがって出力された状態が主データ処理
装置１に置かれるマイクロコンピュータのデータ・バス
信号（５４〜５７）に入力される。また、セレクタ４０
８の出力（％Ａ〜％Ｄ）も同じようにしてマイクロコン
ピュータのデータ・バス（５０〜５３）に入力される。A signal 23 that is set to a low level when an interrupt is accepted is given, and when the input S is at a low level, both selectors 407 and 4
08 is input AO*BO? COl n □ is selected and the output (%A9%B2%C9%D) is given. Inputs AO to Do of the selector 407 each have +5V and +5V.
V, GND, and the output AO of the x encoder 404 are given, and the inputs A1 to D1 are system bus signals (44 to 47
) is given. In addition, the output (%A ~ %D) is
The states output according to the inputs E and S are input to the data bus signals (54 to 57) of the microcomputer placed in the main data processing device 1. In addition, the selector 40
The outputs of 8 (%A to %D) are similarly input to the data bus (50 to 53) of the microcomputer.

第５図は１本発明の実施例を示すディスプレイ・データ
制御部の詳細図である。FIG. 5 is a detailed diagram of a display data control section showing an embodiment of the present invention.

オア回路５０１の一方の入力には、主データ処理装置ｊ
ｌよりディスプレイ・データ制御部７にファンクション
起動命令が発行されたときに低レベルとなる信号５８が
与えられ、他方の入力には、主データ処理装置１、より
ディスプレイ・データ制御部７にファンクション実行中
、中断中、アイドリンク中の何れの状態であり【も発行
され、リスタート命令の検出時に低レベルとなる信号５
９が与えられており、何れかの入力が低レベルのときに
低レベルとなる出力信号がオア回路５０２の一方の入力
に与えられる。オア回路５０２の他方の入力には、ディ
スプレイ・データ制御部７が何らかのファンクションの
起動命令を受けた後からファンクション実行終了まで高
レベルとなる信号６ｏが与えられる。オア回路５０２の
出力は、何れが一方の入力が低レベルとなるととＫより
高レベルとなり、タイマ監視部５０３のりセラ）　（Ｒ
）入力に与えられる。One input of the OR circuit 501 is connected to the main data processing device j
A signal 58 that becomes low level when a function activation command is issued to the display data control unit 7 is applied from the main data processing unit 1 to the other input. signal 5 is issued and becomes low level when a restart command is detected.
9 is given, and an output signal that becomes low level when any input is low level is given to one input of the OR circuit 502. The other input of the OR circuit 502 is supplied with a signal 6o that remains at a high level after the display data control unit 7 receives a command to start some function until the end of execution of the function. The output of the OR circuit 502 becomes a higher level than K when one of the inputs becomes a low level, and the output of the timer monitoring section 503 becomes a higher level than K.
) given to the input.

タイマ監視部５０３のクロック（ＣＬＫ）入力−には。For the clock (CLK) input of the timer monitoring section 503.

タイマのクロック信号（１ｍｓクロック）６９が入力さ
れている。タイマ監視部５０３の出力は、システム設計
上から定められる値、例えば２０　ｍｓの期間だけ入力
（Ｒ）が低レベルであれば、これを検出して以後入力（
８）が高レベルとなるまで低レベルを保持する。この出
力信号７０は、アンド回路５１５の一方の入力に与えら
れている。カウンタ５０７のリセット（Ｒ）入力にも、
前記信号６０が与えられる。A timer clock signal (1ms clock) 69 is input. The output of the timer monitoring unit 503 is a value determined from the system design, for example, if the input (R) is at a low level for a period of 20 ms, this is detected and the input (
8) is held at a low level until it becomes a high level. This output signal 70 is given to one input of an AND circuit 515. For the reset (R) input of the counter 507,
Said signal 60 is provided.

主データ処理装置１のマシン・クロック信号６５は、イ
ンバータ回路５１９を介して７リツプ・フロップ５１８
のトリガ（Ｔ）入力に与えられ、また７リツプ・フロッ
プδ１４のトリガ（Ｔ）入力にはデコーダ回路５０８の
出力（２）の信号７３が与えられている。The machine clock signal 65 of the main data processing unit 1 is passed through an inverter circuit 519 to a seven-lip flop 518.
The signal 73 of the output (2) of the decoder circuit 508 is applied to the trigger (T) input of the seven lip-flop δ14.

マシン・クロック６５と同期化されて出力されてくるフ
ェーズ・クロック信号６１は、インバータ回路５０５の
入力と、アンド回路５２０の一方の入力に与えられ、イ
ンバータ回路５０５の出力はアンド回路５０６の一方の
入力に与えられる。アンド回路５０６の他方の入力には
、スリップ・フロップ５１８のＱ出力が入力されており
、インバータ回路５０５の出力と７リツプ・７０ツブ５
１８のＱ出力とが両方とも高レベルのとき、アンド回路
５０６の出力は低レベルとなり、カウンタ５０７のカウ
ント・アップ（ＵＰ）入力に与えられている。カウンタ
５０７のカウント出力ｓＯ，ｓｌは、各々デコーダ５０
８およびセレクタ５１６の８０．８１人力に与えられる
。セレクタ５１６は、入力Ｓｏ、８１の２進値に対応し
た入力ＡＯ〜ム３の状態を選択して出力Ｕに反映させ、
それをアンド回路５１７の一方の入力に与える。スリッ
プ・フロップ５１８のトリガ（Ｔ）人力には、インバー
タ５１９の出力が与えられ。The phase clock signal 61 that is synchronized with the machine clock 65 and output is applied to an input of an inverter circuit 505 and one input of an AND circuit 520, and the output of the inverter circuit 505 is applied to one input of an AND circuit 506. given to the input. The other input of the AND circuit 506 receives the Q output of the slip-flop 518, and the output of the inverter circuit 505 and the 7-lip/70-tub 5
When both the Q outputs of 18 and 18 are at high level, the output of AND circuit 506 is at low level and is applied to the count up (UP) input of counter 507. The count outputs sO and sl of the counter 507 are each output from the decoder 50.
8 and selector 516's 80.81 human power. The selector 516 selects the states of the inputs AO to M3 corresponding to the binary values of the inputs So and 81 and reflects them on the output U.
It is applied to one input of AND circuit 517. The output of the inverter 519 is applied to the trigger (T) of the slip flop 518 .

データ（ＤＪ大入力はアンド回路５１７の出力が与えら
れ、またリセット（２）入力にはシステムのイニシャラ
イズ信号３８が与えられてい今。フリップ・フロップ５
１８のす出力は、アンド回路５１７の他方の入力にも与
えられている。オア回路δ１３の一方の入力には、主デ
ータ処理装置ｌの割込受付信号６２が、また他方の入力
にはスリップ・７０ツブ５１４の互出力が入力されてい
る。これらの入力のうち。The output of the AND circuit 517 is given to the data (DJ large input), and the system initialization signal 38 is given to the reset (2) input.
The output of 18 is also given to the other input of AND circuit 517. One input of the OR circuit δ13 receives the interrupt acceptance signal 62 of the main data processing device 1, and the other input receives the mutual output of the slip/70 tube 514. Of these inputs.

倒れかの低レベルを高レベルとするオア回路５１３の出
力は、フリップ・フロップ５１４のデータめ）入力に与
えられる。フリップ・７０ツブ５１４のセット（Ｓ）入
力にはシステム・イニシャライズ信号３８が与えられ、
リセット（６）入力にはオア回路５０１の出力が与えら
れている。アンド回路５１５には、タイマ監視部６０３
の出カフ０と、ファンクション起動から実行終了まで高
レベルになる信号６０と、フリップ・フロップ５１４の
４出力とが与えられており、これらすべてが高レベルと
なったときに高レベルを出力して、セレクタ５１６の入
力ＡＯ＆Ｃ与えられる。７エーズ・クロック信号６１が
入力されているアンド回路６２０の他方の入力には、メ
モリ部２からのメモリ・アクセス要求に対する受付応答
を示す信号６６が与えられており、その出力信号は１両
方の入力が低レベルになったときに高レベルとなって、
フリップ・７０ツブ５２１のトリガ（Ｔｌ入力に与えら
れる。フリップ・フロップ５２１のデータ（Ｄ）入力に
は、インバータ５１０の出力が。The output of the OR circuit 513, which sets the low level of the flip-flop to the high level, is applied to the data input of a flip-flop 514. A system initialization signal 38 is applied to the set (S) input of the flip 70 tube 514,
The output of the OR circuit 501 is applied to the reset (6) input. The AND circuit 515 includes a timer monitoring section 603
An output cuff 0, a signal 60 that remains at a high level from the start of the function to the end of execution, and four outputs of a flip-flop 514 are provided, and when all of these outputs are at a high level, a high level is output. , inputs AO&C of selector 516 are given. A signal 66 indicating an acceptance response to a memory access request from the memory section 2 is given to the other input of the AND circuit 620 to which the 7A's clock signal 61 is input, and its output signal is When the input becomes low level, it becomes high level,
The trigger of the flip-flop 521 is given to the Tl input. The data (D) input of the flip-flop 521 receives the output of the inverter 510.

またリセツ）　（Ｒ）入力には、デコーダ５０８の０出
カフ１が与えられている。セレクタ５１６のＡ　ｌ　＊
　Ａ　２人力には、フリップ・７０ツブ５２１のＱ出力
が。Also, the 0 output cuff 1 of the decoder 508 is applied to the (R) input. A l * of selector 516
A: For two-man power, the Q output of Flip 70 Tsubu 521 is required.

またＡ３人力には＋５Ｖ（高レベル）が与えられる。ク
リップ・フロップ５１８のＱ出力は、デコーダ５０８の
イネーブル（ＥＮ）入力にも与えられており、この低レ
ベルによりＳｏ、８１人力の２進値に依存して出力（０
〜３）のいずれか１つが低レベルとなる。デコーダ５０
８の０出力信号７１は、フリップ・フロップ５０９のト
リガ（Ｔ）入力とフリップ・７０ツブ５２３のトリガ（
Ｔ）入力に与えられ、また１、２出力信号７２．７３は
ディスプレイ・データの各種の制、御に使用され（図示
せず）、また２出力信号７４はオア回路５２２の一方の
入力に与システム・イニシャライズ信号３８が与えられ
ており、このいずれか一方の低レベルにより出力が低レ
ベルとなって、フリップ・フロップ５０９のリセット（
６）入力に与えられている。フリップ・フロップ５０９
のデータ（ロ）入力には＋５ｖ（高レベル）。Also, +5V (high level) is given to A3 human power. The Q output of the clip-flop 518 is also provided to the enable (EN) input of the decoder 508, and this low level causes the output (0
- 3) will be at a low level. decoder 50
The 0 output signal 71 of 8 is connected to the trigger (T) input of the flip-flop 509 and the trigger (T) of the flip-flop 523.
T) input, 1 and 2 output signals 72 and 73 are used for various controls of display data (not shown), and 2 output signal 74 is applied to one input of OR circuit 522. A system initialization signal 38 is applied, and a low level of either of these signals causes the output to go low, and the flip-flop 509 is reset (
6) is given to the input. flip flop 509
+5V (high level) for the data (b) input.

が与えられており、そのＱ出力信号７５はアンド回路５
１１　）Ｃ与えられている。アンド回路５１１の他方の
入力には、インバータ回路６１０の出力が与えられてお
り、アンド回路５１１の出力は内入力の高レベルにより
高レベルドナって、オープン・コレクタ出力のバッファ
回路５１２と５２４の一方の入力に与えられる。バッフ
７回路５１２の他方の入力には、＋５Ｖが与えられ、バ
ッフ７回路５１２の他方の入力にはメモリ部２に対する
◆込条件信号７６が人力されている。バッファ回路５１
２の出力は、２つの入力の高レベルによって低レベルと
なり。is given, and its Q output signal 75 is sent to the AND circuit 5
11) C is given. The output of the inverter circuit 610 is given to the other input of the AND circuit 511, and the output of the AND circuit 511 is at a high level due to the high level of the inner input, and one of the open collector output buffer circuits 512 and 524 is output. given to the input of +5V is applied to the other input of the buffer 7 circuit 512, and the ◆inclusion condition signal 76 for the memory section 2 is input to the other input of the buffer 7 circuit 512. Buffer circuit 51
The output of 2 becomes low level due to the high level of the two inputs.

システムとしてのメモリ部２へのアクセス要求信号７７
となる。また、バッファ回路５２４の出力は。Access request signal 77 to memory unit 2 as a system
becomes. Furthermore, the output of the buffer circuit 524 is as follows.

２つの入力の高レベルにより低レベルとなり、システム
としての書込要求信号７８となる。フリップ・フロップ
５２３のデータの）入力には＋５ｖが、リセット［有］
）入力にはファンクション命令実行中高レベルを保持す
る信号６０が、それぞれ与えられており、そのＱ出力は
ＤＭＡバーズト・モード要求信号７９として、オープン
・コレクタ出力特性を有するバッファ回路５０４の他方
の入力に与えられている。バツラア回路５０４の一方の
入力には。The high level of the two inputs causes the low level to become the write request signal 78 as a system. +5V is applied to the data input of flip-flop 523, and reset [Yes]
) A signal 60 that maintains a high level during the execution of a function instruction is applied to each input, and its Q output is applied as a DMA burst mode request signal 79 to the other input of a buffer circuit 504 having open collector output characteristics. It is given. One input of the Batsura circuit 504.

アンド回路５１６の出力が与えられており、バッファ回
路５０４の出力は２つの入力の高レベルによって低レベ
ルとなり、ＤＭＡＩ）求信号１８としてＤＭＡ制御部８
に与えられる。The output of the AND circuit 516 is given, and the output of the buffer circuit 504 becomes low level due to the high level of the two inputs.
given to.

以下、第３図、第４図および第６図の動作を説明する。The operations shown in FIGS. 3, 4, and 6 will be explained below.

第６図は、ｗＪ３図のＤＭＡ制御部受付回路の動作タイ
ムチャートである。FIG. 6 is an operation time chart of the DMA control section receiving circuit shown in FIG. wJ3.

第３図の７リツプ・７０ツブ３０２４主データ処理装置
１かパス使用中か否かを示す信号３３の高レベル時、つ
まり主データ処理装置１がバスを使用していないときで
、かつ他の制御部がメモリ部２をアクセスし【いるか否
かを示す信号３２の高レベル時、つまり他の制御部がメ
モリ部２をアクセスしていないときの信号３１の立下り
において。7 lip/70 tube 3024 in Fig. 3 is at a high level when the signal 33 indicating whether or not the main data processing device 1 is using the bus, that is, when the main data processing device 1 is not using the bus, and other When the signal 32 indicating whether or not the control section is accessing the memory section 2 is at a high level, that is, at the falling edge of the signal 31 when no other control section is accessing the memory section 2.

信号１８から信号１５がサンプルされると、その状態を
保持する。そして、フリップ・フロップ３０２の出力は
、エンコーダ３０３により優先順位を付して受は付けら
れた後、その出力はデコーダ３０４　Ｋ与えられるので
、デコーダ３０４の出力、つまりＤＭＡ受付信号（１９
〜２２）は第６図（１）〜（ｊ）に示すような順序で与
えられる。これＫよって明らかなように、１［数のＤＭ
Ａリクエストが発生した場合には、優先順位の高い順に
ＤＭＡアクルッジが返送され、単数のＤＭＡＩＪクエス
トが発生した場合には、その都度ＤＭＡアクルツジが返
送される。When signal 15 is sampled from signal 18, that state is held. Then, the output of the flip-flop 302 is prioritized and accepted by the encoder 303, and then the output is given to the decoder 304K, so that the output of the decoder 304, that is, the DMA acceptance signal (19
-22) are given in the order shown in FIG. 6(1)-(j). As is clear from this K, DM of 1 [number
When an A request occurs, a DMA acquisition is returned in order of priority, and when a single DMAIJ quest occurs, a DMA acquisition is returned each time.

次Ｋ、第４図の割込制御部の動作について述べる。Next, the operation of the interrupt control section shown in FIG. 4 will be described.

通常１割込受付パス読出信号３６は高レベルであるため
、セレクタ４０７と４０８は、主データ処理装置ｌのデ
ータ読取要求信号２９が低レベルのときに、オア回路４
０６の出力が低レベルとなることによって起動され、シ
ステム・データ・バス信号（４０〜４７）からマイクロ
コンピュータ内部データ・バス信号（６０〜５７）に、
その論理値を伝達する。Normally, the 1 interrupt acceptance path read signal 36 is at a high level, so when the data read request signal 29 of the main data processing device 1 is at a low level, the OR circuit 4
It is activated by the output of 06 going low, and the system data bus signals (40-47) are transferred to the microcomputer internal data bus signals (60-57).
Convey its logical value.

次に、割り込みが発生した場合には、先の割込受付パス
読出信号３６が高レベルであるため、アンド回路４０１
によりサンプリング信号３７とのアンド条件が整い、ク
リップ・フロッグ４０３がトリガされ、各制御部からの
割込信号（１０〜１３）の状態がラッチされる。このと
き、割込信号（１０〜１３）のいずれか１つ、あるいは
２以上が低レベルになったとすると、アンド回路４０５
の出力である主データ処理装置１への割込信号１４が高
レベルとなってマイクロコンピュータに割り込みがかけ
られ、その結果、マイクロコンピュータより割込受付信
号３６が低レベルとなる。これにより。Next, when an interrupt occurs, since the previous interrupt acceptance path read signal 36 is at a high level, the AND circuit 401
As a result, an AND condition with the sampling signal 37 is established, the clip/frog 403 is triggered, and the states of the interrupt signals (10 to 13) from each control section are latched. At this time, if one or more of the interrupt signals (10 to 13) becomes low level, the AND circuit 405
The interrupt signal 14 to the main data processing device 1, which is the output of the microcomputer, becomes high level and an interrupt is applied to the microcomputer, and as a result, the interrupt acceptance signal 36 from the microcomputer becomes low level. Due to this.

アンド回路４０１のアンド条件の成立が阻止されると同
時に、セレクタ４０７　、４０８のＳ入力とＥ入力が低
レベルになるので、セレクタ４０７　、４０８が起動す
れ、マイクロコンピュータのデータ・パス上に、２道値
で重みの高い方から例えば（１１００１１１１）ｙとい
う値が乗せられて、リスタート命令が発生する。At the same time that the AND condition of the AND circuit 401 is prevented from being satisfied, the S and E inputs of the selectors 407 and 408 become low level, so the selectors 407 and 408 are activated, and two For example, a value (11001111)y is added to the path value in descending order of weight, and a restart command is generated.

＃！７図から第１０図までは、１１ｇ５図のディスプレ
イ・データ制御部の動作タイム・チャートである。#! 7 to 10 are operation time charts of the display data control section of FIG. 11g5.

第７図では、ディスプレイ・データ制御部の論理回路が
通常の動作を行っている場合を示している。FIG. 7 shows a case where the logic circuit of the display data control section is performing normal operation.

ファンクション起動命令が発行され、オア回路５０１の
一方の入力信号５８が低レベルになると。When a function activation command is issued and one input signal 58 of the OR circuit 501 becomes low level.

クリップ・フロップ回路５１４がリセットされてＱ出力
は高レベルとなり、さらＫそのファンクションの実行中
であることを示す信号６０も高レベルとなる（第７図（
ｂ）　（ｃ）　（ｄ）　）。これＫより、カウンタ回路
５０７のリセットが解け、またタイマ監視部５０３のリ
セットも解ける。タイマ監視部５０５の出力信号７０は
未だ高レベルであるため、アンド回路５１５の出力は高
レベルとなり、クリップ・フロッグ回路５１８のＱ出力
はクロック信号６５の立ち上りで低レベルから高レベル
に変化する（第７図（ａ）　（ｅ）　（ｆ）　）。フリ
ップ・フロップ回路５１８のＱ出力と、フェーズ・クロ
ック信号６１を反転したインバータ回路５０５の出力と
が、アンド回路５０６でアンド条件を成立して、その出
力の立ち上りでカウンタ回路５０７を１つカウント・ア
ップさせる。その後、クロック信号６５の次の立ち下り
で再びクリップ・フロップ５１８がトリガされると、そ
のＱ出力は再び低レベルとなり、デコーダ５０８の出力
信号７２が低レベルとなる（第７図（ａ）　（ｆ）　（
ｈ）　）。また、これより先に、デコーダ５０８の出力
信号７１は、フリップ・フロップ回路５１８のＱ出力が
低レベルから高レベルへ変化することによって、フリッ
プ・フロップ回路５２３をトリガし、そのＱ出カフ９を
基レベルに保持して、これとアンド回路５１５の出力と
のアンド条件をバッファ回路５０４で成立させ、ＤＭＡ
転送要求信号１８を低レベルに保持する（第７図（ｆ）
’（ｇ）　（ｉ）　（ｊ）　）。このＤＭＡ転送要求信
号１８を受けたＤＭＡ制御部８は、バスの占有許可信号
１９を低しペ／Ｉ／にシて返送し、これを保持する（第
３図参照）。フリップ・フロップ回路５０９もデコーダ
５０８の出力信号７１の立ち上りでトリガされ、そのＱ
出力信号７５を高レベルに保持するため、占有許可信号
１９を反転したインバータ回路５１０の出力と、このフ
リップ・７０ツブ回路５０９のＱ出力信号７５とがアン
ド回路５１１でアンド条件を成立し、その出力をバッフ
ァ回路５１２の入力に与え、その出力信号７７を低レベ
ルにしてメモリ部２へのアクセスを要求する（第７図（
ｇ）　（ｍ）　（ｎ）　（ｏ）　）。このとき、メモリ
への書込モードであれば、書込条件信号７６が高レベル
となり。The clip-flop circuit 514 is reset, the Q output goes high, and the signal 60 indicating that the function is being executed also goes high (see FIG. 7).
b) (c) (d)). From this K, the reset of the counter circuit 507 is released, and the reset of the timer monitoring unit 503 is also released. Since the output signal 70 of the timer monitoring section 505 is still at a high level, the output of the AND circuit 515 becomes a high level, and the Q output of the clip/frog circuit 518 changes from a low level to a high level at the rising edge of the clock signal 65 ( Figure 7 (a) (e) (f)). The Q output of the flip-flop circuit 518 and the output of the inverter circuit 505 which is an inversion of the phase clock signal 61 satisfy an AND condition in the AND circuit 506, and the rising edge of the output causes the counter circuit 507 to count by one. Up it. Thereafter, when the clip-flop 518 is triggered again at the next falling edge of the clock signal 65, its Q output becomes low level again, and the output signal 72 of the decoder 508 becomes low level (FIG. 7(a)). f) (
h) ). Also, before this, the output signal 71 of the decoder 508 triggers the flip-flop circuit 523 by changing the Q output of the flip-flop circuit 518 from a low level to a high level, and the Q output cuff 9 of the flip-flop circuit 518 is changed from a low level to a high level. The base level is held at the base level, and an AND condition between this and the output of the AND circuit 515 is established in the buffer circuit 504, and the DMA
Transfer request signal 18 is held at low level (FIG. 7(f))
'(g) (i) (j) ). Upon receiving this DMA transfer request signal 18, the DMA control unit 8 lowers the bus occupancy permission signal 19 to P/I/, returns it, and holds it (see FIG. 3). The flip-flop circuit 509 is also triggered by the rising edge of the output signal 71 of the decoder 508, and its Q
In order to hold the output signal 75 at a high level, an AND condition is established in the AND circuit 511 between the output of the inverter circuit 510 in which the occupancy permission signal 19 is inverted and the Q output signal 75 of the flip/70 tube circuit 509. The output is applied to the input of the buffer circuit 512, and the output signal 77 is set to a low level to request access to the memory section 2 (see FIG. 7).
g) (m) (n) (o)). At this time, if it is the memory write mode, the write condition signal 76 becomes high level.

バッファ回路５２４の出力信号７８を低レベルにする（
第７図−（ｐ））。これらの信号７７．７８を受けたメ
モリ部２では、一定時間後にメモ“り動作完了を意味す
る信号６６を低レベルにして返送する（第７図（ｇ））
。これと７エーズ・クロック信号６１とがアンド回路５
２０に与えられるため、アンド回路５２０の出力は低レ
ベルから高レベルとなって。The output signal 78 of the buffer circuit 524 is set to a low level (
Figure 7-(p)). After receiving these signals 77 and 78, the memory unit 2 returns a signal 66 indicating the completion of the memorization operation at a low level after a certain period of time (FIG. 7(g)).
. This and the 7A's clock signal 61 are combined in the AND circuit 5.
20, the output of the AND circuit 520 changes from low level to high level.

７リツプ・７０ツブ回路５２１をトリガし、そのＱ出力
信号６７を高レベルにする（第７図（ｒ））。セレク′
り回路５１６は、入力Ａ１を選択しているので、この出
力信号６７の高レベルがＵ出力に反映されて、これが高
レベルとなり、アンド回路５１７のアンド条件が成立し
１次のクロック信号６５の立ち下りでクリップ・７リツ
プ回路５１８のＱ出力を再び高レベルにするため、デコ
ーダ５０８の出力信号７２が低レベルから高レベルに戻
る（第７図（ｒ）（ｆ）（ｈ））。フリップ・フロップ
５１８のｑ出力が高レベルの間に、カウンタ回路５０７
はさらに１つカウント・アップされ、クロック信号６５
の次の立ち下りでデコーダ５０８の出力信号７３が低レ
ベルになる（第７図（ａ）　（ｆ）　（ｋ）　）。この
出力信号７３によりフリップ・フロップ回路５０９がリ
セットされ、Ｑ出力信号７５が低レベルとなるととｋよ
り、バッファ回路５１２，５２４の出力信号７７．７８
を高レベルに変える（第７図（ｋ）　（ｎ）（ｏ）　（
ｐ）　）。アクセス要求信号７７が高レベルになると、
メモリ動作完了信号６６も高レベルとなる（第７図（ｏ
）（ｑ）　）。次のり四ツク信号６５の立ち下りでセレ
クタ回路５１６のＡ２人され、フリップ・フロップ回路
５１８のＱ出力が再び高レベルとなるので、デコーダ５
０８の出力信号７３が低レベルから高レベルに変り、か
つその後カウンタ回路５＋０７がさらに１つカウント・
アップされる（第７図（ｒ）　（ａ）　（ｆ）　（ｋ）
　）。次のクロック信号６５の立ち下りで、デコーダ５
０８の出力信号７４が低レベルとなり１次のクロック信
号６５の立ち下りで、再び高レベルに戻る（第７図（ａ
）　（ｆ）　（ｊ）　）。この期間は、ダミー・タイム
で１次の書込データの操作等に使用するが、特に関係が
ないため説明を省略する。The 7-rip/70-tube circuit 521 is triggered and its Q output signal 67 is set to high level (FIG. 7(r)). Select′
Since the input circuit 516 selects the input A1, the high level of this output signal 67 is reflected in the U output, which becomes a high level, and the AND condition of the AND circuit 517 is satisfied, and the output of the primary clock signal 65 is In order to make the Q output of the clip/7-rip circuit 518 high again at the falling edge, the output signal 72 of the decoder 508 returns from a low level to a high level (FIGS. 7(r), (f), and (h)). While the q output of flip-flop 518 is at a high level, counter circuit 507
is further counted up by one, and the clock signal 65
At the next falling edge of , the output signal 73 of the decoder 508 becomes low level (FIG. 7(a)(f)(k)). This output signal 73 resets the flip-flop circuit 509, and when the Q output signal 75 becomes low level, the output signals 77 and 78 of the buffer circuits 512 and 524
to a high level (Figure 7 (k) (n) (o) (
p) ). When the access request signal 77 becomes high level,
The memory operation completion signal 66 also becomes high level (FIG. 7(o)
)(q) ). At the next falling edge of the four-way signal 65, the A2 of the selector circuit 516 is switched on, and the Q output of the flip-flop circuit 518 becomes high level again, so the decoder 5
The output signal 73 of 08 changes from low level to high level, and then the counter circuit 5+07 counts one more time.
(Fig. 7 (r) (a) (f) (k)
). At the next falling edge of clock signal 65, decoder 5
The output signal 74 of 08 becomes low level and returns to high level again at the fall of the primary clock signal 65 (Fig. 7(a)
) (f) (j) ). This period is used as dummy time to manipulate the primary write data, but since it is not particularly relevant, the explanation will be omitted.

次のクロック信号６５の立ち下りで、デコーダ５０８の
出力信号７１が低レベルになり、クリップ・フロップ回
路５２１がリセットされ、その出力信号６７が低レベル
に戻る（第７図（ａ）（ｆ）　（ｇ）　（ｒ）　）。さ
らに、次のクロック信号６５の立ち下りで、デコーダ５
０８の出力信号７１が高レベルに変り、このトランジシ
ョンで再びスリップ・７０ツブ５０９がトリガされ、Ｑ
出力信号７５が高レベルとなり、以後、前述した動作を
信号６ｏが低レベルになるまで、つまりＤＭＡ転送をす
べて終了するまで繰り返すととＫなる。At the next falling edge of the clock signal 65, the output signal 71 of the decoder 508 becomes low level, the clip-flop circuit 521 is reset, and its output signal 67 returns to the low level (FIGS. 7(a) and 7(f)). (g) (r)). Furthermore, at the next falling edge of the clock signal 65, the decoder 5
The output signal 71 of 08 changes to high level, and this transition triggers the slip 70 tube 509 again, and the Q
The output signal 75 becomes high level, and the above-described operation is repeated until the signal 6o becomes low level, that is, until all DMA transfers are completed.

第８図では、ディスプレイ・データ制御部の論理回路に
おけるタイムアウト異常動作が示されている。FIG. 8 shows an abnormal timeout operation in the logic circuit of the display data control unit.

タイマ監視部５０３のＵ出力信号７０が低レベルになる
と、アンド回路５１５の出力が低レベルとなり、バッフ
ァ回路５０４の出力であるＤＭＡ転送要求信号１８が高
レベルとなり、バスを解放す上第８図（，１（ｊ）　）
。ただし、このときメモリのリード／ライト動作実行中
であれば、そのメモリ・サイクルが正常に終了した後に
バスが解放されることになる。第８図では、すでにメモ
リ・サイクルが終了した時点でタイム・アウト異常状態
が発生しているので、ＤＭＡ制御部８では１次のサンプ
リング時間にバス占有許可信号１９を高レベルにする（
第８　ｋｌ　６ｎ）　）。これによって、バスは主デー
タ処理装置ＩＫ使用許可され、プログラムが走行開始す
る。一方、ディスプレイ・データ制御部では。When the U output signal 70 of the timer monitoring section 503 becomes low level, the output of the AND circuit 515 becomes low level, and the DMA transfer request signal 18, which is the output of the buffer circuit 504, becomes high level, releasing the bus. (,1(j))
. However, if a memory read/write operation is in progress at this time, the bus will be released after the memory cycle is normally completed. In FIG. 8, since the time-out abnormal state has already occurred at the end of the memory cycle, the DMA control unit 8 sets the bus occupancy permission signal 19 to a high level at the primary sampling time (
8th kl 6n)). As a result, the bus is permitted to be used by the main data processing unit IK, and the program starts running. On the other hand, in the display data control section.

その後も処理を継続しており、デコーダ５０８の出力信
号７３．７４は正常時と同じように出力され。After that, the processing continues, and the output signals 73 and 74 of the decoder 508 are output in the same way as in normal times.

１バイトのデータ処理を終了させる（第８図（ｈ）　（
Ｊ）　）ｃしかし、その後に次のデータを処理しようと
するが、アンド回路５１５の出力が低レベルであるため
、セレクタ回路５１６のＵ出力も低レベルのままとなり
、結局デコーダ回路５０８の出カフ１が低レベルのまま
となって、データ処理を中断してしまうことになる（第
８図（ｆ）　（ｇ）　（ｒ）　）。この状態は、走行開
始したプログラムにより確認され、何らかの回復処理が
実行される。Finish 1-byte data processing (Figure 8 (h) (
J))cHowever, after that, the next data is processed, but since the output of the AND circuit 515 is at a low level, the U output of the selector circuit 516 also remains at a low level, and the output of the decoder circuit 508 ends up being 1 remains at a low level and data processing is interrupted (FIG. 8(f)(g)(r)). This state is confirmed by the program that started running, and some recovery processing is executed.

第９図では、ディスプレイ・データ制御部の論理回路に
おける割込発生時の動作が示される。FIG. 9 shows the operation of the logic circuit of the display data control unit when an interrupt occurs.

割込信号６２が低しペＡ／になると、オア回路５１３の
出力が高レベルとなる。この高レベルの出力が７リツプ
・フロップ回路５１４でサンプルされるが、トリガ入力
にはデコーダ５０８の出カフ３が与えられているため、
これの低レベルから為レベルへのトランジションにより
ラッチされるととＫなる。フリップ・７ｏツブ回路５１
４の互出力が低レベルになると、アンド回路５１５の出
力が低レベルになるため、バッファ回路５０４の出力で
あるＤＭＡ転送要求信号１８は高レベルとなって、バス
を生データ処理装置１に解放する（第９図（ｃ）　（ｊ
）　）。When the interrupt signal 62 goes low to pair A/, the output of the OR circuit 513 goes high. This high level output is sampled by the 7-lip flop circuit 514, but since the output 3 of the decoder 508 is given to the trigger input,
When it is latched by the transition from the low level to the low level, it becomes K. Flip/7o tube circuit 51
4 becomes low level, the output of the AND circuit 515 becomes low level, so the DMA transfer request signal 18 which is the output of the buffer circuit 504 becomes high level, and the bus is released to the raw data processing device 1. (Figure 9(c) (j
) ).

このとき、デコーダ５０８の出カフ３が高レベルとなる
までに、メモリ・サイクルは正常に終了している。さら
に、ディスプレイ・データ制御部では。At this time, the memory cycle has been normally completed by the time output 3 of decoder 508 becomes high level. Furthermore, in the display data control section.

処理を継続してデコーダ５０８の出カフ４を正常に出力
し、１バイトのデータ処理を終了させる（第９図（り）
。しかし、その後は、前述のタイム・アウト異常状態発
生時と同じように、デコーダ５０８の出カフ１を低レベ
ルにしたままデータ処理を中断することになり、走り出
したプログラムからの再起動待状態となる（第９図（ｆ
）　（ｇ）　（ｒ）　）。Continuing the processing, the output 4 of the decoder 508 is normally output, and the 1-byte data processing is completed (see Figure 9).
. However, after that, data processing is interrupted with the output cuff 1 of the decoder 508 kept at a low level, just like when the time-out abnormal condition occurs as described above, and the program that has started running is placed in a restart waiting state. (Figure 9(f)
) (g) (r) ).

第１０図では、ディスプレイ・データ制御部の論理回路
におけるリスタート命令起動時の動作が示されている。FIG. 10 shows the operation of the logic circuit of the display data control section when a restart command is activated.

リスタート命令の発行により低レベルとなる信号５９が
オア回路５０１を通過すると、スリップ・フロップ５１
４がリセットされ、その百出力が高レベルとなる（第１
Ｏ図（ｂ）（ｃ）　）。スリップ・フロップ５１４のす
出力がアンド回路５１５に与えられているので、アンド
条件が成立し、そのアンド出力が高レベルとなってセレ
クタ回路５１６のＡＯ大入力与えられる。また、アンド
回路５１５の出力はバッファ回路５０４の一方の入力に
も与えられているため、バッフ７回路５０４の出力であ
るＤＭＡ転送要求信号１８が低レベルとなり、ＤＭＡ転
送が再開される（第１０図（ｊ））。この後の動作は、
第７図により説明した動作と同じであり、最終データの
処理終了まで継続されることになる。When the signal 59 that becomes low level due to the issuance of a restart command passes through the OR circuit 501, the slip flop 51
4 is reset and its 100 output becomes high level (1st
Figure O (b) (c)). Since the output of the slip flop 514 is provided to the AND circuit 515, the AND condition is satisfied, and the AND output becomes high level and is provided to the AO large input of the selector circuit 516. Furthermore, since the output of the AND circuit 515 is also given to one input of the buffer circuit 504, the DMA transfer request signal 18, which is the output of the buffer 7 circuit 504, becomes low level, and the DMA transfer is restarted (10th Figure (j)). The operation after this is
The operation is the same as that described with reference to FIG. 7, and continues until the final data is processed.

さらに、ここでは、プログラムに伺の制約も付していな
いため、リスタート命令は任意の時点で発行し【差し支
えないが、ディスプレイ・データ制御部が伺も実行して
いないときＫは、ファンクション実行中表示信号６０が
低レベルとなっており、かつ７リツープ・フロップ５２
３のＱ出カフ９も低レベルとなっているため、ＤＭＡ転
送要求信号１８も発生せず、またアンド回路５１５の出
力も低レベルとなって、第６図の回路では何も実行しな
いことになる。Furthermore, here, since there is no restriction on the program, the restart command can be issued at any time. The middle display signal 60 is at a low level, and the 7 retoop flop 52
Since the Q output cuff 9 in FIG. 3 is also at a low level, the DMA transfer request signal 18 is not generated, and the output of the AND circuit 515 is also at a low level, so that the circuit in FIG. 6 does not execute anything. Become.

このようＫ、第２図に示す端末制御装置では、バス２７
．２８を使用する装置ごとに優先順位を付してバスを占
有させるように制御させ、かつバースト・モードでデー
タ処理を実行する装置のバス占有順位を最下位に位置付
けたので、連続バス占有中にも他の装置のバス使用が許
可されるようになり、システムの各制御動作が妨げられ
ないですむ。また、バス占有中に発生した割込を検出す
ると、バスを解放することにより、データ処理装置がシ
ステムの状態の変化を知り、それに必要な制御を実行す
ることができるので、システム全体を正しく制御するこ
とが可能となる。また、バスを解放した装置には、デー
タ処理装置からの再起動命令により、引き続きデータ転
送を行わせることができる。また、再起動命令発行待状
態か否かに関係なく、再起動命令を発行してよいので、
プログラムによるデータ処理装置の状態管理が容易とな
る。さらに、バス占有時間が一定時間以上になると、自
動的にバスを解放して、データ処理装置が動作するので
、装置に発生した異常状態を知ることができ、したかつ
【リトライ処理の実行や異常状態表示等のシステムの制
御が確実にできる。In this way, in the terminal control device shown in FIG.
．． Since the bus occupancy order of the device that executes data processing in burst mode is placed at the bottom of the bus occupancy order, the bus occupancy order of the device that executes data processing in burst mode is placed at the lowest. Also, other devices are now allowed to use the bus, and each control operation of the system is not interfered with. In addition, when an interrupt that occurs while the bus is occupied is detected, the bus is released, allowing the data processing device to know the change in the system state and execute the necessary control, so the entire system can be controlled correctly. It becomes possible to do so. Furthermore, the device that has released the bus can be made to continue transferring data by a restart command from the data processing device. In addition, a restart command can be issued regardless of whether the restart command is being issued or not.
This makes it easier to manage the state of the data processing device using a program. Furthermore, when the bus occupancy time exceeds a certain time, the bus is automatically released and the data processing device operates, so it is possible to know about abnormal conditions that have occurred in the device, and [to perform retry processing or abnormal System control such as status display can be performed reliably.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は従来のビデオ・ディスプレイ端末制御装置のブ
ロック図、第２図は本発明の実施例を示すビデオ・ディ
スプレイ端末制御装置のブロック図、第３図は第２図に
おけるＤＭＡ制御部のＤＭＡ受付回路の詳細図、第４図
は第２図における割込制御部の評細図、第５図は第２図
におけるディスプレイ・データ制御部の詳細図、第６図
は＃Ｌ３図に示すＤＭＡ制御部受付回路の動作タイムチ
ャート、第７図から第１０図までは、それぞれ第５図に
示すディスプレイ・データ制御部における通常動作、タ
イムアウト時動作、割込発生時動作、および再起動命令
起動時の動作の各タイム・チャートである。 １：主データ処理装置、２：メモリ部、３ニジステム制
御部、４：ワーク・ステーション制御部。 ５：モデム、６：モデム・インタフェース制御部７：デ
ィスプレイ・データ制御部、８：ＤＭＡ制御部、９：割
込制御部、２７：データ・バス、２８ニア、ドレス・パ
ス。FIG. 1 is a block diagram of a conventional video display terminal control device, FIG. 2 is a block diagram of a video display terminal control device showing an embodiment of the present invention, and FIG. 3 is a DMA diagram of a DMA control unit in FIG. A detailed diagram of the reception circuit, Figure 4 is a detailed diagram of the interrupt control unit in Figure 2, Figure 5 is a detailed diagram of the display data control unit in Figure 2, and Figure 6 is a detailed diagram of the DMA shown in Figure #L3. The operation time charts of the control section reception circuit, FIGS. 7 to 10, respectively show the normal operation, operation at time-out, operation at interrupt occurrence, and operation at restart command activation in the display data control section shown in FIG. These are time charts of each operation. 1: Main data processing unit, 2: Memory unit, 3 System control unit, 4: Work station control unit. 5: Modem, 6: Modem interface control section 7: Display data control section, 8: DMA control section, 9: Interrupt control section, 27: Data bus, 28 Near, address path.

Claims (2)

【特許請求の範囲】[Claims] （１）システム・パスに接続されたデータ処理装置。 メモリ、および複数の入出力制御装置を有するシステム
において、上記複数の入出力制御装置のうちのＩＰ、１
の装置に、上記パスを連続して占有する手段と、該手段
によるバス占有時間が設定値以上になると上記パスを解
放する手段と、上記バス解放後、データ処理装置からの
再起動命令を検出して転送を再開する手段を設け、上記
第１の装置がパス占有中はデータ処理装置のパス使用を
抑止し、該データ処理装置に第２以下の入出力制御装置
から割込あるいはＤＭＡ１！求が発生したときには第１
の装置のバス解放手段を動作させることを特徴とするシ
ステム・バス制御方式。(1) A data processing device connected to a system path. In a system having a memory and a plurality of input/output control devices, IP of the plurality of input/output control devices, 1
The device includes means for continuously occupying the path, means for releasing the path when the bus occupation time by the means exceeds a set value, and detecting a restart command from the data processing device after the bus is released. means is provided to restart the transfer when the first device is occupying the path, and to inhibit the data processing device from using the path, and to interrupt the data processing device from the second and subsequent input/output control devices or to receive DMA1! When a request occurs, the first
A system bus control method characterized by operating a bus release means of a device. （２）前記第１の装置がデータ処理装置から再起動命令
を受けたとき、連続バス転送中断中であれば転送を再開
し、中断中でなければ何の処理も実行しないことを特徴
とする特許請求の範囲第１項記載ノシステム・バス制御
方式。(2) When the first device receives a restart command from the data processing device, if the continuous bus transfer is being interrupted, the transfer is resumed, but if the transfer is not being interrupted, it does not execute any processing. A system bus control method according to claim 1.