JPS5810884B2 - drive warmer - Google Patents
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- JPS5810884B2 JPS5810884B2 JP49102705A JP10270574A JPS5810884B2 JP S5810884 B2 JPS5810884 B2 JP S5810884B2 JP 49102705 A JP49102705 A JP 49102705A JP 10270574 A JP10270574 A JP 10270574A JP S5810884 B2 JPS5810884 B2 JP S5810884B2
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/30—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor
- H03F3/3001—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor with field-effect transistors
- H03F3/3044—Junction FET SEPP output stages
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- Power Engineering (AREA)
- Amplifiers (AREA)
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Description
【発明の詳細な説明】
この発明はオーディオ用増幅器に係り、更に詳述すれば
歪の少ない高忠実度の増幅出力を得ることができるオー
ディオ用増幅器に関するものである。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to an audio amplifier, and more specifically, to an audio amplifier capable of obtaining a high-fidelity amplified output with little distortion.
第１図は従来の電界効果トランジスタ（以下、ＦＥＴと
略称する）を用いたオーディオ用増幅器の構成を示すも
ので、この回路は異極性のＦＥＴＱｌ、Ｑ２の各ゲート
を共通に接続して入力端子ＩＮとし、それぞれのドレイ
ンを電源子Ｂ。Figure 1 shows the configuration of an audio amplifier using conventional field effect transistors (hereinafter abbreviated as FETs).This circuit connects the gates of FETs Ql and Q2 of different polarities in common to input terminals. IN and each drain is power supply B.
−Ｂにそれぞれのソースを抵抗Ｒ２，Ｒ１を介して各ソ
ースに順方向の電圧が印加するようにそれぞれ電源＋Ｂ
、−Ｂに接続し、前記ＦＥＴＱ１．Ｑ２のソースに互い
のソースを抵抗Ｒ３，Ｒ４を介して接続し各ドレインを
電源＋Ｂ、−Ｂに接続した互いに異極性のＦＥＴＱ３．
Ｑ４のゲートを接続し、前記抵抗Ｒ３，Ｒ４の接続点よ
り出力端子のＯＵＴを導出したものである。-B and each source is connected to the power supply +B so that a forward voltage is applied to each source through resistors R2 and R1.
, -B, and the FETQ1. FETs Q3.Q2, which have different polarities, have their sources connected to the sources of Q2 via resistors R3 and R4, and their respective drains connected to power supplies +B and -B.
The gate of Q4 is connected, and the output terminal OUT is derived from the connection point of the resistors R3 and R4.
この回路の入力端子ＩＮに第２図ａに示すような方形波
信号を印加すると、ＦＥＴＱ３のドレイン電流■Ｄは第
２図すに示すようになる。When a square wave signal as shown in FIG. 2a is applied to the input terminal IN of this circuit, the drain current D of FET Q3 becomes as shown in FIG.
これはドレインを接地されたＦＥＴＱｌの出力インピー
ダンスが小さいため、ＦＥＴＱ３のゲート・ソース間容
量ＣＧ５３に充電される時定数は非常に小さいため立上
りは急峻となり、ゲート・ソース間容量ＣＧ５３と抵抗
Ｒ２による放電時定数が大きいために充電時に比べて放
電時大きい時定数となるためである。This is because the output impedance of FETQl whose drain is grounded is small, so the time constant for charging the gate-source capacitance CG53 of FETQ3 is very small, so the rise is steep, and the discharge is caused by the gate-source capacitance CG53 and resistor R2. This is because the time constant is large, so the time constant is larger during discharging than during charging.
また入力信号が負の場合動作するＦＥＴＱ２．Ｑ４につ
いても前記したＦＥＴＱｌ。Also, FETQ2. which operates when the input signal is negative. Q4 is also the FETQl mentioned above.
Ｑ３の動作と全く同様立上り側は急峻であるが立下り側
がなだらかとなり、出力信号が入力信号に追従しないと
いう不都合があった。Just like the operation of Q3, the rising side is steep, but the falling side is gentle, resulting in the disadvantage that the output signal does not follow the input signal.
この発明は上述した欠点を除去することを目的とするも
ので、その特徴とするところは電力増幅段を構成するコ
ンプリメンタリエミッタ（ソース）フォロワプッシュプ
ル接続された第１、第２のトランジスタの各ベース（ゲ
ート）に、第１のドライブ段を構成するコンプリメンタ
リエミッタ（ソース）フォロワプッシュプル接続された
第３、第４のトランジスタの共通エミッタ（ソース）お
よび第２のドライブ段を構成するコンブリメンタリエミ
ッタ（ソース）フォロワプッシュプル接続された第５、
第６のトランジスタの共通エミッタ（ソース）をそれぞ
れ接続し、前記第３、第４のトランジスタの各ベース（
ゲート）および前記第５、第６のトランジスタの各ベー
ス（ゲート）をそれぞれ共通に結合するとともに、これ
ら共通結合点の間に前記電力増幅段の動作点を定める定
電圧バイアスを介して入力信号を印加するようにしたこ
とにある。The present invention is aimed at eliminating the above-mentioned drawbacks, and is characterized by having complementary emitter (source) follower push-pull connected bases of the first and second transistors constituting the power amplification stage. The common emitter (source) of the third and fourth transistors that are push-pull connected to the complementary emitter (source) that constitutes the first drive stage and the complementary emitter that constitutes the second drive stage (gate) (source) follower push-pull connected fifth,
The common emitters (sources) of the sixth transistors are connected to each other, and the bases (sources) of the third and fourth transistors are connected to each other.
gate) and the bases (gates) of the fifth and sixth transistors are respectively commonly coupled, and an input signal is applied between these common coupling points via a constant voltage bias that defines the operating point of the power amplification stage. The reason lies in the fact that the voltage is applied.
以下この発明を図に示す一実施例について詳述する。Hereinafter, an embodiment of the present invention shown in the drawings will be described in detail.
第３図はこの発明のオーディオ用増幅器の構成を示すも
ので、この回路はＮチャンネルＦＥＴＱ１とＰチャンネ
ルのＦＥＴＱ２の各ソースを抵抗Ｒ２，Ｒ３を介して接
続すると共に両ＦＥＴＱ１゜Ｑ２のゲートを共通に接続
して第１のドライブ段とし、ＮチャンネルのＦＥＴＱ３
とＰチャンネルのＦＥＴＱ４の各ソースを抵抗Ｒ４，Ｒ
５を介して接続すると共に両ＦＥＴＱ３．Ｑ４のゲート
を共通に接続して第２のドライブ段とし、前記各ＦＥＴ
のゲート接続点を、それぞれバイアス調整用の電源ＥＣ
１，ＥＣ２を介して抵抗Ｒ１（入力抵抗）でアースに接
続した入力端子ＩＮに接続すると共に、ＦＥＴＱ２のド
レインおよびＦＥＴＱ４のドレインを負電源−Ｂ２に、
ＦＥＴＱ３のドレインおよびＦＥＴＱｌのドレインを正
電源＋８２にそれぞれ接続し、電源＋Ｂ１．Ｂ１に各ド
レインを接続し、抵抗Ｒ６，Ｒ７を介して各ソースを接
続したＮチャンネルのＦＥＴＱ５とＰチャンネルのＦＥ
ＴＱ６の（これらにより、コンプリメンタリソースフォ
ロワプッシュプル接続の電力増幅段を構成）の各ゲート
に抵抗Ｒ２，Ｒ３の接続点および抵抗Ｒ４゜Ｒ５の接続
点をそれぞれ接続し、前記抵抗Ｒ６゜Ｒ７の接続点を出
力端子ＯＵＴに接続した構成となっている。FIG. 3 shows the configuration of the audio amplifier of the present invention. This circuit connects the sources of N-channel FET Q1 and P-channel FET Q2 via resistors R2 and R3, and also connects the gates of both FETs Q1 and Q2. is connected to the N-channel FETQ3 to form the first drive stage.
and the sources of P-channel FETQ4 are connected to resistors R4 and R
5 and both FETs Q3. The gates of Q4 are commonly connected to form a second drive stage, and each of the FETs
The gate connection point of each is connected to the power supply EC for bias adjustment.
1. Connect to the input terminal IN which is connected to ground with the resistor R1 (input resistor) via EC2, and connect the drain of FETQ2 and the drain of FETQ4 to the negative power supply -B2,
The drain of FETQ3 and the drain of FETQl are connected to the positive power supply +82, respectively, and the power supply +B1. N-channel FETQ5 and P-channel FE with each drain connected to B1 and each source connected via resistors R6 and R7
Connect the connection points of resistors R2 and R3 and the connection point of resistors R4°R5 to each gate of TQ6 (these constitute a power amplification stage with complementary resource follower push-pull connection), and connect the resistors R6°R7. The configuration is such that the point is connected to the output terminal OUT.
この回路において入力端子ＩＮに正の入力信号が印加す
ると、ＦＥＴＱｌが動作し、入力信号電圧に応じてＦＥ
ＴＱ５のゲート・ソース間容量ＣＧ５５に電荷ｑを充電
させると同時にＦＥＴＱ５を動作させる。In this circuit, when a positive input signal is applied to the input terminal IN, FET Ql operates and FE
The gate-source capacitance CG55 of TQ5 is charged with charge q, and at the same time, FETQ5 is operated.
このＦＥＴＱ５のゲート・ソース間容量ＣＧ５５を充電
する時定数は前述したようにＦＥＴＱｌの出力インピー
ダンスが小さいため非常に小さい。The time constant for charging the gate-source capacitance CG55 of FETQ5 is extremely small because the output impedance of FETQl is small as described above.
そして入力端子ＩＮに負の入力信号が印加すると、ＦＥ
ＴＱｌのゲート電位は低下し、ＦＥＴＱｌはオフするが
、ＦＥＴＱ５のゲート・ソース間容量ＣＧ５５に充電さ
れた電荷ｑはＦＥＴＱｌを通しては放電されにくい。Then, when a negative input signal is applied to the input terminal IN, FE
Although the gate potential of TQl decreases and FETQl is turned off, the charge q charged in the gate-source capacitance CG55 of FETQ5 is hardly discharged through FETQl.
しかし、ＦＥＴＱ２が設けられているため、ＦＥＴＱ２
が動作し前記ゲート、ソース間容量ＣＧ５５に充電され
ている電荷ｑを抵抗Ｒ３−ＦＥＴＱ２のソース・ドレイ
ン−負電源−Ｂ２の径路でＦＥＴＱ５のゲート電位がＦ
ＥＴＱ２のゲート電位（入力信号に対応して変化する）
に追従しつつ過剰充電分の電荷を放電させる。However, since FETQ2 is provided, FETQ2
operates, and the charge q stored in the gate-source capacitance CG55 is transferred through the path of resistor R3 - source/drain of FET Q2 - negative power supply - B2 to increase the gate potential of FET Q5 to F.
Gate potential of ETQ2 (changes according to input signal)
The excess charge is discharged while following the current.
この場合ドレイン接地されたＦＥＴＱ２の出力インピー
ダンスが非常に小さいため前記ゲート・ソース間容量Ｃ
Ｇ５５に過剰に充電された電荷ｑの放電は速やかに行な
われる。In this case, since the output impedance of FET Q2 whose drain is grounded is very small, the gate-source capacitance C
The charge q excessively charged to G55 is quickly discharged.
また、ＦＥＴＱ３．Ｑ４．Ｑ６の動作は前述したＦＥＴ
Ｑｌ、Ｑ２．Ｑ５の動作と入力端子ＩＮに印加される入
力信号の極性が前述した入力信号の極性と逆の場合同様
に動作する。Also, FETQ3. Q4. Q6 operates like the FET mentioned above.
Ql, Q2. Q5 operates in the same manner when the polarity of the input signal applied to the input terminal IN is opposite to the polarity of the input signal described above.
第４図はこの発明のオーディオ用増幅器を用いた全段直
結のＦＥＴアンプの構成を示すもので、オーディオ用増
幅器はバイアス用の電源ＥＣ１゜ＥＣ２がコンデンサＣ
１，Ｃ２、抵抗Ｒ１０，Ｒ１１およびバイアス調整用の
可変抵抗器ＶＲ１に置換され、ＦＥＴＱ５．Ｑ６のゲー
トに抵抗Ｒ８，Ｒ９が挿入され、抵抗Ｒ１２〜Ｒ３３、
コンデンサＣ３〜Ｃ５、ダイオードＤ１〜Ｄ３、トラン
ジスタＱ１１．Ｑ１３゜Ｑ１４．Ｑ１７．Ｑ１８．ＦＥ
ＴＱ７〜Ｑ１０．Ｑ１２゜Ｑ１５．Ｑ１９．Ｑ２０で初
段の入力回路および負帰還回路が構成されている。Fig. 4 shows the configuration of an FET amplifier in which all stages are directly connected using the audio amplifier of the present invention.
1, C2, resistors R10, R11, and variable resistor VR1 for bias adjustment, and FETQ5. Resistors R8 and R9 are inserted into the gate of Q6, and resistors R12 to R33,
Capacitors C3-C5, diodes D1-D3, transistor Q11. Q13゜Q14. Q17. Q18. FE
TQ7~Q10. Q12゜Q15. Q19. Q20 constitutes a first-stage input circuit and a negative feedback circuit.
また第５図はオーディオ用増幅器にトランジスタを用い
た例である。Further, FIG. 5 shows an example in which a transistor is used in an audio amplifier.
両図において入力端子ＩＮに正の信号が印加されるとト
ランジスタＱ２３゜ＦＥＴＱ６が動作し、出力端子ＯＵ
Ｔに接続された負荷ＺＬに電流が流れる。In both figures, when a positive signal is applied to the input terminal IN, the transistor Q23°FETQ6 operates, and the output terminal OU
Current flows through the load ZL connected to T.
入力端子ＩＮに負の信号が印加するとトランジスタＱ２
４が動作しＦＥＴＱ６のゲート・ソース間容量ＣＧ５６
に過剰に充電された電荷はトランジスタＱ２４を介して
適正値まで放電される。When a negative signal is applied to the input terminal IN, the transistor Q2
4 operates and the gate-source capacitance CG56 of FETQ6
The excess charge is discharged to a proper value via transistor Q24.
なお、同図中ＦＥＴＱ５、トランジスタＱ２１．Ｑ２２
も前述と同様な動作をする。In addition, in the figure, FET Q5, transistor Q21. Q22
also operates in the same way as described above.
つまり、ＦＥＴＱ５のゲート・ソース間容量ＣＧ５５に
充電された電荷は、トランジスタＱ２１を介して放電さ
れる。In other words, the charge charged in the gate-source capacitance CG55 of the FET Q5 is discharged via the transistor Q21.
第６図はパワートランジスタのベース・エミッタ間容量
に過剰に充電された電荷を能動素子を用いて入力信号に
対応した適正値となるよう充電時と同様の放電用ルート
を付加させる基本回路図である。Figure 6 is a basic circuit diagram that uses an active element to add a discharging route similar to that used during charging so that the excess charge in the base-emitter capacitance of a power transistor becomes an appropriate value corresponding to the input signal. be.
入力端子ＩＮに加えられる入力信号が正である時にはト
ランジスタＱ２１．Ｑ２．が動作し、出力端子ＯＵＴに
接続された負荷ＺＬに電流を流す。When the input signal applied to input terminal IN is positive, transistor Q21. Q2. operates, causing current to flow through the load ZL connected to the output terminal OUT.
入力端子ＩＮに負の信号が加えられるとトランジスタＱ
２２が動作し、トランジスタＱ２５のベース・エミッタ
間に成形される容量ＣＢＥ５に過剰に充電された電荷は
トランジスタＱ２２を介して放電される。When a negative signal is applied to the input terminal IN, the transistor Q
22 operates, and the excess charge in the capacitor CBE5 formed between the base and emitter of the transistor Q25 is discharged via the transistor Q22.
トランジスタＱ２３．Ｑ２４．Ｑ２６に関しても同様に
動作する。Transistor Q23. Q24. The same operation applies to Q26.
第７図は第６図における電圧源ＥＣ３，ＥＣ４を具体的
に構成した実施例である。FIG. 7 shows an embodiment in which the voltage sources EC3 and EC4 in FIG. 6 are specifically configured.
トランジスタＱ２７．Ｑ２９で定電流源を構成し、トラ
ンジスタＱ２３のコレクタ・エミッタ間にＥＣ３に相当
する電位差を得る。Transistor Q27. Q29 constitutes a constant current source, and a potential difference corresponding to EC3 is obtained between the collector and emitter of transistor Q23.
トランジスタＱ２７．Ｑ２９．Ｑ３０によってＥＣ４に
相当する電位差を得る場合も同様である。Transistor Q27. Q29. The same applies to the case where a potential difference corresponding to EC4 is obtained by Q30.
第８図は第６図における電源Ｂ２．−Ｂ２に接続された
トランジスタＱ２３．Ｑ２２のコレクタ端子をトランジ
スタＱ２５．Ｑ２６のエミッタ端子に接続した実施例で
ある。FIG. 8 shows power supply B2 in FIG. - transistor Q23. connected to B2. The collector terminal of Q22 is connected to the transistor Q25. This is an example in which it is connected to the emitter terminal of Q26.
このように接続することによって、トランジスタＱ２２
．Ｑ２３の耐圧は、第６図のそれに比較して低くなる。By connecting in this way, transistor Q22
．． The withstand voltage of Q23 is lower than that in FIG.
さらに第９図はこの発明のより具体的な実施例である。Furthermore, FIG. 9 shows a more specific embodiment of the present invention.
この実施例では第６図における電圧源ＥＣ３゜ＥＣ４は
トランジスタＱ２７．Ｑ２８で得るように構成し、電圧
源ＥＣ１，ＥＣ２はトランジスタＱ２９による定電流源
を介してトランジスタＱ３０で得るように構成しである
。In this embodiment, voltage sources EC3 to EC4 in FIG. 6 are replaced by transistors Q27. The voltage sources EC1 and EC2 are configured to be obtained from a transistor Q30 via a constant current source formed by a transistor Q29.
以上述べたように、この発明によれば電力増幅段を構成
するコンプリメンタリエミッタ（ソース）フォロワプッ
シュプル接続された第１、第２０トランジスタの各ベー
ス（ゲート）に、第１のドライブ段を構成するコンプリ
メンタリエミッタ（ソース）フォロワプッシュプル接続
された第３、第４のトランジスタの共通エミッタ（ソー
ス）および第２のドライブ段を構成するコンプリメンタ
リエミッタ（ソース）フォロワプッシュプル接続された
第５、第６のトランジスタの共通エミッタ（ソース）を
それぞれ接続し、前記第３、第４のトランジスタの各ベ
ース（ゲート）および前記第５、第６のトランジスタの
各ベース（ゲート）をそれぞれ共通に結合するとともに
、これら共通結合点の間に前記電力増幅段の動作点を定
める定電圧バイアスを介して入力信号を印加したので、
第１、第２のトランジスタの各ベース（ゲート）を、入
力信号に追従する信号によって低インピーダンスでドラ
イブすることができる。As described above, according to the present invention, the first drive stage is configured at each base (gate) of the first and 20th transistors that are connected in a complementary emitter (source) follower push-pull manner and constitute the power amplification stage. Common emitters (sources) of the third and fourth transistors connected in a complementary emitter (source) follower push-pull manner and the fifth and sixth transistors connected in a push-pull manner as a complementary emitter (source) follower constituting the second drive stage. The common emitters (sources) of the transistors are connected to each other, and the bases (gates) of the third and fourth transistors and the bases (gates) of the fifth and sixth transistors are respectively connected in common. Since the input signal was applied via a constant voltage bias that defines the operating point of the power amplification stage between the common coupling points,
Each base (gate) of the first and second transistors can be driven with low impedance by a signal that follows the input signal.
この結果、第１、第２のトランジスタの各ベース（ゲー
ト）に過剰に蓄えられた電荷を入力信号に追従させつつ
放電することができ、高忠実度による増幅が可能となる
。As a result, the excess charge stored in the bases (gates) of the first and second transistors can be discharged while following the input signal, making it possible to amplify with high fidelity.
第１図は従来の一般的なオーディオ用増幅器の構成図、
第２図は第１図の動作説明図、第３図はこの発明のオー
ディオ用増幅器の構成図、第４図はこの発明のオーディ
オ用増幅器を用いた全段直結ＦＥＴアンプの構成図、第
５図乃至第９図はそれぞれこの発明の他の実施例を示す
回路構成図である。
Ｑｌ・・・・・・第３のトランジスタ、Ｑ２・・・・・
・第４のトランジスタ、Ｑ３・・・・・・第５のトラン
ジスタ、Ｑ４・・・・・・第６のトランジスタ、Ｑ５・
・・°°・第１のトランジスタ、Ｑ６・・・・・・第２
のトランジスタ。Figure 1 is a configuration diagram of a conventional general audio amplifier.
Fig. 2 is an explanatory diagram of the operation of Fig. 1, Fig. 3 is a block diagram of the audio amplifier of the present invention, Fig. 4 is a block diagram of an all-stage direct-coupled FET amplifier using the audio amplifier of the present invention, and Fig. 5 9 to 9 are circuit configuration diagrams showing other embodiments of the present invention. Ql...Third transistor, Q2...
・Fourth transistor, Q3...Fifth transistor, Q4...Sixth transistor, Q5・
...°°・First transistor, Q6...Second
transistor.
Claims (1)
ース）フォロワプッシュプル接続された第１、第２のト
ランジスタの各ベース（ゲート）に、第１のドライブ段
を構成するコンプリメンタリエミッタ（ソース）フォロ
ワプッシュプル接続された第３、第Ａのトランジスタの
共通エミッタ（ソース）および第２のドライブ段を構成
するコンプリメンタリエミッタ（ソース）フォロワプッ
シュプル接続された第５、第６のトランジスタの共通エ
ミッタ（ソース）をそれぞれ接続し、前記第３、第４の
トランジスタの各ベース（ゲート）および前記第５、第
６のトランジスタの各ベース（ゲート）をそれぞれ共通
に結合するとともに、これら共通結合点の間に前記電力
増幅段の動作点を定める定電圧バイアスを介して入力信
号を印加してなるオーディオ用増幅器。A complementary emitter (source) follower push-pull connection that makes up the first drive stage is connected to each base (gate) of the first and second transistors that are connected in a complementary emitter (source) follower push-pull that makes up the first power amplification stage. The common emitters (sources) of the third and A-th transistors connected to each other and the common emitters (sources) of the fifth and sixth transistors connected in a follower push-pull manner to the complementary emitters (sources) constituting the second drive stage, respectively. The bases (gates) of the third and fourth transistors and the bases (gates) of the fifth and sixth transistors are connected in common, and the power amplifier is connected between these common connection points. An audio amplifier in which an input signal is applied via a constant voltage bias that determines the operating point of the stage.
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Family
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|---|---|---|---|
| JP49102705A Expired JPS5810884B2 (en) | 1974-09-06 | 1974-09-06 | drive warmer |
Country Status (4)
| Country | Link |
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| JP (1) | JPS5810884B2 (en) |
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1975
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- 1975-09-04 GB GB3652575A patent/GB1525751A/en not_active Expired
- 1975-09-05 DE DE19752539624 patent/DE2539624A1/en active Pending
Patent Citations (2)
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Also Published As
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