JPS5810881B2 - Phased array antenna couch - Google Patents
Phased array antenna couchInfo
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- JPS5810881B2 JPS5810881B2 JP6839475A JP6839475A JPS5810881B2 JP S5810881 B2 JPS5810881 B2 JP S5810881B2 JP 6839475 A JP6839475 A JP 6839475A JP 6839475 A JP6839475 A JP 6839475A JP S5810881 B2 JPS5810881 B2 JP S5810881B2
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- H01Q—ANTENNAS, i.e. RADIO AERIALS
- H01Q3/00—Arrangements for changing or varying the orientation or the shape of the directional pattern of the waves radiated from an antenna or antenna system
- H01Q3/26—Arrangements for changing or varying the orientation or the shape of the directional pattern of the waves radiated from an antenna or antenna system varying the relative phase or relative amplitude of energisation between two or more active radiating elements; varying the distribution of energy across a radiating aperture
- H01Q3/30—Arrangements for changing or varying the orientation or the shape of the directional pattern of the waves radiated from an antenna or antenna system varying the relative phase or relative amplitude of energisation between two or more active radiating elements; varying the distribution of energy across a radiating aperture varying the relative phase between the radiating elements of an array
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- H01Q3/38—Arrangements for changing or varying the orientation or the shape of the directional pattern of the waves radiated from an antenna or antenna system varying the relative phase or relative amplitude of energisation between two or more active radiating elements; varying the distribution of energy across a radiating aperture varying the relative phase between the radiating elements of an array by electrical means with variable phase-shifters the phase-shifters being digital
- H01Q3/385—Scan control logics
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- Variable-Direction Aerials And Aerial Arrays (AREA)
Description
【発明の詳細な説明】
この発明はラッチングフェライト移相器を使用したフェ
イズドアレイアンテナ装置に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a phased array antenna device using a latching ferrite phase shifter.
一般にラッチングフェライト移相器を駆動するには第１
図ａに示すように励磁コイル１にまずリセット電流ＩＲ
を流し、その後セット電流■Ｓを流すと第１図すに示す
ようにセット電流ＩＳの時間ｔ３を制御することによっ
て移相量を制御できる。Generally, to drive a latching ferrite phase shifter, the first
As shown in Figure a, the excitation coil 1 is first supplied with a reset current IR.
When a set current IS is caused to flow and then a set current IS is caused to flow, as shown in FIG. 1, the amount of phase shift can be controlled by controlling the time t3 of the set current IS.
又フェライト２はヒステリシス特性を持っているためフ
ェライト２の残留磁化状態を変えるに先立ってリセット
電流ＩＲを流して一定の基準となる残留磁化状態にリセ
ットした後、セット電流ＩＳを流して適当な磁化状態へ
移すことによって磁化の変化分に相当する移相量を得よ
うとするものである。Furthermore, since ferrite 2 has hysteresis characteristics, before changing the residual magnetization state of ferrite 2, a reset current IR is applied to reset the residual magnetization state to a certain standard, and then a set current IS is applied to set the appropriate magnetization. The objective is to obtain a phase shift amount corresponding to the change in magnetization by shifting the state.
また上述した移相器の移相量特性は第２図に示すごとく
非直線的である。Further, the phase shift amount characteristic of the above-mentioned phase shifter is non-linear as shown in FIG.
（なお横軸はセット時間ｔｓ、縦軸は多相量である。(The horizontal axis is the set time ts, and the vertical axis is the polyphase amount.
）さらにこの特性は第３図ａ、ｂに示すごとく移相量は
温度、および周波数によって相当変化する。) Furthermore, as shown in FIGS. 3a and 3b, the amount of phase shift varies considerably depending on temperature and frequency.
ところでこのような移相器を多数使用するフェイズドア
レイアンテナ装置はディジタル計算機と連動するため移
相量を量子化して０〜２πラジアンをＮビットで実現す
る。By the way, since such a phased array antenna device using a large number of phase shifters is interlocked with a digital computer, the amount of phase shift is quantized to realize 0 to 2π radians using N bits.
この量子化したＮビットを移相器内のディジタル・アナ
ログコンバータでパルス幅に変換してそれをセット電流
とし、計算機出力データに相当する移相量を得るもので
あるが移相器のもつ非直線特性を加味していちいちセッ
トしなければならない。This quantized N bits are converted into a pulse width by a digital-to-analog converter in the phase shifter, which is used as a set current to obtain a phase shift amount equivalent to the computer output data. It must be set one by one, taking into account the linear characteristics.
もしこれを加味せずにセットした場合、アンテナの利得
、ビーム幅、ビーム指向精度、ビームの対称性およびサ
イドローブレベルに関し悪影響を及ぼす。If set without taking this into account, it will have a negative effect on antenna gain, beam width, beam pointing accuracy, beam symmetry, and sidelobe level.
この発明はこのような従来の欠点を解決するものであり
、アンテナに使用される全ての移相器に対して温度およ
び周波数による移相器の非直線特性を直線化補償するこ
とである。The present invention solves these conventional drawbacks by linearly compensating for nonlinear characteristics of phase shifters due to temperature and frequency for all phase shifters used in antennas.
すなわちこの発明においては移相器駆動回路にクロック
パルス信号を与えるクロックパルス発生回路に、温度お
よび周波数変動により上記クロックパルス信号の周期を
変化させる回路を設けることによって実現できる。That is, the present invention can be realized by providing a clock pulse generation circuit that supplies a clock pulse signal to the phase shifter drive circuit with a circuit that changes the period of the clock pulse signal according to temperature and frequency fluctuations.
以下この発明の一実施例を図面に従って説明する。An embodiment of the present invention will be described below with reference to the drawings.
第４図はこの発明による移相器駆動回路系のブロック図
であり、第４図において３ａ〜３ｎはビーム方向θを得
るために必要な移相器、４ａ〜４ｎは上記移相器３ａ〜
３ｎのそれぞれを駆動する移相器駆動回路で、この駆動
回路は制御信号発生手段例えばディジタル計算機５から
送られる移相量に対応するディジタル信号Ｓｄを記憶す
るプログラマブルカウンタを備えである。FIG. 4 is a block diagram of a phase shifter driving circuit system according to the present invention. In FIG. 4, 3a to 3n are phase shifters necessary to obtain the beam direction θ, and 4a to 4n are the phase shifters 3a to 3n.
3n, and this drive circuit is equipped with a programmable counter that stores a digital signal Sd corresponding to the amount of phase shift sent from a control signal generating means, for example, a digital computer 5.
６は周波数および温度変化によりクロックパルス信号Ｓ
ｃの周期が変化するように構成された回路を有するクロ
ックパルス発生回路である。6 is a clock pulse signal S due to frequency and temperature changes.
This is a clock pulse generation circuit having a circuit configured such that the period of c changes.
又上記駆動回路４ａ〜４ｎのカウンタは上記クロックパ
ルス信号Ｓｃによりその内容が順次カウントダウンされ
、記憶内容が０になったとき上記カウンタはトリガ信号
を発生するようになっている。Further, the contents of the counters of the driving circuits 4a to 4n are sequentially counted down by the clock pulse signal Sc, and when the stored contents reach 0, the counters generate a trigger signal.
次に移相器駆動回路の記憶部として用いられるディジタ
ル・アナログコンバータ回路（以下Ｄ／Ａコンバータ回
路という。Next, a digital-to-analog converter circuit (hereinafter referred to as a D/A converter circuit) is used as a storage section of the phase shifter drive circuit.
）を第５図を用いて説明する。) will be explained using FIG.
第５図において１は４ビツトプログラマブルカウンタ、
８および９はＤフリップフロラブ回路（以下ＦＦ回路と
いう。In FIG. 5, 1 is a 4-bit programmable counter,
8 and 9 are D flip-flop circuits (hereinafter referred to as FF circuits).
）、１０はＡＮＤ回路である。), 10 is an AND circuit.
第６図は第５図の回路動作を示すタイミングチャートで
ある。FIG. 6 is a timing chart showing the operation of the circuit shown in FIG.
まずＬｏａｄ信号によりカウンタ７にディジタル信号を
記憶させると同時にＦＦ回路８をセットし、ＦＦ回路９
をリセットとする。First, a digital signal is stored in the counter 7 by the Load signal, and at the same time the FF circuit 8 is set.
is reset.
次にクロックパルス信号Ｓｃによりすでにカウンタ７に
記憶された内容をカウントダウンする。Next, the contents already stored in the counter 7 are counted down using the clock pulse signal Sc.
このとき最初のクロックパルス信号でＦＦ回路９の出力
端子Ｑ２がＨレベルにセットされる。At this time, the output terminal Q2 of the FF circuit 9 is set to H level by the first clock pulse signal.
上記カウンタ７の内容が０になったときカウンタ７の端
子ＢＯＲの立上り信号によってＦＦ回路８の圧力端子Ｑ
１はＬレベルになる。When the content of the counter 7 becomes 0, the pressure terminal Q of the FF circuit 8 is activated by the rising signal of the terminal BOR of the counter 7.
1 becomes L level.
従って上記ＦＦ回路８の出力端子Ｑ１およびＦＦ回路９
の出力端子Ｑ２の出力をＡＮＤ回路１０で合成すると第
６図に示すようにパルス幅信号Ｓｃが出力される。Therefore, the output terminal Q1 of the FF circuit 8 and the FF circuit 9
When the outputs of the output terminals Q2 are combined by an AND circuit 10, a pulse width signal Sc is output as shown in FIG.
次に上記のようなり／Ａコンバータ回路を持つ各々の移
相器の駆動回路にクロックパルス信号を与えるクロック
パルス信号発生回路６においてクロックパルス信号の周
期を変化させる回路を構成した例を第７図より説明する
。Next, FIG. 7 shows an example in which a circuit for changing the period of the clock pulse signal is configured in the clock pulse signal generating circuit 6 which supplies the clock pulse signal to the drive circuit of each phase shifter having the above-mentioned /A converter circuit. I will explain further.
１１は基準発振器、１２はＮビットバイナリカウンタ、
１３はＤフリップフロラブ回路、１４はマルチプレクサ
回路、１５はパリティチェック回路、１６はゲート回路
、１７はリードオンメモリー、８および１９はＡ／Ｄコ
ンバータ回路である。11 is a reference oscillator, 12 is an N-bit binary counter,
13 is a D flip-flop circuit, 14 is a multiplexer circuit, 15 is a parity check circuit, 16 is a gate circuit, 17 is a lead-on memory, and 8 and 19 are A/D converter circuits.
温度Ｔｉおよび周波数Ｆｉ条件（例えばＤＣ電圧）をＡ
／Ｄコンバータ回路１８および１９によりＡ／Ｄ変換し
、このデータ条件でリードオンリメモリー１７より上記
温度変化および周波数変化に対応する補償値を読出し読
出されたパラレルデータはパリティチェック回路１５を
通して、マルチプレクサ回路１４０入力パラレルデータ
となる。Temperature Ti and frequency Fi conditions (e.g. DC voltage) are set to A
A/D converter circuits 18 and 19 perform A/D conversion, and under these data conditions, a compensation value corresponding to the temperature change and frequency change is read out from read-only memory 17. The read parallel data is sent through parity check circuit 15 to multiplexer circuit. 140 input parallel data.
マルチプレクサ回路１４は得られた入力パラレルデータ
をシリアル出力データに変換する機能があり、変換する
レートは、基準発振器１１０周波数で決定され、Ｎビッ
トカウンタ１２を通してマルチプレクサ回路１４を制御
することによりシリアルデータとなる。The multiplexer circuit 14 has the function of converting the obtained input parallel data into serial output data, and the rate of conversion is determined by the reference oscillator 110 frequency, and is converted into serial data by controlling the multiplexer circuit 14 through the N-bit counter 12. Become.
またＤフリップフロップ回路１３はマルチプレクサ回路
１４を制御するＮビットカウンタ１２の内容をセット、
リセットするものでトリガＴｒがデータの変換開始命令
となり、全てのデータが変換されると自動的にＮビット
カウンタ１２がリセットされる。The D flip-flop circuit 13 also sets the contents of the N-bit counter 12 that controls the multiplexer circuit 14.
The trigger Tr serves as a data conversion start command, and when all data is converted, the N-bit counter 12 is automatically reset.
ゲート回路１６は、パリティチェック回路１５でデータ
の誤りを発生した場合、出力となるシリアルデータを阻
止するためのものである。The gate circuit 16 is for blocking the output of serial data when a data error occurs in the parity check circuit 15.
シリアルデータは第４図の移相器駆動回路４ａ〜４ｎに
送るクロックパルス信号Ｓｃとなるもので移相器駆動回
路４ａ〜４ｎ内のプログラマブルカウンタが４ビツトの
場合は１６コの周期を必要とし、各々の周期については
第７図のリードオンリメモリー１１により任意に変える
ことが可能である。The serial data becomes the clock pulse signal Sc to be sent to the phase shifter drive circuits 4a to 4n in FIG. 4, and if the programmable counter in the phase shifter drive circuits 4a to 4n is 4 bits, it requires 16 cycles. , each cycle can be arbitrarily changed using the read-only memory 11 shown in FIG.
例えば移相器において０〜２πラジアンを最大パルス幅
Ｔ（ｓｅｃ）、４ビツトでセットする場合、基準発振器
１１の発振周波数をｆ（Ｈｚ）、最小補償移相量をＣと
すればＣ＝±３３７．５／Ｔ・ｆ（°）となる。For example, when setting 0 to 2π radians in a phase shifter with a maximum pulse width T (sec) and 4 bits, if the oscillation frequency of the reference oscillator 11 is f (Hz) and the minimum compensation phase shift amount is C, then C=± 337.5/T·f (°).
さらに第７図の基準発振器１１０周波数変化は、クロッ
クパルス信号Ｓｃの各々のデユーティを変更せずにディ
ジタル信号Ｓｄに対する移相量の変化を可能とする。Furthermore, the change in the frequency of the reference oscillator 110 in FIG. 7 allows the amount of phase shift relative to the digital signal Sd to be changed without changing the duty of each of the clock pulse signals Sc.
又上記実施例では移相器駆動回路内のＤ／Ａコンバータ
にプログラマブルカウンタを使用したが、これはカウン
トアツプ（Ｃ／Ｕ）端子を使用してキャリーを発生させ
パルス幅に変換してもよいことは勿論である。Furthermore, in the above embodiment, a programmable counter is used in the D/A converter in the phase shifter drive circuit, but this may also be used to generate a carry using the count up (C/U) terminal and convert it into a pulse width. Of course.
クロック信号発生回路については上記実施例に必ずしも
こだわることはなく、ディジタル論理回路技術により等
制約に構成してもよいことは勿論、移相器駆動回路内の
Ｄ／Ａコンバータについても同様である。The clock signal generation circuit is not necessarily limited to the embodiments described above, and may be configured with equal restrictions using digital logic circuit technology, and the same applies to the D/A converter in the phase shifter drive circuit.
以上説明した如くこの発明によれば移相器の移相特性が
温度、周波数により変化しても１つの補償回路で全ての
移相器に対して移相器駆動回路内のＤ／Ａコンバータ作
動時間中に補償が可能である。As explained above, according to the present invention, even if the phase shift characteristics of the phase shifter change depending on temperature and frequency, one compensation circuit operates the D/A converter in the phase shifter drive circuit for all phase shifters. Compensation is possible during the time.
従来の方式が温度および周波数の範囲にある程度限定さ
れていたものを、より広範囲の環境条件下での使用を可
能とし、その効果は顕著なものである。While conventional methods are limited to some extent in temperature and frequency ranges, the present invention enables use under a wider range of environmental conditions, and the effect is significant.
第１図ａは、ラッチングフェライト移相器を示す概略図
、第１図すはそれに流れる電流波形を示す概略図、第２
図は移相器のセット電流時間に対する移相量特性図、第
３図ａは移相器の温度特性図、第３図すは周波数特性図
、第４図はこの発明の移相器駆動回路系の構成図、第５
図は移相器駆動回路の一部であるＤ／Ａコンバータ回路
図、第６図はＤ／Ａコンバータのタイミングチャート図
、第７図はクロック信号発生回路構成を示すブロック図
である。
図において３ａ〜３ｎは移相器、４ａ〜４ｎは駆動回路
、５はディジタル計算器、６はクロックパルス信号発生
回路、１１は基準発振器、１２はＮビットバイナリカウ
ンタ、１３はＤフリップフロラブ回路、１４はマルチプ
レクサ回路、１５はパリティチェック回路、１６はゲー
ト回路、１７はリードオンリメモリ、１８，１９はＡ／
Ｄコンバータ回路である。
なお図中同一あるいは相当部分は同一符号を付しである
。Fig. 1a is a schematic diagram showing a latching ferrite phase shifter; Fig. 1 is a schematic diagram showing the current waveform flowing through it;
The figure shows a phase shift amount characteristic diagram with respect to the set current time of the phase shifter, Figure 3a shows a temperature characteristic diagram of the phase shifter, Figure 3 shows a frequency characteristic diagram, and Figure 4 shows a phase shifter drive circuit of the present invention. System configuration diagram, 5th
6 is a timing chart of the D/A converter, and FIG. 7 is a block diagram showing the configuration of a clock signal generation circuit. In the figure, 3a to 3n are phase shifters, 4a to 4n are drive circuits, 5 is a digital calculator, 6 is a clock pulse signal generation circuit, 11 is a reference oscillator, 12 is an N-bit binary counter, and 13 is a D flip-flop circuit. , 14 is a multiplexer circuit, 15 is a parity check circuit, 16 is a gate circuit, 17 is a read-only memory, 18 and 19 are A/
This is a D converter circuit. Note that the same or corresponding parts in the figures are designated by the same reference numerals.
Claims (1)
る制御信号発生手段と、上記信号発生手段から送出され
た上記ディジタル信号を記憶する計数型駆動回路と、上
記計数型駆動回路にクロックパルス信号を与えるクロッ
クパルス信号発生回路と、上記駆動回路により駆動され
る移相器とを備えたフェイズドアレイアンテナ装置にお
いて、上記クロックパルス信号発生回路に、上記クロッ
クパルス信号の周期を温度変動および周波数変動に応じ
て変化させる回路を設けて上記移相器の移相量の変動を
補償するようにしたフェイズドアレイアンテナ装置。1. A control signal generation means for sending out a digital signal corresponding to the amount of phase shift of the phase shifter, a counting type drive circuit for storing the digital signal sent out from the signal generation means, and a clock pulse for the counting type drive circuit. In a phased array antenna device comprising a clock pulse signal generation circuit that provides a signal and a phase shifter driven by the drive circuit, the clock pulse signal generation circuit is configured to adjust the cycle of the clock pulse signal to temperature fluctuations and frequency fluctuations. A phased array antenna device comprising a circuit for changing the phase shift amount according to the phase shifter to compensate for fluctuations in the amount of phase shift of the phase shifter.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6839475A JPS5810881B2 (en) | 1975-06-05 | 1975-06-05 | Phased array antenna couch |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6839475A JPS5810881B2 (en) | 1975-06-05 | 1975-06-05 | Phased array antenna couch |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS51144151A JPS51144151A (en) | 1976-12-10 |
| JPS5810881B2 true JPS5810881B2 (en) | 1983-02-28 |
Family
ID=13372434
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6839475A Expired JPS5810881B2 (en) | 1975-06-05 | 1975-06-05 | Phased array antenna couch |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5810881B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02100679U (en) * | 1989-01-28 | 1990-08-10 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5710503A (en) * | 1980-06-24 | 1982-01-20 | Mitsubishi Electric Corp | Electronic scanning antenna |
| JPS5710502A (en) * | 1980-06-24 | 1982-01-20 | Mitsubishi Electric Corp | Electronic scanning antenna |
| JPS57138201A (en) * | 1981-02-20 | 1982-08-26 | Mitsubishi Electric Corp | Electronic scanning antenna |
| JPS5994411U (en) * | 1982-12-14 | 1984-06-27 | 三菱電機株式会社 | electronically controlled antenna |
| FR2602096A1 (en) * | 1986-07-25 | 1988-01-29 | Thomson Csf | METHOD AND DEVICE FOR COMPENSATING THE FREQUENCY DISPERSION OF AN ELECTRONIC SCANNING ANTENNA AND APPLYING IT TO A MLS-TYPE LANDING SYSTEM |
-
1975
- 1975-06-05 JP JP6839475A patent/JPS5810881B2/en not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02100679U (en) * | 1989-01-28 | 1990-08-10 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS51144151A (en) | 1976-12-10 |
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