JPS5810241A - Adder - Google Patents

Abstract

PURPOSE:To attain high circuit integration and high speed with dynamic type, by using two synchronizing signals for carry and sum signals. CONSTITUTION:Transistors (TRs) TR13 and TR14 act like an AND circuit, TRs 15 and 16 constitute an OR circuit and a TR17 forms the logic of an AND circuit. Further, TRs 8-20 form OR circuit, TRs 21-23 form an AND circuit and a TR24 constitutes an AND circuit. P channel TRs Pa and Pb pre-charge transistors outputting pre-charge signals phia and phib and P channel TRs Qa and Qb are discharge transistors controlled with the pre-charge signals phia and phib.

Description

【発明の詳細な説明】 この発明は、Ｃ−ＭＯＳ　　ＬＳＩに適した構造を有す
るダイナミック形の加算器に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a dynamic adder having a structure suitable for C-MOS LSI.

従来、加算器は、第１図に示すような全加算器を縦列接
続し゛Ｃ構成されている。すなわち、加数信号ＡＩと被
加数信号ＢＩは、アント回路１１およびオア回路１２＆
こぞれそれ供給され、上記オア回路１２の出力とＣト１
１桁目からの桁上げ信号とがアンド回路１３ζこ供給さ
れる。Conventionally, an adder has a C configuration in which full adders are connected in cascade as shown in FIG. That is, the addend signal AI and the addend signal BI are sent to the ant circuit 11 and the OR circuit 12 &
The output of the OR circuit 12 and C
A carry signal from the first digit is supplied to the AND circuit 13ζ.

上記アンド回路１１．１３の出力はノア回路１４に供給
さイ１、このノア回路１４の出力がインバータ１５を介
して桁上げ信号Ｃ１として次段に出力されて桁上げ回路
ＸＩが構成される。The outputs of the AND circuits 11 and 13 are supplied to a NOR circuit 14, and the output of this NOR circuit 14 is outputted to the next stage as a carry signal C1 via an inverter 15, thereby forming a carry circuit XI.

才た、加数信号Ａ　ｉ、ａ加数信号Ｂｉおよび前段から
の桁上げ信号Ｃ１−Ｌ　Ｉは、オア回路７６゜アンド回
路１７それぞれに供給さ狽、このオア回路１６の出力は
ノア回路１４の出力とともにアンド回路１８８こ供給さ
むる。上記アンド回路１７．１８の出力はノア回路１９
に供給さゎ、インバータ２０を介して十口色号ｓｉを出
力するようにしてなり、和回路ＹＩが構成される。The addend signal A i, the a addend signal Bi, and the carry signal C1-L I from the previous stage are supplied to the OR circuit 76 and the AND circuit 17, respectively, and the output of this OR circuit 16 is supplied to the NOR circuit 14. The AND circuit 188 is supplied with the output of . The output of the above AND circuits 17 and 18 is the NOR circuit 19
, and outputs the ten-kuchi color code si via the inverter 20, thereby forming a summation circuit YI.

第２図は、上述した全加算器を比軸的素子数の少ないＣ
−ＭＯＳのスタティック回路で−・構成したもので、第
１図と同一信号は同じ符月を付してその説明は省略する
。トランジスタＴｒｙ。Figure 2 shows the above-mentioned full adder in C
It is constructed of a MOS static circuit, and the same signals as in FIG. 1 are given the same symbols and their explanations are omitted. Transistor Try.

Ｔｒ２はアンド回路１ノを構成しており、トランジスタ
Ｔｒ３　、Ｔｒ４はオア回路１２、トランジスタＴｒ５
はアンド回路１３、そして、トランジスタＴｒ２　、Ｔ
ｒ５がノア回路１４の論理を構成する。また、トランジ
スタＴ　ｒ　１’〜Ｔ「５′はそイー１それトランジス
タＴｒ　１〜Ｔｒ５と相補関係にある。さらに、トラン
ジスタＴｒ６〜Ｔｒ８はオア回路１６、トランジスタＴ
ｒ９〜Ｔｒｌｌはアンド回路１７を構成し、トランジス
タＴｒ７．Ｔｒ１２はアンド回路１８を、トランジスタ
Ｔ　ｒ　９　、　Ｔ　ｒ　１２はノア回路１９をそイ′
１ぞイ］構成する。ここで、トランジスタＴ　ｒ　６’
〜Ｔ　ｒ　ｌ　２’はトランジスタＴ　ｒ　６〜Ｔｒ１
２と相補関係にある。Tr2 constitutes an AND circuit 1, transistors Tr3 and Tr4 constitute an OR circuit 12, and a transistor Tr5.
is an AND circuit 13, and transistors Tr2, T
r5 constitutes the logic of the NOR circuit 14. Further, the transistors Tr1' to T5' are complementary to the transistors Tr1 to Tr5.Furthermore, the transistors Tr6 to Tr8 are connected to the OR circuit 16, and the transistor T5' is complementary to the transistors Tr1 to Tr5.
r9 to Trll constitute an AND circuit 17, and transistors Tr7. Tr12 is the AND circuit 18, and the transistors T r 9 and T r 12 are the NOR circuit 19.
1) Configure. Here, the transistor T r 6'
~Tr l 2' are transistors T r 6 ~ Tr1
There is a complementary relationship with 2.

第２図において、回路を構成するトランジスタの数は、
インバータ１５．２０を構成するトランジスタを含める
と２８個必要である。In Figure 2, the number of transistors configuring the circuit is
Including the transistors constituting the inverters 15 and 20, 28 transistors are required.

ところで近年、回路の篩集積化および高速化のために、
特に回路の構成素子数を少なくすることが望まれており
、Ｃ−ＭＯ８論理回路の場合、スタティック回路よりダ
イナミック回路の方が素子数を少なくできる可能性があ
る。そこで、第１図に＠哩回路で示した加算器をダイナ
ミック形の回路で実現しよう吉すると、桁上げ信号は各
桁の全力１１算器を次々と伝播して行くために、１つの
同期信号に同期させて全ての桁上げ信号を発生させると
さζ寸不司能である。By the way, in recent years, due to the increased integration and speed of circuits,
In particular, it is desired to reduce the number of circuit elements, and in the case of a C-MO8 logic circuit, it is possible to reduce the number of elements in a dynamic circuit than in a static circuit. Therefore, if we were to implement the adder shown in Figure 1 with a dynamic type circuit, the carry signal would propagate through the full-power 11 adders of each digit one after another, so a single synchronous signal would be required. It would be impossible to generate all carry signals in synchronization with .

この発明は上記のような事情に鑑みてなされたもので、
その目的とするところは、回路の構成素子数を少なくす
ることにより、高集積化が可能で、且つ１％速化も１丁
能なダイナミック形の加算器を提供することである。This invention was made in view of the above circumstances,
The purpose is to provide a dynamic adder which can be highly integrated by reducing the number of circuit elements and which can be increased in speed by 1%.

以下、この発明の一実施例について図面を参照して説明
する。第３図はその構成を示すもので、第１桁目の全加
算器である。すなわち、トランジスタＴｒ１３．Ｔｒ１
４は第１図におけるアンド回路１ノとして動き、トラン
ジスタＴｒ１５．Ｔｒ１６はオア回路１２、トランジス
タＴｒ１７はアンド回路ノ３の論理を構成する。そして
、トランジスタＴｒｌ　８〜Ｔｒ２０はオア回路１６、
トランジスタＴｒ２１−Ｔｒ２３はアンド回路１７、ト
ランジスタＴｒ２４はアンド回路１８を構成して成る。An embodiment of the present invention will be described below with reference to the drawings. FIG. 3 shows its configuration, which is a full adder for the first digit. That is, transistor Tr13. Tr1
4 operates as the AND circuit 1 in FIG. 1, and transistors Tr15. Tr16 constitutes the OR circuit 12, and transistor Tr17 constitutes the logic of the AND circuit No.3. The transistors Trl 8 to Tr20 are connected to an OR circuit 16,
The transistors Tr21 to Tr23 constitute an AND circuit 17, and the transistor Tr24 constitutes an AND circuit 18.

ここで、Ｐ千ヤネル形トランジスタ’ｌ”ｒｐａ。Here, P thousand-channel transistor 'l''rpa.

ＴｒＰｂはプリチャージ用トランジスタで、φａ、φｂ
はプリチャージ信号である。また、Ｐチャネル形トラン
ジスタＴｒＱａ、ＴｒＱｂは放・１１．用トランジスタ
で、上記プリチャージ信号φａ、φｌ）により導通制御
される。TrPb is a precharge transistor, φa, φb
is the precharge signal. In addition, the P-channel transistors TrQa and TrQb are open-circuited. conduction is controlled by the precharge signals φa, φl).

なお、図中の各信号ＡＩ、Ｂｉ’、Ｃ１−ＬＨ１（：：
ｉ、Ｓｉは第１図と同じものが供給される。In addition, each signal AI, Bi', C1-LH1 (::
The same i and Si as in FIG. 1 are supplied.

第４図にそのタイミングチャートを示す。Ａ１゜Ｂ　’
　、　Ｃｉ−Ｌ　＋は入力信号で、（：ｉ、Ｓｉは出力
信月である。これらの各信号間には次式に示す関係があ
る。FIG. 4 shows the timing chart. A1゜B'
, Ci-L + is an input signal, (:i, Si is an output signal. There is a relationship between these signals as shown in the following equation.

５ｉ＝Ａｉ■Ｂ１■Ｃ１−１７ ：Ｆ（Ａｉ＋Ｂｉ＋Ｃｌ−１−１）Ｃ“ｉ＋ｃ　　凰−
Ｆ　＆　Ａ　１・Ｂ１Ｃ１＝Ａｉ−Ｂｉ＋（Ａｉ＋Ｂｉ
）Ｃｉ−１，−１但し、ＡＩ；第１桁の加数信号 Ｂｉ：第１桁の被加数信号 Ｃ１−１＋：第１−】桁の桁上げ信号 Ｃ１：第１桁の桁上げ信号 第１の同期信号φａは桁上げ信号を発生させる信号で、
￥ａ　＝　Ｑの時全ての桁上げ信号はリセットされる。5i=Ai■B1■C1-17 :F(Ai+Bi+Cl-1-1)C"i+c 凰-
F & A 1・B1C1=Ai−Bi+(Ai+Bi
) Ci-1, -1 However, AI; 1st digit addend signal Bi: 1st digit augend signal C1-1+: 1st -] digit carry signal C1: 1st digit carry signal The first synchronization signal φa is a signal that generates a carry signal,
When ¥a = Q, all carry signals are reset.

７ａ−０の間に入力信号ＡＩ。Input signal AI between 7a-0.

Ｂｉが固足されているとすれは、７ａが「】」になると
節点Ｎｌに蓄えら才また電荷は、放電あるいはダイナミ
ック的に保持される。Ａｉ−ＢＩ＝１の時節点Ｎ１に蓄
積された電荷はトランジスタＴ　ｒ　］　４　ｒ　Ｔ　
ｒ　ｌ　３　＋　Ｔ　ｒ　Ｑ　ａをそれぞれ介して接地
点へ放電され、Ｃ１−１となる。If Bi is fixed, when 7a becomes "]", the charge stored at the node Nl is discharged or dynamically retained. When Ai-BI=1, the charge accumulated at the node N1 is the transistor T r ] 4 r T
It is discharged to the ground point via r l 3 + T r Q a, respectively, and becomes C1-1.

また、Ａ１−Ｂ１−０且つＡｌ＋ＢＩ−１の場合は、前
段の桁上げ信号Ｃｉ−１１が同期信号φａに同期して「
０」から「】」へと変化すれば、桁上げ信号Ｃｌも「０
」から「】」へと変化する。この様にして全ての桁上げ
信号は同期信号φａに同期して下位の桁から順次設足さ
れる。In addition, in the case of A1-B1-0 and Al+BI-1, the carry signal Ci-11 of the previous stage is synchronized with the synchronizing signal φa and becomes "
0" to "]", the carry signal Cl also changes to "0".
” to “】”. In this way, all the carry signals are added sequentially from the lower digits in synchronization with the synchronizing signal φa.

第２の同期信号φｂは、和信号を発生させる信号で、ａ
ｂ＝ｏの時に全ての桁の和信号３１はリセットされる。The second synchronizing signal φb is a signal that generates a sum signal, and a
When b=o, the sum signal 31 of all digits is reset.

φｂ＝Ｑの間に入力信号Ａｉ　、Ｂｉ、ｃｉ−１＋　、
石ｉが決定さゎているとすると、＃−ｂ＝１となった時
に節点Ｎ２に蓄えられた′電荷は、放ＭＬあるいはダイ
ナミック的に保持される。During φb=Q, input signals Ai, Bi, ci-1+,
Assuming that the stone i has been determined, the charge stored at the node N2 when #-b=1 is released ML or dynamically held.

次に、この回路の１助作を詳しく詣明する。Next, we will explain in detail the first part of this circuit.

φａ　＝　］の時に節点Ｎ１がプリチャージされ、全て
の桁上げ信号は「０」になる。φａが「１」から「０」
へと変化する才でに全ての加数信号。When φa = ], the node N1 is precharged and all carry signals become "0". φa from “1” to “0”
All addend signals change to .

被加数信号Ａ　Ｉ−Ｂ　ｒ　（＋−１ｓ　２　＋・・・
）は定まっているとすると、φａが「】」からｒＯＪへ
と変化すると、桁上げ信号Ｃｉ　（ｉ＝１１２・・・）
は低位の桁から順に定寸って行く。例えばＡｉ＝１．ｎ
１＝ｏで、Ｃｉ−＋＋がｒＯＪから１−１」へと変化す
ると、トランジスタＴｒ１５゜Ｔｒ】７が導ｉ？！＋状
態となり、節点Ｎ１に備えられた電荷は、このトランジ
スタＴｒｌ’５のＴｒ１７および放電用トランジスタＴ
ｒＱａを介して放電される。したがって、桁上げ信号Ｃ
Ｉは「１」となり、桁上げ信号はｉ　−１桁目から１桁
目に伝達される。このように同期信号φａがｒｌＪから
「０」へ吉変化した後、所定時間後には全ての桁上げ信
号が発生する。Addend signal A I-B r (+-1s 2 +...
) is fixed, when φa changes from "]" to rOJ, a carry signal Ci (i=112...)
The dimensions are determined in order from the lowest digit. For example, Ai=1. n
1=o, and when Ci-++ changes from rOJ to 1-1'', the transistor Tr15°Tr]7 becomes conductive i? ! + state, and the charge stored in the node N1 is transferred to Tr17 of this transistor Trl'5 and the discharge transistor T.
It is discharged via rQa. Therefore, carry signal C
I becomes "1", and a carry signal is transmitted from the i-1st digit to the first digit. After the synchronization signal φa changes from rlJ to "0" in this way, all carry signals are generated after a predetermined time.

一方、同期１６号φｂは各桁の和信号Ｓｉ　（ｉ−１，
２，・・・）を発生させるための信号で、φｂが「０」
から「】」になると節点Ｎ２は充電されて「１」となり
、和信号５Ｉ（Ｉ−］、２．・・・）は「０」となる。On the other hand, synchronization number 16 φb is the sum signal Si (i-1,
2,...), and φb is "0"
When the value changes from "]", the node N2 is charged and becomes "1", and the sum signal 5I (I-], 2, . . . ) becomes "0".

次にφｂが１】」から「０」に変化するまでに全ての桁
上げ信号が定まっていれば、’ｔｍｋ）が「１」から「
０」へと変化してから所定時間後には全ての和信号５ｉ
（ｉ＝１゜２、・・・）が決定される。Next, if all the carry signals are determined by the time φb changes from ``1'' to ``0'', 'tmk) changes from ``1'' to ``0''.
After a predetermined period of time after changing to "0", all sum signals 5i
(i=1°2, . . . ) is determined.

このような構成によりは、放電用トランジスタＴｒＱａ
　、ＴｒＱｂは各桁で共有できるので、１桁当りのトラ
ンジスタ数は１８個である。したがって、第２図に示し
たスタティック回路の場合と比較すると、６４％程度の
トランジスタ数で加算器が構成できる。With such a configuration, the discharge transistor TrQa
, TrQb can be shared by each digit, so the number of transistors per digit is 18. Therefore, compared to the case of the static circuit shown in FIG. 2, the adder can be configured with about 64% the number of transistors.

次に、第３図に示した加算器による消費電力と演算速度
について考察する。第２図に示した回路も第３図の回路
もロードトランジスタの数は４個（イソバータのロード
トランジスタも含めて）であるので、基本的には消費電
力は同じであるといえる。しかし、Ｃ−ＭＯ８回路の場
合の電流は、充放ｗ、定電流１通電流との和である。充
放電電流を減少させるには、各節点の寄生容量を減少さ
せる必要があり、青通’ｒＬ流を減少させるには信号の
立ち上がりおよび立ち下がりを急峻にする必要がある。Next, the power consumption and calculation speed of the adder shown in FIG. 3 will be considered. Since both the circuit shown in FIG. 2 and the circuit shown in FIG. 3 have four load transistors (including the load transistor of the isoverter), it can be said that the power consumption is basically the same. However, the current in the case of the C-MO8 circuit is the sum of charging/discharging w and one constant current. In order to reduce the charge/discharge current, it is necessary to reduce the parasitic capacitance at each node, and to reduce the blue current, it is necessary to make the rise and fall of the signal steeper.

寄生Ｂｔの点については、り゛イナミツク回路の方が小
さい。すなわち、前段の桁上げ信号Ｃ１−Ｌ　＋の入力
側の寄生容量は、第２図に示したスタティック回路の場
合、トランジスタＴｒ５゜Ｔｒ５’、Ｔｒ９’、Ｔｒ８
’、Ｔｒ９．Ｔｒ８の各ゲート容量の和であるのに対し
、第３図に示したダイナミック回路の場合、トランジス
タＴｒ１７゜Ｔｒ２０　、Ｔｒ２１のゲート容量の和で
ある。In terms of parasitic Bt, the dynamic circuit is smaller. That is, in the case of the static circuit shown in FIG. 2, the parasitic capacitance on the input side of the carry signal C1-L+ of the previous stage is the transistor Tr5°Tr5', Tr9', Tr8
', Tr9. This is the sum of each gate capacitance of Tr8, whereas in the case of the dynamic circuit shown in FIG. 3, it is the sum of the gate capacitances of transistors Tr17, Tr20, and Tr21.

したがって、ダイナミック回路の方が各節点の寄生容量
は小さいので充放電電流が小さい。Therefore, since the parasitic capacitance at each node is smaller in the dynamic circuit, the charging/discharging current is smaller.

また、貫通電流に関しては、スタテック回路の場合は全
ての信号の立ち上り、あるいは立ち下りを速めねばなら
ないため減少させることが困難であるが、ダイナミック
回路の場合には同期信号φａ、φｂの立ぢ上がり、立ち
下がりを急峻にすれば良いので比較的簡単にできる。こ
のため、貫通電流に関してもダイナミック回路の方が有
利である。In addition, in the case of a static circuit, it is difficult to reduce the through current because the rise or fall of all signals must be accelerated, but in the case of a dynamic circuit, the rise or fall of the synchronizing signals φa and φb is difficult to reduce. , it can be done relatively easily since it is only necessary to make the fall steep. Therefore, dynamic circuits are more advantageous in terms of through current.

次に、動作速度については、スタティック回路は非同期
回路であり、ダイナミック回路は同期回、路であるので
、一般にスタティック回路の万が高速である。しかし、
第３図に示したダイナミック回路の場合、寄生容量が小
さいため、同期信号φａが立ち下がってから全ての桁上
げ信号を発生するまでに要する時間は、スタティック回
路が桁上げ４３号を発生するのに豐する時間より高速に
できる。Next, regarding operating speed, static circuits are asynchronous circuits and dynamic circuits are synchronous circuits, so static circuits are generally faster. but,
In the case of the dynamic circuit shown in Figure 3, the parasitic capacitance is small, so the time required from the fall of the synchronizing signal φa to the generation of all carry signals is longer than the time required for the static circuit to generate carry No. 43. It can be done faster than the time required.

以上説明したようにこの発明によれば、加算器をダイナ
ミック回路で構成したので、素子数が、少９桁＜できる
ため昼集積化が可能で、月つ低消費′肛力で高速動作も
可？Ｉｉ：な加算器が得られる。As explained above, according to the present invention, since the adder is configured with a dynamic circuit, the number of elements can be reduced to less than 9 digits, which allows daytime integration, and high-speed operation with low monthly power consumption. ? Ii: An adder is obtained.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は加算器の論理回路を示す図、第２図はスタディ
ツク回路による従来の加算器の構成例を示す回路図、第
３図はこの発明の一実施例に係る加算器を示す回路図、
第４図は上記第３図の回路におりる各’ｆＴｈ号のタイ
ミンクチャートである。 Ｘｌ・・・桁上げ回路、ＹＩ・・・（［１回路、φａ。 φｂ・・・プリチャージ信号。 出卯人代理人　弁」４１士　鈴　江　武　彦第１図FIG. 1 is a diagram showing a logic circuit of an adder, FIG. 2 is a circuit diagram showing a configuration example of a conventional adder using a study circuit, and FIG. 3 is a circuit showing an adder according to an embodiment of the present invention. figure,
FIG. 4 is a timing chart of each 'fTh number in the circuit shown in FIG. 3 above. Xl... Carry circuit, YI... ([1 circuit, φa. φb... Precharge signal. 41st person Suzue Takehiko Figure 1

Claims (1)

【特許請求の範囲】 （１１桁上げ回路と和回路とを備え、それぞれの回路か
ら出力される桁上げ信号および和信号が位相の異なる第
１および第２の同期信号によって発生されるダイナミッ
ク形の全加算器が縦列接続されてなり、全ての桁の桁上
げ信号を第１の同期信号に同期させてＪｌ＠ｌ今次した
後、第２の同期信号に同期させて各桁の和信号を発生４
−るように構成したことを特徴とするカロ算器。 （２）　　上記桁上げ回路および和回路はそわぞわ、プ
リチャージ用トランジスタと、所定の条件が成立した時
に電荷を放電する放電用トランジスタとを備えることを
特徴とする特許請求の範囲第１項記載の加算器。[Claims] (A dynamic type system comprising 11 carry circuits and a sum circuit, in which the carry signal and sum signal output from each circuit are generated by first and second synchronizing signals having different phases. The full adders are connected in cascade, and after synchronizing the carry signal of all digits with the first synchronization signal and performing Jl@l, the sum signal of each digit is synchronized with the second synchronization signal. Occurrence 4
- A Karo calculator characterized by being configured so as to. (2) The carry circuit and the sum circuit include a precharge transistor and a discharge transistor that discharges charge when a predetermined condition is satisfied. Adder as described.