JPS58100206A - Reproducing device for digital signal - Google Patents
Reproducing device for digital signalInfo
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- JPS58100206A JPS58100206A JP19881481A JP19881481A JPS58100206A JP S58100206 A JPS58100206 A JP S58100206A JP 19881481 A JP19881481 A JP 19881481A JP 19881481 A JP19881481 A JP 19881481A JP S58100206 A JPS58100206 A JP S58100206A
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- G11B2220/20—Disc-shaped record carriers
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- Signal Processing For Digital Recording And Reproducing (AREA)
- Optical Recording Or Reproduction (AREA)
- Rotational Drive Of Disk (AREA)
Abstract
Description
【発明の詳細な説明】
この発明は例えばＰＣＭデジタルオーディオディスクの
再生装置のようなデジタル信号の再生装置に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a digital signal reproducing apparatus such as a PCM digital audio disk reproducing apparatus.
この種の再生装置においては、例えばディスクの回転速
度を所定のものに制御するため回転サーボ回路が用いら
れる。その場合、大幅な速度変動に対しては速度サーボ
（周波数サーボ）をかけて急速に所定速度に引き込むよ
うにするとともに、この速度サーボがかかったらより高
精度の制御をするため、速度サーボに加えて位相サーボ
をかけるよ５にしている。In this type of playback device, a rotation servo circuit is used, for example, to control the rotational speed of the disk to a predetermined value. In that case, the speed servo (frequency servo) is applied to quickly bring the speed to the specified speed in response to large speed fluctuations. I set it to 5 to apply the phase servo.
このようにするのは、位相サーボは限られたロックレン
ジを有しているため、速度サーボにより回転速度が所定
のものになった後でないと、位相サーボがロックできな
いためである。This is done because the phase servo has a limited lock range and cannot be locked until the rotational speed reaches a predetermined value by the speed servo.
このため、位相サーボを速度サーボに付加するかどうか
は、回転速度が所定のものとなっているかどうかにより
決めるようにする。Therefore, whether or not to add the phase servo to the speed servo is determined depending on whether the rotational speed is a predetermined value.
この発明は例えば上述のようなディスクの回転サーボ系
において位相サーボを速度サーボに付加する場合に、そ
の付加するかどうかを決めるための回路として良好なも
のを提供しようとするものである。The present invention is intended to provide a good circuit for determining whether to add phase servo to speed servo in a disk rotation servo system as described above, for example.
以下、この発明の一例をＰＣＭオーディオディスクの回
転サーボ系に適用した場合を例にとって説明しよう。Hereinafter, an example of the present invention will be explained, taking as an example a case where the invention is applied to a rotating servo system for a PCM audio disk.
先ず、ＰＣＭオーディオディスクの再生装置のサーボ系
について説明する。First, the servo system of the PCM audio disc playback device will be explained.
オーディオＰＣＭ信号をディスクに記録するには、角速
度一定で記録する方法と、線速度一定で記録する方法が
あるが、記録密度を高くする点からすると、線速度一定
の記録が好ましい。このことから線速度一定の記録方法
が良く採用されるが、この線速度一定の記録がなされた
ディスクはやはり線速度一定で再生する必要がある。There are two methods for recording audio PCM signals on a disc: a method of recording at a constant angular velocity and a method of recording at a constant linear velocity. From the viewpoint of increasing the recording density, recording at a constant linear velocity is preferable. For this reason, a recording method with a constant linear velocity is often adopted, but a disk on which recording is performed at a constant linear velocity still needs to be reproduced at a constant linear velocity.
この再生時のディスクの線速度一定の回転制御方法のひ
とつとして、ピックアップの位置をポテンショメータで
検出し、必要回転数がその位置の逆数となることから、
検出出力を割算器に供給して制御情報を得るものが知ら
れている。しかし、この方法は制御のための位置検出器
及び割算器からなる構成が高価、複雑となる欠点がある
。One method of controlling the rotation of the disc to maintain a constant linear velocity during playback is to detect the position of the pickup with a potentiometer, and the required number of rotations is the reciprocal of that position.
It is known to obtain control information by supplying a detection output to a divider. However, this method has the disadvantage that the configuration consisting of a position detector and a divider for control is expensive and complicated.
そこで、ピックアップの位置を検出する検出器を用いず
に、ディスクからの再生信号を用いて線速度一定の回転
制御を行なう方法が提案されている。Therefore, a method has been proposed in which the rotation is controlled at a constant linear velocity using a reproduction signal from the disk without using a detector for detecting the position of the pickup.
この方法はＰＣＭオーディオディスクにおける次の点が
考慮されている。This method takes into consideration the following points in PCM audio discs.
オーディオＰＣＭ信号をＡＭ変調やＦＭ変調などのキャ
リア変調方式によらないベースバンドで記録する場合、
ランレングスリミテッドコード（ｒｕｎｌｅｎｇｔｈ
１１ｍ１ｔｅｄ ｃｏｄｅ）の変調方法が用いられる。When recording audio PCM signals in baseband that does not depend on carrier modulation methods such as AM modulation or FM modulation,
Run length limited code (runlength
11mlted code) is used.
この変調方法は「０」又は「１」のデータに関して２つ
のデータの遷移（トランジション）間の最小反転間隔’
Ｉ）ｎｉｎを長くして記録効率を高めるとともに、最大
反転間隔Ｔｍａｘを短いものとして、再生側におけるセ
ルフクロックの容易化を図っている。This modulation method is based on the minimum inversion interval between two data transitions for data '0' or '1'.
I) In addition to increasing recording efficiency by increasing nin, the maximum inversion interval Tmax is shortened to facilitate self-clocking on the reproduction side.
この変調方法によって線速度一定で記録されたディスク
をａ速度一定で再生すれば、再生信号中の最小反転間隔
又は最大反転間隔は所定の定まった基準値となるはずで
ある。If a disk recorded at a constant linear velocity is reproduced using this modulation method at a constant a-velocity, the minimum inversion interval or maximum inversion interval in the reproduced signal should be a predetermined fixed reference value.
そこで、再生信号中の最大反転間隔あるいは最小反転間
隔の基準値からのずれを検出し、このずれが零になるよ
うに回転制御すればディスクを線速度一定で回転させる
ことができる。Therefore, by detecting the deviation from the reference value of the maximum inversion interval or the minimum inversion interval in the reproduced signal and controlling the rotation so that this deviation becomes zero, the disk can be rotated at a constant linear velocity.
ところで、デジタル信号を記録、再生する際にはデジタ
ル信号の誤り訂正その他の処理を容易にするため複数サ
ンプル毎にブロック化し、そのブロック化したもの毎に
処理するようにしている。By the way, when recording and reproducing a digital signal, in order to facilitate error correction and other processing of the digital signal, a plurality of samples are divided into blocks, and each block is processed.
この１ブロック分の長さを１フレ一ム期間としてデジタ
ルオーディオディスクでは扱っている。そして、この１
ブロツク毎のデータに対してフレーム同期信号（ブロッ
ク同期信号）がその先頭の部分に挿入され、１ブロック
単位の目印とされている。The length of one block is treated as one frame period on a digital audio disc. And this one
A frame synchronization signal (block synchronization signal) is inserted at the beginning of each block of data, and serves as a mark for each block.
このフレーム同期信号としては、ランレングスリミテッ
ドコードの変調の規則外のビットパターンの信号が選ば
れるが、この場合、最大反転間隔が連続する変調出力は
通常の変調によっては現れないことを利用して、この最
大反転間隔が２回連続するビットパターン、すなわち′
１″の区間が最大反転間隔の間続くとともに、これに続
いて′０”の区間が最大反転間隔区間続くようなビット
パターンをフレーム同期信号として用いるようにしてい
る。As this frame synchronization signal, a signal with a bit pattern outside the rules of run-length limited code modulation is selected, but in this case, a modulation output with continuous maximum inversion intervals does not appear with normal modulation. , a bit pattern in which this maximum inversion interval occurs twice consecutively, that is, ′
A bit pattern is used as the frame synchronization signal in which a 1'' section continues for the maximum inversion interval, followed by a 0'' section for the maximum inversion interval.
このフレーム同期信号はフレーム周期で再生されるもの
であることから、この例では最大反転間隔が所定のもの
となるように速度サーボが働くようにされる。Since this frame synchronization signal is reproduced at a frame period, in this example, the speed servo is operated so that the maximum inversion interval is a predetermined value.
そして、この発明においては、このフレーム同期信号は
速度が所定の線速度であるとき安定に再生信号中から得
られるということを利用して、このフレーム同期信号の
検出信号の状態を監視することにより、速度サーボに位
相サーボを付加するかどうかの判別をなすものである。In the present invention, the frame synchronization signal is stably obtained from the reproduced signal when the speed is a predetermined linear velocity, and the state of the detection signal of the frame synchronization signal is monitored. , determines whether or not to add phase servo to speed servo.
次に、図を参照しながら、上述したようなＰＣＭオーデ
ィオディスク再生装置にこの発明を適用した場合の具体
構成の一例を図を参照しながら説明しよう。Next, an example of a specific configuration when the present invention is applied to a PCM audio disc playback device as described above will be explained with reference to the drawings.
第１図において、（２）は速度サーボ系、（２００）は
位相サーボ系、（３００）はフレーム同期信号の検出及
び補償回路で、この回路（３００）からはドロップアウ
トにより欠如したフレーム同期信号が補償された状態の
フレーム同期信号の検出信号が得られるとともに、フレ
ーム同期信号の検出信号が安定に得られなくなったとき
それの検出信号が得られ、その検出信号により位相サー
ボ系（２００）が速度サーボ系（ロ）に付加されるかど
うかが制御される。In Fig. 1, (2) is a speed servo system, (200) is a phase servo system, and (300) is a frame synchronization signal detection and compensation circuit. A detection signal of the frame synchronization signal in a state where the frame synchronization signal is compensated for is obtained, and a detection signal of the frame synchronization signal when the detection signal cannot be stably obtained is obtained, and the phase servo system (200) is controlled by the detection signal. Whether or not it is added to the speed servo system (b) is controlled.
先ず、速度サーボ系（ｌＯｌｌＩｋおいて、Ｑｏｔ）は
光検出器、（１０２）は波形変換回路で、光検出器（１
０１）からは１０”＝１”のデータに対して正弦波状に
なまった状態の波形の信号が得られ、これが波形変換回
路（１０２）でほぼ矩形状に波形整形されて取り出され
る。First, the speed servo system (Qot in lOllIk) is a photodetector, (102) is a waveform conversion circuit, and the photodetector (102) is a waveform conversion circuit.
01), a signal with a sinusoidal waveform is obtained with respect to the data of 10''=1'', which is shaped into a substantially rectangular waveform by a waveform conversion circuit (102) and extracted.
また、（１０３）は最大反転間隔を検出するためのカウ
ンタで、発振器（１０４）からの例えば約３４．６ Ｍ
ＨｚのクロックＣＰがこのカウンタ（１０３）のクロッ
ク端子に供給される。そして波形変換回路（１０２）の
出力ＳＰがそのままナントゲート（１０５）及びアント
ゲ−） （１０７）を通じてこのカウンタ（１０３）の
クリア端子に供給されて、このカウンタ（１０３）が信
号Ｓｐの立ち下がりの時点でクリアされる。また、信号
ＳＰがインバータ（１０８）にて反転された信号ＳＰが
ナントゲート（１０６）及びアントゲ−） （１０７）
を通じてカウンタ（１０３）のクリア端子に供給され、
このカウンタ（１０３）は信号ＳＰの立ち上がりの時点
でもクリアされる。Further, (103) is a counter for detecting the maximum reversal interval, for example, approximately 34.6 M from the oscillator (104).
A Hz clock CP is supplied to the clock terminal of this counter (103). Then, the output SP of the waveform conversion circuit (102) is directly supplied to the clear terminal of this counter (103) through the Nant gate (105) and the Nant gate (107), and this counter (103) detects the falling edge of the signal Sp. Cleared at this point. Further, the signal SP obtained by inverting the signal SP by the inverter (108) is converted to the Nant gate (106) and the Nant gate (107).
is supplied to the clear terminal of the counter (103) through
This counter (103) is also cleared at the rising edge of the signal SP.
したがって、カウンタ（１０３）においては、信号ＳＰ
の正極性及び負極性の各反転期間内に含まれるクロック
ＣＰの数がカウントされることになる。Therefore, in the counter (103), the signal SP
The number of clocks CP included in each inversion period of positive polarity and negative polarity is counted.
そして、このカウンタ（１０３）においては、最大反転
間隔が基準値であるときに含まれるクロックＣＰの数Ｎ
よりも１クロック分でも余分にカウントされる反転期間
が信号ＳＰ中に含まれると、こる。するとこのナントゲ
ート（１０９）の出力ＮＯがカウンタ（１０３）のイネ
ーブル端子に供給されていることによりカウンタ（１０
３）はカウント動作が停止されるとともに、出力ＮＯは
ナントゲート（１０５）及び（１０６）に供給されてい
るためこのナントゲート（ｉ０５）及び（１０６）が閉
の状態とされ、その後は再生信号によってはカウンタ（
１０３）はクリアされない状態になる。In this counter (103), the number N of clocks CP included when the maximum inversion interval is the reference value
This will occur if the signal SP includes an inversion period that is counted even by one extra clock. Then, since the output NO of this Nant gate (109) is supplied to the enable terminal of the counter (103), the counter (10
3), the counting operation is stopped, and since the output NO is supplied to the Nantes gates (105) and (106), these Nantes gates (i05) and (106) are closed, and after that, the reproduction signal is Depending on the counter (
103) is not cleared.
この状態において分周器（２０＋からのフレーム周期し
７．３５ｋＨｚの信号ＳＦＸの立ち上がりでナントゲー
ト（１０９）の出力ＮＯがＤフリップフロップ回路（１
１０）にラッチされる。分周器（イ）には水晶発振器α
〔の出力信号が供給されており、この水晶発振器α〔よ
りの信号がこの分周器（２υで分周されることによりフ
レーム周期の信号ＳＦＸが形成される。In this state, the output NO of the Nant gate (109) changes to the D flip-flop circuit (1
10). The frequency divider (A) uses a crystal oscillator α
The output signal from the crystal oscillator α is divided by the frequency divider (2υ) to form a frame period signal SFX.
こうしてナントゲート（１０９）の出力ＮｏがＤフリッ
グフロツプ回路（１１０）にラッチされた後に信号ＳＦ
Ｘが遅延回路（１１１）を通じ、又アンドゲート（１０
７）を通じてカウンタ（１０３）のクリア端子に供給さ
れることにより、このカウンタ（１０３）がクリアされ
る。するとナンドゲー） （１０９）の出力Ｎｏは「１
」になり、カウンタ（１０３）がカウント可能状態にな
ると共にナントゲート（１０５）及び（１０６）が開と
され、再び再生信号ＳＰの各反転期間に含まれるクロッ
クＣＰの数のカウントが開始される。In this way, after the output No of the Nant gate (109) is latched in the D flip-flop circuit (110), the signal SF
X passes through the delay circuit (111) and also through the AND gate (10
7) to the clear terminal of the counter (103), this counter (103) is cleared. Then, the output number of (Nando game) (109) is “1”.
'', the counter (103) becomes ready for counting, the Nante gates (105) and (106) are opened, and counting of the number of clocks CP included in each inversion period of the reproduced signal SP is started again. .
こうして、カウンタ（１０３）では１フレ一ム期間毎に
、信号ＳＰ中の最大反転間隔が基準値より長いか、短い
かの検出がなされ、Ｄフリップフロップ回路（１１０）
には１フレーム毎にカウンタ（１０３）の検出出力すな
わちナンドゲー） （１０９）の出力Ｎｏが記憶される
。つまり、カウンタ（１０３）ではその１フレームの期
間内に信号ＳＰの反転間隔のうちで基準値よりも長いも
のが１つでもあればナントゲート（１０９）の出力ＮＯ
は「０」となり、一方、信号ＳＰの各反転間隔が基準値
よりも全て短いときはナントゲート（１０９）の出力Ｎ
Ｏは「１」となり、Ｄフリップフロック回路（１１のに
は、次の１フレ一ム期間での最大反転間隔の検出が始ま
る前に、検出出力がラッチされろ。In this way, the counter (103) detects whether the maximum inversion interval in the signal SP is longer or shorter than the reference value every frame period, and the D flip-flop circuit (110)
The detection output of the counter (103), that is, the output number of the NAND game (109) is stored in . In other words, in the counter (103), if even one of the inversion intervals of the signal SP is longer than the reference value within the period of one frame, the output NO of the Nantes gate (109) is
becomes "0", and on the other hand, when each inversion interval of the signal SP is all shorter than the reference value, the output N of the Nantes gate (109)
O becomes "1", and the detection output is latched in the D flip-flock circuit (11) before the detection of the maximum inversion interval in the next one frame period begins.
このＤフリップフロック回路（１１０）のＱ出力■Ｓ及
びＱ出力■Ｓは充放電回路（１２０）に供給される。The Q output ■S and the Q output ■S of this D flip-flock circuit (110) are supplied to a charging/discharging circuit (120).
即ち、 （１２１）は次放電、用のコンデンサで、
（１２２）は正の電流源、（１２３）は負の電流源で
ある。Ｄフリツプフロツプ回路（１１，０）のＱ出力Ｖ
Ｓが「ｏ」で、Ｑ出力ｖＳが１１」のときはスイッチ回
路（１２４）がオンとなって正の電流源（１２２）より
充電電流１ｖ＋がコンデンサ（１２１）に流れ込む。一
方、Ｑ出力■Ｓが「１」で、Ｑ出力■Ｓが「０」のとき
はスイッチ回路（１２５）がオンとなって負の電流１
（１２３）を介してコンデンサ（１２１）より放ｉｔ流
ｉｙ−が流れる。That is, (121) is the capacitor for the next discharge,
(122) is a positive current source, and (123) is a negative current source. Q output V of D flip-flop circuit (11,0)
When S is "o" and Q output vS is "11", the switch circuit (124) is turned on and charging current 1V+ flows into the capacitor (121) from the positive current source (122). On the other hand, when the Q output ■S is "1" and the Q output ■S is "0", the switch circuit (125) is turned on and the negative current 1
An emitted current iy- flows from the capacitor (121) via (123).
したがって、コンデンサ（１２１）はＤフリップフロッ
ク回路（１１０）の出力に応じて充放電される。このコ
ンデンサ（１２１）の両端に得られろ電圧は比較回路と
してのオペアンプ（１３０）の反転入力端子に供給され
る。このオペアンプ（１３０）の非反転入力端子には正
の直流電圧ＢＳが供給゛されている。したがって、この
オペアンプ（１３０）よりは両入力電圧の差の出力が得
られこれがディスク駆動用のモータ駆動回路に供給され
る。Therefore, the capacitor (121) is charged and discharged according to the output of the D flip-flop circuit (110). The voltage obtained across this capacitor (121) is supplied to the inverting input terminal of an operational amplifier (130) as a comparison circuit. A positive DC voltage BS is supplied to the non-inverting input terminal of this operational amplifier (130). Therefore, the operational amplifier (130) obtains an output corresponding to the difference between the two input voltages, which is supplied to the motor drive circuit for driving the disk.
ディスクの回転速度が定められた線速度より低い速度で
あるときは再生信号ＳＰ中の最大反転間隔は基準値より
も長くなる。このときはナントゲート（１０９）の出力
ＮＯはｒＯＪの状態となり、したがって、充放電回路（
１２０）においてはスイッチ回路（１２４）がオン、ス
イッチ回路（１２５）がオフとなり、コンデンサ（１２
１）に充電電流ｉｙ＋が流れ、このコンデンサ（１２１
）の両端電圧が上昇する。したがってオペアンプ（１３
０）の出力電圧はその前の電圧よりも低くなり、モータ
の回転速度が上昇される。When the rotational speed of the disk is lower than the predetermined linear speed, the maximum inversion interval in the reproduced signal SP becomes longer than the reference value. At this time, the output NO of the Nant gate (109) is in the state of rOJ, and therefore the charging/discharging circuit (
120), the switch circuit (124) is turned on, the switch circuit (125) is turned off, and the capacitor (12
1), charging current iy+ flows through this capacitor (121
) increases. Therefore, the operational amplifier (13
The output voltage of 0) will be lower than its previous voltage and the rotational speed of the motor will be increased.
一方、ディスクの回転速度が定められた線速度より速い
速度であるときは再生信号ＳＰ中の最大反転間隔は基準
値より短いから各フレーム期間においてナンドゲー）
（１０９）の出力Ｎｏは「１」の状態となる。したがっ
て、このときはスイッチ回路（１２５）がオンとなりコ
ンデンサ（１２１）より放！電流＋ｙ−が流れ、コンデ
ンサ（１２１）の両端電圧は下がす、オペアンプ（１３
０）の出力電圧は上昇し、モータの回転速度は下げられ
る。On the other hand, when the rotational speed of the disk is faster than the predetermined linear speed, the maximum inversion interval in the reproduced signal SP is shorter than the reference value, so in each frame period
The output No. of (109) becomes "1". Therefore, at this time, the switch circuit (125) is turned on and the capacitor (121) is released! Current +y- flows, the voltage across the capacitor (121) drops, and the operational amplifier (13
The output voltage of 0) is increased and the rotational speed of the motor is decreased.
そして、線速度一定に引き込まれた定常状態においては
コンデンサ（１２１）の両端電圧はほぼ零となる。In a steady state where the linear velocity is constant, the voltage across the capacitor (121) becomes approximately zero.
なお、コンデンサ（１２１）と並列にカソード側が接地
される状態で接続されたダイオード（１２６）はモータ
の逆転防止用である。すなわち、図のＰ点の電位が正の
電圧で、かつ、基準電圧ＢＳよりも大きくなると、アン
プ（１３０）の出力が負電圧となるため、モータは逆転
してしまう。しかしながら、この例の場合、Ｐ点と接地
間に図の向きにダイオード（１２６）が接続されている
ので、Ｐ点の電位が正の電位となるとこのダイオード（
１２６）がオンとなり、Ｐ点の電位は正の電圧とはなら
ず、逆転が防止されるのである。Note that a diode (126) connected in parallel with the capacitor (121) with its cathode side grounded is used to prevent reverse rotation of the motor. That is, if the potential at point P in the figure is a positive voltage and larger than the reference voltage BS, the output of the amplifier (130) becomes a negative voltage, and the motor rotates in reverse. However, in this example, a diode (126) is connected between point P and ground in the direction shown in the figure, so when the potential at point P becomes positive, this diode (126)
126) is turned on, the potential at point P does not become a positive voltage, and reversal is prevented.
次に位相サーボ系（２００）について説明するに、フリ
ップフロック回路（２０１）９（２０２）、アンド回路
（２０３）及びＤフリップフロック回路（２０４）は位
相サーボ信号を形成するためのものである。Next, the phase servo system (200) will be described. Flip-flock circuits (201) 9 (202), an AND circuit (203), and a D-flip-flock circuit (204) are for forming a phase servo signal.
この位相サーボ系（２００）は、水晶発振器（１０）の
出力を分周して得た基準のフレーム周期の信号ＳＦＸと
、フレーム同期信号の補償回路（３００）からの再生信
号中のフレーム同期信号ＳＦに同期した信号ＳＦＧとが
一定位相関係となるように制御する。This phase servo system (200) uses a reference frame period signal SFX obtained by dividing the output of a crystal oscillator (10) and a frame synchronization signal in a reproduced signal from a frame synchronization signal compensation circuit (300). Control is performed so that a signal SFG synchronized with SF has a constant phase relationship.
したがって、この位相サーボ系（２００）におけるロッ
ク周波数は水晶発振器ａ〔の発振周波数に依存する。Therefore, the lock frequency in this phase servo system (200) depends on the oscillation frequency of the crystal oscillator a.
この例では、この水晶発振器αωの発振周波数は最大反
転間隔が基準値の状態で速度サーボが安定したときに位
相サーボ系（２００）がロックするように選定されてい
る。In this example, the oscillation frequency of the crystal oscillator αω is selected such that the phase servo system (200) is locked when the speed servo is stabilized with the maximum inversion interval at the reference value.
位相サーボは次のようにして行なわれる。Phase servo is performed as follows.
すなわち、分周器（イ）からのフレーム周期の信号ＳＦ
Ｘがフリップフロップ回路（２０１）に供給され、これ
よ・り信号ＳＦＸの立ち上がりの時点で状態を反転する
信号Ｆ１が得られる。また、補償回路（３００）からの
フレーム周期の信号８ＦＧがフリップフロップ回路（２
０２）に供給されて、これより信号ＳＦＧの立ち上がり
の時点で状態を反転する信号Ｆ２が得られる。両信号Ｆ
１及びＦ２はアンドゲート（２０３）の一方及び他方の
入力端に供給され、これより両信号Ｆｌ及びＦ２の位相
差に応じたパルス幅の信号ＡＩが得られる。この信号Ａ
ｌはアントゲ−） ’ （２０５）及び（２０６）に供
給される。In other words, the frame period signal SF from the frequency divider (a)
X is supplied to a flip-flop circuit (201), from which a signal F1 is obtained which inverts its state at the rising edge of the signal SFX. Further, the frame period signal 8FG from the compensation circuit (300) is transmitted to the flip-flop circuit (2
02), from which a signal F2 which inverts its state at the rising edge of the signal SFG is obtained. Both signals F
1 and F2 are supplied to one and the other input ends of an AND gate (203), from which a signal AI having a pulse width corresponding to the phase difference between the two signals Fl and F2 is obtained. This signal A
l is supplied to Antogame)' (205) and (206).
一方、Ｄフリップフロップ回路（２０４） ＶＣおいて
、信号Ｆ２の状態が信号Ｆ１の立ち土がりの時点でサン
プリングされ、そのＱ出力ＵＤがアンドゲート（２０５
）に供給されるとともに、この出力ＵＤがインバータ（
２０７）にて反転されてアンドゲート（２０６）に供給
される。On the other hand, in the D flip-flop circuit (204) VC, the state of the signal F2 is sampled at the time of the rising edge of the signal F1, and its Q output UD is output to the AND gate (205).
), and this output UD is supplied to the inverter (
207) and supplied to the AND gate (206).
これらアントゲ−） （２０５）及び（２０６）の出力
Ａ２及びＡ３は充放電回路（２１０）に供給されて位相
サーボ用の電圧が形成される。Outputs A2 and A3 of these analogues (205) and (206) are supplied to a charging/discharging circuit (210) to form a voltage for phase servo.
すなわち、（２１１）は充放電用のコンデンサ、（２１
２）は正の電流源、（２１３）は負の電流源である。ア
ンドゲート（２０５）の出力Ａ２が「１」であるとスイ
ッチ回路（２１４）がオンとなり、正の電流源（２１２
）より充電電流ｉｐ十がコンデンサ（２１すに流れ込む
。一方、アンドゲート（２０６）の出力へ３が「１」で
あるとスイッチ回路（２１５）がオンとなり、負の電流
源（２１３）を介してコンデンサ（２１１）より放電電
流ｉｐ−が流れる。In other words, (211) is a charging/discharging capacitor, (21
2) is a positive current source, and (213) is a negative current source. When the output A2 of the AND gate (205) is "1", the switch circuit (214) is turned on and the positive current source (212
), the charging current ip flows into the capacitor (21).On the other hand, if 3 is "1" to the output of the AND gate (206), the switch circuit (215) is turned on, and the current flows through the negative current source (213). A discharge current ip- flows from the capacitor (211).
信号ＳＦＸ及び信号ＳＦＧが、第２図り及びＭに示すよ
うに、両者の位相差が１８０°となったとき、信号ＳＦ
Ｘと信号ＳＦＧは位相差がない状態であるとともにアン
ドゲート（２０３）の出力Ａ１が常に「０」となる。そ
して、位相サーボ系（２００）は信号ＳＦＸと信号８Ｆ
Ｇが所定の位相関係となるような状態になるように働く
。When the phase difference between the signal SFX and the signal SFG becomes 180° as shown in the second diagram and M, the signal SF
There is no phase difference between X and the signal SFG, and the output A1 of the AND gate (203) is always "0". And the phase servo system (200) is a signal SFX and a signal 8F.
It works so that G has a predetermined phase relationship.
例えば信号ＳＦＸ及び信号ＳＦＧが第２図Ａ及びＣに示
すようなもので、フリップフロップ回路（２０１）及び
（２０２）の出力Ｆ１及びＦ２が同図Ｂ及びＤに示すよ
うに位相差が１８０°の状態よりも図のようにずれてい
るときは、Ｄフリップフロップ回路（２０４）の出力Ｕ
Ｄは同図Ｆに示すように「０」になるとともにアンドゲ
ート（２０３）の出力Ａ１は同図Ｅに示すようにずれ量
に応じたパルス幅のパルスが得られる。For example, if the signal SFX and signal SFG are as shown in FIG. 2A and C, the outputs F1 and F2 of the flip-flop circuits (201) and (202) have a phase difference of 180° as shown in FIG. 2B and D. When the state deviates from the state shown in the figure, the output U of the D flip-flop circuit (204)
D becomes "0" as shown in F of the same figure, and the output A1 of the AND gate (203) obtains a pulse with a pulse width corresponding to the amount of deviation as shown in E of the same figure.
したがって、このときはアンドゲート（２０５）の出力
Ａ２は同図Ｇに示すように「０」となるが、アンドゲー
ト（２０６）の出力Ａ３として同図Ｈに示すように位相
ずれに応じたパルス幅のパルスが得られ、スイッチ回路
（２１５）がオンとなり、コンデンサ（２１１）より放
電電流１ｐ−が流れ、コンデンサ（２１１）の両端電圧
が下がる。Therefore, in this case, the output A2 of the AND gate (205) becomes "0" as shown in G in the same figure, but the output A3 of the AND gate (206) is a pulse corresponding to the phase shift as shown in H in the same figure. A wide pulse is obtained, the switch circuit (215) is turned on, a discharge current 1p- flows from the capacitor (211), and the voltage across the capacitor (211) decreases.
一方、信号ＳＦＸ及びＳＦＱが同図Ａ及びＣの状態で両
者が入れ替わったものとなるときは、アントゲ−） （
２０３）の出力Ａ１のパルス幅は変わらないが、Ｄフリ
ップフロップ回路（２０４）の出力ＵＤが同図Ｉに示す
ように「１」となる。したがって、このときはアンドゲ
ート（２０５）の出力Ａ２に同図Ｊに示すように位相ず
れに応じたパルス幅のパルスが得られ、スイッチ回路（
２１４）がオン、スイッチ回路（２１５）がオフとなっ
てコンデンサ（２１１）に充電電流ｊｐ＋が流れ、コン
デンサ（２１１）の両端電圧が上昇する。On the other hand, when the signals SFX and SFQ are in the states A and C of the same figure but are switched,
Although the pulse width of the output A1 of the D flip-flop circuit (203) does not change, the output UD of the D flip-flop circuit (204) becomes "1" as shown in FIG. Therefore, at this time, a pulse with a pulse width corresponding to the phase shift is obtained at the output A2 of the AND gate (205) as shown in J in the figure, and the switch circuit (
214) is turned on, the switch circuit (215) is turned off, a charging current jp+ flows to the capacitor (211), and the voltage across the capacitor (211) increases.
このコンデンサ（２１１）の両端電圧はオペアンプ（１
３０）の反転入力端子に、速度サーボ系（２）の充放電
回路（１２０）の出力電圧に加えて供給され、モータの
速度が制御される。The voltage across this capacitor (211) is the operational amplifier (1
30) is supplied in addition to the output voltage of the charging/discharging circuit (120) of the speed servo system (2), thereby controlling the speed of the motor.
なお、この場合、充放電回路（１２０）の時定数ＴＶと
充放電回路（２１０）の時定数ＴＰとの関係はＴｖ＞Ｔ
ｐなるようにされて、定常状態においては大きな変動に
対しては速度サーボが働き、小さい変動に対しては位相
サーボが働いて、ディスクはワウフラッタの少ない回転
を千るものである。In this case, the relationship between the time constant TV of the charge/discharge circuit (120) and the time constant TP of the charge/discharge circuit (210) is Tv>T
In a steady state, the speed servo works for large fluctuations, the phase servo works for small fluctuations, and the disk rotates with less wow and flutter.
ところで、前述もしたようにフレーム同期信号の補償回
路（３００）から得る、位相サーボ信号を形成するのに
用いるフレーム周期の信号ＳＦＧは、ＰＬＬ回路が用い
られて、再生信号のクロック成分に同期するようにされ
たその出力信号を分周することにより得る。ところが、
このＰＬＬ回路は限られたロックレンジを有しているた
めに、ディスクの回転速度が所定の線速度になった後で
ないと、位相サーボ系（２００）において、ピックアッ
プの走査位置たよる大幅な線速ｍｌの変化に追従して水
晶発振器の出力にディスクの回転を位相ロックできない
。By the way, as mentioned above, the frame period signal SFG used to form the phase servo signal obtained from the frame synchronization signal compensation circuit (300) is synchronized with the clock component of the reproduced signal using a PLL circuit. It is obtained by frequency dividing the output signal. However,
Since this PLL circuit has a limited lock range, the phase servo system (200) will have a large linear deviation depending on the scanning position of the pickup unless the rotational speed of the disk reaches a predetermined linear velocity. It is not possible to phase-lock the rotation of the disk to the output of the crystal oscillator following the change in speed ml.
そこで、この例では線鑞度がほぼ一定となるまでは位相
サーボ系（２００）は働かないようにされている。Therefore, in this example, the phase servo system (200) is made not to work until the wire consistency becomes approximately constant.
ところで、フレーム同期信号を検出するには、再生信号
のクロック成分に同期したクロックパルスが用いられて
、再生信号中からフレーム同期信号と同じビットパター
ンを検出することによりなされるが、上記クロックパル
スとしては上記ＰＬＬ回路の出力が用いられる。したが
って、線速度が所定のものとなっていないときには、Ｐ
ＬＬ回路は再生クロックに位相ロックされていないため
、フレーム同期信号を安定に検出できない。By the way, in order to detect the frame synchronization signal, a clock pulse synchronized with the clock component of the reproduced signal is used and the same bit pattern as the frame synchronization signal is detected from the reproduced signal. The output of the above PLL circuit is used. Therefore, when the linear velocity is not a predetermined value, P
Since the LL circuit is not phase-locked to the reproduced clock, the frame synchronization signal cannot be stably detected.
以上のことを考慮して補償回路（３０のには後述するよ
うにフレーム同期信号が安定に検出されているかどうか
の監視回路が設けられ、その出力信号ＳＬが回路（３０
０）より得られる。この信号ＳＬは後述のようにフレー
ム同期信号が安定に検出されないときハイレベルとなる
もので、この信号がインバータ（２０８）を通じてアン
ドゲート（２０５）及び（２０６）に供給される。した
がって、線速度が所定のものに引き込まれるまでは、ア
ンドゲート（２０５）及び（２０６）は信号ＳＬによっ
てゲートオフの状態とされ、位相サーボ系（２００）の
系は働かないようにされる。In consideration of the above, the compensation circuit (30) is provided with a monitoring circuit for checking whether or not the frame synchronization signal is stably detected as described later, and the output signal SL of the monitoring circuit is provided in the compensation circuit (30).
0). As will be described later, this signal SL becomes high level when a frame synchronization signal is not stably detected, and this signal is supplied to AND gates (205) and (206) through an inverter (208). Therefore, until the linear velocity is drawn to a predetermined value, the AND gates (205) and (206) are gated off by the signal SL, and the phase servo system (200) is made inactive.
第３図は、このフレーム同期信号の補償回路（３００）
の系統図の一例であり、入力端（３０１）を通じた波形
変換回路（１０２）からの信号ＳＰはフレーム同期信号
検出回路（３０２）に供給される。この検出回路（３０
２）にはＰＬＬ回路を有するクロック発生器（３０８）
からの再生信号に同期したクロックパルスＣＰが供給さ
れ、前述したように再生データ中のフレーム同期信号と
同じピットパターンの信号がこの検出回路（３０２）に
おいて検出される。この検出回路（３０２）からのフレ
ーム同期信号の検出信号ＳＦＯは保護回路（３０３）に
供給される。この保設回路（３０３）は再生時、再生位
置がジャンプした場合のように再生信号が得られないの
に再生信号としてその間の信号を取り扱い、ノイズがフ
レーム同期信号として誤って検出されないように入力信
号をミューティングする回路であって、特に設けなくて
もよい。FIG. 3 shows a compensation circuit (300) for this frame synchronization signal.
The signal SP from the waveform conversion circuit (102) through the input terminal (301) is supplied to the frame synchronization signal detection circuit (302). This detection circuit (30
2) a clock generator (308) with a PLL circuit;
A clock pulse CP synchronized with the reproduction signal from the reproduction signal is supplied, and as described above, a signal having the same pit pattern as the frame synchronization signal in the reproduction data is detected in this detection circuit (302). A frame synchronization signal detection signal SFO from this detection circuit (302) is supplied to a protection circuit (303). During playback, this storage circuit (303) handles the signal in between as a playback signal even when no playback signal is obtained, such as when the playback position jumps, and inputs it to prevent noise from being mistakenly detected as a frame synchronization signal. It is a circuit for muting a signal, and does not need to be particularly provided.
この保護回路（３０３）を通じたフレーム同期信号の検
出信号ＳＦＯはゲート回路（３０４）に供給される。The frame synchronization signal detection signal SFO passed through this protection circuit (303) is supplied to a gate circuit (304).
このゲート回路（３０４）にはオアゲー） （３０５）
の出力信号がゲート信号として供給される。この場合、
オアケート（３０５）の出力信号であるゲート信号は後
述するようにして正規のフレーム同期信号（１）に対し
、±ｍビットのパルス幅を有するようなウィンドウパル
スＰＷとされる。したがって、ウィンドウパルスＰＷと
フレーム同期信号との相対的な位相がほぼ一致している
ときは、このゲート回路（３０４）を通じてその検出信
号８ＦＯが得られる。ゲート回路（３０４）を通じて得
られたフレーム同期信号の検出信号ＳＦＷはオアゲート
（３０６）の一方の入力端に供給される、とともにカウ
ンタ（３０７）のクリアｉ子に成分に同期したクロック
パルスＣＰが供給されて、このカウンタ（３０７）から
はクロックパルスＣＰを分周した再生信号に同期したフ
レーム周期のキャリーハルスＳＦＣが得られるようにさ
れている。そしてこのカウンタ（３０７）から得られる
フレーム周期の信号ＳＦＣがオアゲー） （３０６）の
他方の入力端に供給される。そして、このオアゲー）
（３０６）を通じて出力端（３１７）に後述のような補
償されたフレーム同期信号の検出信号８ＦＧが得られる
。This gate circuit (304) has an or game) (305)
The output signal of is supplied as a gate signal. in this case,
The gate signal which is the output signal of the ORKATE (305) is made into a window pulse PW having a pulse width of ±m bits with respect to the regular frame synchronization signal (1), as will be described later. Therefore, when the relative phases of the window pulse PW and the frame synchronization signal substantially match, the detection signal 8FO is obtained through this gate circuit (304). The frame synchronization signal detection signal SFW obtained through the gate circuit (304) is supplied to one input terminal of the OR gate (306), and at the same time, a clock pulse CP synchronized with the component is supplied to the clear I terminal of the counter (307). The counter (307) is configured to obtain a carry-hals SFC with a frame period synchronized with a reproduced signal obtained by frequency-dividing the clock pulse CP. The frame period signal SFC obtained from this counter (307) is supplied to the other input terminal of the or game (306). And this game)
A compensated frame synchronization signal detection signal 8FG as described later is obtained at the output end (317) through (306).
ゲート回路（３０４）のゲート信号となるウィンドウパ
ルスＰＷはカウンタ（３０７）のカウント値出力情報に
基づいて次のようにして形成される。すなわちカウンタ
（３０７）のカウント値がフレーム周期に相当するカウ
ント値ｎよりｍビット分に相当するカウント数だけ少な
い数になると検出器（３０９）においてそれが検出され
その検出出力によってフリップフロップ回路（３１０）
がセットされる。またカウンタ（３０７）のカウント値
がｍビット分に相当するカウント数になどとそれが検出
回路（３１１）において検出され、その検出出力により
フリップフロップ回路（３１０）がリセットされる。カ
ウンタ（３０７）がフレーム同期信号の検出信号により
クリアされることを考えればフリップフロップ回路（３
１０）からはフレーム同期信号の位置より手前３ビット
分の位置において立ち上がり、フレーム同期信号の後縁
よりｍピット公達れた時点において立ち下がるウインド
ウノぐルスＰＷが得られる。このウインドウノ（ルスＰ
Ｗはオアゲー） （３０５）の一方の入力端に供給され
、ゲート回路（３０４）のゲート信号となるものである
。The window pulse PW serving as the gate signal of the gate circuit (304) is formed as follows based on the count value output information of the counter (307). That is, when the count value of the counter (307) becomes a count number corresponding to m bits less than the count value n corresponding to the frame period, this is detected by the detector (309), and the detection output is used to control the flip-flop circuit (310). )
is set. Further, when the count value of the counter (307) reaches a count number corresponding to m bits, it is detected by the detection circuit (311), and the flip-flop circuit (310) is reset by the detection output. Considering that the counter (307) is cleared by the detection signal of the frame synchronization signal, the flip-flop circuit (307)
10), a window signal PW is obtained which rises at a position corresponding to 3 bits before the position of the frame synchronization signal and falls at the time when m pits are reached from the trailing edge of the frame synchronization signal. This window (RussP)
W is supplied to one input terminal of the OR game (305) and becomes the gate signal of the gate circuit (304).
なお、フレーム同期信号の位相とカウンタ（３０７）の
出力キャリーパルスＳＦＣの勺相とがずれてしまってい
る場合にはゲート回路（３０４）からはフレーム同期信
号の検出信号が得られなくなるが、その場合には監視回
路により次のようにしてその状態が検出されてカウンタ
（３０７）が強制的にフレーム同期信号とパルスＳＦＣ
の位相とが一致するようにされている。Note that if the phase of the frame synchronization signal and the high phase of the output carry pulse SFC of the counter (307) are out of phase, the detection signal of the frame synchronization signal cannot be obtained from the gate circuit (304). In this case, the monitoring circuit detects this state as follows, and the counter (307) forcibly outputs the frame synchronization signal and pulse SFC.
The phase of the
すなわち、（３１，２）はその状態を検出するための監
視回路を構成するカラ／りである。このカウンタ（３１
２）のロード端子にはゲート回路（３０４）から得られ
るフレーム同期信号の検出信号が供給され、カウント値
がプリセット値にプリセットされる。またそのクロック
端子には検出器（３１１）からのカウンタ（３０７）の
カウント１直がｍビットに相当する値であるときの出力
信号が供給される。That is, (31, 2) is a color that constitutes a monitoring circuit for detecting the state. This counter (31
The frame synchronization signal detection signal obtained from the gate circuit (304) is supplied to the load terminal 2), and the count value is preset to a preset value. Further, an output signal from the detector (311) when the count 1 of the counter (307) is a value corresponding to m bits is supplied to the clock terminal.
この場合、カウンタ（３０７）においては常にクロック
パルスＣＰをカウントしているので検出器（３１１）か
らはフレーム周期でパルスが得られ、これがカウンタ（
３１２）でカウントされることになるが、ゲート回路（
３０４）からフレーム同期信号の検出信号ＳＦＷが得ら
れている間は、カウンタ（３１２）のロード端子には１
フレ一ム周期でこの検出信号ＳＦＷが供給されてプリセ
ットされるので、結局、このカウンタ（３１２）のカウ
ント値はプリセット値＋１以上は歩進しない。そして、
ゲート回路（３０４）からフレーム同期信号の検出信号
ＳＦＷが連続して得られない状態のときは、このカウン
タ（３１２）はプリセット値から検出器（３１１）の出
力パルスを順次カウントシ、カウント値が歩進する。そ
して、そのカウント値が所定値になると、このカウンタ
（３１２）のよりハイレベルに立ち上がる出力信号ＳＬ
が得られる。この出力信号ＳＬはこのカウンタ（３１２
）のイネーブル端子に供給されており、このため、カウ
ンタ（３１２）はカウントを停止する。この出力信号Ｓ
Ｌはオアゲー） （３０５）を通じてゲート回路（３０
４）に供給される。つまり、ゲート信号は常にノ・イレ
ベルとなり、ゲート回路（３０４）は開放状態になる。In this case, since the counter (307) always counts clock pulses CP, pulses are obtained from the detector (311) at the frame period, which is then counted by the counter (307).
312), but the gate circuit (
304), the load terminal of the counter (312) is 1.
Since this detection signal SFW is supplied and preset in one frame period, the count value of this counter (312) does not increment by more than the preset value +1. and,
When the detection signal SFW of the frame synchronization signal is not continuously obtained from the gate circuit (304), this counter (312) sequentially counts the output pulses of the detector (311) from the preset value, and the count value is incremented. proceed. When the count value reaches a predetermined value, the output signal SL of this counter (312) rises to a higher level.
is obtained. This output signal SL is output from this counter (312
), which causes the counter (312) to stop counting. This output signal S
L is or game) (305) through the gate circuit (30
4). In other words, the gate signal is always at a low level, and the gate circuit (304) is in an open state.
そして、フレーム同期信号の検出信号がこのゲート回路
（３０４）より得られると、このカウンタ（３１２）が
再びロードされ、その出力信号ＳＬがローレベルに落ち
るとともにこのカウンタ（３１２）がカウント可能状態
に戻る。When a frame synchronization signal detection signal is obtained from this gate circuit (304), this counter (312) is loaded again, and as its output signal SL falls to a low level, this counter (312) becomes ready for counting. return.
つまり、カウンタ（３０７）の出力キャリーパルス８Ｆ
Ｃの位相が再生信号中のフレーム同期信号に対して大き
くずれウィンドウパルス幅内にフレーム同期信号の検出
信号が入らないときは、監視用カウンタ（３１２）でこ
れが検出され、強制的にカウンタ（３０７）の出力キャ
リーパルスＳＦＣの位相が再生信号のフレーム同期信号
位相と一致するようにカウンタ（３０７）がクリアされ
るものである。In other words, the output carry pulse 8F of the counter (307)
When the phase of C is largely shifted from the frame synchronization signal in the reproduced signal and the detection signal of the frame synchronization signal does not enter within the window pulse width, this is detected by the monitoring counter (312) and the counter (307) is forcibly detected. The counter (307) is cleared so that the phase of the output carry pulse SFC of ) coincides with the frame synchronization signal phase of the reproduced signal.
そして、この例においては、さらに、ウィンドウパルス
のパルス幅及び監視用カウンタ（３１２）のプリセット
値が再生モードや再生信号の状況によって補償回路が最
も有効に働くように制御される。Further, in this example, the pulse width of the window pulse and the preset value of the monitoring counter (312) are controlled so that the compensation circuit operates most effectively depending on the reproduction mode and the status of the reproduction signal.
すなわち、ウィンドウパルスのパルス幅やカラ／り（３
１２）のプリセット値に関しては次のような点が考慮さ
れている。In other words, the pulse width of the window pulse and the color/color (3
Regarding the preset value of 12), the following points are taken into consideration.
再生デジタル信号を得るには、ディスクから取り出した
信号を、この信号に同期したクロック信号によってビッ
ト同期させる必要があるが、このビット同期回路におい
て上記クロック信号と再生信号との相対的位相ずれがあ
ると、それが積算されることにより１サイクル分抜けた
り増えたりするサイクルスリップ現象が生じる。これは
例えば再生信号にドロップアウトが生じることにより発
生する。通常の再生モードにおいては、ビット同期回路
の一部を構成するクロック発生器（８）のＰＬＬ回路の
可変周波数発振器の周波数とローパスフィルタの時定数
とを選定して、サイクルスリップによって生じる時間的
誤差は±１〜２ピッ）ｆｆ１度におさえられている。To obtain a reproduced digital signal, it is necessary to bit-synchronize the signal extracted from the disk using a clock signal synchronized with this signal, but in this bit synchronization circuit, there is a relative phase shift between the clock signal and the reproduced signal. When this is integrated, a cycle slip phenomenon occurs in which one cycle is missed or increased. This occurs, for example, due to dropouts occurring in the reproduced signal. In normal playback mode, the frequency of the variable frequency oscillator of the PLL circuit of the clock generator (8) constituting a part of the bit synchronization circuit and the time constant of the low-pass filter are selected to eliminate time errors caused by cycle slips. ±1 to 2 pips) ff is suppressed to 1 degree.
したがって、ノーマル再生モードの場合、通常は、ウィ
ンドウパルスの幅は、このサイクルスリップを生じたと
きにもフレーム同期信号の検出信号をゲートできるよう
なパルス幅であればよく、例えばフレーム同期信号が検
出されるべき位置を中心に±３ビット分程度の幅がよい
。しかし、ノーマル再生モードであっても、再生信号中
のデータ誤りがランダム誤りである場合には上記の幅で
問題はないが、バースト誤りが多い場合には、再生信号
とクロックとの位相ずれの量が積算されることによるサ
イクルスリップの量が大きくなるため、ウィンドウパル
スのパルス幅を広くする必要がある。Therefore, in normal playback mode, the width of the window pulse should be such that the frame synchronization signal detection signal can be gated even when this cycle slip occurs, for example, when the frame synchronization signal is detected. A width of approximately ±3 bits centered on the position to be used is good. However, even in normal playback mode, if the data errors in the playback signal are random errors, the above width will not be a problem; however, if there are many burst errors, the phase shift between the playback signal and the clock will increase. Since the amount of cycle slip increases due to the amount being integrated, it is necessary to widen the pulse width of the window pulse.
また、監視用カウンタ（３１２）はウィンドウパルスの
位相とフレーム同期信号の位相とのずれを補正するもの
であるが、ノーマル再生時などのように比較的安定にフ
レーム同期信号が検出できるときｋは、その検出信号Ｓ
ＦＷがドロップアウト等により若干欠如していてもウィ
ンドウパルスの位相は正しいものとなっているから監視
回路を働かせることは実質的にウィンドウパルスのパル
ス幅ヲ広げる結果となって疑似フレーム同期信号等のノ
イズの除去ができない等の不都合が生じる。このため、
ノーマル再生時にはカウンタ（３１２）からの信号ＳＬ
をハイレベルに立ち上げるに要するフレーム数、つまり
プリセットカウント値から信号ＳＬがハイレベルに立ち
上がるまでの検出器（３１１）の（５）
「１６」とされる。Furthermore, the monitoring counter (312) is for correcting the deviation between the phase of the window pulse and the phase of the frame synchronization signal, but when the frame synchronization signal can be detected relatively stably, such as during normal playback, k is , its detection signal S
Even if the FW is slightly absent due to dropout, etc., the phase of the window pulse is correct, so activating the monitoring circuit will essentially widen the pulse width of the window pulse, causing pseudo frame synchronization signals, etc. This causes inconveniences such as the inability to remove noise. For this reason,
During normal playback, the signal SL from the counter (312)
The number of frames required for the signal SL to rise to a high level, that is, the number of frames required for the signal SL to rise to a high level from the preset count value of the detector (311) (5) is "16".
一方、再生モードにおいて、頭出しのためのサーチモー
ドにされたときは短時間のジャストトラッキングにおけ
る再生信号からコントロール信号を再生する必要がある
ため、監視用カウンタ（３１２）の出力信号ＳＬはフレ
ーム同期信号が得られなくなってから短い期間、例えば
３フレ一ム期間後にハイレベルになるようにしなければ
ならない。On the other hand, in the playback mode, when the search mode for cueing is entered, it is necessary to playback the control signal from the playback signal in a short time just tracking, so the output signal SL of the monitoring counter (312) is frame synchronized. It must be set to high level after a short period of time, for example, three frame periods, after the signal is no longer available.
さらに、再生信号が再生中になくなったときは、カラ／
り（３１２）は、フレーム同期信号が得られなくなった
ら即座に出力信号ＳＬがハイレベルとなるよ５にプリセ
ット値が選定される方がよい。また、この再生信号が得
られないときは、ディスク駆動モータの回転を制御する
ことが多いので、再生信号が得られて後しばらくの間は
ウィンドウパルスのパルス幅は最大にしておく方がよい
。Furthermore, if the playback signal disappears during playback, the color/
It is preferable that a preset value of 5 is selected for the signal (312) so that the output signal SL becomes high level as soon as the frame synchronization signal is no longer obtained. Furthermore, since the rotation of the disk drive motor is often controlled when this reproduction signal is not obtained, it is better to keep the pulse width of the window pulse at its maximum for a while after the reproduction signal is obtained.
以上のことを考慮して次のように構成される。Taking the above into consideration, it is constructed as follows.
すなわち、高周波検出回路（３１３）において再生信号
の有無が検出され、その検出出力がコントロー弼
う（３１６）に供給される。また、システムコントロー
ル回路（３１４）からの再生装置がどのモードになって
いるかを示す信号がコントローラ（３１６）に供給され
る。さらに、再生信号中のデータの誤りを検出するとと
もにその誤りを訂正する誤り訂正回路（３１５）からの
データ誤りの状況を示す信号がこのコントローラ（３１
６）に供給される。That is, the high frequency detection circuit (313) detects the presence or absence of a reproduced signal, and the detection output is supplied to the controller (316). Further, a signal indicating which mode the playback device is in is supplied from the system control circuit (314) to the controller (316). Further, a signal indicating a data error situation from an error correction circuit (315) that detects and corrects data errors in the reproduced signal is transmitted to the controller (31).
6).
そして、コントローラ（３１６）からのコントロール信
号はカラ／り（３０７）のカウント値の検出器（３０９
）及び（３１１）に供給されて、前述した”ｍ”ビット
分に相当するカウント値が前述のように、データ誤りの
状況に応じて変えられ、ウィンドウパルスのパルス幅が
変えられる。The control signal from the controller (316) is transmitted to the color/color (307) count value detector (309).
) and (311), and the count value corresponding to the aforementioned "m" bits is changed according to the data error situation, as described above, and the pulse width of the window pulse is changed.
また、コントローラ（３１６）の別の出力信号によって
監視用カウンタ（３１２）のプリセット値が、再生のモ
ードに応じて、また、再生信号の有無検出出力に応じて
変えられる。Further, the preset value of the monitoring counter (312) is changed depending on the reproduction mode and the output of detecting the presence or absence of a reproduction signal by another output signal from the controller (316).
この第３図の回路の動作をタイムチャートを参照してさ
らに説明しよう。The operation of the circuit shown in FIG. 3 will be further explained with reference to a time chart.
第４図〜第６図はノーマル再生モードにおける翰
動作を示すもので、第４図はサイクルスリップによって
１フレ一ム周期より短い期間が生じた場合及びドロップ
アウトが生じた場合の動作例である。Figures 4 to 6 show the wing operation in normal playback mode, and Figure 4 is an example of operation when a period shorter than one frame cycle occurs due to cycle slip, and when dropout occurs. .
同図Ａはフレーム同期信号検出回路（３０２）の出力Ｓ
ＦＯであり、同図Ｂはフリップフロップ回路（３１０）
からのウィンドウパルスＰＷであり、また同図Ｃはゲー
ト回路（３０４）の出力ＳＦＷであり、同図りはカウン
タ（３０７）の出力キャリーパルスＳＦＣであり、さら
に同図Ｅはオアゲート（３０６）の出力ＳＦＱである。A in the figure shows the output S of the frame synchronization signal detection circuit (302).
FO, and B in the figure is a flip-flop circuit (310).
C is the output SFW of the gate circuit (304), C is the output carry pulse SFC of the counter (307), and E is the output of the OR gate (306). It is SFQ.
この場合、このサイクルスリップの量は１、再生信号中
において、ランダム誤りは多くてもバースト誤りが少な
いときは小さく、バースト誤りが多いときは多くなるが
、前述のよりにウィンドウパルスＰＷの幅は、誤りの状
況に応じて可変されているので、はぼ確、実にウィンド
ウパルス幅内にそのサイクルスリップしたフレーム同期
信号の検出信号は含まれ、ゲート回路（３０４）より得
られる。In this case, the amount of cycle slip is 1, and even if there are many random errors in the reproduced signal, it is small when there are few burst errors, and increases when there are many burst errors, but the width of the window pulse PW is Since this is varied depending on the error situation, the detection signal of the frame synchronization signal that has cycle slipped is definitely included within the window pulse width and is obtained from the gate circuit (304).
この場合、このゲートされて得られたパルスによってカ
ウンタ（３０７）はキャリーパルスＲＦＣを発生する前
にクリアされるのでウィンドウパルスＰＷｈ鳳
のパルス幅が狭くなるとともに、このカウンタ（３０７
）の出力キャリーパルスＳＦＣは同図りに示すようにこ
のサイクルスリップが生じた期間抜けることになる。一
方、ドロップアウトの期間においてはウィンドウパルス
Ｐｗのパルス幅内にフレーム同期信号は存在しないから
ゲート回路（３０４）の出力にはフレーム同期信号の検
出信号は現れない。しかしドロップアウトが生じる前の
フレーム同期信号によってカウンタ（３０７）が正しく
クリアされていれば、カウンタ（３０７）からは正しい
フレーム周期の信号が得られ、これがオアゲートを通じ
てフレーム同期信号として出力端（３１７）に取り出さ
れることになる。In this case, the counter (307) is cleared by the gated pulse before generating the carry pulse RFC, so the pulse width of the window pulse PWh becomes narrower and the counter (307) is cleared by the gated pulse.
) output carry pulse SFC is removed during the period in which this cycle slip occurs, as shown in the figure. On the other hand, during the dropout period, since no frame synchronization signal exists within the pulse width of the window pulse Pw, no frame synchronization signal detection signal appears at the output of the gate circuit (304). However, if the counter (307) is correctly cleared by the frame synchronization signal before the dropout occurs, a signal with the correct frame period will be obtained from the counter (307), and this will be sent to the output terminal (317) as a frame synchronization signal through an OR gate. It will be taken out.
第５図は同様にサイクルスリップ及びドロップアウトが
生じたときで、この例はサイクルスリップが生じたこと
によってフレーム周期よりも長い期間が生じた場合であ
る。この場合にはカウンタ（３０７）はキャリーパルス
ＳＦＣを発生した後にゲート回路（３０４）から得られ
る信号によってクリアされるのでこのパルス８ＦＣはこ
のサイクルスリップが生じた後の期間の長さが正規のも
のとは異ったものとなる。しかしオアゲート（３０６）
の出力ＳＦＧとしては同図Ｅに示すようなものが得られ
る。FIG. 5 similarly shows a case where a cycle slip and a dropout occur, and this example is a case where a period longer than the frame period occurs due to the occurrence of a cycle slip. In this case, the counter (307) is cleared by the signal obtained from the gate circuit (304) after generating the carry pulse SFC, so that this pulse 8FC has a normal length of period after this cycle slip occurs. It will be different from. But or gate (306)
As the output SFG, the one shown in the figure E is obtained.
第６図は疑似同期パルスの混入した場合及び再生装置を
サーチモードにしたことによってフレーム同期信号が長
期に亘って欠如した場合である。FIG. 6 shows a case where a pseudo synchronization pulse is mixed in, and a case where a frame synchronization signal is absent for a long period of time due to the playback device being set to search mode.
この場合には疑似同期パルスがウィンドウパルス幅内に
入ることは極めて希であることからこの疑似同期パルス
が除去された状態でゲート回路（３０４）よりフレーム
同期信号が得られる。一方、ゲート回路（３０４）より
フレーム同期信号の検出信号８ＦＷが得られないサーチ
モードの期間においては監視用のカウンタ（３１２）に
おいて例えば３フレ一ム期間フレーム同期信号がないこ
とが検出されると、このカウンタ（３１２）の出力信号
ＳＬ（同図Ｆ）ＶＣよってゲート回路（３０４）が開放
状態とされサーチモードの後にノーマルモードとなった
ことにより検出されるフレーム同期信号がゲート回路（
３０４）よりゲートされると、これによって監視用カウ
ンタ（３１２）がロードされるとともにカウンタ（３０
７）がクリアされる。したがってカウンタ（３０７）の
出カッくルスＳＦＣは同図りに示すようにサーチモード
の後の時点において若干不連続とはなるもののその後は
正し℃・フレーム周期の信号が得られるようになる。In this case, since it is extremely rare for a pseudo synchronization pulse to fall within the window pulse width, a frame synchronization signal is obtained from the gate circuit (304) with this pseudo synchronization pulse removed. On the other hand, during the search mode period when the frame synchronization signal detection signal 8FW is not obtained from the gate circuit (304), if the monitoring counter (312) detects, for example, that there is no frame synchronization signal for three frame periods, , the gate circuit (304) is opened by the output signal SL (F) VC of this counter (312), and the frame synchronization signal detected by entering the normal mode after the search mode is detected by the gate circuit (304).
304), this loads the monitoring counter (312) and also loads the counter (304).
7) is cleared. Therefore, as shown in the figure, the output current SFC of the counter (307) becomes slightly discontinuous after the search mode, but thereafter a signal with a correct degree Celsius/frame period can be obtained.
こうして、フレーム同期信号の補償回路（３００） カ
らはドロップアウト等の影響が補償された状態で、フレ
ーム同期信号の検出信号ＳＦＧが得られるとともに、フ
レーム同期信号が安定に検出されているかどうかの信号
ＳＬが得られ、これにより位相サーボ系（２００）を速
度サーボ系図に付加するかどうかが前述のようにして制
御される。In this way, the frame synchronization signal compensation circuit (300) can obtain the frame synchronization signal detection signal SFG in a state in which effects such as dropouts have been compensated for, and can also determine whether the frame synchronization signal is stably detected. A signal SL is obtained, by means of which the addition of the phase servo system (200) to the speed servo system is controlled in the manner described above.
以上述べたようにして、この発明によれば、速度サーボ
系に位相サーボ系を付加するかどうかをフレーム同期信
号が再生信号から安定に得られるかどうかを監視する監
視回路の出力により良好に制御できる。したがって、任
意に位相サーボが速度サーボに付加されてしまうことに
より回転サーボが誤動作を起こすというような欠点がな
くなる。As described above, according to the present invention, whether or not to add a phase servo system to a speed servo system can be well controlled by the output of a monitoring circuit that monitors whether a frame synchronization signal is stably obtained from a reproduced signal. can. Therefore, the drawback that the rotation servo malfunctions due to the phase servo being arbitrarily added to the speed servo is eliminated.
そして、監視回路は再生状態や、再生信号の状況に即応
して動作するものであるから、その出力信号を位相サー
ボ系を生かすか殺すかの信号に用いることはサーボ系を
常に正しく動作させるのに最適であるという利点がある
。Since the monitoring circuit operates in immediate response to the playback state and the state of the playback signal, using its output signal as a signal to make or break the phase servo system ensures that the servo system always operates correctly. It has the advantage of being optimal for
なお、この発明はＰＣＭオーディオディスクの再生装置
に限らず、再生サーボ系に速度（周波数）サーボ系と、
位相サーボ系を有するとともに、デジタル信号がベース
バンド記録されており、その再生をなす場合にフレーム
同期（ブロック同期信号）を検出するよ５にするデジタ
ル信号の再生装置の全てに適用できる。Note that the present invention is not limited to a PCM audio disc playback device, but also includes a speed (frequency) servo system in a playback servo system,
The present invention can be applied to all digital signal reproducing apparatuses that have a phase servo system, record digital signals in baseband, and detect frame synchronization (block synchronization signal) when reproducing the digital signals.
第１図はデジタル信号の再生装置の回転サーボ系の一例
の系統図、第２図はその説明のための波形図、第３図は
その要部の一例の系統図、第４図〜第６図は第３図例の
説明のための波形図である。
（ロ）は速度サーボ系、（２００）は位相サーボ系、（
３００）はフレーム同期信号の補償回路、 （３１２
）は監視回路を構成するカウンタである。
特開昭５８−１４）０２０Ｇ（１２）Fig. 1 is a system diagram of an example of a rotary servo system of a digital signal reproducing device, Fig. 2 is a waveform diagram for explaining it, Fig. 3 is a system diagram of an example of its main parts, and Figs. 4 to 6 The figure is a waveform diagram for explaining the example in FIG. 3. (b) is the speed servo system, (200) is the phase servo system, (
300) is a frame synchronization signal compensation circuit, (312
) is a counter that constitutes a monitoring circuit. JP-A-58-14) 020G (12)
Claims (1)
位時間分毎にブロック化され、このブロック単位のデー
タに対して上記ランレングスリミテッドコードの通常の
変調では現われないビットパターンが同期信号として付
加された状態のデジタル信号を再生する装置であって、
再生された上記デジタル信号から上記同期信号を検出す
る検出回路と、この検出回路からの上記同期信号の検出
信号をゲートするゲート回路と、このゲート回路の出力
信号に基づいて上記同期信号が得られる時点の前後の若
干の期間弁のパルス幅を有するウィンドウパルスを形成
し、このウィンドウパルスを上記ゲート回路に供給して
上記パルス幅区間上記ゲート回路を開となすウインドウ
ノくルス形成回路と、上記ゲート回路の出力信号によっ
てクリアされるとともに上記ウインドウノくルス形成回
路より得られるフレーム周期の信号をクロックとしてカ
ウントし、そのカウント値が設定された値以上になった
とき、上記ゲート回路を強制的に開放状態にして上記ウ
ィンドウパルスの位相が再生デジタル信号のフレーム同
期信号の位相とずれていることを補正する監視回路とを
有し、上記監視回路の出力信号により速度サーボ系に位
相サーボ系を付加するかどうかを制御するようだしたデ
ジタル信号の再生装置。Digital data that is modulated with a run-length limited code and divided into blocks for each unit of time, and a bit pattern that does not appear in the normal modulation of the run-length limited code is added to the block unit data as a synchronization signal. A device for reproducing a signal,
a detection circuit that detects the synchronization signal from the reproduced digital signal; a gate circuit that gates the detection signal of the synchronization signal from the detection circuit; and the synchronization signal is obtained based on the output signal of the gate circuit. a window pulse forming circuit for forming a window pulse having a pulse width of a valve for a certain period before and after the time, and supplying the window pulse to the gate circuit to open the gate circuit for the pulse width period; The frame period signal, which is cleared by the output signal of the gate circuit and obtained from the window clock forming circuit, is counted as a clock, and when the count value exceeds a set value, the gate circuit is forcibly activated. and a monitoring circuit that corrects the phase of the window pulse being out of phase with the frame synchronization signal of the reproduced digital signal by opening the window pulse, and the output signal of the monitoring circuit controls the speed servo system and the phase servo system. A digital signal reproducing device that controls whether to add or not.
Priority Applications (9)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19881481A JPS58100206A (en) | 1981-12-10 | 1981-12-10 | Reproducing device for digital signal |
| CA000416127A CA1212729A (en) | 1981-12-08 | 1982-11-23 | Digital signal detecting and compensating circuit with adjustable window signal |
| SG1995906616A SG28393G (en) | 1981-12-08 | 1982-12-02 | Circuit for extracting or regenerating frame synchronizing signals |
| AT82111144T ATE77509T1 (en) | 1981-12-08 | 1982-12-02 | CIRCUIT ARRANGEMENT FOR RECOVERING OR RECOVERING FRAME SYNCHRONIZING SIGNALS. |
| DE8282111144T DE3280405T2 (en) | 1981-12-08 | 1982-12-02 | CIRCUIT ARRANGEMENT FOR THE RECOVERY OR RESTORATION OF FRAME SYNCHRONIZATION SIGNALS. |
| EP82111144A EP0081757B1 (en) | 1981-12-08 | 1982-12-02 | Circuit for extracting or regenerating frame synchronizing signals |
| US06/784,699 US4620300A (en) | 1981-12-08 | 1985-10-03 | Digital signal detecting and compensating circuit with adjustable window signal |
| US07/222,537 USRE33665E (en) | 1981-12-08 | 1988-07-21 | Digital signal detecting and compensating circuit with adjustable window signal |
| HK81295A HK81295A (en) | 1981-12-08 | 1995-05-25 | Circuit for extracting or regenerating frame synchronizing signals |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19881481A JPS58100206A (en) | 1981-12-10 | 1981-12-10 | Reproducing device for digital signal |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58100206A true JPS58100206A (en) | 1983-06-14 |
| JPH03711B2 JPH03711B2 (en) | 1991-01-08 |
Family
ID=16397351
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19881481A Granted JPS58100206A (en) | 1981-12-08 | 1981-12-10 | Reproducing device for digital signal |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58100206A (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS6025058A (en) * | 1983-07-20 | 1985-02-07 | Matsushita Electric Ind Co Ltd | Digital audio disk player |
| JPS63317964A (en) * | 1987-06-19 | 1988-12-26 | Sanyo Electric Co Ltd | Horizontal synchronizing signal sampling circuit |
| US5703854A (en) * | 1994-06-29 | 1997-12-30 | Sony Corporation | Disc recording/reproduction apparatus and method for resetting an address control circuit to maximize an address margin of the memory |
| JP2009085110A (en) * | 2007-09-29 | 2009-04-23 | Honda Motor Co Ltd | Power unit for small-sized vehicle |
-
1981
- 1981-12-10 JP JP19881481A patent/JPS58100206A/en active Granted
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Also Published As
| Publication number | Publication date |
|---|---|
| JPH03711B2 (en) | 1991-01-08 |
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