JPH1197799A - Fabrication of semiconductor device - Google Patents
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- JPH1197799A JPH1197799A JP25715797A JP25715797A JPH1197799A JP H1197799 A JPH1197799 A JP H1197799A JP 25715797 A JP25715797 A JP 25715797A JP 25715797 A JP25715797 A JP 25715797A JP H1197799 A JPH1197799 A JP H1197799A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】この発明は半導体装置の製造
方法に関し、特に幹線系光通信に使用する変調器集積半
導体レーザ等のメサ構造を有する半導体装置の製造方法
に関するものである。The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a method for manufacturing a semiconductor device having a mesa structure such as a modulator integrated semiconductor laser used for trunk line optical communication.
【０００２】[0002]
【従来の技術】通信速度が２．５Ｇｂ／ｓ〜４０Ｇｂ／
ｓであるデジタル通信用の光源として、電界吸収型光変
調器と、半導体レーザとを同一基板上に集積した変調器
集積半導体レーザが従来から用いられている。2. Description of the Related Art Communication speeds of 2.5 Gb / s to 40 Gb / s
As a light source for digital communication as s, a modulator integrated semiconductor laser in which an electroabsorption optical modulator and a semiconductor laser are integrated on the same substrate has been conventionally used.
【０００３】図３は従来の光変調器集積半導体レーザの
構造を示す斜視図であり、厚さ１００μｍのｎ型（以
下、ｎ−と称す）ＩｎＰ基板１上に、厚さ０．５〜５μ
ｍのｎ−ＩｎＰ下クラッド層２、厚さ１０〜２００ｎｍ
のｎ−ＩｎＧａＡｓＰ光閉込層３、厚さ３〜１５ｎｍの
ＩｎＧａＡｓ層と厚さ３〜１５ｎｍのＩｎＧａＡｓＰ層
とを交互に複数層積層してなる多重量子井戸層４、厚さ
１０〜２００ｎｍのｐ型（以下、ｐ−と称す）ＩｎＧａ
ＡｓＰ光閉込層５、厚さ１〜５μｍのｐ−ＩｎＰ上クラ
ッド層６が順次配置されている。上クラッド層６は第１
上クラッド層６ａと第２上クラッド層６ｂとからなる。
ｎ−ＩｎＰバッファ層２、ｎ−ＩｎＧａＡｓＰ光閉込層
３、多重量子井戸層４、ｐ−ＩｎＧａＡｓＰ光閉込層
５、及び第１のｐ−ＩｎＰ上クラッド層６ａは、平面形
状が光を導波させる光導波方向に伸びる幅１．３μｍの
ストライプ形状であるリッジ形状の光導波路構造２８と
なっている。ＦｅドープＩｎＰ埋込層７、及び厚さ０．
１〜２μｍのｎ−ＩｎＰホールトラップ層８は、基板１
の、光導波方向に対して垂直な方向において光導波路構
造２８に隣接した領域、即ち光導波路構造２８の両側に
順次配置されている。光導波路構造２８と，これの両側
を挟み込むように配置された埋込層７及びホールトラッ
プ層８と，これらの上部に配置された第２上クラッド層
６ｂ及び厚さ０．１〜２μｍのキャリア濃度が高濃度な
ｐ−ＩｎＧａＡｓコンタクト層９とが、光導波方向に伸
びる所定幅を有するストライプ形状のメサ構造２９とな
っている。ポリイミド等の低誘電率材料よりなる低誘電
率埋込層１０は、基板１のメサ構造２９の両側の領域上
に配置されており、この埋込層１０と基板１との間，及
び埋込層１０と埋込層７及びホールトラップ層８との間
にはＳｉＯ2 膜１１ａが挟み込まれている。メサ構造２
９は、アイソレーション領域１４によって、光導波方向
において変調器部１０１と半導体レーザ部１０２とに電
気的に分離されている。このアイソレーション領域１４
には、ホールトラップ層８が設けられておらず、この領
域のコンタクト層９は除去されている。また、上クラッ
ド層６は上部が除去されて厚さが他の部分よりも薄くな
っているとともに、プロトン注入等により絶縁化されて
いる。コンタクト層９上及び低誘電率埋込層１０上には
ＳｉＯ2絶縁膜１１ｂが配置され、この絶縁膜１１ｂの
変調器部１０１上の領域，及び半導体レーザ部１０２上
の領域にはそれぞれ開口部が設けられている。変調器部
１０１上の絶縁膜１１ｂ上には変調器部ｐ側電極１２が
配置されており、半導体レーザ部１０２上の絶縁膜１１
ｂ上には半導体レーザ部ｐ側電極１３が配置されてお
り、それぞれ、上述した絶縁膜１１ｂの開口部において
コンタクト層９と接触している。基板１の裏側にはｎ側
共通電極３０が配置されている。半導体レーザ部１０２
の上クラッド層６内には、光導波方向に向かって周期的
な屈折率分布を与える回折格子が形成されているが、こ
こでは省略している。変調器部１０１の多重量子井戸層
４はそのバンドギャップエネルギーＥｇが、半導体レー
ザ部１０２の発振波長をλとすると、Ｅｇ≧ｈｃ／λ
（ｃ：光速、ｈ：プランク定数）となるように材料や積
層数や厚さ等が設定されている。この変調器部１０１の
多重量子井戸層４は光を導波する光導波層となり、半導
体レーザ部１０２の多重量子井戸層４は活性層となる。FIG. 3 is a perspective view showing the structure of a conventional optical modulator integrated semiconductor laser. An n-type (hereinafter referred to as n-) InP substrate 1 having a thickness of 100 μm is provided with a thickness of 0.5 to 5 μm.
n-InP lower cladding layer 2 having a thickness of 10 to 200 nm
N-InGaAsP light confinement layer 3, a multiple quantum well layer 4 formed by alternately stacking a plurality of 3-15 nm thick InGaAs layers and a 3-15 nm thick InGaAsP layer, and a 10-200 nm thick p-layer. Type (hereinafter referred to as p-) InGa
An AsP light confinement layer 5 and a p-InP upper cladding layer 6 having a thickness of 1 to 5 μm are sequentially arranged. The upper cladding layer 6 is the first
It comprises an upper cladding layer 6a and a second upper cladding layer 6b.
The planar shape of the n-InP buffer layer 2, the n-InGaAsP light confinement layer 3, the multiple quantum well layer 4, the p-InGaAsP light confinement layer 5, and the first p-InP upper cladding layer 6a is such that light is planar. A ridge-shaped optical waveguide structure 28 having a stripe shape of 1.3 μm in width extending in the optical waveguide direction to be waved. Fe-doped InP buried layer 7 and a thickness of 0.
The 1-2 μm n-InP hole trap layer 8 is
Are sequentially arranged on the region adjacent to the optical waveguide structure 28 in a direction perpendicular to the optical waveguide direction, that is, on both sides of the optical waveguide structure 28. An optical waveguide structure 28, a buried layer 7 and a hole trap layer 8 disposed so as to sandwich both sides thereof, a second upper cladding layer 6b disposed thereon, and a carrier having a thickness of 0.1 to 2 μm. A highly doped p-InGaAs contact layer 9 forms a stripe-shaped mesa structure 29 having a predetermined width extending in the optical waveguide direction. The low-dielectric buried layer 10 made of a low-dielectric-constant material such as polyimide is disposed on regions on both sides of the mesa structure 29 of the substrate 1, and between the buried layer 10 and the substrate 1 and between the buried layer 10 and the buried layer. An SiO 2 film 11a is interposed between the layer 10, the buried layer 7 and the hole trap layer 8. Mesa structure 2
9 is electrically separated by the isolation region 14 into a modulator section 101 and a semiconductor laser section 102 in the optical waveguide direction. This isolation region 14
Has no hole trap layer 8, and the contact layer 9 in this region is removed. The upper clad layer 6 has its upper part removed so as to be thinner than the other parts, and is insulated by proton implantation or the like. An SiO 2 insulating film 11b is disposed on the contact layer 9 and the low dielectric constant buried layer 10, and an opening is formed in a region of the insulating film 11b on the modulator unit 101 and a region on the semiconductor laser unit 102, respectively. Is provided. The modulator section p-side electrode 12 is disposed on the insulating film 11 b on the modulator section 101, and the insulating film 11 on the semiconductor laser section 102.
A semiconductor laser unit p-side electrode 13 is disposed on the contact layer b, and is in contact with the contact layer 9 at the opening of the insulating film 11b. On the back side of the substrate 1, an n-side common electrode 30 is arranged. Semiconductor laser unit 102
In the upper cladding layer 6, a diffraction grating for providing a periodic refractive index distribution in the optical waveguide direction is formed, but is omitted here. The band gap energy Eg of the multiple quantum well layer 4 of the modulator section 101 is Eg ≧ hc / λ, where λ is the oscillation wavelength of the semiconductor laser section 102.
The material, the number of layers, the thickness, and the like are set so that (c: speed of light, h: Planck constant). The multiple quantum well layer 4 of the modulator section 101 becomes an optical waveguide layer for guiding light, and the multiple quantum well layer 4 of the semiconductor laser section 102 becomes an active layer.
【０００４】次に、従来の変調器集積半導体レーザの動
作について説明する。半導体レーザ部１０２にｐ側電極
１３が正，ｎ側共通電極３０が負となるよう電圧を印加
すると、半導体レーザ部１０２において発光再結合によ
り光が発生し、その光は多重量子井戸層４に沿って導波
され変調器部１０１に入射される。変調器部１０１への
印加電圧が０Ｖのとき、半導体レーザ部１０２から変調
器部１０１に入射した光は、多重量子井戸層４のバンド
ギャップエネルギーが入射される光のエネルギーよりも
高いため、吸収されず変調器側の端面より出射される。Next, the operation of the conventional modulator integrated semiconductor laser will be described. When a voltage is applied to the semiconductor laser unit 102 so that the p-side electrode 13 is positive and the n-side common electrode 30 is negative, light is generated by emission recombination in the semiconductor laser unit 102, and the light is transmitted to the multiple quantum well layer 4. The light is guided along the optical axis and enters the modulator unit 101. When the voltage applied to the modulator unit 101 is 0 V, the light incident on the modulator unit 101 from the semiconductor laser unit 102 is absorbed because the band gap energy of the multiple quantum well layer 4 is higher than the energy of the incident light. Instead, the light is emitted from the end face on the modulator side.
【０００５】変調器部１０１の多重量子井戸層４に電界
が加わるようｐｎ接合に逆バイアス電圧を加えると、量
子閉じ込めシュタルク効果が生じ、変調器部１０１の光
の吸収スペクトルが長波長側にシフトし、半導体レーザ
部１０２からの光を吸収するようになり、変調器側端面
からの光の出射量が減少する。When a reverse bias voltage is applied to the pn junction so that an electric field is applied to the multiple quantum well layer 4 of the modulator section 101, a quantum confined Stark effect occurs, and the light absorption spectrum of the modulator section 101 shifts to a longer wavelength side. Then, the light from the semiconductor laser unit 102 is absorbed, and the amount of light emitted from the modulator-side end face decreases.
【０００６】このように、変調器部１０１に印加する逆
バイアス電圧を変調することにより半導体レーザ部１０
２において出射される光の変調が可能となる。As described above, the semiconductor laser section 10 is modulated by modulating the reverse bias voltage applied to the modulator section 101.
2 can be modulated.
【０００７】基板１の幅は約３００μｍ、変調器部１０
１の光が出射される端面に垂直な方向の長さＬは５０〜
２００μｍ、典型的な変調器部１０１のｐ側電極１２の
大きさは５０μｍ×５０μｍ、変調器部１０１において
ポリイミド埋込層１０により埋め込まれるメサ構造１９
の幅（以下メサ幅）Ｗは６〜１０μｍである。The width of the substrate 1 is about 300 μm,
The length L in the direction perpendicular to the end face from which the light of 1 is emitted is 50 to 50
200 μm, the size of the p-side electrode 12 of the typical modulator section 101 is 50 μm × 50 μm, and the mesa structure 19 embedded in the modulator section 101 by the polyimide embedding layer 10.
(Hereinafter referred to as mesa width) W is 6 to 10 μm.
【０００８】変調器部１０１の容量Ｃは等価回路的には
以下に示す式を用いて表される。[0008] The capacitance C of the modulator section 101 is represented by the following equation in terms of an equivalent circuit.
【０００９】[0009]
【数１】 (Equation 1)
【００１０】Ｃ1 は量子井戸層４のｐｎ接合の有する容
量であり、ωは量子井戸層４のストライプ幅、ε1 はＩ
ｎＧａＡｓ／ＩｎＧａＡｓＰ量子井戸層４の比誘電率、
ε0は真空の誘電率、ｄ1 は量子井戸層４の全体の層厚
である。ε1 ＝１３，ｄ1 ＝１７０ｎｍ，ω＝１．３μ
ｍ，Ｌ＝５０μｍのとき、Ｃ1 ＝０．０４４ｐＦとな
る。C 1 is the capacitance of the pn junction of the quantum well layer 4, ω is the stripe width of the quantum well layer 4, and ε 1 is I
relative dielectric constant of nGaAs / InGaAsP quantum well layer 4,
ε 0 is the dielectric constant of vacuum, and d 1 is the overall thickness of the quantum well layer 4. ε 1 = 13, d 1 = 170 nm, ω = 1.3 μ
When m and L = 50 μm, C 1 = 0.044 pF.
【００１１】また、Ｃ2 はＦｅドープＩｎＰ埋込層７
が、ｎ−ＩｎＰホールトラップ層８とｎ−ＩｎＰ基板１
に挟まれていることにより生じる容量であり、ｄ2 はＦ
ｅドープＩｎＰ埋込層７の厚さ、ε2 はＦｅドープＩｎ
Ｐ埋込層７の比誘電率である。ε2 ＝１３，Ｌ＝５０μ
ｍ，Ｗ＝６μｍ，ω＝１．３μｍ，ｄ2 ＝３．５μｍと
したとき、Ｃ2 ＝０．００８ｐＦとなる。C 2 is a Fe-doped InP buried layer 7.
Are the n-InP hole trap layer 8 and the n-InP substrate 1
A capacitance generated by being sandwiched, d 2 is F
The thickness of the e-doped InP buried layer 7, ε 2 is Fe-doped InP
This is the relative dielectric constant of the P buried layer 7. ε 2 = 13, L = 50μ
When m, W = 6 μm, ω = 1.3 μm, and d 2 = 3.5 μm, C 2 = 0.008 pF.
【００１２】Ｃ3 は変調器部ｐ側電極１２とｎ−ＩｎＰ
基板１と、ポリイミド埋込層１０とからなる容量であ
る。Ｓはポリイミド埋込層１０上の領域の変調器部ｐ側
電極１２の面積、ｄ3 はポリイミド埋込層１０の層厚で
ある。ε3 はポリイミドの比誘電率である。ε3 ＝３．
３，Ｓ＝５０μｍ×５０μｍ，ｄ3 ＝５μｍとすると、
Ｃ3 ＝０．０１５ｐＦとなる。[0012] C 3 is the modulator section p-side electrode 12 and the n-InP
This is a capacitor composed of the substrate 1 and the polyimide embedding layer 10. S is the area of the modulator part p-side electrode 12 in the region on the polyimide embedding layer 10, and d 3 is the layer thickness of the polyimide embedding layer 10. ε 3 is the relative dielectric constant of the polyimide. ε 3 = 3.
3, S = 50 μm × 50 μm and d 3 = 5 μm,
C 3 = 0.015 pF.
【００１３】従って上記の値で従来の変調器部１０１の
容量Ｃを求めると、Ｃ＝０．０６７ｐＦとなる。Accordingly, when the capacitance C of the conventional modulator section 101 is obtained from the above value, C = 0.067 pF.
【００１４】変調器部１０１の遮断周波数ｆｃは、The cut-off frequency fc of the modulator section 101 is
【００１５】[0015]
【数２】 (Equation 2)
【００１６】で表され、変調器部１０１の駆動装置（図
示せず）の終端抵抗の値ＲZ ＝５０Ωの時、ｆｃ＝９５
ＧＨｚとなる。When the terminating resistance value R Z = 50Ω of the driving device (not shown) of the modulator section 101, fc = 95
GHz.
【００１７】変調器部１０１において広い周波数帯域を
得るには、容量Ｃを小さくすることが有効である。すな
わち、ω，Ｗ−ω，Ｓの値を小さくする、あるいは
ｄ1 ，ｄ2 ，ｄ3 の値を大きくすることが有効である。To obtain a wide frequency band in the modulator section 101, it is effective to reduce the capacitance C. That is, it is effective to decrease the values of ω, W−ω, S or increase the values of d 1 , d 2 , and d 3 .
【００１８】つまり、メサ幅Ｗを、多重量子井戸層４を
伝搬する光がＦｅドープＩｎＰ層７およびｎ−ＩｎＰホ
ールトラップ層８にしみ出すのを妨げない範囲で狭める
と、容量Ｃ2 を小さくすることができ、広い周波数帯域
を得られる変調器部１０１を得ることができる。従来の
光導波路構造２８の場合、光は多重量子井戸層４から、
片側約２μｍずつしみ出すので、メサ幅Ｗのとり得る最
少値は６μｍ程度となる。したがって、メサ幅Ｗを約６
μｍとすることにより広い周波数帯域を得られる高性能
な変調器部１０１を備えた変調器集積半導体レーザを得
ることができる。That is, if the mesa width W is reduced within a range that does not prevent the light propagating through the multiple quantum well layer 4 from seeping into the Fe-doped InP layer 7 and the n-InP hole trap layer 8, the capacitance C 2 becomes smaller. The modulator section 101 can obtain a wide frequency band. In the case of the conventional optical waveguide structure 28, light is transmitted from the multiple quantum well layer 4
Since the permeation is about 2 μm on each side, the minimum value of the mesa width W is about 6 μm. Therefore, the mesa width W is about 6
When the thickness is set to μm, a modulator integrated semiconductor laser including the high-performance modulator unit 101 capable of obtaining a wide frequency band can be obtained.
【００１９】また低誘電率埋込層１０は、メサ構造２９
を半導体層からなる電流ブロック層等により埋め込む代
わりに設けられているもので、このポリイミド等の低誘
電率材料は、半導体層よりも誘電率が低いことから、こ
の低誘電率埋込層１０でメサ構造２９を埋め込むこと
で、素子の容量Ｃ3 を小さくすることが可能となる。素
子容量をより小さくするには、基板１上の低誘電率埋込
層１０を配置する領域上には、半導体層ができるかぎり
配置されないようにする必要がある。このポリイミド層
１０の層厚ｄ3 は厚い方がＣ3 を小さくできるが、製造
上は電極を形成する上面の凹凸が少ないことが好まし
く、メサ構造２９の厚さはｄ3 と同じ程度の厚さとする
必要がある。The low dielectric constant buried layer 10 has a mesa structure 29.
Is provided instead of being buried by a current block layer or the like made of a semiconductor layer. Since the low dielectric constant material such as polyimide has a lower dielectric constant than the semiconductor layer, the low dielectric constant buried layer 10 by embedding a mesa structure 29, it is possible to reduce the capacity C 3 of elements. In order to further reduce the element capacitance, it is necessary to prevent the semiconductor layer from being arranged as much as possible on the region where the low dielectric constant buried layer 10 is arranged on the substrate 1. As the layer thickness d 3 of the polyimide layer 10 increases, C 3 can be reduced. However, in manufacturing, it is preferable that unevenness on the upper surface for forming an electrode is small, and the thickness of the mesa structure 29 is approximately the same as d 3. Need to be done.
【００２０】図４は従来の変調器集積半導体レーザの製
造方法を示す工程図であり、図４(a),(b) は図３のIVa-
IVa 線に相当する断面図、図４(c),(d),(h) 〜(j) は、
図３のIVc-IVc 線に相当する断面図、図４(e) 〜(g) は
斜視図である。図において、図３と同一符号は同一又は
相当する部分を示している。FIG. 4 is a process chart showing a method for manufacturing a conventional modulator integrated semiconductor laser. FIGS. 4 (a) and 4 (b) show IVa-
4 (c), (d), (h) to (j) are sectional views corresponding to line IVa.
FIG. 4 is a sectional view corresponding to the line IVc-IVc in FIG. 3, and FIGS. 4 (e) to 4 (g) are perspective views. In the figure, the same reference numerals as those in FIG. 3 indicate the same or corresponding parts.
【００２１】以下、図４を用いて製造方法について説明
する。まず、ｎ−ＩｎＰ基板１上に、ｎ−ＩｎＰ下クラ
ッド層２、ｎ−ＩｎＧａＡｓＰ光閉込（ＳＣＨ：Separa
te confinement heterostructure）層３，ＩｎＧａＡｓ
層とＩｎＧａＡｓＰ層とを交互に積層してなる多重量子
井戸層４、ｐ−ＩｎＧａＡｓＰ光閉込層５、ｐ−ＩｎＰ
第１上クラッド層６ａ、ｐ−ＩｎＧａＡｓＰ層（図示せ
ず）をＣＶＤ(Chemical vapor deposition) 法により結
晶成長させる。そして、図４(a) に示すように、基板１
上全面にレジスト膜（図示せず）を形成し、このレジス
ト膜に干渉露光法を用いて光導波方向に周期的に配列さ
れた回折格子パターンを形成し、それをマスクとしてｐ
−ＩｎＧａＡｓＰ層をエッチングして回折格子３１を形
成した後、レジスト膜を除去する。次に、図４(b) に示
すように、基板１上に再度ｐ−ＩｎＰ第１上クラッド層
６ａを結晶成長させた後、マスクとしてＳｉＯ2 膜１５
を用いて、基板１上の変調器部を形成する領域上のｎ−
ＩｎＰバッファ層２、ｎ−ＩｎＧａＡｓＰ光閉込層３，
多重量子井戸層４、ｐ−ＩｎＧａＡｓＰ光閉込層５、ｐ
−ＩｎＰ第１上クラッド層６ａ、及びｐ−ＩｎＧａＡｓ
Ｐ回折格子３１をＣＨ4 とＨ2 の混合ガスを用いたドラ
イエッチングにより除去する。さらに、ＳｉＯ2 膜１５
を選択成長用のマスクとして用いて、基板１の変調器部
を形成する領域に、ｎ−ＩｎＰ下クラッド層２，ｎ−Ｉ
ｎＧａＡｓＰ光閉込層３，多重量子井戸層４，ｐ−Ｉｎ
ＧａＡｓＰ光閉込層５，ｐ−ＩｎＰ第１上クラッド層６
ａをＭＯＣＶＤ(metal-organic chemical vapor deposi
tion) 法により順次選択成長する。Hereinafter, the manufacturing method will be described with reference to FIG. First, an n-InP lower cladding layer 2 and an n-InGaAsP optical confinement (SCH: Separa
te confinement heterostructure) layer 3, InGaAs
Quantum well layer 4, p-InGaAsP light confinement layer 5, p-InP layer in which layers and InGaAsP layers are alternately stacked.
The first upper cladding layer 6a and a p-InGaAsP layer (not shown) are grown by CVD (Chemical vapor deposition). Then, as shown in FIG.
A resist film (not shown) is formed on the entire upper surface, and a diffraction grating pattern periodically arranged in the optical waveguide direction is formed on the resist film by using an interference exposure method.
After etching the InGaAsP layer to form the diffraction grating 31, the resist film is removed. Next, as shown in FIG. 4B, after the p-InP first upper cladding layer 6a is grown again on the substrate 1, the SiO 2 film 15 is used as a mask.
Is used to form n− on the region where the modulator section on the substrate 1 is formed.
InP buffer layer 2, n-InGaAsP light confinement layer 3,
Multiple quantum well layer 4, p-InGaAsP optical confinement layer 5, p
-InP first upper cladding layer 6a and p-InGaAs
The P diffraction grating 31 is removed by dry etching using a mixed gas of CH 4 and H 2 . Further, the SiO 2 film 15
Is used as a mask for selective growth, the n-InP lower cladding layer 2 and n-I
nGaAsP optical confinement layer 3, multiple quantum well layer 4, p-In
GaAsP optical confinement layer 5, p-InP first upper cladding layer 6
a by MOCVD (metal-organic chemical vapor deposi
Selection) grows sequentially by the method.
【００２２】ＳｉＯ2 膜１５を除去した後、図４(c) に
示すように、基板１上方に回折格子３１の周期方向に向
かって伸びるストライプ形状のＳｉＯ2 膜１６を形成
し、これをマスクとしてＣＨ4 とＨ2 の混合ガスを用い
たドライエッチングにより基板１上方から下クラッド層
２に達するまでドライエッチングして光導波路構造２８
を形成する。After the SiO 2 film 15 is removed, a stripe-shaped SiO 2 film 16 extending in the period direction of the diffraction grating 31 is formed above the substrate 1 as shown in FIG. The optical waveguide structure 28 is dry-etched from above the substrate 1 to reach the lower cladding layer 2 by dry etching using a mixed gas of CH 4 and H 2.
To form
【００２３】図４(d) に示すように、ＳｉＯ2 膜１６を
選択成長用のマスクとして用いて、ＦｅドープＩｎＰ層
７，ｎ−ＩｎＰホールトラップ層８をＭＯＣＶＤ法によ
り、基板１上の、光導波路構造２８の両側の領域上に順
次結晶成長させ、光導波路構造２８を埋め込む。As shown in FIG. 4D, using the SiO 2 film 16 as a mask for selective growth, the Fe-doped InP layer 7 and the n-InP hole trap layer 8 are formed on the substrate 1 by MOCVD. Crystals are sequentially grown on regions on both sides of the optical waveguide structure 28, and the optical waveguide structure 28 is embedded.
【００２４】ＳｉＯ2 膜１６を除去した後、図４(e) に
示すように、変調器部と半導体レーザ部との境界部分と
なる，アイソレーション領域１４を形成する領域のｎ−
ＩｎＰホールトラップ層８と第１上クラッド層６ａの上
部を除去する。続いて、図４(f) に示すように、基板１
上全面に、ｐ−ＩｎＰ第２上クラッド層６ｂ，ｐ−Ｉｎ
ＧａＡｓコンタクト層９をＭＯＣＶＤ法により結晶成長
させ、図４(g) に示すように、アイソレーション領域１
４を形成する領域のｐ−ＩｎＧａＡｓコンタクト層９を
エッチングにより除去した後、アイソレーション領域１
４を形成する領域のｐ−ＩｎＰクラッド層６にプロトン
注入し、高抵抗化領域６ｃを形成してアイソレーション
領域１４を得る。After the SiO 2 film 16 is removed, as shown in FIG. 4E, the n-th region of the region where the isolation region 14 is formed, which is the boundary between the modulator portion and the semiconductor laser portion, is formed.
The upper portions of the InP hole trap layer 8 and the first upper cladding layer 6a are removed. Subsequently, as shown in FIG.
The p-InP second upper cladding layer 6b, p-In
A GaAs contact layer 9 is grown by MOCVD, and the isolation region 1 is grown as shown in FIG.
After the p-InGaAs contact layer 9 in the region where the fourth region 4 is to be formed is removed by etching, the isolation region 1 is removed.
Proton is implanted into the p-InP cladding layer 6 in the region where the layer 4 is to be formed to form the high-resistance region 6c to obtain the isolation region 14.
【００２５】次に、図４(h) に示すように、ＣＨ4 とＨ
2 とを含む混合ガスを用いたドライエッチングにより、
光導波方向に伸びるストライプ形状のＳｉＯ2 膜１７を
マスクに用いて、基板１上の、光導波路構造２８を幅方
向の中心とした所定幅のストライプ形状の領域以外の領
域を除去して、幅Ｗが約６μｍで高さＤが約５μｍであ
るメサ構造２９を形成する。このとき、ＦｅドープＩｎ
Ｐ層７の一部がメサ構造２９の両側に残ると、この残っ
たＦｅドープＩｎＰ層７の部分を後述する工程において
ＩｎＰよりも低誘電率である材料で置き換えることがで
きず、素子容量が増加することになるため、Ｆｅドープ
ＩｎＰ層７を完全に除去できるように、ドライエッチン
グをエッチング時間で制御する。Next, as shown in FIG. 4 (h), CH 4 and H
By dry etching using a mixed gas containing 2 and
Using a stripe-shaped SiO 2 film 17 extending in the optical waveguide direction as a mask, a region other than a stripe-shaped region having a predetermined width centered on the optical waveguide structure 28 in the width direction on the substrate 1 is removed. A mesa structure 29 having a W of about 6 μm and a height D of about 5 μm is formed. At this time, Fe-doped In
If a part of the P layer 7 remains on both sides of the mesa structure 29, the remaining part of the Fe-doped InP layer 7 cannot be replaced with a material having a lower dielectric constant than InP in a step described later, and the element capacitance becomes lower. Therefore, the dry etching is controlled by the etching time so that the Fe-doped InP layer 7 can be completely removed.
【００２６】その後、図４(i) に示すように、基板１上
全面にＳｉＯ2 膜１１ａをスパッタ法で形成後、ポリイ
ミド剤を基板１上全面に塗布し、上面を平坦化した後、
熱処理して硬化させ、図４(k) に示すように、硬化した
ポリイミド剤をＯ2 −ＲＩＥ(Reactive ion etching)
法，即ち酸素ガスを用いた反応性イオンエッチングによ
り、エッチバックして、上面が平坦な状態を保ったまま
メサ構造１９上のＳｉＯ2 膜１１を露出させ、メサ構造
２９の側部に低誘電率埋込層１０を設ける。Thereafter, as shown in FIG. 4 (i), after forming an SiO 2 film 11a on the entire surface of the substrate 1 by sputtering, a polyimide agent is applied on the entire surface of the substrate 1 and the upper surface is planarized.
As shown in FIG. 4 (k), the cured polyimide agent is heat-treated and cured, and the cured polyimide agent is subjected to O 2 -RIE (Reactive ion etching).
The SiO 2 film 11 on the mesa structure 19 is exposed by etching back by a reactive ion etching method using an oxygen gas while keeping the upper surface flat, and a low dielectric constant is formed on the side of the mesa structure 29. The buried layer 10 is provided.
【００２７】さらに、図４(j) に示すように、基板１上
全面にＳｉＯ2 膜１１ｂをスパッタ法等により形成し、
コンタクト層９のｐ側電極とコンタクトを取る領域上の
ＳｉＯ2 膜１１ａ，及びＳｉＯ2 膜１１ｂをエッチング
により除去して開口部を設け、ｐ−ＩｎＧａＡｓコンタ
クト層９を露出させる。Further, as shown in FIG. 4 (j), an SiO 2 film 11b is formed on the entire surface of the substrate 1 by sputtering or the like.
The SiO 2 film 11a and the SiO 2 film 11b on the region where the contact with the p-side electrode of the contact layer 9 is to be made are removed by etching to provide an opening to expose the p-InGaAs contact layer 9.
【００２８】その後、基板１の上面に変調器部ｐ側電極
１２，及び半導体レーザｐ側電極１３を形成する。ま
た、基板１の裏面にｎ側共通電極１８を形成し、へき開
を行うことにより、図３に示すような共振器集積型半導
体レーザを得る。Thereafter, a modulator portion p-side electrode 12 and a semiconductor laser p-side electrode 13 are formed on the upper surface of the substrate 1. Further, an n-side common electrode 18 is formed on the back surface of the substrate 1 and cleaved to obtain a resonator integrated semiconductor laser as shown in FIG.
【００２９】ここで、上述したように、従来の共振器集
積型半導体レーザの製造方法において、広い周波数帯域
の得られる特性のすぐれた共振器集積型半導体レーザを
得るためには、素子の容量を減らす必要があり、図４
(h) に示したメサ構造２９を形成する工程で、微細な幅
のメサ構造２９を精度良く得るとともに、メサ構造２９
の両側のＦｅドープＩｎＰ埋込層７を完全に除去する必
要がある。つまり、幅Ｗ＝６μｍ、高さＤ＝５μｍのメ
サ構造２９を精度良く得る必要がある。As described above, in order to obtain a resonator-integrated semiconductor laser having excellent characteristics over a wide frequency band in the conventional method of manufacturing a resonator-integrated semiconductor laser, the capacitance of the element must be reduced. Figure 4 needs to be reduced
In the step of forming the mesa structure 29 shown in (h), the mesa structure 29 having a fine width is obtained with high accuracy, and the mesa structure 29 is formed.
, It is necessary to completely remove the Fe-doped InP buried layer 7 on both sides. That is, it is necessary to accurately obtain the mesa structure 29 having the width W = 6 μm and the height D = 5 μm.
【００３０】この工程において、エッチングとして、Ｃ
Ｈ4 とＨ2 の混合ガスを用いたドライエッチングを用い
ると、幅、深さの制御を高精度に行うことが可能であ
る。しかしながら、通常、共振器集積型半導体レーザの
基板の幅は、素子の扱いやすさの点から、約３００μｍ
程度の幅があり、メサ構造を形成する工程においては、
基板１上に形成された半導体層のうちの、メサ構造１９
を形成する領域以外の領域を除去する必要がある。即
ち、基板１の全面積に対して、約９５％の部分にわたっ
て深さ約５μｍのエッチングを行う必要がある。従っ
て、除去するＩｎＰ等の半導体層の量が多いため、エッ
チングの化学反応に要する時間が長くなり、メサ構造２
９を形成する工程にかかる時間が長くなってしまう。In this step, as etching, C
When dry etching using a mixed gas of H 4 and H 2 is used, it is possible to control the width and the depth with high accuracy. However, in general, the width of the substrate of the cavity integrated semiconductor laser is about 300 μm from the viewpoint of easy handling of the device.
In the process of forming the mesa structure,
The mesa structure 19 of the semiconductor layer formed on the substrate 1
It is necessary to remove a region other than the region where the pattern is formed. That is, it is necessary to perform etching of about 5 μm in depth over about 95% of the entire area of the substrate 1. Therefore, since the amount of the semiconductor layer such as InP to be removed is large, the time required for the etching chemical reaction becomes long, and the mesa structure 2 is removed.
The time required for the step of forming 9 becomes long.
【００３１】また、エッチングとしてＨＣｌ等を用いた
ウェットエッチングを用いると、エッチング速度がドラ
イエッチングよりも十分に速いため、エッチング時間は
短縮できるが、メサ幅、深さとも精度良く制御すること
が困難であった。When wet etching using HCl or the like is used as the etching, the etching rate is sufficiently higher than that of the dry etching, so that the etching time can be reduced. However, it is difficult to control both the mesa width and the depth with high accuracy. Met.
【００３２】一方、図５は従来の半導体装置の製造方法
の主要工程である，メサ構造の製造工程を模式的に示す
断面図であり、この図を用いて半導体装置の製造方法に
おけるメサ構造の製造工程を説明する。ＩｎＰからなる
半導体層４０上に、ＳｉＯ2等からなるストライプ形状
の絶縁膜４１を作製し、これをエッチングマスクとして
ＣＨ4 とＨ2 の混合ガスを用いたドライエッチングを行
うことにより、高さＤ、幅Ｗのメサ構造４２が形成され
る。このとき、エッチングされる深さＤはドライエッチ
ングのエッチングレートυ（単位：μｍ／ｓ）を予め調
べておくことで、エッチング時間Ｔにより制御すること
が可能である。この時、エッチング深さと時間との関係
は、Ｔ＝Ｄ／υと表される。FIG. 5 is a cross-sectional view schematically showing a mesa structure manufacturing process which is a main process of a conventional semiconductor device manufacturing method. Referring to FIG. The manufacturing process will be described. A stripe-shaped insulating film 41 made of SiO 2 or the like is formed on the semiconductor layer 40 made of InP, and is subjected to dry etching using a mixed gas of CH 4 and H 2 using the insulating film 41 as an etching mask. , A mesa structure 42 having a width W is formed. At this time, the depth D to be etched can be controlled by the etching time T by checking the etching rate ド ラ イ (unit: μm / s) of the dry etching in advance. At this time, the relationship between the etching depth and time is expressed as T = D / υ.
【００３３】このような従来の半導体装置においても、
ドライエッチングを用いているため、所定の幅及び高さ
を備えたメサ構造を精度良く形成することが可能である
が、ドライエッチングのみにより形成されるためにメサ
構造４２を形成するのに必要な時間が長くなっていた。Even in such a conventional semiconductor device,
Since the dry etching is used, a mesa structure having a predetermined width and height can be accurately formed. However, since the mesa structure is formed only by the dry etching, it is necessary to form the mesa structure 42. Time was getting longer.
【００３４】[0034]
【発明が解決しようとする課題】このように従来の変調
器集積半導体レーザ等の半導体装置において、ドライエ
ッチングを用いてメサ構造を形成すると、精度のよい微
細なメサ構造を形成することができるが、エッチングの
化学反応に要する時間が長くなり、メサ構造を形成する
工程に要する時間が長くなるという問題があった。この
結果、製造にかかる工期が長くなり、これがコストを増
大させる原因となっていた。As described above, when a mesa structure is formed by dry etching in a conventional semiconductor device such as a modulator-integrated semiconductor laser, a fine mesa structure with high accuracy can be formed. In addition, there is a problem that the time required for the chemical reaction of the etching becomes longer, and the time required for the step of forming the mesa structure becomes longer. As a result, the work period required for the production is lengthened, which has caused an increase in cost.
【００３５】また、ドライエッチングの代わりにウエッ
トエッチングを用いるとメサ構造の形成にかかる時間は
短くなるが、精度のよい微細なメサ構造を形成すること
ができないという問題があった。When wet etching is used instead of dry etching, the time required for forming the mesa structure is shortened, but there is a problem that a fine mesa structure with high accuracy cannot be formed.
【００３６】この発明は、短時間で精度良くメサ構造が
形成可能な半導体装置の製造方法を提供することを目的
とする。An object of the present invention is to provide a method of manufacturing a semiconductor device in which a mesa structure can be accurately formed in a short time.
【００３７】[0037]
【課題を解決するための手段】この発明に係る半導体装
置の製造方法は、半導体基板上に、ウェットエッチング
に対してエッチングストッパ層となるウエット用エッチ
ングストッパ層と、ドライエッチングに対してエッチン
グストッパ層となるドライ用エッチングストッパ層と、
半導体層とを順次形成する工程と、上記半導体層の，平
面形状が所定幅のストライプ形状である第１の領域の両
側にそれぞれ隣接した，２本の所定幅の領域のみを、上
記ドライ用エッチングストッパ層に達する深さまでドラ
イエッチングする工程と、上記半導体層の，第１の領域
を除く領域を、上記ウエット用エッチングストッパ層に
達する深さまでウエットエッチングする工程とを備えた
ものである。According to a method of manufacturing a semiconductor device according to the present invention, a wet etching stopper layer serving as an etching stopper layer for wet etching and an etching stopper layer for dry etching are formed on a semiconductor substrate. A dry etching stopper layer,
Forming a semiconductor layer in sequence, and etching only two regions of the semiconductor layer having a predetermined width adjacent to both sides of a first region having a stripe shape having a predetermined width. A step of dry-etching to a depth reaching the stopper layer; and a step of wet-etching a region of the semiconductor layer other than the first region to a depth to reach the wet etching stopper layer.
【００３８】また、この発明に係る半導体装置の製造方
法は、半導体基板上に、ドライエッチングに対してエッ
チングストッパ層となるドライ用エッチングストッパ層
と、ウエットエッチングに対してエッチングストッパ層
となるウエット用エッチングストッパ層と、半導体層と
を順次形成する工程と、上記半導体層の，平面形状が所
定幅のストライプ形状である第１の領域の両側の、該第
１の領域に対して所定の間隔を隔てて位置する領域を、
上記ウエット用エッチングストッパ層に達する深さまで
ウエットエッチングする工程と、上記半導体層の第１の
領域を除いた領域を、上記ドライ用エッチングストッパ
層に達するまでドライエッチングする工程とを備えたも
のである。Further, the method of manufacturing a semiconductor device according to the present invention is characterized in that a dry etching stopper layer serving as an etching stopper layer for dry etching and a wet etching stopper layer serving as an etching stopper layer for wet etching are formed on a semiconductor substrate. A step of sequentially forming an etching stopper layer and a semiconductor layer; and forming a predetermined interval with respect to the first region on both sides of the first region of the semiconductor layer having a planar shape of a stripe having a predetermined width. The areas located apart from each other
A step of performing wet etching to a depth that reaches the wet etching stopper layer; and a step of performing dry etching until a region excluding the first region of the semiconductor layer reaches the dry etching stopper layer. .
【００３９】また、上記半導体装置の製造方法におい
て、上記ウエット用エッチングストッパ層は、ＩｎＧａ
ＡｓＰ層からなり、上記ドライ用エッチングストッパ層
は、ＩｎＡｌＡｓ層からなり、上記半導体層は、ＩｎＰ
からなり、上記ウエットエッチングを、ＨＣｌをエッチ
ング液として用いたものとし、上記ドライエッチング
は、ＣＨ4 とＨ2 とを含む混合ガスを用いたものとした
ものである。In the method of manufacturing a semiconductor device, the wet etching stopper layer may be formed of InGa.
The dry etching stopper layer is made of an InAlAs layer, and the semiconductor layer is made of InP.
Wherein the wet etching is performed using HCl as an etching solution, and the dry etching is performed using a mixed gas containing CH 4 and H 2 .
【００４０】また、この発明に係る半導体装置の製造方
法は、互いに接するよう配列された半導体レーザ領域と
変調器領域とを有する第１導電型半導体基板上に、ウェ
ットエッチングに対してエッチングストッパ層となる第
１導電型ウエット用エッチングストッパ層と、ドライエ
ッチングに対してエッチングストッパ層となる第１導電
型ドライ用エッチングストッパ層とを形成する工程と、
該ドライ用エッチングストッパ層上に、上記半導体レー
ザ領域上の領域が、第１導電型下クラッド層と，活性層
と，その内部に回折格子を有する第１の第２導電型上ク
ラッド層とが積層されてなり、上記変調器領域上の領域
が第１導電型下クラッド層と，光導波層と，第１の第２
導電型上クラッド層とが積層されてなる、上記半導体レ
ーザ領域と変調器領域との配列方向に向かって伸びる所
定幅のストライプ形状を有する光導波路構造を形成する
工程と、上記光導波路構造の両側のドライ用エッチング
ストッパ層上に、この光導波路構造を埋め込むように電
流ブロック層を形成する工程と、この電流ブロック層と
上記光導波路構造上に第２の第２導電型上クラッド層
と、第２導電型コンタクト層とを形成する工程と、上記
半導体レーザ領域と共振器領域との境界領域上にアイソ
レーション領域を形成する工程と、上記コンタクト層
の、上記光導波路構造を幅方向の中心とした所定幅を有
するストライプ形状のメサ構造を形成する領域の両側に
それぞれ隣接する２本の所定幅の領域のみを、上記ドラ
イ用エッチングストッパ層に達する深さまでドライエッ
チングしてメサ構造を形成する工程と、上記メサ構造以
外の上記ウエット用エッチングストッパ層上に形成され
た半導体層を上記ウエット用エッチングストッパ層に達
する深さまでウエットエッチングする工程と、上記メサ
構造を埋め込むように低誘電率材料からなる層を上記メ
サ構造の両側に形成する工程と、上記半導体レーザ領域
上、及び上記変調器領域上にそれぞれ電極を形成する工
程と、上記基板の裏面上に電極を形成する工程とを備え
たものである。Further, according to the method of manufacturing a semiconductor device of the present invention, an etching stopper layer for wet etching is formed on a first conductivity type semiconductor substrate having a semiconductor laser region and a modulator region arranged in contact with each other. Forming a first conductive type wet etching stopper layer and a first conductive type dry etching stopper layer serving as an etching stopper layer for dry etching;
On the dry etching stopper layer, a region on the semiconductor laser region includes a first conductive type lower clad layer, an active layer, and a first second conductive type upper clad layer having a diffraction grating therein. A region on the modulator region is a first conductivity type lower cladding layer, an optical waveguide layer, and a first second type.
Forming an optical waveguide structure having a stripe shape of a predetermined width extending in the direction in which the semiconductor laser region and the modulator region are formed by laminating a conductive type upper cladding layer; and both sides of the optical waveguide structure. Forming a current blocking layer on the dry etching stopper layer so as to embed the optical waveguide structure; a second second conductivity type upper cladding layer on the current blocking layer and the optical waveguide structure; Forming a two-conductivity-type contact layer, forming an isolation region on a boundary region between the semiconductor laser region and the resonator region, and setting the optical waveguide structure of the contact layer in a widthwise center. Only two regions of a predetermined width adjacent to both sides of a region in which a stripe-shaped mesa structure having a predetermined width is formed are etched by the dry etching stopper. Forming a mesa structure by dry etching to a depth reaching the layer, and wet etching a semiconductor layer formed on the wet etching stopper layer other than the mesa structure to a depth reaching the wet etching stopper layer Forming a layer made of a low dielectric constant material on both sides of the mesa structure so as to bury the mesa structure, forming the electrodes on the semiconductor laser region, and the modulator region, Forming an electrode on the back surface of the substrate.
【００４１】また、この発明に係る半導体装置の製造方
法は、互いに接するよう配列された半導体レーザ領域と
変調器領域とを有する第１導電型半導体基板上に、ドラ
イエッチングに対してエッチングストッパ層となる第１
導電型ドライ用エッチングストッパ層と、ウェットエッ
チングに対してエッチングストッパ層となる第１導電型
ウエット用エッチングストッパ層とを形成する工程と、
該ドライ用エッチングストッパ層上に、上記半導体レー
ザ領域上の領域が、第１導電型下クラッド層と，活性層
と，その内部に回折格子を有する第１の第２導電型上ク
ラッド層とが積層されてなり、上記変調器領域上の領域
が第１導電型下クラッド層と，光導波層と，第１の第２
導電型上クラッド層とが積層されてなる、上記半導体レ
ーザ領域と変調器領域との配列方向に向かって伸びる所
定幅のストライプ形状を有する光導波路構造を形成する
工程と、上記光導波路構造の両側のドライ用エッチング
ストッパ層上に、この光導波路構造を埋め込むように電
流ブロック層を形成する工程と、この電流ブロック層と
上記光導波路構造上に第２の第２導電型上クラッド層
と、第２導電型コンタクト層とを形成する工程と、上記
半導体レーザ領域と共振器領域との境界領域上にアイソ
レーション領域を形成する工程と、上記コンタクト層
の、上記光導波路構造を幅方向の中心とした所定幅を有
するストライプ形状のメサ構造を形成する領域の両側
の、このメサ構造を形成する領域に対して所定の間隔を
隔てて位置する領域を、上記ウエット用エッチングスト
ッパ層に達する深さまでウエットエッチングする工程
と、上記メサ構造を形成する領域以外の上記ドライ用エ
ッチングストッパ層上に形成された半導体層を、上記ド
ライ用エッチングストッパ層に達するまでドライエッチ
ングしてメサ構造を形成する工程と、上記メサ構造を埋
め込むように低誘電率材料からなる層を上記メサ構造の
両側に形成する工程と、上記半導体レーザ領域上、及び
上記変調器領域上にそれぞれ電極を形成する工程と、上
記基板の裏面上に電極を形成する工程とを備えたもので
ある。Further, according to the method of manufacturing a semiconductor device of the present invention, an etching stopper layer for dry etching is formed on a first conductivity type semiconductor substrate having a semiconductor laser region and a modulator region arranged in contact with each other. The first
Forming a conductive type dry etching stopper layer, and a first conductive type wet etching stopper layer to be an etching stopper layer for wet etching;
On the dry etching stopper layer, a region on the semiconductor laser region includes a first conductive type lower clad layer, an active layer, and a first second conductive type upper clad layer having a diffraction grating therein. A region on the modulator region is a first conductivity type lower cladding layer, an optical waveguide layer, and a first second type.
Forming an optical waveguide structure having a stripe shape of a predetermined width extending in the direction in which the semiconductor laser region and the modulator region are formed by laminating a conductive type upper cladding layer; and both sides of the optical waveguide structure. Forming a current blocking layer on the dry etching stopper layer so as to embed the optical waveguide structure; a second second conductivity type upper cladding layer on the current blocking layer and the optical waveguide structure; Forming a two-conductivity-type contact layer, forming an isolation region on a boundary region between the semiconductor laser region and the resonator region, and setting the optical waveguide structure of the contact layer in a widthwise center. On both sides of the region forming the stripe-shaped mesa structure having a predetermined width, the region located at a predetermined distance from the region forming the mesa structure, Wet etching to a depth to reach the wet etching stopper layer, and dry the semiconductor layer formed on the dry etching stopper layer other than the region for forming the mesa structure until reaching the dry etching stopper layer. Etching to form a mesa structure; forming a layer made of a low dielectric constant material on both sides of the mesa structure so as to bury the mesa structure; and forming the mesa structure on the semiconductor laser region and the modulator region. The method includes a step of forming an electrode and a step of forming an electrode on the back surface of the substrate.
【００４２】[0042]
実施の形態１．図１は本発明の実施の形態１に係る半導
体装置の製造方法を示す工程図であり、以下、図１に基
づいて製造方法について説明する。まず、図１(a) に示
すように、ＭＯＣＶＤ法等の結晶成長法により、半導体
基板１８上にウェットエッチングに対してエッチングス
トッパ層となる，即ちウエットエッチングに対するエッ
チングレートが低い半導体層からなるウエット用エッチ
ングストッパ層１９，ドライエッチングに対してエッチ
ングストッパ層となる，即ちドライエッチングに対する
エッチングレートが低い半導体層からなるドライ用エッ
チングストッパ層２０を順次形成した後、ウエットエッ
チング及びドライエッチングに対するエッチングレート
が、上記ウエット用エッチングストッパ層１９及びドラ
イ用エッチングストッパ層２０よりも十分に高い半導体
材料からなる半導体層２１を形成する。この半導体層
は、単層であっても、複数の層を積層してなる層のいず
れであってもよい。次に、図１(a) に示すように、ドラ
イエッチング用のマスク材２２を半導体層２１上全面に
堆積し、マスク材２２の、半導体層２１のメサ構造を形
成する第１の領域上の両側に、それぞれ、１μｍ以上の
所定幅のストライプ形状の開口部を形成する。マスク材
２２の、この２つの開口部に挟まれた第１の領域の平面
形状は、所定幅のストライプ形状となる。このとき、エ
ッチングする半導体層２１の基板１上方からみた面積
の，基板１の上面の面積に対する割合を少なくするた
め、開口部の幅はできるだけ狭くする。そして、このパ
ターニングしたマスク材２０をマスクとして基板１９の
上方からドライエッチングを行い、マスク材２０の開口
部下の半導体層２１を除去する。このとき、ドライ用エ
ッチングストッパ層２０に対するエッチングレートが低
いので、ドライエッチングはドライ用エッチングストッ
パ層２０に達した時点で停止し、半導体層２１のみが除
去される。これにより、マスク材２２の２つの開口部に
挟まれた第１の領域下の半導体層２１が、所定の方向に
伸びるストライプ形状を有するメサ構造２４となる。Embodiment 1 FIG. FIG. 1 is a process chart showing a method for manufacturing a semiconductor device according to the first embodiment of the present invention. Hereinafter, the manufacturing method will be described with reference to FIG. First, as shown in FIG. 1A, an etching stopper layer for wet etching is formed on a semiconductor substrate 18 by a crystal growth method such as an MOCVD method, that is, a wet etching of a semiconductor layer having a low etching rate for wet etching. After sequentially forming the etching stopper layer 19 for dry etching and the etching stopper layer 20 for dry etching which is a semiconductor layer having a low etching rate for dry etching, the etching rates for wet etching and dry etching are reduced. Then, a semiconductor layer 21 made of a semiconductor material sufficiently higher than the wet etching stopper layer 19 and the dry etching stopper layer 20 is formed. This semiconductor layer may be a single layer or a layer formed by stacking a plurality of layers. Next, as shown in FIG. 1A, a mask material 22 for dry etching is deposited on the entire surface of the semiconductor layer 21, and a portion of the mask material 22 on the first region where the mesa structure of the semiconductor layer 21 is formed is formed. Stripe-shaped openings having a predetermined width of 1 μm or more are formed on both sides. The planar shape of the first region of the mask material 22 sandwiched between the two openings is a stripe shape having a predetermined width. At this time, the width of the opening is made as narrow as possible in order to reduce the ratio of the area of the semiconductor layer 21 to be etched from above the substrate 1 to the area of the upper surface of the substrate 1. Then, dry etching is performed from above the substrate 19 using the patterned mask material 20 as a mask to remove the semiconductor layer 21 below the opening of the mask material 20. At this time, since the etching rate for the dry etching stopper layer 20 is low, the dry etching stops when the dry etching stopper layer 20 is reached, and only the semiconductor layer 21 is removed. Thus, the semiconductor layer 21 below the first region sandwiched between the two openings of the mask material 22 becomes a mesa structure 24 having a stripe shape extending in a predetermined direction.
【００４３】続いて、マスク材２０を除去した後、図１
(c) に示すように、メサ構造２４の表面を覆うようにパ
ターニングしたマスク材２３を設けた後、このマスク材
２３をマスクとして、図１(d) に示すように、ウェット
エッチングによりメサ構造２４以外の半導体層２１を除
去する。このときウエット用エッチングストッパ層１９
はウエットエッチングに対するエッチングレートが低い
ので、ウエットエッチングはウエット用エッチングスト
ッパ層１９に達した時点で停止し、半導体層２１とドラ
イ用エッチングストッパ層２０のみが除去される。そし
てマスク材２３を除去することにより、図１(e) に示す
ようにメサ構造２４を備えた半導体装置が形成される。Subsequently, after removing the mask material 20, FIG.
As shown in FIG. 1C, after a mask material 23 patterned so as to cover the surface of the mesa structure 24 is provided, the mask material 23 is used as a mask to form the mesa structure by wet etching as shown in FIG. The semiconductor layer 21 other than 24 is removed. At this time, the wet etching stopper layer 19 is formed.
Since the etching rate for the wet etching is low, the wet etching stops when it reaches the wet etching stopper layer 19, and only the semiconductor layer 21 and the dry etching stopper layer 20 are removed. By removing the mask material 23, a semiconductor device having a mesa structure 24 is formed as shown in FIG.
【００４４】本実施の形態１においては、メサ構造２４
の形成はマスク材２２を用いてドライエッチングにより
形成しているため、メサ構造２４の形状、特に幅を高精
度に制御することができる。In the first embodiment, the mesa structure 24
Is formed by dry etching using the mask material 22, so that the shape, particularly the width, of the mesa structure 24 can be controlled with high precision.
【００４５】また、ドライ用エッチングストッパ層１９
及びウエット用エッチングストッパ層２０をそれぞれ利
用してドライエッチング及びウエットエッチングを深さ
方向において停止させているため、メサ構造２４を形成
する領域以外の半導体層２１を深さ方向において精度よ
く除去できるとともに、メサ構造の高さを高精度に制御
できる。The dry etching stopper layer 19
Since the dry etching and the wet etching are stopped in the depth direction using the wet etching stopper layer 20 and the wet etching stopper layer 20, respectively, the semiconductor layer 21 other than the region where the mesa structure 24 is formed can be accurately removed in the depth direction. The height of the mesa structure can be controlled with high precision.
【００４６】また、半導体層２１のうちのメサ構造２４
に近接した部分のみをドライエッチングにより除去し、
他のメサ構造２４以外の領域はエッチング速度の速いウ
エットエッチングにより形成しているため、ドライエッ
チングにより除去する部分の面積をメサ構造２４以外の
領域をドライエッチングにより除去する場合に比べて少
なくすることができ、エッチング速度の遅いドライエッ
チング時間を少なくすることができる。これにより、半
導体装置の製造に要する時間を短縮することができ、装
置の低コスト化が可能となる。The mesa structure 24 of the semiconductor layer 21
Only the part close to is removed by dry etching,
Since the region other than the mesa structure 24 is formed by wet etching at a high etching rate, the area of the portion removed by dry etching should be smaller than that in the case where the region other than the mesa structure 24 is removed by dry etching. Thus, the dry etching time at a low etching rate can be reduced. Thus, the time required for manufacturing the semiconductor device can be reduced, and the cost of the device can be reduced.
【００４７】以下、上述した本実施の形態１に係る半導
体装置の製造方法に用いられる半導体層の材料等の一例
を具体的に説明する。Proc.2nd Int. Conf. Indium Pho
sphide Related Materials 1990 における S.J.Pearton
の報告によれば、ＣＨ4 とＨ2 とを含む混合ガスを用い
たドライエッチングのＩｎＡｌＡｓに対するエッチング
レートはＩｎＰ，ＩｎＧａＡｓ，及びＩｎＧａＡｓＰに
対して１／２〜１／１０以下であり、ＩｎＡｌＡｓはこ
れらの層のドライエッチングに対してエッチングストッ
パ層として用いることができる。Hereinafter, an example of the material of the semiconductor layer used in the method of manufacturing the semiconductor device according to the first embodiment will be specifically described. Proc.2nd Int. Conf. Indium Pho
SJPearton in sphide Related Materials 1990
According to the report, the etching rate of InAlAs of dry etching using a mixed gas containing CH 4 and H 2 is in InP, InGaAs, and 1 / 2-1 / 10 or less with respect to InGaAsP, InAlAs these Layer can be used as an etching stopper layer for dry etching.
【００４８】また、ＨＣｌをエッチング液としたウェッ
トエッチングに対してＩｎＰは溶解するがＩｎＧａＡｓ
Ｐはほとんど溶解せず、ＩｎＧａＡｓＰはウェットエッ
チングに対してエッチングストッパ層となる。InP is dissolved by wet etching using HCl as an etching solution, but InGaAs is dissolved.
P hardly dissolves, and InGaAsP becomes an etching stopper layer for wet etching.
【００４９】また、ドライエッチングに対するマスク材
２２にはＳｉＯ2 またはフォトレジストを、ウェットエ
ッチングに対するマスク材２３にはフォトレジストを用
いることができる。Further, SiO 2 or photoresist can be used as the mask material 22 for dry etching, and photoresist can be used for the mask material 23 for wet etching.
【００５０】従って、半導体層２１のエッチングにより
除去する部分の材料として、ｎ−ＩｎＰ、ＦｅドープＩ
ｎＰ、またはｐ−ＩｎＰのいずれか１つ，またはこれら
のいずれかを積層したものを用い、ドライエッチングに
対するドライ用エッチングストッパ層２０としてＩｎＡ
ｌＡｓを、ウェットエッチングに対するエッチングスト
ッパ層１９としてＩｎＧａＡｓＰを用い、ドライエッチ
ングとして、ドライエッチング用ガスにＣＨ4 とＨ2 の
混合ガスを用いたものを用い、ウエットエッチングとし
てエッチング液にＨＣｌを用いて、上述した半導体装置
の製造方法により半導体装置を製造することにより、短
時間で精度よくメサ構造を形成することができる。Therefore, n-InP, Fe-doped I
Any one of nP and p-InP or a laminate of any of these is used, and InA is used as a dry etching stopper layer 20 for dry etching.
1As, using InGaAsP as an etching stopper layer 19 for wet etching, using dry etching gas using a mixed gas of CH 4 and H 2 as dry etching gas, and using wet etching with HCl as an etching solution, By manufacturing a semiconductor device by the above-described method for manufacturing a semiconductor device, a mesa structure can be accurately formed in a short time.
【００５１】このように、本実施の形態１によれば、ウ
エット用エッチングストッパ層１９とドライ用エッチン
グストッパ層２０と半導体層２１とを順次配置し、半導
体層２１のメサ構造２４を形成する領域に接する部分近
傍のみをドライエッチングにより除去した後、メサ構造
２４を形成する領域以外の半導体層２１及びドライ用エ
ッチングストッパ層２０のみをウエットエッチングによ
り除去するようにしたから、精度よく短時間でメサ構造
を形成することができ、製造にかかる工期を短縮でき、
半導体装置の製造コストを減少させることができる。As described above, according to the first embodiment, the wet etching stopper layer 19, the dry etching stopper layer 20, and the semiconductor layer 21 are sequentially arranged, and the region where the mesa structure 24 of the semiconductor layer 21 is formed is formed. After removing only the vicinity of the portion in contact with the substrate by dry etching, only the semiconductor layer 21 and the dry etching stopper layer 20 other than the region where the mesa structure 24 is formed are removed by wet etching. The structure can be formed, the construction period can be shortened,
The manufacturing cost of the semiconductor device can be reduced.
【００５２】実施の形態２．図２は本発明の実施の形態
２に係る半導体装置の製造方法を示す工程図であり、図
において図１と同一符号は同一または相当する部分を示
している。以下、図２に基づいて製造方法について説明
する。Embodiment 2 FIG. 2 is a process chart showing a method for manufacturing a semiconductor device according to a second embodiment of the present invention. In the figure, the same reference numerals as those in FIG. 1 indicate the same or corresponding parts. Hereinafter, the manufacturing method will be described with reference to FIG.
【００５３】まず、図２(a) に示すように、ＭＯＣＶＤ
法等の結晶成長法により、半導体基板１８上にドライ用
エッチングストッパ層２０，ウエット用エッチングスト
ッパ層１９，及び半導体層２１を順次形成する。次に、
図２(b) に示すように、所定幅のストライプ形状のウエ
ットエッチング用のマスク材２５を半導体層２１の、メ
サ構造を形成する第１の領域を含む領域上に配置する。
このマスク材２５の幅はメサ構造の幅よりも広い幅と
し、そのストライプの伸びる方向とメサ構造のストライ
プの伸びる方向が一致するようにする。また、このマス
ク材２５はメサ構造を形成する領域上とその近傍の領域
上のみに形成するようにするとともに、ウエットエッチ
ングにより起こるサイドエッチングの量も考慮した幅と
しておく。例えば、幅は１５〜２０μｍ程度とする。図
２(c) に示すように、このマスク材２５をマスクとして
ウエットエッチングにより半導体層２１の、第１の領域
から所定の幅を隔てて位置する領域全体を除去する。こ
れにより、形成しようとするメサ構造よりも幅の広い半
導体層２１ａがマスク材２５の下部に形成される。この
ときウエット用エッチングストッパ層１９はウエットエ
ッチングに対するエッチングレートが低いので、ウエッ
トエッチングはウエット用エッチングストッパ層１９に
達した時点で停止し、これにより、半導体層２１のみが
除去される。First, as shown in FIG.
A dry etching stopper layer 20, a wet etching stopper layer 19, and a semiconductor layer 21 are sequentially formed on a semiconductor substrate 18 by a crystal growth method such as a crystal growth method. next,
As shown in FIG. 2B, a stripe-shaped wet etching mask material 25 having a predetermined width is disposed on the semiconductor layer 21 on the region including the first region for forming the mesa structure.
The width of the mask material 25 is wider than the width of the mesa structure, and the direction in which the stripe extends and the direction in which the mesa structure stripe extends match. Further, the mask material 25 is formed only on the region where the mesa structure is formed and the region in the vicinity thereof, and has a width in consideration of the amount of side etching caused by wet etching. For example, the width is about 15 to 20 μm. As shown in FIG. 2C, the entire region of the semiconductor layer 21 located at a predetermined width from the first region is removed by wet etching using the mask material 25 as a mask. As a result, a semiconductor layer 21a wider than the mesa structure to be formed is formed below the mask material 25. At this time, since the wet etching stopper layer 19 has a low etching rate for the wet etching, the wet etching stops when the wet etching stopper layer 19 is reached, whereby only the semiconductor layer 21 is removed.
【００５４】次に、マスク材２５を除去した後、図２
(d) に示すように、ドライエッチング用のマスク材２６
を半導体層２１ａ上のメサ構造を形成する領域上のみに
パターン形成する。そして、図２(e) に示すように、こ
のパターニングしたマスク材２６をマスクとして基板１
９の上方からドライエッチングを行い、マスク材２６の
両側の半導体層２１ａを除去する。このとき、ドライ用
エッチングストッパ層２０に対するエッチングレートが
低いので、ドライエッチングはドライ用エッチングスト
ッパ層２０に達した時点で停止し、これにより、メサ構
造以外の半導体層２１ａとウエット用エッチングストッ
パ層１９とのみが除去される。これにより、マスク材２
６下にメサ構造２４が形成される。そしてマスク材２６
を除去することにより、図２(f) に示すようにメサ構造
２４を備えた半導体装置が形成される。Next, after removing the mask material 25, FIG.
As shown in (d), the mask material 26 for dry etching is used.
Is formed only on the region of the semiconductor layer 21a where the mesa structure is to be formed. Then, as shown in FIG. 2 (e), the substrate 1 is
Dry etching is performed from above the semiconductor layer 9 to remove the semiconductor layers 21 a on both sides of the mask material 26. At this time, since the etching rate with respect to the dry etching stopper layer 20 is low, the dry etching is stopped when the dry etching stopper layer 20 is reached, whereby the semiconductor layer 21a other than the mesa structure and the wet etching stopper layer 19 are formed. And only are removed. Thereby, the mask material 2
A mesa structure 24 is formed below the semiconductor substrate 6. And the mask material 26
As a result, a semiconductor device having the mesa structure 24 is formed as shown in FIG.
【００５５】本実施の形態２においては、メサ構造２４
の形成はマスク材２６を用いてドライエッチングにより
形成しているため、メサ構造２４の形状、特に幅を高精
度に制御することができる。In the second embodiment, the mesa structure 24
Is formed by dry etching using the mask material 26, so that the shape, particularly the width, of the mesa structure 24 can be controlled with high precision.
【００５６】また、ドライ用エッチングストッパ層１９
及びウエット用エッチングストッパ層２０をそれぞれ利
用してドライエッチング及びウエットエッチングを深さ
方向において停止させているため、メサ構造２４を形成
する領域以外の半導体層２１を深さ方向において精度よ
く除去できるとともに、メサ構造の高さを高精度に制御
できる。The dry etching stopper layer 19
Since the dry etching and the wet etching are stopped in the depth direction using the wet etching stopper layer 20 and the wet etching stopper layer 20, respectively, the semiconductor layer 21 other than the region where the mesa structure 24 is formed can be accurately removed in the depth direction. The height of the mesa structure can be controlled with high precision.
【００５７】また、半導体層２１のうちのメサ構造２４
とこれに近接した部分を除く領域をエッチング速度の速
いウエットエッチングにより除去したあと、ドライエッ
チングによりメサ構造２４を形成しているため、ドライ
エッチングにより除去する部分の面積を半導体層２１の
メサ構造２４以外の領域を全てドライエッチングにより
除去する場合に比べて少なくすることができ、エッチン
グ速度の遅いドライエッチング時間を少なくすることが
できる。これにより、半導体装置の製造に要する時間を
短縮することができ、装置の低コスト化が可能となる。The mesa structure 24 of the semiconductor layer 21
Since the mesa structure 24 is formed by dry etching after removing the region excluding the portion adjacent to the mesa structure by wet etching at a high etching rate, the area of the portion to be removed by dry etching is reduced by the mesa structure 24 of the semiconductor layer 21. The entire region other than the region can be reduced as compared with the case where it is removed by dry etching, and the dry etching time at which the etching rate is low can be reduced. Thus, the time required for manufacturing the semiconductor device can be reduced, and the cost of the device can be reduced.
【００５８】以下、上述した本実施の形態２に係る半導
体装置の製造方法に用いられる半導体層の材料等の一例
を具体的に説明する。まず、半導体層２１としては、そ
のエッチングされる領域がｎ−ＩｎＰ、ＦｅドープＩｎ
Ｐ、ｐ−ＩｎＰのいずれか一つまたはこれらのいずれか
を積層した層を用い、ドライ用エッチングストッパ層２
０としてＩｎＡｌＡｓを、ウェット用エッチングストッ
パ層１９としてＩｎＧａＡｓＰをそれぞれ用い、ドライ
エッチングとしてドライエッチング用ガスにＣＨ4 とＨ
2 とを含む混合ガスを用いたものを用い、ウェットエッ
チング用のエッチング液としては、半導体層２１のその
他の層に対してはＨＣｌを用いる。ドライエッチングに
対するマスク材２６の材料としてはＳｉＯ2 またはフォ
トレジストを、ウェットエッチングに対するマスク材２
５の材料としてはフォトレジストを用いる。Hereinafter, an example of the material of the semiconductor layer used in the method of manufacturing the semiconductor device according to the second embodiment will be described in detail. First, as the semiconductor layer 21, the region to be etched is n-InP, Fe-doped In.
Using one of P and p-InP or a layer obtained by laminating either of them, the dry etching stopper layer 2
0 is InAlAs, InGaAsP is used as the wet etching stopper layer 19, and CH 4 and H 2 are used as dry etching gas as dry etching.
2 is used, and HCl is used as an etchant for wet etching for the other layers of the semiconductor layer 21. SiO 2 or photoresist is used as the material of the mask material 26 for dry etching, and the mask material 2 for wet etching is used.
Photoresist is used as the material of No. 5.
【００５９】上記実施の形態１において説明したよう
に、ＣＨ4 とＨ2 とを含む混合ガスを用いたドライエッ
チングにおいては、ＩｎＡｌＡｓ層はＩｎＰ層に対して
エッチングストッパ層となり、また、ＨＣｌを用いたウ
ェットエッチングにおいては、ＩｎＧａＡｓＰはＩｎＰ
層に対してエッチングストッパ層となる。As described in the first embodiment, in dry etching using a mixed gas containing CH 4 and H 2 , the InAlAs layer becomes an etching stopper layer with respect to the InP layer, and HCl is used. In the wet etching, InGaAsP becomes InP
The layer becomes an etching stopper layer.
【００６０】従って、これらの半導体材料，マスク材
料，及びエッチング方法を用いて上記半導体装置の製造
方法により半導体装置を形成することにより、精度よく
短時間でメサ構造２４を形成することができる。Therefore, the mesa structure 24 can be formed accurately and in a short time by forming a semiconductor device by the above-described method for manufacturing a semiconductor device using the semiconductor material, the mask material, and the etching method.
【００６１】このように、本実施の形態２によれば、ド
ライ用エッチングストッパ層２０とウエット用エッチン
グストッパ層１９と半導体層２１とを順次配置し、半導
体層２１の、メサ構造２４を形成する領域とこれに近接
する部分を除いた部分をドライエッチングにより除去し
た後、メサ構造２４を形成する領域以外の半導体層２１
ａ及びウエット用エッチングストッパ層１９のみをドラ
イエッチングにより除去するようにしたから、精度よく
短時間でメサ構造を形成することができ、製造に必要な
工期を短縮でき、半導体装置の製造コストを減少させる
ことができる。As described above, according to the second embodiment, the dry etching stopper layer 20, the wet etching stopper layer 19, and the semiconductor layer 21 are sequentially arranged to form the mesa structure 24 of the semiconductor layer 21. After removing the region and the portion other than the portion adjacent thereto by dry etching, the semiconductor layer 21 other than the region where the mesa structure 24 is formed is formed.
Since only the etching stopper layer a and the wet etching stopper layer 19 are removed by dry etching, the mesa structure can be formed accurately and in a short time, the work period required for manufacturing can be shortened, and the manufacturing cost of the semiconductor device can be reduced. Can be done.
【００６２】なお、上記実施の形態１及び２において
は、ウエット用エッチングストッパ層１９，ドライ用エ
ッチングストッパ層２０及び半導体層２１の導電型はｐ
型，ｎ型，アンドープのいずれであってもよく、このよ
うな場合においても上記実施の形態１及び２と同様の効
果を奏する。In the first and second embodiments, the conductivity type of the wet etching stopper layer 19, the dry etching stopper layer 20 and the semiconductor layer 21 is p-type.
Any of n-type, n-type, and undoped may be used. In such a case, the same effects as those of the first and second embodiments can be obtained.
【００６３】実施の形態３．図８は本発明の実施の形態
３に係る半導体装置の構造を示す斜視図であり、この実
施の形態３に係る半導体装置は変調器集積半導体レーザ
である。図において、厚さ１００μｍのｎ−ＩｎＰ基板
１上に、厚さ１μｍ以下のｎ−ＩｎＧａＡｓＰからなる
ウエットエッチング用のウエット用エッチングストッパ
層１９ａ、厚さ１μｍ以下のｎ−ＩｎＡｌＡｓからなる
ドライエッチング用のドライ用エッチングストッパ層２
０ａ、厚さ０．５〜５μｍのｎ−ＩｎＰ下クラッド層
２、厚さ１０〜２００ｎｍのｎ−ＩｎＧａＡｓＰ光閉込
層３、厚さ３〜１５ｎｍのＩｎＧａＡｓ層と厚さ３〜１
５ｎｍのＩｎＧａＡｓＰ層とを交互に複数層積層してな
る多重量子井戸層４、厚さ１０〜２００ｎｍのｐ−Ｉｎ
ＧａＡｓＰ光閉込層５、厚さ１〜５μｍのｐ−ＩｎＰ上
クラッド層６が順次配置されている。上クラッド層６は
第１上クラッド層６ａと第２上クラッド層６ｂとからな
る。光閉込層３，５は必要に応じて設けないようにして
もよい。ｎ−ＩｎＰバッファ層２、ｎ−ＩｎＧａＡｓＰ
光閉込層３、多重量子井戸層４、ｐ−ＩｎＧａＡｓＰ光
閉込層５、及びｐ−ＩｎＰ第１上クラッド層６ａは、平
面形状が光を導波させる光導波方向に伸びる幅数μｍ，
例えば１．３μｍのストライプ形状である、その光導波
方向に垂直な断面形状がほぼ矩形形状であるリッジ形状
の光導波路構造２８となっている。ＦｅドープＩｎＰ埋
込層７、及び厚さ０．１〜２μｍのｎ−ＩｎＰホールト
ラップ層８は、電流ブロック層として機能するもので、
基板１の、光導波方向に対して垂直な方向においてこの
光導波路構造２８に隣接した領域、即ち光導波路構造２
８の両側の領域に、この光導波路構造２８に接するよう
に順次配置されており、ｐ−ＩｎＰ上クラッド層６の上
面とホールトラップ層８上面との高さがほぼ同じ高さと
なっている。また、この埋込層７及びホールトラップ層
８は、光導波路構造１８の近傍部分にのみ配置されてい
る。この光導波路構造２８と，これの両側を挟み込むよ
うに配置された埋込層７及びホールトラップ層８と、ホ
ールトラップ層８上及び光導波路構造２８上に配置され
た第２上クラッド層６ｂ及び厚さ０．１〜２μｍのキャ
リア濃度が高濃度なｐ−ＩｎＧａＡｓコンタクト層９と
により、光導波方向に対する垂直断面形状がほぼ矩形形
状である、光導波方向に伸びる幅が約６μｍ，高さが約
５μｍのストライプ形状のメサ構造２９となっている。
ポリイミド等の低誘電率である材料よりなる低誘電率埋
込層１０は、基板１のメサ構造２９の両側の領域上に、
メサ構造２９を埋め込むように配置されており、この埋
込層１０と基板１との間，及び埋込層１０と埋込層７と
ホールトラップ層８との間にはＳｉＯ2 絶縁膜１１ａが
挟み込まれている。このＳｉＯ2絶縁膜１１ａは必要に
応じて設けないようにしてもよい。メサ構造２９は、ア
イソレーション領域１４によって、光導波方向において
変調器部１０１と半導体レーザ部１０２とに電気的に分
離されている。このアイソレーション領域１４には、ホ
ールトラップ層８が設けられておらず、この領域のコン
タクト層９は除去されている。また、このアイソレーシ
ョン領域１４では上クラッド層６は上部が除去されて厚
さが他の部分よりも薄くなっているとともに、プロトン
注入等により絶縁化されている。コンタクト層９上及び
低誘電率埋込層１０上にはＳｉＯ2 絶縁膜１１ｂが配置
されている。この絶縁膜１１ｂの変調器部１０１のコン
タクト層９上の領域，及び半導体レーザ部１０２のコン
タクト層９上の領域にはそれぞれ開口部が設けられてい
る。変調器部１０１上の絶縁膜１１ｂ上には変調器部ｐ
側電極１２が配置されており、半導体レーザ部１０２上
の絶縁膜１１ｂ上には半導体レーザ部ｐ側電極１３が配
置されており、それぞれ、上述した絶縁膜１１ｂの開口
部においてコンタクト層９と接触している。基板１の裏
側にはｎ側共通電極３０が配置されている。半導体レー
ザ部１０２の上クラッド層６内には、光導波方向に向か
って周期的な屈折率分布を与える回折格子が形成されて
いるが、ここでは省略している。変調器部１０１の多重
量子井戸層４はそのバンドギャップエネルギーＥｇが、
半導体レーザ部１０２の発振波長をλとすると、Ｅｇ≧
ｈｃ／λ（ｃ：光速、ｈ：プランク定数）となるように
材料や積層数や厚さ等が設定されている。この変調器部
１０１の多重量子井戸層４は光を導波する光導波層とな
り、半導体レーザ部１０２の多重量子井戸層４は活性層
となる。Embodiment 3 FIG. 8 is a perspective view showing a structure of a semiconductor device according to Embodiment 3 of the present invention. The semiconductor device according to Embodiment 3 is a modulator integrated semiconductor laser. In the drawing, a wet etching stopper layer 19a made of n-InGaAsP having a thickness of 1 μm or less is formed on an n-InP substrate 1 having a thickness of 100 μm, and a dry etching stopper layer made of n-InAlAs having a thickness of 1 μm or less is formed. Dry etching stopper layer 2
0a, n-InP lower cladding layer 2 having a thickness of 0.5 to 5 μm, n-InGaAsP optical confinement layer 3 having a thickness of 10 to 200 nm, InGaAs layer having a thickness of 3 to 15 nm, and a thickness of 3 to 1
A multiple quantum well layer 4 formed by alternately laminating a plurality of 5 nm InGaAsP layers, and a p-In layer having a thickness of 10 to 200 nm.
A GaAsP light confinement layer 5 and a p-InP upper cladding layer 6 having a thickness of 1 to 5 μm are sequentially arranged. The upper cladding layer 6 includes a first upper cladding layer 6a and a second upper cladding layer 6b. The light confinement layers 3 and 5 may not be provided as necessary. n-InP buffer layer 2, n-InGaAsP
The optical confinement layer 3, the multiple quantum well layer 4, the p-InGaAsP optical confinement layer 5, and the p-InP first upper cladding layer 6a have a plane shape extending several μm in the optical waveguide direction for guiding light.
For example, a ridge-shaped optical waveguide structure 28 having a stripe shape of 1.3 μm and having a substantially rectangular cross section perpendicular to the optical waveguide direction. The Fe-doped InP buried layer 7 and the n-InP hole trap layer 8 having a thickness of 0.1 to 2 μm function as a current blocking layer.
A region of the substrate 1 adjacent to the optical waveguide structure 28 in a direction perpendicular to the optical waveguide direction, that is, the optical waveguide structure 2
8 are arranged sequentially so as to be in contact with the optical waveguide structure 28, and the upper surface of the p-InP upper cladding layer 6 and the upper surface of the hole trap layer 8 are almost the same height. The buried layer 7 and the hole trap layer 8 are arranged only in the vicinity of the optical waveguide structure 18. The optical waveguide structure 28, the buried layer 7 and the hole trap layer 8 disposed so as to sandwich both sides thereof, the second upper clad layer 6b and the second clad layer 6b disposed on the hole trap layer 8 and the optical waveguide structure 28. The p-InGaAs contact layer 9 having a thickness of 0.1 to 2 μm and having a high carrier concentration has a substantially rectangular cross section perpendicular to the optical waveguide direction, a width extending in the optical waveguide direction of about 6 μm, and a height of about 6 μm. The mesa structure 29 has a stripe shape of about 5 μm.
The low dielectric constant buried layer 10 made of a material having a low dielectric constant such as polyimide is provided on the regions on both sides of the mesa structure 29 of the substrate 1.
A mesa structure 29 is buried, and an SiO 2 insulating film 11a is provided between the buried layer 10 and the substrate 1 and between the buried layer 10, the buried layer 7 and the hole trap layer 8. It is sandwiched. This SiO 2 insulating film 11a may not be provided if necessary. The mesa structure 29 is electrically separated by the isolation region 14 into a modulator section 101 and a semiconductor laser section 102 in the optical waveguide direction. The hole trap layer 8 is not provided in the isolation region 14, and the contact layer 9 in this region is removed. In the isolation region 14, the upper cladding layer 6 has its upper portion removed so as to be thinner than other portions, and is insulated by proton implantation or the like. On the contact layer 9 and the low dielectric constant buried layer 10, an SiO 2 insulating film 11b is arranged. Openings are provided in a region of the insulating film 11b on the contact layer 9 of the modulator unit 101 and a region on the contact layer 9 of the semiconductor laser unit 102, respectively. The modulator section p is formed on the insulating film 11b on the modulator section 101.
The side electrode 12 is disposed, and the semiconductor laser unit p-side electrode 13 is disposed on the insulating film 11b on the semiconductor laser unit 102. Each of the side electrodes 12 is in contact with the contact layer 9 at the opening of the insulating film 11b. doing. On the back side of the substrate 1, an n-side common electrode 30 is arranged. In the upper cladding layer 6 of the semiconductor laser section 102, a diffraction grating that provides a periodic refractive index distribution in the optical waveguide direction is formed, but is omitted here. The multiple quantum well layer 4 of the modulator section 101 has a band gap energy Eg of
When the oscillation wavelength of the semiconductor laser unit 102 is λ, Eg ≧
The material, the number of layers, the thickness, and the like are set so that hc / λ (c: speed of light, h: Planck constant). The multiple quantum well layer 4 of the modulator section 101 becomes an optical waveguide layer for guiding light, and the multiple quantum well layer 4 of the semiconductor laser section 102 becomes an active layer.
【００６４】図９はこの実施の形態３に係る変調器集積
半導体レーザの製造方法を示す工程図であり、図９(a),
(b) は図８のIXa-IXa 線に相当する断面図、図９(c),
(f) 〜(k) は、図８のIXc-IXc 線に相当する断面図、図
９(d),(e) は斜視図である。図において、図８と同一符
号は同一又は相当する部分を示している。以下、図８を
用いて製造方法について説明する。FIG. 9 is a process chart showing a method of manufacturing the modulator integrated semiconductor laser according to the third embodiment.
(b) is a sectional view corresponding to the line IXa-IXa in FIG. 8, FIG.
(f) to (k) are sectional views corresponding to line IXc-IXc in FIG. 8, and FIGS. 9 (d) and (e) are perspective views. In the figure, the same reference numerals as those in FIG. 8 indicate the same or corresponding parts. Hereinafter, the manufacturing method will be described with reference to FIG.
【００６５】まず、図９(a) に示すように、ｎ−ＩｎＰ
基板１上に、ｎ−ＩｎＧａＡｓＰウエット用エッチング
ストッパ層１９ａ、ｎ−ＩｎＡｌＡｓドライ用エッチン
グストッパ層２０ａ、ｎ−ＩｎＰ下クラッド層２、ｎ−
ＩｎＧａＡｓＰ光閉込層３，ＩｎＧａＡｓ層とＩｎＧａ
ＡｓＰ層とを交互に積層してなる多重量子井戸層４、ｐ
−ＩｎＧａＡｓＰ光閉込層５、ｐ−ＩｎＰ第１上クラッ
ド層６ａ、ｐ−ＩｎＧａＡｓＰ層（図示せず）をＣＶＤ
法により結晶成長させ、基板１上全面にレジスト膜（図
示せず）を形成し、このレジスト膜に干渉露光法を用い
て光導波方向に周期的に配列された回折格子パターンを
形成し、それをマスクとして上記ｐ−ＩｎＧａＡｓＰ層
をエッチングし、回折格子３１を形成した後、レジスト
膜を除去する。次に、基板１上に再度ｐ−ＩｎＰ第１上
クラッド層６ａを結晶成長させた後、基板１上の半導体
レーザ部１０２を形成する半導体レーザ領域上にＳｉＯ
2膜１５を設け、これをマスクとして基板１上の変調器
部１０１を形成する変調器領域上のｎ−ＩｎＰバッファ
層２、ｎ−ＩｎＧａＡｓＰ光閉込層３，多重量子井戸層
４、ｐ−ＩｎＧａＡｓＰ光閉込層５、ｐ−ＩｎＰ第１上
クラッド層６ａ、及びｐ−ＩｎＧａＡｓＰ回折格子３１
をＣＨ4 とＨ2 の混合ガスを用いたドライエッチングに
より除去する。なお、バッファ層２の下部，あるいはバ
ッファ層２と光閉込層３の下部とを残すようにしてもよ
い。そして、図９(b) に示すように、ＳｉＯ2 膜１５を
選択成長用のマスクとして用いて、基板１の変調器領域
に、ｎ−ＩｎＰバッファ層２，ｎ−ＩｎＧａＡｓＰ光閉
込層３，多重量子井戸層４，ｐ−ＩｎＧａＡｓＰ光閉込
層５，ｐ−ＩｎＰ第１上クラッド層６ａをＭＯＣＶＤ法
により順次選択成長する。ＳｉＯ2 膜１５の代わりに他
の絶縁膜を用いるようにしてもよい。First, as shown in FIG. 9A, n-InP
An n-InGaAsP wet etching stopper layer 19a, an n-InAlAs dry etching stopper layer 20a, an n-InP lower cladding layer 2, an n-InP
InGaAsP optical confinement layer 3, InGaAs layer and InGa
A multiple quantum well layer 4, which is obtained by alternately stacking AsP layers, p
-InGaAsP light confinement layer 5, p-InP first upper cladding layer 6a, p-InGaAsP layer (not shown)
A crystal is grown by a method, a resist film (not shown) is formed on the entire surface of the substrate 1, and a diffraction grating pattern periodically arranged in the optical waveguide direction is formed on the resist film by using an interference exposure method. Is used as a mask to etch the p-InGaAsP layer to form the diffraction grating 31, and then remove the resist film. Next, after the crystal growth of the p-InP first upper cladding layer 6a is again performed on the substrate 1, SiO
2 film 15 is provided, and using this as a mask, n-InP buffer layer 2, n-InGaAsP optical confinement layer 3, multiple quantum well layer 4, p-type InGaAsP light confinement layer 5, p-InP first upper cladding layer 6a, and p-InGaAsP diffraction grating 31
Is removed by dry etching using a mixed gas of CH 4 and H 2 . The lower part of the buffer layer 2 or the lower part of the buffer layer 2 and the light confinement layer 3 may be left. Then, as shown in FIG. 9B, using the SiO 2 film 15 as a mask for selective growth, the n-InP buffer layer 2, the n-InGaAsP light confinement layer 3, The multiple quantum well layer 4, the p-InGaAsP optical confinement layer 5, and the p-InP first upper cladding layer 6a are sequentially selectively grown by MOCVD. Another insulating film may be used instead of the SiO 2 film 15.
【００６６】ＳｉＯ2 膜１５を除去した後、図９(c) に
示すように、基板１上方に回折格子３１の配列方向に向
かって伸びるストライプ形状のＳｉＯ2 膜１６を形成
し、これをマスクとしＣＨ4 とＨ2 との混合ガスを用い
て基板１上方から少なくとも光閉込層３に達するまで、
ここでは特に下クラッド層２に達するまでドライエッチ
ングして光導波路構造２８を形成し、ＳｉＯ2 膜１６を
選択成長用のマスクとして用いて、ＦｅドープＩｎＰ層
７，ｎ−ＩｎＰホールトラップ層８をＭＯＣＶＤ法等に
より、基板１上の、光導波路構造２８の両側の領域上に
順次結晶成長させ、光導波路構造２８を埋め込む。な
お、ＳｉＯ2 膜１６の代わりに他の絶縁膜を用いるよう
にしてもよい。After the removal of the SiO 2 film 15, as shown in FIG. 9C, a stripe-shaped SiO 2 film 16 extending toward the arrangement direction of the diffraction gratings 31 is formed above the substrate 1, and this is masked. And using a mixed gas of CH 4 and H 2 from above the substrate 1 until it reaches at least the optical confinement layer 3.
Here, in particular, the optical waveguide structure 28 is formed by dry etching until the lower clad layer 2 is reached, and the Fe-doped InP layer 7 and the n-InP hole trap layer 8 are formed using the SiO 2 film 16 as a mask for selective growth. Crystals are sequentially grown on regions on both sides of the optical waveguide structure 28 on the substrate 1 by MOCVD or the like, and the optical waveguide structure 28 is embedded. Note that another insulating film may be used instead of the SiO 2 film 16.
【００６７】ＳｉＯ2 膜１６を除去した後、図９(d) に
示すように、変調器領域と半導体レーザ領域との境界部
分となる，アイソレーション領域１４を形成する領域の
ｎ−ＩｎＰホールトラップ層８をエッチングにより除去
する。このとき、第１上クラッド層６ａの上部も同時に
除去する。続いて、図９(e) に示すように、基板１上全
面に、ｐ−ＩｎＰ第２上クラッド層６ｂ，ｐ−ＩｎＧａ
Ａｓコンタクト層９をＭＯＣＶＤ法等により結晶成長さ
せ、アイソレーション領域１４のｐ−ＩｎＧａＡｓコン
タクト層９をエッチングにより除去した後、アイソレー
ション領域１４を形成する領域のｐ−ＩｎＰクラッド層
６にプロトン注入し、高抵抗化領域６ｃを形成して、ア
イソレーション領域１４を形成する。After the SiO 2 film 16 is removed, as shown in FIG. 9D, an n-InP hole trap in a region where the isolation region 14 is formed, which is a boundary between the modulator region and the semiconductor laser region. Layer 8 is removed by etching. At this time, the upper part of the first upper cladding layer 6a is also removed at the same time. Subsequently, as shown in FIG. 9E, the p-InP second upper cladding layer 6b and the p-InGa
The As contact layer 9 is grown by MOCVD or the like, and the p-InGaAs contact layer 9 in the isolation region 14 is removed by etching. Then, protons are injected into the p-InP cladding layer 6 in the region where the isolation region 14 is to be formed. Then, the isolation region 14 is formed by forming the high resistance region 6c.
【００６８】次に、図９(f) に示すように、ドライエッ
チング用のマスク材として絶縁膜，またはフォトレジス
トを半導体層２１上全面に堆積し、このマスク材の、メ
サ構造を形成する幅約６μｍのストライプ形状の領域上
の両側に、それぞれ、１μｍ程度の幅のストライプ形状
の開口部を形成し、この開口部を設けたマスク材２２ａ
をマスクとして基板１９の上方からＣＨ4 とＨ2 とを含
む混合ガスを用いたドライエッチングを行い、マスク材
２２の開口部下のｐ−ＩｎＧａＡｓコンタクト層９，ｐ
−ＩｎＰ第２上クラッド層６ｂ，ｎ−ＩｎＰホールトラ
ップ層８，及びＦｅドープＩｎＰ埋込層７を除去する。
このとき、上記実施の形態１において説明したように、
ＣＨ4 とＨ2 とを含む混合ガスを用いたドライエッチン
グのＩｎＡｌＡｓに対するエッチングレートは、Ｆｅド
ープＩｎＰ埋込層７に対して十分に低いため、ドライエ
ッチングはドライ用エッチングストッパ層２０に達した
時点で停止し、コンタクト層９，第２上クラッド層６
ｂ，ホールトラップ層８，及び埋込層７のみが除去され
る。これにより、マスク材２２ａの２つの開口部に挟ま
れた領域下に幅約６μｍで高さが約５μｍであるメサ構
造２９が形成される。Next, as shown in FIG. 9F, an insulating film or a photoresist is deposited on the entire surface of the semiconductor layer 21 as a mask material for dry etching, and the width of the mask material for forming the mesa structure is formed. A stripe-shaped opening having a width of about 1 μm is formed on each side of the stripe-shaped area of about 6 μm, and a mask material 22a having this opening is formed.
Is used as a mask, dry etching is performed from above the substrate 19 using a mixed gas containing CH 4 and H 2, and the p-InGaAs contact layers 9 and p under the openings of the mask material 22 are removed.
-The InP second upper cladding layer 6b, the n-InP hole trap layer 8, and the Fe-doped InP buried layer 7 are removed.
At this time, as described in the first embodiment,
Since the etching rate of dry etching using a mixed gas containing CH 4 and H 2 with respect to InAlAs is sufficiently lower than that of the Fe-doped InP buried layer 7, the dry etching is performed when the dry etching reaches the etching stopper layer 20. Stop at the contact layer 9 and the second upper cladding layer 6
b, only the hole trap layer 8 and the buried layer 7 are removed. As a result, a mesa structure 29 having a width of about 6 μm and a height of about 5 μm is formed below a region sandwiched between the two openings of the mask material 22a.
【００６９】続いて、マスク材２２ａを除去した後、図
９(g) に示すように、メサ構造２９の表面を覆うように
フォトレジスト等からなるマスク材２３ａを設け、図９
(h)に示すように、このマスク材２３ａをマスクとし
て、まず、酒石酸とＨ2 Ｏ2 との混合液をエッチング液
として用いたウエットエッチングによりｐ−ＩｎＧａＡ
ｓコンタクト層９を除去した後、さらに、ＨＣｌをエッ
チング液としたウェットエッチングによりメサ構造２９
以外のｐ−ＩｎＧａＡｓコンタクト層９，ｐ−ＩｎＰ第
２上クラッド層６ｂ，ｎ−ＩｎＰホールトラップ層８，
及びＦｅドープＩｎＰ埋込層７と、メサ構造２９の下方
領域以外のエッチングストッパ層２０ａとを除去する。
上記実施の形態１において説明したように、ＨＣｌをエ
ッチング液としたウェットエッチングに対してＩｎＰは
溶解するがＩｎＧａＡｓＰはほとんど溶解しないため、
ウエットエッチングはＩｎＧａＡｓＰエッチングストッ
パ層１９ａに達した時点で停止し、エッチングストッパ
層１９ａ上のメサ構造２９以外の半導体層、即ちコンタ
クト層９，第２上クラッド層６ｂ，ホールトラップ層
８，及び埋込層７が除去される。Subsequently, after removing the mask material 22a, a mask material 23a made of photoresist or the like is provided so as to cover the surface of the mesa structure 29, as shown in FIG.
As shown in (h), using this mask material 23a as a mask, first, p-InGaAs is formed by wet etching using a mixed solution of tartaric acid and H 2 O 2 as an etching solution.
After removing the s-contact layer 9, the mesa structure 29 is further etched by wet etching using HCl as an etching solution.
P-InGaAs contact layer 9, p-InP second upper cladding layer 6b, n-InP hole trap layer 8,
Then, the Fe-doped InP buried layer 7 and the etching stopper layer 20a other than the region below the mesa structure 29 are removed.
As described in the first embodiment, InP dissolves in wet etching using HCl as an etching solution, but InGaAsP hardly dissolves.
The wet etching is stopped when reaching the InGaAsP etching stopper layer 19a, and the semiconductor layers other than the mesa structure 29 on the etching stopper layer 19a, namely, the contact layer 9, the second upper cladding layer 6b, the hole trap layer 8, and the buried layer. Layer 7 is removed.
【００７０】その後、図９(i) に示すように、基板１上
全面にＳｉＯ2 膜１１ａをスパッタ法で形成後、低誘電
率材料としてポリイミド剤を基板１上全面に塗布し、上
面を平坦化した後、熱処理して硬化させ、硬化したポリ
イミド剤を酸素ガスを用いた反応性イオンエッチングに
よりエッチバックして、上面が平坦な状態を保ったまま
メサ構造１９上のＳｉＯ2 膜１１を露出させ、メサ構造
２９の側部に低誘電率埋込層１０を設け、さらに、基板
１上全面にＳｉＯ2 膜１１ｂをスパッタ法等により形成
し、コンタクト層９のｐ側電極とコンタクトを取る領域
上のＳｉＯ2 膜１１ａ，及びＳｉＯ2 膜１１ｂをエッチ
ングにより除去して開口部を設け、ｐ−ＩｎＧａＡｓコ
ンタクト層９を露出させる。Thereafter, as shown in FIG. 9 (i), after forming an SiO 2 film 11a on the entire surface of the substrate 1 by sputtering, a polyimide agent as a low dielectric constant material is applied on the entire surface of the substrate 1, and the upper surface is flattened. After curing, the cured polyimide agent is hardened, and the hardened polyimide agent is etched back by reactive ion etching using oxygen gas to expose the SiO 2 film 11 on the mesa structure 19 while keeping the upper surface flat. Then, a low dielectric constant buried layer 10 is provided on the side of the mesa structure 29, and further, an SiO 2 film 11b is formed on the entire surface of the substrate 1 by a sputtering method or the like, and a region for making contact with the p-side electrode of the contact layer 9 The upper portions of the SiO 2 film 11a and the SiO 2 film 11b are removed by etching to form openings, and the p-InGaAs contact layer 9 is exposed.
【００７１】その後、基板１の上面全面にＴｉ層とＡｕ
層とを順次蒸着してＴｉ／Ａｕ層を形成し、ｐ側電極を
形成する部分にパターニングしたＡｕメッキを形成し、
イオンミリングによりＡｕメッキとこのＡｕメッキによ
り覆われていないＴｉ／Ａｕ層をエッチングしていき、
Ａｕメッキにより覆われていない部分を完全に除去した
時点でイオンミリングをやめることにより、Ｔｉ／Ａｕ
層上にＡｕメッキを設けてなる共振器部ｐ側電極１２，
及び半導体レーザ部ｐ側電極１３を形成する。また、基
板１の裏面にＡｕＧｅ層とＮｉ層とＴｉ層とＰｔ層とＡ
ｕ層とを順次蒸着した後、へき開を行う部分を除いた領
域にＡｕメッキを設けてｎ側共通電極１８を形成し、へ
き開を行うことにより、図８に示すような共振器集積型
半導体レーザを得る。Thereafter, a Ti layer and an Au layer are formed on the entire upper surface of the substrate 1.
Layers are sequentially deposited to form a Ti / Au layer, and patterned Au plating is formed in a portion where a p-side electrode is to be formed,
The Au plating and the Ti / Au layer not covered by the Au plating are etched by ion milling.
By stopping the ion milling when the portion not covered by the Au plating is completely removed, Ti / Au
A resonator portion p-side electrode 12, which is provided with Au plating on the layer,
Then, the semiconductor laser unit p-side electrode 13 is formed. The AuGe layer, Ni layer, Ti layer, Pt layer and A
After sequentially depositing a U layer, an n-side common electrode 18 is formed by applying Au plating to a region excluding the portion where the cleavage is performed, and the cleavage is performed. Get.
【００７２】このような本実施の形態３においては、下
クラッド層２の下層としてＣＨ4 とＨ2 とを含む混合ガ
スを用いたドライエッチングにおいてエッチングストッ
パ層となるＩｎＡｌＡｓエッチングストッパ層２０ａを
設け、メサ構造２９の形成はマスク材２２ａを用いてド
ライエッチングにより形成しているため、メサ構造２９
の形状, 特に幅を精度良く形成することができ、変調器
部１０１の容量を減らして、変調器部１０１の周波数帯
域を広くすることができる。In the third embodiment, an InAlAs etching stopper layer 20a serving as an etching stopper layer is provided as a lower layer of the lower cladding layer 2 in dry etching using a mixed gas containing CH 4 and H 2 . Since the mesa structure 29 is formed by dry etching using the mask material 22a, the mesa structure 29 is formed.
, In particular, the width can be formed with high precision, the capacity of the modulator section 101 can be reduced, and the frequency band of the modulator section 101 can be widened.
【００７３】また、ドライ用エッチングストッパ層１９
ａ及びウエット用エッチングストッパ層２０ａをそれぞ
れ利用してメサ構造２９形成時のドライエッチング及び
ウエットエッチングを深さ方向において停止させている
ため、メサ構造２９を形成する領域以外のＦｅドープＩ
ｎＰ埋込層７を深さ方向において精度よく除去し、メサ
構造２９の両側に誘電率の高い半導体層を残さないよう
にして、メサ構造２９を低誘電率埋込層１０で埋め込む
ことができるため、変調貴部１０１の容量を減らして、
変調器部１０１の周波数帯域を広くすることができる。The dry etching stopper layer 19
a and the wet etching stopper layer 20a are used to stop the dry etching and the wet etching at the time of the formation of the mesa structure 29 in the depth direction.
The nP buried layer 7 can be buried with a low dielectric constant buried layer 10 by accurately removing the nP buried layer 7 in the depth direction so as not to leave a semiconductor layer having a high dielectric constant on both sides of the mesa structure 29. Therefore, by reducing the capacity of the modulating precious part 101,
The frequency band of the modulator unit 101 can be widened.
【００７４】また、メサ構造２９を形成する際に、コン
タクト層９，第２上クラッド層６ｂ，ホールトラップ層
８，及び埋込層７のメサ構造２９に近接した部分のみを
ドライエッチングにより除去した後、他のメサ構造２４
以外の領域はエッチング速度の速いウエットエッチング
により形成しているため、ドライエッチングにより除去
する部分の面積を、メサ構造２９以外の領域を全てドラ
イエッチングにより除去する場合に比べて少なくするこ
とができ、エッチング速度の遅いドライエッチング時間
を少なくすることができる。これにより、共振器集積型
半導体レーザの製造に要する時間を短縮することがで
き、装置の低コスト化が可能となる。When forming the mesa structure 29, only the portions of the contact layer 9, the second upper cladding layer 6b, the hole trap layer 8, and the buried layer 7 adjacent to the mesa structure 29 were removed by dry etching. Later, another mesa structure 24
Since the other regions are formed by wet etching with a high etching rate, the area of the portion to be removed by dry etching can be reduced as compared with the case where all the regions other than the mesa structure 29 are removed by dry etching. Dry etching time at a low etching rate can be reduced. As a result, the time required for manufacturing the resonator integrated semiconductor laser can be reduced, and the cost of the device can be reduced.
【００７５】図６は本実施の形態３に係る半導体装置の
製造方法の変形例を説明するための断面図であり、図９
と同一符号は、同一または相当する部分を示している。
上記実施の形態３においては、ドライ用エッチングスト
ッパ層１９ａ及びウエット用エッチングストッパ層２０
ａをそれぞれ下クラッド層２と基板１との間に設けた場
合について説明したが、本発明においては、図６(a) に
示すように、下クラッド層２と光閉じ込め層３との間に
ドライ用エッチングストッパ層１９ａ及びウエット用エ
ッチングストッパ層２０ａをそれぞれ設ける，あるい
は、下クラッド層２内の所定の高さ位置にドライ用エッ
チングストッパ層１９ａ及びウエット用エッチングスト
ッパ層２０ａをそれぞれ設けるようにしてもよく、この
ような場合においても上記実施の形態３と同様の効果を
奏する。FIG. 6 is a cross-sectional view for explaining a modification of the method of manufacturing the semiconductor device according to the third embodiment.
The same reference numerals indicate the same or corresponding parts.
In the third embodiment, the dry etching stopper layer 19a and the wet etching stopper layer 20 are used.
a is provided between the lower cladding layer 2 and the substrate 1, respectively, but in the present invention, as shown in FIG. The dry etching stopper layer 19a and the wet etching stopper layer 20a are provided respectively, or the dry etching stopper layer 19a and the wet etching stopper layer 20a are provided at predetermined height positions in the lower cladding layer 2, respectively. In such a case, the same effect as in the third embodiment can be obtained.
【００７６】実施の形態４．図１０は本発明の実施の形
態４に係る半導体装置の構造を示す斜視図であり、この
半導体装置は共振器集積型半導体レーザである。図にお
いて、図８と同一符号は同一又は相当する部分を示して
いる。Embodiment 4 FIG. 10 is a perspective view showing a structure of a semiconductor device according to a fourth embodiment of the present invention. This semiconductor device is a resonator integrated semiconductor laser. In the figure, the same reference numerals as those in FIG. 8 indicate the same or corresponding parts.
【００７７】図１１はこの実施の形態４に係る共振器集
積型半導体レーザの製造方法を示す工程図であり、図１
１(b) 〜(d) は図１０のXIc-X1c 線に相当する断面図、
図１１(a) は斜視図である。図において図９と同一符号
は同一又は相当する部分を示している。以下、図１１を
用いて製造方法について説明する。FIG. 11 is a process chart showing a method of manufacturing the resonator integrated semiconductor laser according to the fourth embodiment.
1 (b) to (d) are cross-sectional views corresponding to line XIc-X1c in FIG.
FIG. 11A is a perspective view. In the figure, the same reference numerals as those in FIG. 9 indicate the same or corresponding parts. Hereinafter, the manufacturing method will be described with reference to FIG.
【００７８】まず、上記実施の形態３の図９(a) 〜(e)
までに示した工程と同様の工程により、図１１(a) に示
すように、光導波路構造２８の両側を埋込層７，ホール
トラップ層８で埋め込むとともに、これらの層上に第２
上クラッド層６ｂとコンタクト層９とを積層し、変調器
部１０１となる領域と半導体レーザ部１０２となる領域
との境界部にアイソレーション領域１４を形成する。こ
のとき、この実施の形態４においては、上記実施の形態
３のように基板１側から順に、ｎ−ＩｎＧａＡｓＰウエ
ット用エッチングストッパ層１９ａとｎ−ＩｎＡｌＡｓ
ドライ用エッチングストッパ層２０ａとを配置する代わ
りに、基板１上に、基板１側から順に、ｎ−ＩｎＡｌＡ
ｓドライ用エッチングストッパ層２０ａとｎ−ＩｎＧａ
ＡｓＰウエット用エッチングストッパ層１９ａとを配置
するようにする。First, FIGS. 9A to 9E of the third embodiment.
As shown in FIG. 11A, both sides of the optical waveguide structure 28 are buried with the burying layer 7 and the hole trapping layer 8 and the second layer is formed on these layers by the same steps as those described above.
The upper cladding layer 6b and the contact layer 9 are stacked, and an isolation region 14 is formed at a boundary between a region to be the modulator 101 and a region to be the semiconductor laser 102. At this time, in the fourth embodiment, as in the third embodiment, the n-InGaAsP wet etching stopper layer 19a and the n-InAlAs
Instead of disposing the dry etching stopper layer 20a, the n-InAlA
s dry etching stopper layer 20a and n-InGa
The AsP wet etching stopper layer 19a is arranged.
【００７９】次に、図１１(b) に示すように、所定幅の
ストライプ形状のレジスト等からなるウエットエッチン
グ用のマスク材２５ａを基板１上の、光導波路構造２８
を幅方向の中心としたメサ構造を形成する領域を含む領
域上に配置する。このマスク材２５ａの幅は、メサ構造
の幅よりも広い幅とともに、ウエットエッチングにより
起こるサイドエッチングの量も考慮した幅としておく。
例えば、幅は１５〜２０μｍ程度とする。また、そのス
トライプの伸びる方向とメサ構造のストライプの伸びる
方向が一致するようにする。また、このマスク材２５ａ
はメサ構造を形成する領域上とその近傍の領域上のみに
形成するようにする。そして、このマスク材２５ａをマ
スクとして、まず、酒石酸とＨ2 Ｏ2 との混合液をエッ
チング液として用いたウエットエッチングによりｐ−Ｉ
ｎＧａＡｓコンタクト層９を除去した後、さらに、ＨＣ
ｌをエッチング液としたウェットエッチングによりメサ
構造２９以外のｐ−ＩｎＧａＡｓコンタクト層９，ｐ−
ＩｎＰ第２上クラッド層６ｂ，ｎ−ＩｎＰホールトラッ
プ層８，及びＦｅドープＩｎＰ埋込層７を除去して、メ
サ構造を形成する領域を含む半導体層２９ａを形成す
る。上記実施の形態１において説明したように、ＨＣｌ
をエッチング液としたウェットエッチングに対してＩｎ
Ｐは溶解するがＩｎＧａＡｓＰはほとんど溶解しないた
め、ウエットエッチングはＩｎＧａＡｓＰウエット用エ
ッチングストッパ層１９ａに達した時点で停止する。Next, as shown in FIG. 11B, a wet etching mask material 25a made of a stripe-shaped resist or the like having a predetermined width is placed on the substrate 1 in an optical waveguide structure 28.
Are arranged on a region including a region where a mesa structure is formed with the center in the width direction. The width of the mask material 25a is set to be wider than the width of the mesa structure and also to take into consideration the amount of side etching caused by wet etching.
For example, the width is about 15 to 20 μm. In addition, the direction in which the stripe extends and the direction in which the stripe of the mesa structure extends match. Also, this mask material 25a
Is formed only on the region where the mesa structure is formed and on the region in the vicinity thereof. Then, using this mask material 25a as a mask, first, p-I is formed by wet etching using a mixed solution of tartaric acid and H 2 O 2 as an etching solution.
After removing the nGaAs contact layer 9, HC
The p-InGaAs contact layers 9 other than the mesa structure 29, p-
By removing the InP second upper cladding layer 6b, the n-InP hole trap layer 8, and the Fe-doped InP buried layer 7, a semiconductor layer 29a including a region for forming a mesa structure is formed. As described in the first embodiment, HCl
In wet etching using
Since P dissolves but InGaAsP hardly dissolves, the wet etching stops when it reaches the InGaAsP wet etching stopper layer 19a.
【００８０】次に、マスク材２５ａを除去した後、図１
１(c) に示すように、絶縁膜等のドライエッチング用の
マスク材２６ａを半導体層２９ａ上のメサ構造を形成す
る領域上のみにパターン形成する。そして、図１１(d)
に示すように、このパターニングしたマスク材２６ａを
マスクとして基板１の上方からドライエッチングを行
い、マスク材２６の両側の半導体層２９ａを除去する。
このとき、ドライ用エッチングストッパ層２０ａに対す
るエッチングレートが低いので、ドライエッチングはド
ライ用エッチングストッパ層２０ａに達した時点で停止
し、これにより、メサ構造以外の半導体層２９ａとウエ
ット用エッチングストッパ層１９とのみが除去される。
これにより、マスク材２６ａ下にメサ構造２９が形成さ
れる。そしてマスク材２６ａを除去した後、上記実施の
形態３の図９(k) 以降の工程と同様の工程により絶縁膜
１１ａ，低誘電率埋込層１０，絶縁膜１１ｂ，変調器部
ｐ側電極１２，半導体レーザ部ｐ側電極１３，及びｎ側
共通電極３０を形成して、図１０に示すような半導体装
置を得る。Next, after removing the mask material 25a, FIG.
As shown in FIG. 1 (c), a mask material 26a for dry etching, such as an insulating film, is patterned only on a region where a mesa structure is to be formed on the semiconductor layer 29a. Then, FIG. 11 (d)
As shown in FIG. 7, dry etching is performed from above the substrate 1 using the patterned mask material 26a as a mask to remove the semiconductor layers 29a on both sides of the mask material 26.
At this time, since the etching rate for the dry etching stopper layer 20a is low, the dry etching is stopped when the dry etching stopper layer 20a is reached, whereby the semiconductor layer 29a other than the mesa structure and the wet etching stopper layer 19a are formed. And only are removed.
Thus, a mesa structure 29 is formed below the mask material 26a. Then, after removing the mask material 26a, the insulating film 11a, the low-permittivity buried layer 10, the insulating film 11b, and the modulator part p-side electrode are formed by the same steps as those shown in FIG. 12, a semiconductor laser unit p-side electrode 13 and an n-side common electrode 30 are formed to obtain a semiconductor device as shown in FIG.
【００８１】このような本実施の形態４においては、下
クラッド層２の下層としてＣＨ4 とＨ2 とを含む混合ガ
スを用いたドライエッチングにおいてエッチングストッ
パ層となるＩｎＡｌＡｓエッチングストッパ層２０ａを
設け、メサ構造２９の形成はマスク材２２ａを用いてド
ライエッチングにより形成しているため、メサ構造２９
の形状，特に幅を精度良く形成することができ、変調器
部１０１の容量を減らして、変調器部１０１の周波数帯
域を広くすることができる。In this fourth embodiment, an InAlAs etching stopper layer 20a serving as an etching stopper layer is provided as a lower layer of the lower cladding layer 2 in dry etching using a mixed gas containing CH 4 and H 2 . Since the mesa structure 29 is formed by dry etching using the mask material 22a, the mesa structure 29 is formed.
, In particular, the width can be formed with high precision, the capacity of the modulator section 101 can be reduced, and the frequency band of the modulator section 101 can be widened.
【００８２】また、ウエット用エッチングストッパ層２
０ａ及びドライ用エッチングストッパ層１９ａをそれぞ
れ利用してメサ構造２９形成時のウエットエッチング及
びドライエッチングを深さ方向において停止させている
ため、メサ構造２９を形成する領域以外のＦｅドープＩ
ｎＰ埋込層７を深さ方向において精度よく除去し、メサ
構造２９の両側に誘電率の高い半導体層を残さないよう
にして、メサ構造２９を低誘電率埋込層１０で埋め込む
ことができるため、装置の容量を減らして、変調器部の
周波数帯域を広くすることができる。The wet etching stopper layer 2
Since the wet etching and the dry etching at the time of forming the mesa structure 29 are stopped in the depth direction by using the etching stopper layer 19a and the dry etching stopper layer 19a, the Fe-doped I
The nP buried layer 7 can be buried with a low dielectric constant buried layer 10 by accurately removing the nP buried layer 7 in the depth direction so as not to leave a semiconductor layer having a high dielectric constant on both sides of the mesa structure 29. Therefore, it is possible to reduce the capacity of the device and widen the frequency band of the modulator section.
【００８３】また、メサ構造２９を形成する際に、メサ
構造を形成する領域の両側の、このメサ構造を形成する
領域に対して所定の間隔を隔てた領域の、コンタクト層
９，第２上クラッド層６ｂ，ホールトラップ層８，及び
埋込層７をウエットエッチングにより除去した後、ドラ
イエッチングを行ってメサ構造２９を形成しているた
め、ドライエッチングにより除去する部分の面積を、メ
サ構造２９以外の領域を全てドライエッチングにより除
去する場合に比べて少なくすることができ、エッチング
速度の遅いドライエッチング時間を少なくすることがで
きる。これにより、共振器集積型半導体レーザの製造に
要する時間を短縮することができ、素子の低コスト化が
可能となる。When the mesa structure 29 is formed, the contact layer 9 and the second upper surface of the region on the both sides of the region where the mesa structure is formed are separated from the region where the mesa structure is formed by a predetermined distance. After the clad layer 6b, the hole trap layer 8, and the buried layer 7 are removed by wet etching, dry etching is performed to form the mesa structure 29. Therefore, the area of the portion to be removed by dry etching is reduced to the mesa structure 29. The entire region other than the region can be reduced as compared with the case where it is removed by dry etching, and the dry etching time at which the etching rate is low can be reduced. As a result, the time required for manufacturing the resonator integrated semiconductor laser can be reduced, and the cost of the device can be reduced.
【００８４】図７は本実施の形態４に係る半導体装置の
製造方法の変形例を説明するための断面図であり、図に
おいて図１１と同一符号は、同一または相当する部分を
示している。上記実施の形態４においては、ウエット用
エッチングストッパ層２０ａ及びドライ用エッチングス
トッパ層１９ａをそれぞれ下クラッド層２と基板１との
間に設けた場合について説明したが、本発明において
は、図７に示すように、下クラッド層２と光閉じ込め層
３との間にウエット用エッチングストッパ層２０ａ及び
ドライ用エッチングストッパ層１９ａをそれぞれ設けた
ものでもよく、このような場合においても上記実施の形
態４と同様の効果を奏する。FIG. 7 is a cross-sectional view for explaining a modification of the method of manufacturing a semiconductor device according to the fourth embodiment. In the figure, the same reference numerals as those in FIG. 11 indicate the same or corresponding parts. In the fourth embodiment, the case where the wet etching stopper layer 20a and the dry etching stopper layer 19a are provided between the lower cladding layer 2 and the substrate 1, respectively, has been described. As shown, a wet etching stopper layer 20a and a dry etching stopper layer 19a may be provided between the lower cladding layer 2 and the optical confinement layer 3, respectively. In such a case, the fourth embodiment differs from the fourth embodiment. A similar effect is achieved.
【００８５】なお、上記実施の形態３及び４において
は、半導体装置の製造方法として特に変調器集積半導体
レーザの製造方法について説明したが、本発明は他のメ
サ構造を有する半導体装置の製造方法であってもよく、
このような場合においても上記実施の形態３及び４と同
様の効果を奏する。In the third and fourth embodiments, a method for manufacturing a modulator integrated semiconductor laser has been particularly described as a method for manufacturing a semiconductor device. However, the present invention relates to a method for manufacturing a semiconductor device having another mesa structure. May be
In such a case, the same effects as those of the third and fourth embodiments can be obtained.
【００８６】また、上記実施の形態３及び４においては
ｎ型の基板を用いた半導体装置の製造方法について説明
したが、本発明はｐ型の基板を用いた半導体装置の製造
方法であってもよく、このような場合においても上記実
施の形態３及び４と同様の効果を奏する。In the third and fourth embodiments, the method of manufacturing a semiconductor device using an n-type substrate has been described. However, the present invention also relates to a method of manufacturing a semiconductor device using a p-type substrate. In such a case, the same effects as those of the third and fourth embodiments can be obtained.
【００８７】また、上記実施の形態１〜４においてはＩ
ｎＰ基板を用いた材料系がＩｎＰ系の半導体装置の製造
方法について説明したが、本発明は他の材料系の半導体
装置の製造方法であってもよく、このような場合におい
ても上記実施の形態１〜４と同様の効果を奏する。In the first to fourth embodiments, I
The method of manufacturing an InP-based semiconductor device using an nP substrate has been described. However, the present invention may be a method of manufacturing another material-based semiconductor device. It has the same effect as 1-4.
【００８８】[0088]
【発明の効果】以上のようにこの発明によれば、半導体
基板上に、ウェットエッチングに対してエッチングスト
ッパ層となるウエット用エッチングストッパ層と、ドラ
イエッチングに対してエッチングストッパ層となるドラ
イ用エッチングストッパ層と、半導体層とを順次形成す
る工程と、上記半導体層の，平面形状が所定幅のストラ
イプ形状である第１の領域の両側にそれぞれ隣接した，
２本の所定幅の領域のみを、上記ドライ用エッチングス
トッパ層に達する深さまでドライエッチングする工程
と、上記半導体層の，第１の領域を除く領域を、上記ウ
エット用エッチングストッパ層に達する深さまでウエッ
トエッチングする工程とを備えたから、精度よく短時間
でメサ構造を形成することができ、製造にかかる工期を
短縮でき、半導体装置の製造コストを減少させることが
できる効果がある。As described above, according to the present invention, a wet etching stopper layer serving as an etching stopper layer for wet etching and a dry etching serving as an etching stopper layer for dry etching are formed on a semiconductor substrate. Forming a stopper layer and a semiconductor layer sequentially; and adjoining the semiconductor layer on both sides of a first region having a stripe shape with a predetermined width.
A step of dry-etching only two regions having a predetermined width to a depth reaching the dry etching stopper layer, and a step of removing a region of the semiconductor layer other than the first region to a depth reaching the wet etching stopper layer. Since the wet etching step is provided, the mesa structure can be formed accurately and in a short time, so that the production period can be shortened and the manufacturing cost of the semiconductor device can be reduced.
【００８９】また、この発明によれば、半導体基板上
に、ドライエッチングに対してエッチングストッパ層と
なるドライ用エッチングストッパ層と、ウエットエッチ
ングに対してエッチングストッパ層となるウエット用エ
ッチングストッパ層と、半導体層とを順次形成する工程
と、上記半導体層の，平面形状が所定幅のストライプ形
状である第１の領域の両側の、該第１の領域に対して所
定の間隔を隔てて位置する領域を、上記ウエット用エッ
チングストッパ層に達する深さまでウエットエッチング
する工程と、上記半導体層の第１の領域を除いた領域
を、上記ドライ用エッチングストッパ層に達するまでド
ライエッチングする工程とを備えたから、精度よく短時
間でメサ構造を形成することができ、製造にかかる工期
を短縮でき、半導体装置の製造コストを減少させること
ができる効果がある。According to the present invention, a dry etching stopper layer serving as an etching stopper layer for dry etching and a wet etching stopper layer serving as an etching stopper layer for wet etching are formed on a semiconductor substrate. Forming a semiconductor layer sequentially, and a region of the semiconductor layer located on both sides of the first region having a planar shape of a stripe shape having a predetermined width and spaced at a predetermined distance from the first region. A step of wet-etching to a depth reaching the wet etching stopper layer, and a step of dry-etching a region excluding the first region of the semiconductor layer until reaching the dry etching stopper layer, The mesa structure can be formed accurately and in a short time, the time required for manufacturing can be shortened, and There is an effect capable of reducing the cost of manufacture.
【００９０】また、この発明によれば、上記ウエット用
エッチングストッパ層は、ＩｎＧａＡｓＰ層からなり、
上記ドライ用エッチングストッパ層は、ＩｎＡｌＡｓ層
からなり、上記半導体層は、ＩｎＰからなり、上記ウエ
ットエッチングを、ＨＣｌをエッチング液として用いた
ものとし、上記ドライエッチングは、ＣＨ4 とＨ2 とを
含む混合ガスを用いたものとしたから、精度よく短時間
でメサ構造を形成することができ、製造にかかる工期を
短縮でき、半導体装置の製造コストを減少させることが
できる効果がある。According to the present invention, the wet etching stopper layer is made of an InGaAsP layer.
The dry etching stopper layer is made of an InAlAs layer, the semiconductor layer is made of InP, the wet etching is performed using HCl as an etching solution, and the dry etching includes CH 4 and H 2. Since the mixed gas is used, the mesa structure can be formed accurately and in a short time, the working period required for manufacturing can be shortened, and the manufacturing cost of the semiconductor device can be reduced.
【００９１】また、この発明によれば、互いに接するよ
う配列された半導体レーザ領域と変調器領域とを有する
第１導電型半導体基板上に、ウェットエッチングに対し
てエッチングストッパ層となる第１導電型ウエット用エ
ッチングストッパ層と、ドライエッチングに対してエッ
チングストッパ層となる第１導電型ドライ用エッチング
ストッパ層とを形成する工程と、該ドライ用エッチング
ストッパ層上に、上記半導体レーザ領域上の領域が、第
１導電型下クラッド層と，活性層と，その内部に回折格
子を有する第１の第２導電型上クラッド層とが積層され
てなり、上記変調器領域上の領域が第１導電型下クラッ
ド層と，光導波層と，第１の第２導電型上クラッド層と
が積層されてなる、上記半導体レーザ領域と変調器領域
との配列方向に向かって伸びる所定幅のストライプ形状
を有する光導波路構造を形成する工程と、上記光導波路
構造の両側のドライ用エッチングストッパ層上に、この
光導波路構造を埋め込むように電流ブロック層を形成す
る工程と、この電流ブロック層と上記光導波路構造上に
第２の第２導電型上クラッド層と、第２導電型コンタク
ト層とを形成する工程と、上記半導体レーザ領域と共振
器領域との境界領域上にアイソレーション領域を形成す
る工程と、上記コンタクト層の、上記光導波路構造を幅
方向の中心とした所定幅を有するストライプ形状のメサ
構造を形成する領域の両側にそれぞれ隣接する２本の所
定幅の領域のみを、上記ドライ用エッチングストッパ層
に達する深さまでドライエッチングしてメサ構造を形成
する工程と、上記メサ構造以外の上記ウエット用エッチ
ングストッパ層上に形成された半導体層を上記ウエット
用エッチングストッパ層に達する深さまでウエットエッ
チングする工程と、上記メサ構造を埋め込むように低誘
電率材料からなる層を上記メサ構造の両側に形成する工
程と、上記半導体レーザ領域上、及び上記変調器領域上
にそれぞれ電極を形成する工程と、上記基板の裏面上に
電極を形成する工程とを備えたから、精度よく短時間で
メサ構造を形成することができ、製造にかかる工期を短
縮でき、半導体装置の製造コストを減少させることがで
きる効果があるとともに、メサ構造の両側の誘電率の高
い半導体層を精度良く除去して、素子の容量を低減させ
て、広い周波数帯域を持つ変調器部を備えた半導体装置
を提供できる効果がある。According to the present invention, the first conductive type semiconductor substrate having the semiconductor laser region and the modulator region arranged so as to be in contact with each other is formed on the first conductive type semiconductor substrate serving as an etching stopper layer for wet etching. Forming a wet etching stopper layer and a first conductivity type dry etching stopper layer that becomes an etching stopper layer for dry etching; and forming a region on the semiconductor laser region on the dry etching stopper layer. A first conductive type lower clad layer, an active layer, and a first second conductive type upper clad layer having a diffraction grating therein, and a region on the modulator region is formed of the first conductive type. The lower clad layer, the optical waveguide layer, and the first second conductivity type upper clad layer are laminated, and are arranged in the arrangement direction of the semiconductor laser region and the modulator region. Forming an optical waveguide structure having a stripe shape of a predetermined width extending by forming a current block layer on the dry etching stopper layer on both sides of the optical waveguide structure so as to embed the optical waveguide structure. Forming a second second-conductivity-type upper cladding layer and a second-conductivity-type contact layer on the current block layer and the optical waveguide structure, and on a boundary region between the semiconductor laser region and the resonator region. Forming an isolation region, and two predetermined widths respectively adjacent to both sides of a region where a stripe-shaped mesa structure having a predetermined width centered on the optical waveguide structure in the width direction of the contact layer is formed. Forming a mesa structure by dry-etching only the region to a depth reaching the dry etching stopper layer; Wet etching the semiconductor layer formed on the wet etching stopper layer to a depth reaching the wet etching stopper layer, and placing a layer made of a low dielectric constant material on both sides of the mesa structure so as to embed the mesa structure. Forming, forming the electrodes on the semiconductor laser region, and the modulator region, and forming the electrodes on the back surface of the substrate. It has the effect of shortening the time required for manufacturing and reducing the manufacturing cost of the semiconductor device, and also accurately removing the semiconductor layers with high dielectric constant on both sides of the mesa structure, This has the effect of reducing the capacitance and providing a semiconductor device having a modulator section having a wide frequency band.
【００９２】また、この発明によれば、互いに接するよ
う配列された半導体レーザ領域と変調器領域とを有する
第１導電型半導体基板上に、ドライエッチングに対して
エッチングストッパ層となる第１導電型ドライ用エッチ
ングストッパ層と、ウェットエッチングに対してエッチ
ングストッパ層となる第１導電型ウエット用エッチング
ストッパ層とを形成する工程と、該ドライ用エッチング
ストッパ層上に、上記半導体レーザ領域上の領域が、第
１導電型下クラッド層と，活性層と，その内部に回折格
子を有する第１の第２導電型上クラッド層とが積層され
てなり、上記変調器領域上の領域が第１導電型下クラッ
ド層と，光導波層と，第１の第２導電型上クラッド層と
が積層されてなる、上記半導体レーザ領域と変調器領域
との配列方向に向かって伸びる所定幅のストライプ形状
を有する光導波路構造を形成する工程と、上記光導波路
構造の両側のドライ用エッチングストッパ層上に、この
光導波路構造を埋め込むように電流ブロック層を形成す
る工程と、この電流ブロック層と上記光導波路構造上に
第２の第２導電型上クラッド層と、第２導電型コンタク
ト層とを形成する工程と、上記半導体レーザ領域と共振
器領域との境界領域上にアイソレーション領域を形成す
る工程と、上記コンタクト層の、上記光導波路構造を幅
方向の中心とした所定幅を有するストライプ形状のメサ
構造を形成する領域の両側の、このメサ構造を形成する
領域に対して所定の間隔を隔てて位置する領域を、上記
ウエット用エッチングストッパ層に達する深さまでウエ
ットエッチングする工程と、上記メサ構造を形成する領
域以外の上記ドライ用エッチングストッパ層上に形成さ
れた半導体層を、上記ドライ用エッチングストッパ層に
達するまでドライエッチングしてメサ構造を形成する工
程と、上記メサ構造を埋め込むように低誘電率材料から
なる層を上記メサ構造の両側に形成する工程と、上記半
導体レーザ領域上、及び上記変調器領域上にそれぞれ電
極を形成する工程と、上記基板の裏面上に電極を形成す
る工程とを備えたから、精度よく短時間でメサ構造を形
成することができ、製造にかかる工期を短縮でき、半導
体装置の製造コストを減少させることができる効果があ
るとともに、メサ構造の両側の誘電率の高い半導体層を
精度良く除去して、素子の容量を低減させて、広い周波
数帯域を持つ変調器部を備えた半導体装置を提供できる
効果がある。According to the present invention, the first conductive type semiconductor substrate having the semiconductor laser region and the modulator region arranged so as to be in contact with each other is formed on the first conductive type semiconductor substrate serving as an etching stopper layer for dry etching. Forming a dry etching stopper layer and a first conductive type wet etching stopper layer that becomes an etching stopper layer for wet etching; and forming the region on the semiconductor laser region on the dry etching stopper layer. A first conductive type lower clad layer, an active layer, and a first second conductive type upper clad layer having a diffraction grating therein, and a region on the modulator region is formed of the first conductive type. The lower clad layer, the optical waveguide layer, and the first second conductivity type upper clad layer are laminated, and are arranged in the arrangement direction of the semiconductor laser region and the modulator region. Forming an optical waveguide structure having a stripe shape of a predetermined width extending by forming a current block layer on the dry etching stopper layer on both sides of the optical waveguide structure so as to embed the optical waveguide structure. Forming a second second-conductivity-type upper cladding layer and a second-conductivity-type contact layer on the current block layer and the optical waveguide structure, and on a boundary region between the semiconductor laser region and the resonator region. Forming an isolation region, and forming a mesa structure on both sides of a region where a stripe-shaped mesa structure having a predetermined width centered on the optical waveguide structure in the width direction of the contact layer is formed. Wet etching a region located at a predetermined distance from the substrate to a depth reaching the wet etching stopper layer; A step of forming a mesa structure by dry-etching the semiconductor layer formed on the dry etching stopper layer other than the region where the structure is formed until the semiconductor layer reaches the dry etching stopper layer; and embedding the mesa structure. Forming a layer made of a low dielectric constant material on both sides of the mesa structure; forming electrodes on the semiconductor laser region and on the modulator region; and forming an electrode on the back surface of the substrate Process, the mesa structure can be formed accurately and in a short time, the manufacturing time required can be shortened, and the manufacturing cost of the semiconductor device can be reduced. A semiconductor device having a modulator section having a wide frequency band can be provided by removing a semiconductor layer having a high rate with high accuracy and reducing the element capacitance. effective.
【図１】 この発明の実施の形態１に係る半導体装置の
製造方法を示す工程図である。FIG. 1 is a process chart showing a method for manufacturing a semiconductor device according to a first embodiment of the present invention.
【図２】 この発明の実施の形態２に係る半導体装置の
製造方法を示す工程図である。FIG. 2 is a process chart showing a method for manufacturing a semiconductor device according to a second embodiment of the present invention.
【図３】 従来の変調器集積半導体レーザの構造を示す
斜視図である。FIG. 3 is a perspective view showing a structure of a conventional modulator integrated semiconductor laser.
【図４】 従来の変調器集積半導体レーザの製造方法を
示す工程図である。FIG. 4 is a process chart showing a conventional method for manufacturing a modulator integrated semiconductor laser.
【図５】 従来の半導体装置の構造を示す工程図であ
る。FIG. 5 is a process chart showing a structure of a conventional semiconductor device.
【図６】 本発明の実施の形態３に係る半導体装置の製
造方法の変形例を示す図である。FIG. 6 is a view showing a modification of the method of manufacturing the semiconductor device according to the third embodiment of the present invention.
【図７】 本発明の実施の形態４に係る半導体装置の製
造方法の変形例を示す図である。FIG. 7 is a view showing a modification of the method of manufacturing the semiconductor device according to the fourth embodiment of the present invention.
【図８】 この発明の実施の形態３に係る半導体装置の
構造を示す斜視図である。FIG. 8 is a perspective view illustrating a structure of a semiconductor device according to a third embodiment of the present invention;
【図９】 この発明の実施の形態３に係る半導体装置の
製造方法を示す工程図である。FIG. 9 is a process chart illustrating a method for manufacturing a semiconductor device according to a third embodiment of the present invention.
【図１０】 この発明の実施の形態４に係る半導体装置
の構造を示す斜視図である。FIG. 10 is a perspective view showing a structure of a semiconductor device according to a fourth embodiment of the present invention.
【図１１】 この発明の実施の形態４に係る半導体装置
の製造方法を示す工程図である。FIG. 11 is a process chart showing a method for manufacturing a semiconductor device according to a fourth embodiment of the present invention.
１ ｎ−ＩｎＰ基板、２ ｎ−ＩｎＰ下クラッド層、３
ｎ−ＩｎＧａＡｓＰ光閉込層、４ 多重量子井戸層、
５ ｐ−ＩｎＧａＡｓＰ光閉込層、６ ｐ−ＩｎＰ上ク
ラッド層、６ａ 第１上クラッド層、６ｂ 第２上クラ
ッド層、６ｃ 高抵抗化領域、７ ＦｅドープＩｎＰ埋
込層、８ ｎ−ＩｎＰホールトラップ層、９ ｐ−Ｉｎ
ＧａＡｓコンタクト層、１０ 低誘電率埋込層、１１
ａ，１１ｂ１５，１６，１７ ＳｉＯ2 膜、１２ 変調
器部ｐ側電極、１３ 半導体レーザ部ｐ側電極、１８
半導体基板、１９ ウエット用エッチングストッパ層、
１９ａ ｎ−ＩｎＧａＡｓＰウエット用エッチングスト
ッパ層、２０ ｎ−ＩｎＡｌＡｓドライ用エッチングス
トッパ層、２１ 半導体層、２１ａ 半導体層、２２，
２２ａ，２６ マスク材、２３，２３ａ，２５ マスク
材、２４，４２ メサ構造、２８ 光導波路構造、２９
メサ構造、２９ａ 半導体層、３０ ｎ側共通電極、
３１ ｐ−ＩｎＧａＡｓＰ回折格子、４０ ＩｎＰ基
板、４１ 絶縁膜、１０１ 変調器部、１０２ 半導体
レーザ部。1 n-InP substrate, 2 n-InP lower cladding layer, 3
n-InGaAsP optical confinement layer, 4 multiple quantum well layer,
5 p-InGaAsP optical confinement layer, 6 p-InP upper cladding layer, 6 a first upper cladding layer, 6 b second upper cladding layer, 6 c high resistance region, 7 Fe-doped InP buried layer, 8 n-InP hole Trap layer, 9 p-In
GaAs contact layer, 10 low dielectric constant buried layer, 11
a, 11b15, 16, 17 SiO 2 film, 12 Modulator section p-side electrode, 13 Semiconductor laser section p-side electrode, 18
Semiconductor substrate, 19 wet etching stopper layer,
19a n-InGaAsP wet etching stopper layer, 20 n-InAlAs dry etching stopper layer, 21 semiconductor layer, 21a semiconductor layer, 22,
22a, 26 mask material, 23, 23a, 25 mask material, 24, 42 mesa structure, 28 optical waveguide structure, 29
Mesa structure, 29a semiconductor layer, 30n-side common electrode,
31 p-InGaAsP diffraction grating, 40 InP substrate, 41 insulating film, 101 modulator section, 102 semiconductor laser section.
Claims (5)
対してエッチングストッパ層となるウエット用エッチン
グストッパ層と、ドライエッチングに対してエッチング
ストッパ層となるドライ用エッチングストッパ層と、半
導体層とを順次形成する工程と、 上記半導体層の，平面形状が所定幅のストライプ形状で
ある第１の領域の両側にそれぞれ隣接した，２本の所定
幅の領域のみを、上記ドライ用エッチングストッパ層に
達する深さまでドライエッチングする工程と、 上記半導体層の，第１の領域を除く領域を、上記ウエッ
ト用エッチングストッパ層に達する深さまでウエットエ
ッチングする工程とを備えたことを特徴とする半導体装
置の製造方法。1. A wet etching stopper layer serving as an etching stopper layer for wet etching, a dry etching stopper layer serving as an etching stopper layer for dry etching, and a semiconductor layer are sequentially formed on a semiconductor substrate. And only two regions of a predetermined width of the semiconductor layer adjacent to both sides of the first region whose planar shape is a stripe shape of a predetermined width to a depth reaching the dry etching stopper layer. A method of manufacturing a semiconductor device, comprising: a step of dry-etching; and a step of wet-etching a region of the semiconductor layer other than a first region to a depth reaching the wet etching stopper layer.
してエッチングストッパ層となるドライ用エッチングス
トッパ層と、ウエットエッチングに対してエッチングス
トッパ層となるウエット用エッチングストッパ層と、半
導体層とを順次形成する工程と、 上記半導体層の，平面形状が所定幅のストライプ形状で
ある第１の領域の両側の、該第１の領域に対して所定の
間隔を隔てて位置する領域を、上記ウエット用エッチン
グストッパ層に達する深さまでウエットエッチングする
工程と、 上記半導体層の第１の領域を除いた領域を、上記ドライ
用エッチングストッパ層に達するまでドライエッチング
する工程とを備えたことを特徴とする半導体装置の製造
方法。2. A dry etching stopper layer serving as an etching stopper layer for dry etching, a wet etching stopper layer serving as an etching stopper layer for wet etching, and a semiconductor layer are sequentially formed on a semiconductor substrate. And etching a region of the semiconductor layer, which is located on both sides of the first region whose planar shape is a stripe shape having a predetermined width, at a predetermined distance from the first region, A semiconductor device comprising: a step of performing wet etching to a depth reaching a stopper layer; and a step of performing dry etching on a region excluding the first region of the semiconductor layer until reaching the dry etching stopper layer. Manufacturing method.
導体装置の製造方法において、 上記ウエット用エッチングストッパ層は、ＩｎＧａＡｓ
Ｐ層からなり、 上記ドライ用エッチングストッパ層は、ＩｎＡｌＡｓ層
からなり、 上記半導体層は、ＩｎＰからなり、 上記ウエットエッチングは、ＨＣｌをエッチング液とし
て用いたものであり、 上記ドライエッチングは、ＣＨ4 とＨ2 とを含む混合ガ
スを用いたものであることを特徴とする半導体装置の製
造方法。3. The method of manufacturing a semiconductor device according to claim 1, wherein said wet etching stopper layer is made of InGaAs.
The dry etching stopper layer is composed of an InAlAs layer, the semiconductor layer is composed of InP, the wet etching is performed using HCl as an etching solution, and the dry etching is performed using CH 4. the method of manufacturing a semiconductor device, characterized in that as one using a mixed gas containing H 2.
ザ領域と変調器領域とを有する第１導電型半導体基板上
に、ウェットエッチングに対してエッチングストッパ層
となる第１導電型ウエット用エッチングストッパ層と、
ドライエッチングに対してエッチングストッパ層となる
第１導電型ドライ用エッチングストッパ層とを形成する
工程と、 該ドライ用エッチングストッパ層上に、上記半導体レー
ザ領域上の領域が、第１導電型下クラッド層と，活性層
と，その内部に回折格子を有する第１の第２導電型上ク
ラッド層とが積層されてなり、上記変調器領域上の領域
が第１導電型下クラッド層と，光導波層と，第１の第２
導電型上クラッド層とが積層されてなる、上記半導体レ
ーザ領域と変調器領域との配列方向に向かって伸びる所
定幅のストライプ形状を有する光導波路構造を形成する
工程と、 上記光導波路構造の両側のドライ用エッチングストッパ
層上に、この光導波路構造を埋め込むように電流ブロッ
ク層を形成する工程と、 この電流ブロック層と上記光導波路構造上に第２の第２
導電型上クラッド層と、第２導電型コンタクト層とを形
成する工程と、 上記半導体レーザ領域と共振器領域との境界領域上にア
イソレーション領域を形成する工程と、 上記コンタクト層の、上記光導波路構造を幅方向の中心
とした所定幅を有するストライプ形状のメサ構造を形成
する領域の両側にそれぞれ隣接する２本の所定幅の領域
のみを、上記ドライ用エッチングストッパ層に達する深
さまでドライエッチングしてメサ構造を形成する工程
と、 上記メサ構造以外の上記ウエット用エッチングストッパ
層上に形成された半導体層を上記ウエット用エッチング
ストッパ層に達する深さまでウエットエッチングする工
程と、 上記メサ構造を埋め込むように低誘電率材料からなる層
を上記メサ構造の両側に形成する工程と、 上記半導体レーザ領域上、及び上記変調器領域上にそれ
ぞれ電極を形成する工程と、 上記基板の裏面上に電極を形成する工程とを備えたこと
を特徴とする半導体装置の製造方法。4. A wet etching stopper layer of a first conductivity type serving as an etching stopper layer for wet etching on a first conductivity type semiconductor substrate having a semiconductor laser region and a modulator region arranged so as to be in contact with each other. ,
Forming a first conductivity type dry etching stopper layer to be an etching stopper layer for dry etching; and forming a region on the semiconductor laser region on the dry etching stopper layer, the first conductivity type lower cladding. A first conductive type upper clad layer having a diffraction grating inside the active layer and a first conductive type upper clad layer having a diffraction grating therein. Layer and the first second
Forming an optical waveguide structure having a stripe shape of a predetermined width extending in the arrangement direction of the semiconductor laser region and the modulator region, in which a conductive type upper clad layer is laminated; and both sides of the optical waveguide structure. Forming a current block layer on the dry etching stopper layer so as to bury the optical waveguide structure; and forming a second second layer on the current block layer and the optical waveguide structure.
Forming a conductive type upper cladding layer and a second conductive type contact layer; forming an isolation region on a boundary region between the semiconductor laser region and the resonator region; Only two regions having a predetermined width adjacent to both sides of a region forming a stripe-shaped mesa structure having a predetermined width centered on the waveguide structure in the width direction are dry-etched to a depth reaching the dry etching stopper layer. Forming a mesa structure by wet etching the semiconductor layer formed on the wet etching stopper layer other than the mesa structure to a depth reaching the wet etching stopper layer; embedding the mesa structure Forming a layer made of a low dielectric constant material on both sides of the mesa structure, Pass on, and a method of manufacturing a semiconductor device comprising the steps of forming the respective electrodes in the modulator region, further comprising a step of forming an electrode on the back surface of the substrate.
ザ領域と変調器領域とを有する第１導電型半導体基板上
に、ドライエッチングに対してエッチングストッパ層と
なる第１導電型ドライ用エッチングストッパ層と、ウェ
ットエッチングに対してエッチングストッパ層となる第
１導電型ウエット用エッチングストッパ層とを形成する
工程と、 該ドライ用エッチングストッパ層上に、上記半導体レー
ザ領域上の領域が、第１導電型下クラッド層と，活性層
と，その内部に回折格子を有する第１の第２導電型上ク
ラッド層とが積層されてなり、上記変調器領域上の領域
が第１導電型下クラッド層と，光導波層と，第１の第２
導電型上クラッド層とが積層されてなる、上記半導体レ
ーザ領域と変調器領域との配列方向に向かって伸びる所
定幅のストライプ形状を有する光導波路構造を形成する
工程と、 上記光導波路構造の両側のドライ用エッチングストッパ
層上に、この光導波路構造を埋め込むように電流ブロッ
ク層を形成する工程と、 この電流ブロック層と上記光導波路構造上に第２の第２
導電型上クラッド層と、第２導電型コンタクト層とを形
成する工程と、 上記半導体レーザ領域と共振器領域との境界領域上にア
イソレーション領域を形成する工程と、 上記コンタクト層の、上記光導波路構造を幅方向の中心
とした所定幅を有するストライプ形状のメサ構造を形成
する領域の両側の、このメサ構造を形成する領域に対し
て所定の間隔を隔てて位置する領域を、上記ウエット用
エッチングストッパ層に達する深さまでウエットエッチ
ングする工程と、 上記メサ構造を形成する領域以外の上記ドライ用エッチ
ングストッパ層上に形成された半導体層を、上記ドライ
用エッチングストッパ層に達するまでドライエッチング
してメサ構造を形成する工程と、 上記メサ構造を埋め込むように低誘電率材料からなる層
を上記メサ構造の両側に形成する工程と、 上記半導体レーザ領域上、及び上記変調器領域上にそれ
ぞれ電極を形成する工程と、 上記基板の裏面上に電極を形成する工程とを備えたこと
を特徴とする半導体装置の製造方法。5. A first conductivity type dry etching stopper layer serving as an etching stopper layer for dry etching on a first conductivity type semiconductor substrate having a semiconductor laser region and a modulator region arranged to be in contact with each other. Forming a first conductivity type wet etching stopper layer serving as an etching stopper layer for wet etching; and forming a region on the semiconductor laser region below the first conductivity type on the dry etching stopper layer. A clad layer, an active layer, and a first second conductivity type upper clad layer having a diffraction grating therein are laminated, and a region above the modulator region is a first conductivity type lower clad layer, Wave layer and the first second
Forming an optical waveguide structure having a stripe shape of a predetermined width extending in the arrangement direction of the semiconductor laser region and the modulator region, in which a conductive type upper clad layer is laminated; and both sides of the optical waveguide structure. Forming a current block layer on the dry etching stopper layer so as to bury the optical waveguide structure; and forming a second second layer on the current block layer and the optical waveguide structure.
Forming a conductive type upper cladding layer and a second conductive type contact layer; forming an isolation region on a boundary region between the semiconductor laser region and the resonator region; A region located at a predetermined distance from the region where the mesa structure is formed on both sides of the region where the stripe-shaped mesa structure having a predetermined width with the waveguide structure as the center in the width direction is used for the wet region. Wet etching to a depth that reaches the etching stopper layer; and dry etching the semiconductor layer formed on the dry etching stopper layer other than the region where the mesa structure is formed until the semiconductor layer reaches the dry etching stopper layer. A step of forming a mesa structure; and a step of forming a layer made of a low-dielectric Forming an electrode on the semiconductor laser region and on the modulator region; and forming an electrode on the back surface of the substrate. Manufacturing method.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25715797A JPH1197799A (en) | 1997-09-22 | 1997-09-22 | Fabrication of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25715797A JPH1197799A (en) | 1997-09-22 | 1997-09-22 | Fabrication of semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1197799A true JPH1197799A (en) | 1999-04-09 |
Family
ID=17302503
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25715797A Pending JPH1197799A (en) | 1997-09-22 | 1997-09-22 | Fabrication of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1197799A (en) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002368337A (en) * | 2001-06-11 | 2002-12-20 | Oki Electric Ind Co Ltd | Semiconductor optical functional element and its manufacturing method |
| JP2004333502A (en) * | 1999-04-19 | 2004-11-25 | Murata Mfg Co Ltd | Manufacturing method for external force detection sensor |
| JP2006215520A (en) * | 2005-02-04 | 2006-08-17 | Qualcomm Mems Technologies Inc | Method for manufacturing optical interference color display |
| JP2007208134A (en) * | 2006-02-03 | 2007-08-16 | Sumitomo Electric Ind Ltd | How to produce compound semiconductor optical device |
| US7709964B2 (en) | 2003-09-30 | 2010-05-04 | Qualcomm, Inc. | Structure of a micro electro mechanical system and the manufacturing method thereof |
| US7719754B2 (en) | 2008-09-30 | 2010-05-18 | Qualcomm Mems Technologies, Inc. | Multi-thickness layers for MEMS and mask-saving sequence for same |
| JP2010238886A (en) * | 2009-03-31 | 2010-10-21 | Seiko Npc Corp | Semiconductor device and method of manufacturing the same |
| US7906353B2 (en) | 2004-09-27 | 2011-03-15 | Qualcomm Mems Technologies, Inc. | Method of fabricating interferometric devices using lift-off processing techniques |
| JP2012248746A (en) * | 2011-05-30 | 2012-12-13 | Sumitomo Electric Ind Ltd | Manufacturing method of optical semiconductor device |
| JP2019192879A (en) * | 2018-04-27 | 2019-10-31 | 住友電工デバイス・イノベーション株式会社 | Optical semiconductor element, manufacturing method thereof, photonic integrated semiconductor element, and manufacturing method thereof |
-
1997
- 1997-09-22 JP JP25715797A patent/JPH1197799A/en active Pending
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004333502A (en) * | 1999-04-19 | 2004-11-25 | Murata Mfg Co Ltd | Manufacturing method for external force detection sensor |
| JP4569167B2 (en) * | 1999-04-19 | 2010-10-27 | 株式会社村田製作所 | Manufacturing method of external force detection sensor |
| JP2002368337A (en) * | 2001-06-11 | 2002-12-20 | Oki Electric Ind Co Ltd | Semiconductor optical functional element and its manufacturing method |
| US7709964B2 (en) | 2003-09-30 | 2010-05-04 | Qualcomm, Inc. | Structure of a micro electro mechanical system and the manufacturing method thereof |
| US7906353B2 (en) | 2004-09-27 | 2011-03-15 | Qualcomm Mems Technologies, Inc. | Method of fabricating interferometric devices using lift-off processing techniques |
| JP2006215520A (en) * | 2005-02-04 | 2006-08-17 | Qualcomm Mems Technologies Inc | Method for manufacturing optical interference color display |
| JP2007208134A (en) * | 2006-02-03 | 2007-08-16 | Sumitomo Electric Ind Ltd | How to produce compound semiconductor optical device |
| US7719754B2 (en) | 2008-09-30 | 2010-05-18 | Qualcomm Mems Technologies, Inc. | Multi-thickness layers for MEMS and mask-saving sequence for same |
| JP2010238886A (en) * | 2009-03-31 | 2010-10-21 | Seiko Npc Corp | Semiconductor device and method of manufacturing the same |
| JP2012248746A (en) * | 2011-05-30 | 2012-12-13 | Sumitomo Electric Ind Ltd | Manufacturing method of optical semiconductor device |
| JP2019192879A (en) * | 2018-04-27 | 2019-10-31 | 住友電工デバイス・イノベーション株式会社 | Optical semiconductor element, manufacturing method thereof, photonic integrated semiconductor element, and manufacturing method thereof |
| WO2019208697A1 (en) * | 2018-04-27 | 2019-10-31 | 住友電工デバイス・イノベーション株式会社 | Optical semiconductor element and method for producing same, and integrated optical semiconductor element and method for producing same |
| CN112042069A (en) * | 2018-04-27 | 2020-12-04 | 住友电工光电子器件创新株式会社 | Optical semiconductor element and method for manufacturing the same, and optical integrated semiconductor element and method for manufacturing the same |
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