JPH1197683A - Semiconductor device and manufacture thereof - Google Patents
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- JPH1197683A JPH1197683A JP9252448A JP25244897A JPH1197683A JP H1197683 A JPH1197683 A JP H1197683A JP 9252448 A JP9252448 A JP 9252448A JP 25244897 A JP25244897 A JP 25244897A JP H1197683 A JPH1197683 A JP H1197683A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は半導体装置及びその
製造方法、特にそのゲート絶縁膜の改良に関するもので
ある。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method of manufacturing the same, and more particularly to an improvement of a gate insulating film.
【０００２】[0002]
【従来の技術】近年、電気的な書き込み及び消去が可能
な不揮発性半導体メモリ（ＥＥＰＲＯＭ）に代表される
ような、ゲート絶縁膜がトンネル絶縁膜として利用され
る素子では、書き込み及び消去の際に１０ＭＶ／ｃｍを
上回る高い電界がゲート絶縁膜に印加される。また、論
理演算素子のゲート絶縁膜では、性能を維持していくた
めに、微細化されるほど高い電界が印加されるようにな
っていく。ゲート絶縁膜に上記のような高い電界が印加
されることによって、電界から高いエネルギーを得た電
子が通過するために、ゲート絶縁膜に対しては高い絶縁
破壊耐性が要求される。2. Description of the Related Art In recent years, an element in which a gate insulating film is used as a tunnel insulating film, such as a nonvolatile semiconductor memory (EEPROM) capable of electrically writing and erasing, has been used for writing and erasing. A high electric field exceeding 10 MV / cm is applied to the gate insulating film. Further, in the gate insulating film of the logical operation element, a higher electric field is applied as the size is reduced in order to maintain the performance. When a high electric field as described above is applied to the gate insulating film, electrons having high energy from the electric field pass through the gate insulating film. Therefore, a high dielectric breakdown resistance is required for the gate insulating film.
【０００３】従来技術におけるゲート絶縁膜では、形成
温度や形成雰囲気といったパラメータを変えて種々の絶
縁膜を形成し、それらの電気的な特性を評価してスペッ
クを満たす条件を使用するという、経験的な手法が採ら
れてきた。しかしながら、ゲート絶縁膜がますます薄く
なる現状では、上記のスペックを満たすことは困難にな
りつつある。In a conventional gate insulating film, various insulating films are formed by changing parameters such as a forming temperature and a forming atmosphere, and their electrical characteristics are evaluated to use a condition satisfying specifications. Techniques have been adopted. However, under the current situation where the gate insulating film becomes increasingly thin, it is becoming difficult to satisfy the above specifications.
【０００４】[0004]
【発明が解決しようとする課題】このように、不揮発性
メモリのトンネル絶縁膜や論理演算素子のゲート絶縁膜
に対しては高い絶縁破壊耐性が要求されるが、十分なス
ペックを満たすことは極めて困難であり、素子の信頼性
低下等を招く要因となっていた。As described above, a high dielectric breakdown resistance is required for a tunnel insulating film of a nonvolatile memory and a gate insulating film of a logical operation element, but it is extremely difficult to satisfy a sufficient specification. It is difficult and causes a decrease in the reliability of the device.
【０００５】本発明は、上記従来の問題に対してなされ
たものであり、ゲート絶縁膜等の信頼性を高めて、素子
の信頼性や特性の向上をはかることが可能な半導体装置
及びその製造方法を提供することにある。SUMMARY OF THE INVENTION The present invention has been made to solve the above-mentioned conventional problems. A semiconductor device capable of improving the reliability and characteristics of a device by improving the reliability of a gate insulating film and the like, and a method of manufacturing the same. It is to provide a method.
【０００６】[0006]
【課題を解決するための手段】本発明に係る半導体装置
は、半導体上にハロゲン元素を含有した絶縁膜（ゲート
絶縁膜）を介して形成された電極（ゲート電極）と、こ
の電極の両端部に対応して形成された不純物拡散領域
（ソース・ドレイン拡散領域）とを少なくとも有し、前
記絶縁膜の前記半導体との界面近傍及び前記電極との界
面近傍のハロゲン元素の濃度が該絶縁膜の膜厚方向中央
部近傍のハロゲン元素の濃度と同等又はそれ以上である
ことを特徴とする（発明Ａとする）。A semiconductor device according to the present invention comprises an electrode (gate electrode) formed on a semiconductor via an insulating film containing a halogen element (gate insulating film), and both ends of the electrode. And at least an impurity diffusion region (source / drain diffusion region) formed corresponding to the thickness of the insulating film. The concentration is equal to or higher than the concentration of the halogen element in the vicinity of the center in the film thickness direction (invention A).
【０００７】代表的には、半導体としてシリコン基板、
ハロゲン元素としてフッ素、絶縁膜としてシリコン、酸
素及び窒素からなる絶縁膜（オキシナイトライド膜）或
いはシリコン及び窒素からなる絶縁膜（シリコン窒化
膜）、電極としてポリシリコン電極があげられる。な
お、絶縁膜としてペロブスカイト構造を有する強誘電体
膜を用いることも可能である。[0007] Typically, a silicon substrate as a semiconductor,
An insulating film (oxynitride film) composed of silicon, oxygen, and nitrogen or an insulating film composed of silicon and nitrogen (silicon nitride film) as a halogen element, fluorine, and a polysilicon electrode as an electrode. Note that a ferroelectric film having a perovskite structure can be used as the insulating film.
【０００８】例えば、ゲート絶縁膜のシリコン基板との
界面近傍の界面遷移層には、シリコンの未結合手や結合
エネルギーの小さいＳｉ−Ｈ結合等が多数存在するが、
界面遷移層にフッ素を導入することにより、シリコンの
未結合手にフッ素が終端したり、Ｓｉ−Ｈ結合の水素が
フッ素に置換することにより、結合エネルギーの大きい
Ｓｉ−Ｆ結合を形成することができる。また、同時に、
歪んだＳｉ−Ｏ（或いはＮ）−Ｓｉ結合にフッ素が作用
し、Ｓｉ−Ｏ（或いはＮ）とＳｉ−Ｆとに分離すること
で、応力を緩和させることができる。これにより、ゲー
ト絶縁膜に高電界を長時間印加した場合のＴＤＤＢ（Ti
me Dependence Dielectric Breakdown）特性など、ゲー
ト絶縁膜の信頼性に関する特性を改善することができ
る。For example, in the interface transition layer near the interface of the gate insulating film with the silicon substrate, there are a large number of dangling bonds of silicon and Si—H bonds having small binding energy.
By introducing fluorine into the interface transition layer, fluorine is terminated at dangling bonds of silicon, or hydrogen of Si-H bonds is replaced with fluorine, thereby forming a Si-F bond having a large binding energy. it can. At the same time,
Fluorine acts on the distorted Si—O (or N) —Si bond to separate it into Si—O (or N) and Si—F, so that the stress can be reduced. Thereby, the TDDB (Ti) when a high electric field is applied to the gate insulating film for a long time is obtained.
It is possible to improve characteristics related to the reliability of the gate insulating film, such as the characteristics of me-dependence dielectric breakdown.
【０００９】図６は、ゲート絶縁膜にオキシナイトライ
ド膜を用いたｎチャネルＭＩＳトランジスタについて、
ゲート絶縁膜の両界面にフッ素を導入したときの信頼性
の改善効果を示したものである。横軸は一定電界を印加
し続けた場合の絶縁破壊に至るまでのゲート絶縁膜中へ
の電荷注入量（Charge to Breakdown ：Ｑbd）を表し、
縦軸は絶縁破壊の累積不良率Ｐを“ln(-ln(1-P))”とし
て表している。これによれば、ゲート絶縁膜の両界面に
フッ素を導入することで、分布形状が改善されているこ
とがわかる。すなわち、ゲート絶縁膜の一方の界面（ゲ
ート絶縁膜のゲート電極となるポリシリコン側の界面）
にのみ所定の濃度のフッ素を導入した場合には、シリコ
ン基板から電子を注入した場合には改善効果がみられる
が、ゲート電極から電子を注入した場合には改善効果が
みられない。これに対して、ゲート絶縁膜の両界面にフ
ッ素を導入した場合には、いずれの方向から電子を注入
した場合においても、Ｑbdのワイブル分布形状が改善さ
れていることがわかる。FIG. 6 shows an n-channel MIS transistor using an oxynitride film as a gate insulating film.
This shows the effect of improving the reliability when fluorine is introduced into both interfaces of the gate insulating film. The horizontal axis represents the charge injection amount (Charge to Breakdown: Qbd) into the gate insulating film up to the dielectric breakdown when a constant electric field is continuously applied.
The vertical axis represents the cumulative failure rate P of dielectric breakdown as “ln (−ln (1-P))”. According to this, it is found that the distribution shape is improved by introducing fluorine into both interfaces of the gate insulating film. That is, one interface of the gate insulating film (the interface on the polysilicon side serving as the gate electrode of the gate insulating film)
When only a predetermined concentration of fluorine is introduced into the gate electrode, an improvement effect is observed when electrons are injected from the silicon substrate, but no improvement effect is observed when electrons are injected from the gate electrode. On the other hand, when fluorine is introduced into both interfaces of the gate insulating film, the Weibull distribution shape of Qbd is improved regardless of the direction in which electrons are injected.
【００１０】このように、前記発明によれば、ハロゲン
元素によりゲート絶縁膜の両界面の欠陥密度が低減され
て絶縁破壊耐性を改善できるとともに、ゲート絶縁膜に
高電界ストレスを印加した後の低電界リーク電流の増加
を抑えることが可能となる。従って、ゲート絶縁膜の信
頼性が向上し、素子の信頼性や特性の向上をはかること
が可能になる。As described above, according to the present invention, the defect density at both interfaces of the gate insulating film can be reduced by the halogen element, the dielectric breakdown resistance can be improved, and the low voltage after applying a high electric field stress to the gate insulating film can be obtained. It is possible to suppress an increase in electric field leakage current. Therefore, the reliability of the gate insulating film is improved, and the reliability and characteristics of the device can be improved.
【００１１】前記発明Ａに対応する半導体装置の製造方
法は、半導体上に絶縁膜を介して形成された電極と、こ
の電極の両端部に対応して形成された不純物拡散領域と
を少なくとも有する半導体装置の製造方法において、前
記半導体、前記絶縁膜及び前記電極の構成材にハロゲン
元素（少なくともハロゲンを含む物質のイオン）を導入
し、導入されたハロゲン元素を前記絶縁膜の両界面に拡
散させることを特徴とする。代表的には、半導体、ゲー
ト絶縁膜及びゲート電極構成膜に対して、ゲート絶縁膜
中にハロゲン元素濃度のピークがくるようにイオン注入
を行い、熱処理によってハロゲン元素をゲート絶縁膜の
両界面に拡散させる。A method of manufacturing a semiconductor device according to the invention A is directed to a semiconductor device having at least an electrode formed on a semiconductor via an insulating film and an impurity diffusion region formed at both ends of the electrode. In a method of manufacturing a device, a halogen element (an ion of a substance containing at least halogen) is introduced into a constituent material of the semiconductor, the insulating film, and the electrode, and the introduced halogen element is diffused to both interfaces of the insulating film. It is characterized by. Typically, ions are implanted into a semiconductor, a gate insulating film, and a gate electrode constituent film so that a peak of a halogen element concentration is present in the gate insulating film, and a halogen element is implanted into both interfaces of the gate insulating film by heat treatment. Spread.
【００１２】また、前記発明Ａに対応する半導体装置の
製造方法は、半導体上に絶縁膜を介して形成された電極
と、この電極の両端部に対応して形成された不純物拡散
領域とを少なくとも有する半導体装置の製造方法におい
て、前記半導体及び前記電極の構成材にハロゲン元素を
導入し、これら半導体及び電極の構成材に導入したハロ
ゲン元素を前記絶縁膜の両界面に拡散させることを特徴
とする。代表的には、半導体基板にハロゲン元素をイオ
ン注入した後、ゲート絶縁膜を介してゲート電極構成膜
を形成し、その後ゲート電極構成膜にハロゲン元素をイ
オン注入し、さらにその後熱処理によって半導体基板及
びゲート電極構成膜に導入したハロゲン元素をゲート絶
縁膜の両界面に拡散させる。Further, the method of manufacturing a semiconductor device according to the invention A is characterized in that at least an electrode formed on a semiconductor via an insulating film and an impurity diffusion region formed at both ends of the electrode are formed. In the method for manufacturing a semiconductor device having the above, a halogen element is introduced into the constituent material of the semiconductor and the electrode, and the halogen element introduced into the constituent material of the semiconductor and the electrode is diffused to both interfaces of the insulating film. . Typically, after a halogen element is ion-implanted into a semiconductor substrate, a gate electrode constituent film is formed via a gate insulating film. The halogen element introduced into the gate electrode constituent film is diffused to both interfaces of the gate insulating film.
【００１３】前記各方法によれば、ゲート絶縁膜の両界
面近傍に効果的にハロゲン元素を導入することができる
ため（例えば、拡散したハロゲン元素がゲート絶縁膜の
界面でパイルアップして界面近傍のハロゲン元素の濃度
が高くなる。）、先に述べたように、ＴＤＤＢ特性の改
善などゲート絶縁膜の信頼性を向上させることができ
る。According to each of the above methods, the halogen element can be effectively introduced into the vicinity of both interfaces of the gate insulating film (for example, the diffused halogen element piles up at the interface of the gate insulating film and the vicinity of the interface becomes large). The concentration of the halogen element becomes higher.) As described above, the reliability of the gate insulating film can be improved, such as improvement in TDDB characteristics.
【００１４】例えば、ゲート電極の多結晶シリコン膜中
にフッ素を導入し、熱拡散によってゲート絶縁膜へフッ
素を導入しようとした場合、ゲート絶縁膜が酸化膜であ
れば、フッ素は酸化膜中を比較的容易に拡散することが
できるので、酸化膜の両界面にフッ素を導入することも
可能である。しかし、フッ素の拡散を抑制してしまうオ
キシナイトライド膜や窒化膜をゲート絶縁膜として用い
た場合には、シリコン基板とゲート絶縁膜との界面に所
定の濃度のフッ素を導入することはできない。図４は、
オキシナイトライド膜上に形成された多結晶シリコン膜
からのみフッ素を拡散させた場合のフッ素の深さ方向の
プロファイルを示したものであるが、窒素を含む領域に
よってフッ素の拡散が抑制され、シリコン基板とオキシ
ナイトライド膜との界面にフッ素が導入され難くなって
いる。一方、図５は、本発明の方法によってゲート絶縁
膜にフッ素を導入した場合のフッ素の深さ方向のプロフ
ァイルを示したものであるが、オキシナイトライド膜の
両界面に高濃度でフッ素を導入することができる。For example, when fluorine is introduced into a polycrystalline silicon film of a gate electrode and fluorine is to be introduced into the gate insulating film by thermal diffusion, if the gate insulating film is an oxide film, fluorine is introduced into the oxide film. Since it can be diffused relatively easily, fluorine can be introduced into both interfaces of the oxide film. However, when an oxynitride film or a nitride film that suppresses diffusion of fluorine is used as the gate insulating film, it is impossible to introduce a predetermined concentration of fluorine into the interface between the silicon substrate and the gate insulating film. FIG.
It shows the profile in the depth direction of fluorine when fluorine is diffused only from the polycrystalline silicon film formed on the oxynitride film, but the diffusion of fluorine is suppressed by the region containing nitrogen, and silicon It is difficult for fluorine to be introduced into the interface between the substrate and the oxynitride film. On the other hand, FIG. 5 shows a profile of fluorine in the depth direction when fluorine is introduced into the gate insulating film by the method of the present invention, and fluorine is introduced at a high concentration into both interfaces of the oxynitride film. can do.
【００１５】また、前記第１番目の方法によれば、ハロ
ゲン元素のイオン注入の際にゲート絶縁膜中の結合を切
断することにより、その後の熱処理で絶縁膜構造を再構
築することができるとういう利点がある。一方、ハロゲ
ン元素のイオン注入後に高温の熱処理が不可能な場合、
ゲート絶縁膜を通過するようにハロゲン元素をイオン注
入すると、ゲート絶縁膜構造を再構築することが困難で
ある。第２番目の方法によれば、半導体基板及びゲート
電極構成膜に導入されたハロゲン元素をゲート絶縁膜に
拡散させるので、ゲート絶縁膜中の結合をイオン注入に
よって切断せずに効果的にゲート絶縁膜の両界面にハロ
ゲン元素を導入することができる。According to the first method, by breaking the bond in the gate insulating film at the time of ion implantation of the halogen element, the insulating film structure can be reconstructed by the subsequent heat treatment. There are advantages. On the other hand, if high-temperature heat treatment is not possible after ion implantation of halogen element,
When a halogen element is ion-implanted so as to pass through the gate insulating film, it is difficult to reconstruct the gate insulating film structure. According to the second method, the halogen element introduced into the semiconductor substrate and the gate electrode constituent film is diffused into the gate insulating film, so that the bond in the gate insulating film is effectively cut without being cut by ion implantation. A halogen element can be introduced into both interfaces of the film.
【００１６】また、本発明に係る半導体装置は、半導体
上にハロゲン元素を含有した第１の絶縁膜（第１のゲー
ト絶縁膜）を介して形成された第１の電極（第１のゲー
ト電極：フロティングゲート）と、この第１の電極の両
端部に対応して形成された不純物拡散領域（ソース・ド
レイン拡散領域）と、前記第１の電極上にハロゲン元素
を含有した第２の絶縁膜（第２のゲート絶縁膜）を介し
て形成された第２の電極（第２のゲート電極：コントロ
ールゲート）とを少なくとも有し、前記第１の絶縁膜の
前記半導体との界面近傍及び前記第１の電極との界面近
傍のハロゲン元素の濃度が該第１の絶縁膜の膜厚方向中
央部近傍のハロゲン元素の濃度と同等またはそれ以上で
あり、前記第２の絶縁膜の前記第１の電極との界面近傍
及び前記第２の電極との界面近傍のハロゲン元素の濃度
が該第２の絶縁膜の膜厚方向中央部近傍のハロゲン元素
の濃度と同等又はそれ以上であることを特徴とする（発
明Ｂとする）。Further, the semiconductor device according to the present invention has a first electrode (first gate electrode) formed on a semiconductor via a first insulating film containing a halogen element (first gate insulating film). : Floating gate), impurity diffusion regions (source / drain diffusion regions) formed corresponding to both ends of the first electrode, and a second insulating material containing a halogen element on the first electrode. A second electrode (a second gate electrode: a control gate) formed via a film (a second gate insulating film), in the vicinity of an interface between the first insulating film and the semiconductor, and The concentration of the halogen element near the interface with the first electrode is equal to or higher than the concentration of the halogen element near the center in the thickness direction of the first insulating film; Near the interface with the second electrode and the second electrode. The concentration of halogen element in the vicinity of the interface between is characterized in that at a concentration equal to or more halogen element in the film thickness direction central portion near the second insulating film (the invention B).
【００１７】代表的には、半導体としてシリコン基板、
ハロゲン元素としてフッ素、第１の絶縁膜としてシリコ
ン、酸素及び窒素からなる絶縁膜（オキシナイトライド
膜）或いはシリコン及び窒素からなる絶縁膜（シリコン
窒化膜）、第１及び第２の電極としてポリシリコン電極
があげられる。Typically, a silicon substrate as a semiconductor,
Fluorine as a halogen element, an insulating film (oxynitride film) composed of silicon, oxygen and nitrogen as the first insulating film or an insulating film (silicon nitride film) composed of silicon and nitrogen, and polysilicon as the first and second electrodes Electrodes.
【００１８】前記発明によれば、絶縁膜の両界面にハロ
ゲン元素を導入することにより、前記発明Ａで述べたの
と同様に、絶縁膜の信頼性が向上して素子の信頼性や特
性の向上をはかることが可能になる。すなわち、第１の
絶縁膜及び第２の絶縁膜それぞれの両界面にハロゲン元
素を導入することにより、電子を高電界でトンネルさせ
る第１の絶縁膜の絶縁破壊耐性やストレスリーク特性が
改善されるばかりでなく、電子の出し入れをコントロー
ルする第２の電極下の第２の絶縁膜の特性も均質化させ
ることが可能となる。According to the present invention, by introducing a halogen element into both interfaces of the insulating film, the reliability of the insulating film is improved and the reliability and characteristics of the element are improved, as described in the invention A. It is possible to improve. That is, by introducing a halogen element into both interfaces of the first insulating film and the second insulating film, the dielectric breakdown resistance and the stress leak characteristic of the first insulating film that tunnels electrons with a high electric field are improved. In addition, the characteristics of the second insulating film below the second electrode for controlling the inflow and outflow of electrons can be made uniform.
【００１９】前記発明Ｂに対応する半導体装置の製造方
法は、半導体上に第１の絶縁膜を介して形成された第１
の電極と、この第１の電極の両端部に対応して形成され
た不純物拡散領域と、前記第１の電極上に第２の絶縁膜
を介して形成された第２の電極とを少なくとも有する半
導体装置の製造方法において、少なくとも前記半導体、
前記第１の電極の構成材及び前記第２の電極の構成材に
ハロゲン元素を導入し、前記半導体及び前記第１の電極
の構成材に導入したハロゲン元素を前記第１の絶縁膜の
両界面に拡散させ、前記第１の電極の構成材及び前記第
２の電極の構成材に導入したハロゲン元素を前記第２の
絶縁膜の両界面に拡散させることを特徴とする。The method of manufacturing a semiconductor device according to the invention B is a method of manufacturing a semiconductor device, comprising: forming a first insulating film on a semiconductor via a first insulating film;
And at least an impurity diffusion region formed at both ends of the first electrode, and a second electrode formed on the first electrode with a second insulating film interposed therebetween. In the method for manufacturing a semiconductor device, at least the semiconductor,
A halogen element is introduced into the constituent material of the first electrode and the constituent material of the second electrode, and the halogen element introduced into the constituent material of the semiconductor and the first electrode is applied to both interfaces of the first insulating film. And the halogen element introduced into the constituent material of the first electrode and the constituent material of the second electrode is diffused to both interfaces of the second insulating film.
【００２０】また、前記発明Ｂに対応する半導体装置の
製造方法は、半導体上に第１の絶縁膜を介して形成され
た第１の電極と、この第１の電極の両端部に対応して形
成された不純物拡散領域と、前記第１の電極上に第２の
絶縁膜を介して形成された第２の電極とを少なくとも有
する半導体装置の製造方法において、前記第１の絶縁
膜、第１の電極、第２の絶縁膜及び第２の電極をパター
ン形成した後、これらパターン形成された第１の絶縁
膜、第１の電極、第２の絶縁膜及び第２の電極を覆うハ
ロゲン元素を含有する第３の絶縁膜を形成し、この第３
の絶縁膜に含有されたハロゲン元素を前記第１及び第２
の絶縁膜に拡散させることを特徴とする。Further, the method of manufacturing a semiconductor device according to the invention B is directed to a method of manufacturing a semiconductor device with a first electrode formed on a semiconductor with a first insulating film interposed therebetween and corresponding to both ends of the first electrode. In a method for manufacturing a semiconductor device having at least an impurity diffusion region formed and a second electrode formed on the first electrode with a second insulating film interposed therebetween, the first insulating film, the first After patterning the first electrode, the second insulating film, and the second electrode, the halogen element covering the patterned first insulating film, the first electrode, the second insulating film, and the second electrode is removed. Forming a third insulating film containing the third insulating film;
The halogen element contained in the first and second insulating films
Characterized by being diffused into the insulating film.
【００２１】前記各製造方法によれば、第１及び第２の
絶縁膜それぞれの両界面近傍に効果的にハロゲン元素を
導入することができるため、前記発明Ａで述べたのと同
様に、絶縁膜の信頼性が向上して素子の信頼性や特性の
向上をはかることが可能になる。According to each of the above-described manufacturing methods, the halogen element can be effectively introduced near both interfaces of the first and second insulating films. The reliability of the film is improved, and the reliability and characteristics of the device can be improved.
【００２２】[0022]
【発明の実施の形態】以下、本発明の実施形態を図面を
参照して詳細に説明する。Embodiments of the present invention will be described below in detail with reference to the drawings.
【００２３】まず、本発明の第１の実施形態について、
図１、図２及び図３を参照して説明する。First, regarding the first embodiment of the present invention,
This will be described with reference to FIGS.
【００２４】図１において、ｐ型シリコン基板１上に
は、素子分離絶縁膜となるシリコン熱酸化膜２が形成さ
れている。また、シリコン基板１表面には、ゲート絶縁
膜としてシリコン、酸素及び窒素を主成分とする絶縁膜
３（オキシナイトライド膜）が形成されている。このゲ
ート絶縁膜３にはフッ素原子（一般的にはハロゲン元
素）が導入されている。このフッ素の濃度は、ゲート絶
縁膜３の両界面近傍の濃度がゲート絶縁膜３の中央部近
傍の濃度と同等或いはそれ以上となるような分布となっ
ている。ゲート絶縁膜３上にはゲート電極となる多結晶
シリコン膜４が形成されている。In FIG. 1, a silicon thermal oxide film 2 serving as an element isolation insulating film is formed on a p-type silicon substrate 1. On the surface of the silicon substrate 1, an insulating film 3 (oxynitride film) mainly containing silicon, oxygen and nitrogen is formed as a gate insulating film. Fluorine atoms (generally halogen elements) are introduced into the gate insulating film 3. The concentration of fluorine has a distribution such that the concentration near both interfaces of the gate insulating film 3 is equal to or higher than the concentration near the center of the gate insulating film 3. Polycrystalline silicon film 4 serving as a gate electrode is formed on gate insulating film 3.
【００２５】また、多結晶シリコン膜４上にはＣＶＤシ
リコン酸化膜６が形成されており、ゲート電極４の側壁
には側壁絶縁膜となるシリコン窒化膜８が形成されてい
る。また、ゲート電極４の両端近傍のシリコン基板１表
面には、リンのイオン注入によってｎ型のソース・ドレ
イン拡散層７ａ及び７ｂが形成されており、ソース・ド
レイン拡散層表面にはシリサイド層９が形成されてい
る。さらに、全面に形成された層間絶縁膜となるＣＶＤ
シリコン酸化膜１０にはコンタクト孔が開口され、配線
となるＡｌ電極１１が形成されている。Further, a CVD silicon oxide film 6 is formed on the polycrystalline silicon film 4, and a silicon nitride film 8 serving as a side wall insulating film is formed on a side wall of the gate electrode 4. On the surface of the silicon substrate 1 near both ends of the gate electrode 4, n-type source / drain diffusion layers 7a and 7b are formed by ion implantation of phosphorus, and a silicide layer 9 is formed on the surface of the source / drain diffusion layer. Is formed. Further, CVD to be an interlayer insulating film formed on the entire surface
A contact hole is opened in the silicon oxide film 10, and an Al electrode 11 serving as a wiring is formed.
【００２６】以下、図１に示したｎチャネルＭＩＳトラ
ンジスタの製造工程について、図２（ａ）〜図３（ｌ）
を参照して説明する。Hereinafter, the steps of manufacturing the n-channel MIS transistor shown in FIG. 1 will be described with reference to FIGS.
This will be described with reference to FIG.
【００２７】まず、図２（ａ）に示すように、例えば面
方位（１００）、比抵抗４〜６Ωｃｍのｐ型シリコン基
板１を用意し、このｐ型シリコン基板１の表面に通常の
選択酸化法によって厚さ０．６μｍ程度の素子分離絶縁
膜２を形成する。First, as shown in FIG. 2A, a p-type silicon substrate 1 having, for example, a plane orientation (100) and a specific resistance of 4 to 6 Ωcm is prepared, and the surface of the p-type silicon substrate 1 is subjected to normal selective oxidation. The element isolation insulating film 2 having a thickness of about 0.6 μm is formed by the method.
【００２８】次に、同図（ｂ）に示すように、例えば乾
燥酸素による熱酸化によって厚さ６ｎｍのシリコン酸化
膜を形成した後、例えばアンモニア（ＮＨ3 ）ガス雰囲
気中にこのシリコン酸化膜を晒すことにより、ゲート絶
縁膜として窒素原子が導入されたオキシナイトライド膜
３を形成する。続いて、ゲート絶縁膜３上にゲート電極
となる厚さ２００ｎｍの多結晶シリコン膜４を堆積す
る。この多結晶シリコン膜中に例えばオキシ塩化リン
（ＰＯＣｌ3 ）を用いてリンを拡散させ（８５０℃、３
０分間）、多結晶シリコン膜４を低抵抗化させる。Next, as shown in FIG. 2B, after a silicon oxide film having a thickness of 6 nm is formed by, for example, thermal oxidation with dry oxygen, the silicon oxide film is formed, for example, in an ammonia (NH 3 ) gas atmosphere. By exposure, an oxynitride film 3 into which nitrogen atoms have been introduced is formed as a gate insulating film. Subsequently, a 200 nm-thick polycrystalline silicon film 4 serving as a gate electrode is deposited on the gate insulating film 3. Phosphorus is diffused into this polycrystalline silicon film using, for example, phosphorus oxychloride (POCl 3 ) (850 ° C., 3
(0 minute), the resistance of the polycrystalline silicon film 4 is reduced.
【００２９】次に、同図（ｃ）に示すように、全面に、
例えば加速電圧８０ｋｅＶ、ドーズ量１×１０15cm-2で
フッ素をイオン注入する。このとき、イオン注入直後の
フッ素の濃度分布は、オキシナイトライド膜３中をピー
クとしてシリコン基板１及び多結晶シリコン膜４に拡が
った分布となるようにする。続いて、これを例えば窒素
雰囲気中で８５０℃、３０分間熱処理することで、シリ
コン基板１、ゲート絶縁膜３及び多結晶シリコン膜４に
注入されたフッ素をゲート絶縁膜３の両界面に拡散させ
る。フッ素の拡散及び拡散したフッ素のパイルアップ等
により、ゲート絶縁膜３の両界面近傍のフッ素濃度がゲ
ート絶縁膜３の中央部近傍のフッ素濃度と同等或いはそ
れ以上となる。Next, as shown in FIG.
For example, fluorine ions are implanted at an acceleration voltage of 80 keV and a dose of 1 × 10 15 cm −2 . At this time, the concentration distribution of fluorine immediately after the ion implantation is set to be a distribution that has a peak in the oxynitride film 3 and extends to the silicon substrate 1 and the polycrystalline silicon film 4. Subsequently, by performing a heat treatment at 850 ° C. for 30 minutes in, for example, a nitrogen atmosphere, fluorine implanted in the silicon substrate 1, the gate insulating film 3 and the polycrystalline silicon film 4 is diffused to both interfaces of the gate insulating film 3. . Due to the diffusion of fluorine and pile-up of the diffused fluorine, the fluorine concentration near both interfaces of the gate insulating film 3 becomes equal to or higher than the fluorine concentration near the center of the gate insulating film 3.
【００３０】次に、同図（ｄ）に示すように、多結晶シ
リコン膜４上にＣＶＤシリコン酸化膜６を堆積する。続
いて、多結晶シリコン膜４及びＣＶＤシリコン酸化膜６
をレジストマスクを用いて反応性イオンエッチング法に
よりエッチングし、ゲート部を形成する。Next, a CVD silicon oxide film 6 is deposited on the polycrystalline silicon film 4 as shown in FIG. Subsequently, the polycrystalline silicon film 4 and the CVD silicon oxide film 6
Is etched by a reactive ion etching method using a resist mask to form a gate portion.
【００３１】次に、同図（ｅ）に示すように、ゲート部
をマスクとして例えばリンを１×１０15cm-2イオン注入
する。注入されたリンイオンは、シリコン基板内部で加
速エネルギーに依存するピーク深さを中心にして分布す
る。その後、例えば、９５０℃、３０秒間の熱処理を行
い、リンをシリコン基板中に拡散し活性化させ、ソース
・ドレイン領域となる拡散層７ａを形成する。Next, as shown in FIG. 2E, for example, phosphorus is ion-implanted at 1 × 10 15 cm −2 using the gate portion as a mask. The implanted phosphorus ions are distributed around the peak depth depending on the acceleration energy inside the silicon substrate. Thereafter, for example, a heat treatment is performed at 950 ° C. for 30 seconds to diffuse phosphorus into the silicon substrate and activate it, thereby forming a diffusion layer 7a to be a source / drain region.
【００３２】次に、同図（ｆ）に示すように、全面に厚
さ１００ｎｍのシリコン窒化膜８をＣＶＤ法により堆積
する。Next, as shown in FIG. 2F, a silicon nitride film 8 having a thickness of 100 nm is deposited on the entire surface by a CVD method.
【００３３】次に、図３（ｇ）に示すように、シリコン
窒化膜８を反応性イオンエッチング法によりエッチング
してゲート側壁部を形成する。Next, as shown in FIG. 3G, the silicon nitride film 8 is etched by a reactive ion etching method to form a gate side wall.
【００３４】次に、同図（ｈ）に示すように、ゲート側
壁部をマスクとしてリンイオンを注入する。注入された
リンイオンは、シリコン基板内部で加速エネルギーに依
存するピーク深さを中心にして分布する。その後、例え
ば、９５０℃、３０秒間の熱処理を行い、リンをシリコ
ン基板中に拡散し活性化させ、ソース・ドレイン領域と
なる拡散層７ｂを形成する。Next, as shown in FIG. 1H, phosphorus ions are implanted using the gate side wall as a mask. The implanted phosphorus ions are distributed around the peak depth depending on the acceleration energy inside the silicon substrate. Thereafter, for example, a heat treatment is performed at 950 ° C. for 30 seconds to diffuse phosphorus into the silicon substrate and activate it, thereby forming a diffusion layer 7b serving as a source / drain region.
【００３５】次に、同図（ｉ）に示すように、全面に厚
さ２５ｎｍのチタン薄膜及び厚さ５０ｎｍのチタンナイ
トライド薄膜をスパッタ法により順次堆積する。さら
に、窒素雰囲気中、７００℃で１分間の熱処理を行い、
チタン薄膜をシリコン基板と反応させ、ソース・ドレイ
ン領域上にのみチタンシリサイド膜９を形成する。その
後、例えばフッ化水素酸の水溶液、硫酸と過酸化水素の
混合溶液によって、チタンナイトライド膜及び絶縁膜上
の未反応のチタン薄膜を選択的に剥離する。Next, as shown in FIG. 2I, a titanium thin film having a thickness of 25 nm and a titanium nitride thin film having a thickness of 50 nm are sequentially deposited on the entire surface by sputtering. Further, a heat treatment is performed at 700 ° C. for 1 minute in a nitrogen atmosphere.
The titanium thin film reacts with the silicon substrate to form a titanium silicide film 9 only on the source / drain regions. After that, the unreacted titanium thin film on the titanium nitride film and the insulating film is selectively peeled off using, for example, an aqueous solution of hydrofluoric acid or a mixed solution of sulfuric acid and hydrogen peroxide.
【００３６】次に、同図（ｊ）に示すように、全面に厚
さ３００ｎｍのシリコン酸化膜１０をＣＶＤ法により堆
積する。Next, as shown in FIG. 1J, a silicon oxide film 10 having a thickness of 300 nm is deposited on the entire surface by a CVD method.
【００３７】次に、同図（ｋ）に示すように、異方性ド
ライエッチングによりシリコン酸化膜１０にコンタクト
ホールを開口する。Next, as shown in FIG. 2K, a contact hole is opened in the silicon oxide film 10 by anisotropic dry etching.
【００３８】最後に、同図（ｌ）に示すように、シリコ
ン及び銅をそれぞれ例えば０．５％ずつ含有する厚さ８
００ｎｍのアルミニウム膜を形成した後、これをパター
ニングしてソース・ドレイン電極１１を形成する。その
後、４５０℃で１５分間、水素を１０％含む窒素雰囲気
中で熱処理する。Finally, as shown in FIG. 1 (l), a thickness 8 containing, for example, 0.5% each of silicon and copper, respectively.
After a 00 nm aluminum film is formed, it is patterned to form source / drain electrodes 11. Thereafter, heat treatment is performed at 450 ° C. for 15 minutes in a nitrogen atmosphere containing 10% of hydrogen.
【００３９】なお、本実施形態ではフッ素のイオン注入
はゲート電極となる多結晶シリコン膜中に直接行った
が、イオン注入時の金属不純物の混入を避けるために、
多結晶シリコン膜上に酸化膜を例えば２０ｎｍ形成し、
これを通過させるようにフッ素のイオン注入を行っても
よい。In this embodiment, the fluorine ion implantation is performed directly into the polycrystalline silicon film serving as the gate electrode. However, in order to avoid mixing of metal impurities at the time of ion implantation,
Forming an oxide film, for example, 20 nm on the polycrystalline silicon film,
Fluorine ions may be implanted so as to allow this to pass therethrough.
【００４０】また、本実施形態ではゲート絶縁膜中にピ
ークがくるようにフッ素をイオン注入したが、イオン注
入時の加速電圧をコントロールして、ゲート電極中、ゲ
ート絶縁膜中及び基板中のそれぞれにピークがくるよう
にフッ素をイオン注入してもよい。Further, in this embodiment, fluorine is ion-implanted so that a peak is present in the gate insulating film. However, the acceleration voltage at the time of ion implantation is controlled so that the fluorine is ion-implanted in the gate electrode, in the gate insulating film, and in the substrate. Fluorine may be ion-implanted so that the peak comes to the peak.
【００４１】次に、本発明の第２の実施形態について、
図７及び図８を参照して説明する。なお、最終的な構造
は図２と同様であるため、ここでは説明は省略する。Next, a second embodiment of the present invention will be described.
This will be described with reference to FIGS. Note that the final structure is the same as that of FIG.
【００４２】以下、本例のｎチャネルＭＩＳトランジス
タの製造工程について、図７（ａ）〜図８（ｎ）を参照
して説明する。Hereinafter, the manufacturing process of the n-channel MIS transistor of this embodiment will be described with reference to FIGS. 7 (a) to 8 (n).
【００４３】まず、図７（ａ）に示すように、例えば面
方位（１００）、比抵抗４〜６Ωｃｍのｐ型シリコン基
板１を用意し、このｐ型シリコン基板１の表面に通常の
選択酸化法によって厚さ０．６μｍ程度の素子分離絶縁
膜２を形成する。First, as shown in FIG. 7A, for example, a p-type silicon substrate 1 having a plane orientation (100) and a specific resistance of 4 to 6 Ωcm is prepared, and the surface of the p-type silicon substrate 1 is subjected to normal selective oxidation. The element isolation insulating film 2 having a thickness of about 0.6 μm is formed by the method.
【００４４】次に、同図（ｂ）に示すように、このシリ
コン基板１の表面にフッ素イオンを、例えば加速電圧１
０ｋｅＶ、ドーズ量１×１０15cm-2でイオン注入する。Next, as shown in FIG. 3B, fluorine ions are applied to the surface of the silicon
Ion implantation is performed at 0 keV and a dose of 1 × 10 15 cm −2 .
【００４５】次に、同図（ｃ）に示すように、例えば乾
燥酸素による熱酸化によって厚さ６ｎｍのシリコン酸化
膜を形成し、例えばアンモニア雰囲気中にこのシリコン
酸化膜を晒して窒素原子を導入し、ゲート絶縁膜となる
オキシナイトライド膜３を形成する。Next, as shown in FIG. 2C, a silicon oxide film having a thickness of 6 nm is formed by, for example, thermal oxidation with dry oxygen, and the silicon oxide film is exposed to, for example, an ammonia atmosphere to introduce nitrogen atoms. Then, an oxynitride film 3 serving as a gate insulating film is formed.
【００４６】次に、同図（ｄ）に示すように、多結晶シ
リコン膜４を形成した後、例えばオキシ塩化リンを用い
てリンの拡散（８５０℃、３０分間）を行い、多結晶シ
リコン膜４中にリンを導入し低抵抗化させる。Next, as shown in FIG. 3D, after the polycrystalline silicon film 4 is formed, phosphorus is diffused (850 ° C., 30 minutes) using, for example, phosphorus oxychloride to form a polycrystalline silicon film. Phosphorus is introduced into 4 to lower the resistance.
【００４７】次に、同図（ｅ）に示すように、多結晶シ
リコン膜４上にＣＶＤシリコン酸化膜６を堆積する。続
いて、多結晶シリコン膜６中にフッ素を、例えば加速電
圧３０ｋｅＶ、ドーズ量１×１０15cm-2でイオン注入す
る。このときフッ素のピーク濃度が多結晶シリコン膜４
中になるようにイオン注入を行う。続いて、これを例え
ば窒素雰囲気中で８５０℃、３０分間熱処理すること
で、シリコン基板１中に導入したフッ素及び多結晶シリ
コン膜４中に導入したフッ素を、オキシナイトライド膜
３の両界面に拡散させる。これにより、ゲート絶縁膜３
の両界面近傍のフッ素濃度がゲート絶縁膜３の中央部近
傍のフッ素濃度と同等或いはそれ以上となる。Next, a CVD silicon oxide film 6 is deposited on the polycrystalline silicon film 4 as shown in FIG. Subsequently, fluorine ions are implanted into the polycrystalline silicon film 6 at, for example, an acceleration voltage of 30 keV and a dose of 1 × 10 15 cm −2 . At this time, the peak concentration of fluorine is
Ion implantation is performed so as to be inside. Subsequently, this is heat-treated at 850 ° C. for 30 minutes in a nitrogen atmosphere, for example, so that the fluorine introduced into the silicon substrate 1 and the fluorine introduced into the polycrystalline silicon film 4 are deposited on both interfaces of the oxynitride film 3. Spread. Thereby, the gate insulating film 3
The fluorine concentration near both interfaces is equal to or higher than the fluorine concentration near the center of the gate insulating film 3.
【００４８】次に、同図（ｆ）に示すように、多結晶シ
リコン膜４及びＣＶＤシリコン酸化膜６をレジストマス
クを用いて反応性イオンエッチング法によりエッチング
し、ゲート部を形成する。Next, as shown in FIG. 2F, the polycrystalline silicon film 4 and the CVD silicon oxide film 6 are etched by a reactive ion etching method using a resist mask to form a gate portion.
【００４９】次に、同図（ｇ）に示すように、ゲート部
をマスクとして例えばリンを１×１０15cm-2イオン注入
する。注入されたリンイオンはシリコン基板内部で加速
エネルギーに依存するピーク深さを中心にして分布す
る。その後、例えば、９５０℃、３０秒間の熱処理を行
い、リンをシリコン基板中に拡散し活性化させ、ソース
・ドレイン領域となる拡散層７ａを形成する。Next, as shown in FIG. 3G, for example, phosphorus is ion-implanted at 1 × 10 15 cm −2 using the gate portion as a mask. The implanted phosphorus ions are distributed around the peak depth depending on the acceleration energy inside the silicon substrate. Thereafter, for example, a heat treatment is performed at 950 ° C. for 30 seconds to diffuse phosphorus into the silicon substrate and activate it, thereby forming a diffusion layer 7a to be a source / drain region.
【００５０】次に、図８（ｈ）に示すように、全面に厚
さ１００ｎｍのシリコン窒化膜８をＣＶＤ法により堆積
する。Next, as shown in FIG. 8H, a silicon nitride film 8 having a thickness of 100 nm is deposited on the entire surface by the CVD method.
【００５１】次に、同図（ｉ）に示すように、シリコン
窒化膜８を反応性イオンエッチング法によりエッチング
してゲート側壁部を形成する。Next, as shown in FIG. 2I, the silicon nitride film 8 is etched by a reactive ion etching method to form a gate side wall.
【００５２】次に、同図（ｊ）に示すように、ゲート側
壁部をマスクとしてリンイオンを注入する。注入された
リンイオンは、シリコン基板内部で加速エネルギーに依
存するピーク深さを中心にして分布する。その後、例え
ば、９５０℃、３０秒間の熱処理を行い、リンをシリコ
ン基板中に拡散し活性化させ、ソース・ドレイン領域と
なる拡散層７ｂを形成する。Next, as shown in FIG. 2J, phosphorus ions are implanted using the gate side wall as a mask. The implanted phosphorus ions are distributed around the peak depth depending on the acceleration energy inside the silicon substrate. Thereafter, for example, a heat treatment is performed at 950 ° C. for 30 seconds to diffuse phosphorus into the silicon substrate and activate it, thereby forming a diffusion layer 7b serving as a source / drain region.
【００５３】次に、同図（ｋ）に示すように、全面に厚
さ２５ｎｍのチタン薄膜及び厚さ５０ｎｍのチタンナイ
トライド薄膜をスパッタ法により順次堆積する。さら
に、窒素雰囲気中、７００℃で１分間の熱処理を行い、
チタン薄膜をシリコン基板と反応させ、ソース・ドレイ
ン領域上にのみチタンシリサイド膜９を形成する。その
後、例えばフッ化水素酸の水溶液、硫酸と過酸化水素の
混合溶液によって、チタンナイトライド膜及び絶縁膜上
の未反応のチタン薄膜を選択的に剥離する。Next, as shown in FIG. 3K, a titanium thin film having a thickness of 25 nm and a titanium nitride thin film having a thickness of 50 nm are sequentially deposited on the entire surface by sputtering. Further, a heat treatment is performed at 700 ° C. for 1 minute in a nitrogen atmosphere.
The titanium thin film reacts with the silicon substrate to form a titanium silicide film 9 only on the source / drain regions. After that, the unreacted titanium thin film on the titanium nitride film and the insulating film is selectively peeled off using, for example, an aqueous solution of hydrofluoric acid or a mixed solution of sulfuric acid and hydrogen peroxide.
【００５４】次に、同図（ｌ）に示すように、全面に厚
さ３００ｎｍのシリコン酸化膜１０をＣＶＤ法により堆
積する。Next, as shown in FIG. 1L, a silicon oxide film 10 having a thickness of 300 nm is deposited on the entire surface by the CVD method.
【００５５】次に、同図（ｍ）に示すように、異方性ド
ライエッチングによりシリコン酸化膜１０にコンタクト
ホールを開口する。Next, as shown in FIG. 2M, a contact hole is opened in the silicon oxide film 10 by anisotropic dry etching.
【００５６】最後に、同図（ｎ）に示すように、シリコ
ン及び銅をそれぞれ例えば０．５％ずつ含有する厚さ８
００ｎｍのアルミニウム膜を形成した後、これをパター
ニングしてソース・ドレイン電極１１を形成する。その
後、４５０℃で１５分間、水素を１０％含む窒素雰囲気
中で熱処理する。Finally, as shown in FIG. 5 (n), the silicon and copper have a thickness of 8%, for example, each containing 0.5%.
After a 00 nm aluminum film is formed, it is patterned to form source / drain electrodes 11. Thereafter, heat treatment is performed at 450 ° C. for 15 minutes in a nitrogen atmosphere containing 10% of hydrogen.
【００５７】例えば、フッ素のイオン注入後に高温の熱
処理が不可能な素子に対して本発明を適用した場合、ゲ
ート絶縁膜を通過するようにフッ素をイオン注入する
と、ゲート絶縁膜構造を再構築することができない。上
記実施形態のように、シリコン基板及びゲート電極とな
る多結晶シリコン膜にそれぞれフッ素を導入すれば、ゲ
ート絶縁膜中の結合をイオン注入により切断せず、ゲー
ト絶縁膜の両界面に効果的にフッ素を導入することがで
きる。For example, when the present invention is applied to an element which cannot be subjected to a high-temperature heat treatment after fluorine ion implantation, if fluorine is ion-implanted so as to pass through the gate insulating film, the gate insulating film structure is reconstructed. Can not do. When fluorine is introduced into the silicon substrate and the polycrystalline silicon film serving as the gate electrode, respectively, as in the above embodiment, the bonds in the gate insulating film are not cut by ion implantation, but are effectively applied to both interfaces of the gate insulating film. Fluorine can be introduced.
【００５８】なお、上記各実施形態ではゲート絶縁膜と
してオキシナイトライド膜を例にとって説明したが、例
えばＳｉＨ2 Ｃｌ2 やＳｉＣｌ4 とＮＨ3 などを用いて
成膜したシリコン窒化膜や、ＮＨ3 などでシリコン基板
表面を直接窒化して形成したシリコン窒化膜に対して
も、同様の効果が得ることが可能である。さらに、例え
ばＢＳＴＯ（バリウム添加チタン酸ストロンチウム）の
ような強誘電体膜を用いた場合にも同様の効果を得るこ
とが可能である。[0058] In each of the above embodiments has been described as an example oxynitride film as a gate insulating film, but, a silicon nitride film, for example was formed by using a SiH 2 Cl 2 or SiCl 4 and NH 3, NH 3 The same effect can be obtained even for a silicon nitride film formed by directly nitriding the surface of a silicon substrate as described above. Further, a similar effect can be obtained when a ferroelectric film such as BSTO (barium-added strontium titanate) is used.
【００５９】次に、本発明の第３の実施形態について、
図９、図１０及び図１１を参照して説明する。本実施形
態は、電気的な書き込み及び消去が可能な不揮発性半導
体メモリ（ＥＥＰＲＯＭ）に本発明を適用したものであ
る。Next, a third embodiment of the present invention will be described.
This will be described with reference to FIGS. 9, 10 and 11. In the present embodiment, the present invention is applied to a nonvolatile semiconductor memory (EEPROM) capable of electrically writing and erasing.
【００６０】図９において、ｐ型シリコン基板１上に、
素子分離絶縁膜となるシリコン熱酸化膜２が形成されて
いる。シリコン基板１表面には第１のゲート絶縁膜３ａ
が形成されており、第１のゲート絶縁膜３ａ上には第１
のゲート電極（フローティングゲート）となる第１のポ
リシリコン膜４ａが形成されている。第１のゲート絶縁
膜３ａにはフッ素原子（一般的にはハロゲン元素）が導
入されており、第１のゲート絶縁膜３ａの両界面近傍の
フッ素濃度が第１のゲート絶縁膜３ａの中央部近傍のフ
ッ素濃度と同等或いはそれ以上となっている。第１のポ
リシリコン膜４ａ上には第２のゲート絶縁膜３ｂが形成
されており、第２のゲート絶縁膜３ｂ上には第２のゲー
ト電極（コントロールゲート）となる第２のポリシリコ
ン膜４ｂが形成されている。第２のゲート絶縁膜３ｂに
はフッ素原子（一般的にはハロゲン元素）が導入されて
おり、第２のゲート絶縁膜３ｂの両界面近傍のフッ素濃
度が第２のゲート絶縁膜３ｂの中央部近傍のフッ素濃度
と同等或いはそれ以上となっている。In FIG. 9, on a p-type silicon substrate 1,
A silicon thermal oxide film 2 serving as an element isolation insulating film is formed. A first gate insulating film 3a is formed on the surface of the silicon substrate 1.
Is formed on the first gate insulating film 3a.
A first polysilicon film 4a to be a gate electrode (floating gate) is formed. Fluorine atoms (generally, halogen elements) are introduced into the first gate insulating film 3a, and the fluorine concentration near both interfaces of the first gate insulating film 3a is reduced in the central portion of the first gate insulating film 3a. It is equal to or higher than the fluorine concentration in the vicinity. A second gate insulating film 3b is formed on the first polysilicon film 4a, and a second polysilicon film serving as a second gate electrode (control gate) is formed on the second gate insulating film 3b. 4b is formed. Fluorine atoms (generally, halogen elements) are introduced into the second gate insulating film 3b, and the fluorine concentration near both interfaces of the second gate insulating film 3b is increased in the central portion of the second gate insulating film 3b. It is equal to or higher than the fluorine concentration in the vicinity.
【００６１】第２のポリシリコン膜４ｂ上にはＣＶＤシ
リコン酸化膜６ａが形成されており、ゲート部の側壁に
はシリコン酸化膜６ｂが形成されている。また、第１の
ゲート電極４ａの両端近傍のシリコン基板１表面には、
リンのイオン注入によってｎ型のソース・ドレイン拡散
層７ａが形成されている。さらに、全面に形成された層
間絶縁膜となるＣＶＤシリコン酸化膜１０にはコンタク
ト孔が開口され、配線となるＡｌ電極１１が形成されて
いる。A CVD silicon oxide film 6a is formed on the second polysilicon film 4b, and a silicon oxide film 6b is formed on the side wall of the gate portion. Further, the surface of the silicon substrate 1 near both ends of the first gate electrode 4a includes
An n-type source / drain diffusion layer 7a is formed by ion implantation of phosphorus. Further, a contact hole is opened in the CVD silicon oxide film 10 serving as an interlayer insulating film formed on the entire surface, and an Al electrode 11 serving as a wiring is formed.
【００６２】このように、第１のゲート絶縁膜３ａ及び
第２のゲート絶縁膜３ｂの両絶縁膜の両界面にフッ素を
導入することにより、電子を高電界でトンネルさせる第
１のゲート絶縁膜の絶縁破壊耐性やストレスリーク特性
が改善されるばかりでなく、電子の出し入れをコントロ
ールする第２のゲート電極４ｂ下に形成された第２の絶
縁膜３ｂの特性も均質化させることが可能となる。特
に、第１のゲート絶縁膜３ａは、基板１から電子を第１
のゲート電極４ａに注入したり、逆に第１のゲート電極
４ａから基板１へ電子を放出したりすることから、フッ
素を第１のゲート絶縁膜３ａの両界面に導入することに
よって、その両方向のストレスに対しての絶縁破壊耐性
を改善させることができ、高性能化、高信頼化を達成す
ることが可能となる。As described above, by introducing fluorine into both interfaces of the first gate insulating film 3a and the second gate insulating film 3b, the first gate insulating film for tunneling electrons with a high electric field. Not only is the dielectric breakdown resistance and stress leak characteristic improved, but also the characteristics of the second insulating film 3b formed under the second gate electrode 4b for controlling the entrance and exit of electrons can be made uniform. . In particular, the first gate insulating film 3a transfers electrons from the substrate 1 to the first gate insulating film 3a.
Is introduced into the gate electrode 4a of the first gate electrode 4a, or conversely, electrons are emitted from the first gate electrode 4a to the substrate 1. Therefore, by introducing fluorine into both interfaces of the first gate insulating film 3a, , It is possible to improve the dielectric breakdown resistance against the stress, and to achieve higher performance and higher reliability.
【００６３】以下、図９に示した不揮発性半導体メモリ
の製造工程について、図１０（ａ）〜図１１（ｍ）を参
照して説明する。Hereinafter, the manufacturing process of the nonvolatile semiconductor memory shown in FIG. 9 will be described with reference to FIGS. 10 (a) to 11 (m).
【００６４】まず、図１０（ａ）に示すように、例え
ば、面方位（１００）、比抵抗４〜６Ωｍのｐ型シリコ
ン基板を用意し、このｐ型シリコン基板１の表面に通常
の選択酸化法によって厚さ０．６μｍ程度の素子分離絶
縁膜２を形成する。First, as shown in FIG. 10A, for example, a p-type silicon substrate having a plane orientation (100) and a specific resistance of 4 to 6 Ωm is prepared, and the surface of the p-type silicon substrate 1 is subjected to normal selective oxidation. The element isolation insulating film 2 having a thickness of about 0.6 μm is formed by the method.
【００６５】続いて、同図（ｂ）に示すように、例えば
バッファ熱酸化膜を通してシリコン基板の表面領域に、
例えばフッ素イオンを加速電圧１０ｋｅＶ、ドーズ量１
×１０15／cm-2でイオン注入する。Subsequently, as shown in FIG. 2B, the surface area of the silicon substrate is passed through a buffer thermal oxide film, for example.
For example, fluorine ions are accelerated at a voltage of 10 keV and a dose of 1
Ion implantation is performed at × 10 15 / cm −2 .
【００６６】次に、同図（ｃ）に示すように、バッファ
熱酸化膜をフッ化アンモニウム溶液等で除去した後、例
えば乾燥酸素による熱酸化によって厚さ６ｎｍのシリコ
ン酸化膜を形成し、例えばアンモニア（ＮＨ3 ）ガス雰
囲気中にこのシリコン酸化膜を晒して窒素原子を導入
し、第１のゲート絶縁膜となるオキシナイトライド膜３
ａを形成する。Next, as shown in FIG. 4C, after removing the buffer thermal oxide film with an ammonium fluoride solution or the like, a 6-nm-thick silicon oxide film is formed by, for example, thermal oxidation with dry oxygen. The silicon oxide film is exposed to an ammonia (NH 3 ) gas atmosphere to introduce nitrogen atoms, thereby forming an oxynitride film 3 serving as a first gate insulating film.
a is formed.
【００６７】次に同図（ｄ）に示すように、第１のゲー
ト絶縁膜３ａ上にフローティングゲートとなる厚さ２０
０ｎｍの多結晶シリコン膜４ａを堆積する。続いて、例
えばオキシ塩化リン（ＰＯＣｌ3 ）により、８５０℃、
３０分間のリン拡散処理を施し、この多結晶シリコン膜
４ａ中にリンをドーピングして低抵抗化させる。なお、
例えばシラン（ＳｉＨ4 ）ガスとホスフィン（ＰＨ3 ）
ガスを反応させて、リンを含んだポリシリコン膜を堆積
するようにしてもよい。また、リンイオンをイオン注入
して、例えば窒素雰囲気中で９００℃、３０分間の熱処
理をすることでリンを活性化させ、多結晶シリコン膜の
抵抗を低下させてもよい。Next, as shown in FIG. 3D, a layer having a thickness of 20 to serve as a floating gate is formed on the first gate insulating film 3a.
A 0 nm polycrystalline silicon film 4a is deposited. Subsequently, for example, phosphorus oxychloride (POCl 3 ) is used at 850 ° C.
A phosphorus diffusion process is performed for 30 minutes, and the polycrystalline silicon film 4a is doped with phosphorus to lower the resistance. In addition,
For example, silane (SiH 4 ) gas and phosphine (PH 3 )
The gas may be reacted to deposit a polysilicon film containing phosphorus. Alternatively, phosphorus ions may be implanted and heat treatment may be performed at 900 ° C. for 30 minutes in a nitrogen atmosphere, for example, to activate phosphorus and reduce the resistance of the polycrystalline silicon film.
【００６８】次に、同図（ｅ）に示すように、多結晶シ
リコン膜４ａ中に、例えばフッ素イオンを加速電圧３０
ｋｅＶ、ドーズ量１×１０15／cm-2でイオン注入する。Next, as shown in FIG. 3E, for example, fluorine ions are introduced into the polycrystalline silicon
Ion implantation is performed at a keV and a dose of 1 × 10 15 / cm −2 .
【００６９】次に、同図（ｆ）に示すように、第２のゲ
ート絶縁膜となる厚さ５ｎｍのＣＶＤシリコン酸化膜３
ｂ、コントロールゲートとなる厚さ２００ｎｍの多結晶
シリコン膜４ｂを連続的に堆積する。続いて、例えばオ
キシ塩化リン（ＰＯＣｌ3 ）により、８５０℃、３０分
間のリン拡散処理を施し、多結晶シリコン膜４ｂ中にリ
ンをドーピングして低抵抗化させる。Next, as shown in FIG. 2F, a 5 nm-thick CVD silicon oxide film 3 serving as a second gate insulating film is formed.
b, A 200 nm-thick polycrystalline silicon film 4b serving as a control gate is continuously deposited. Subsequently, a phosphorus diffusion treatment is performed at 850 ° C. for 30 minutes using, for example, phosphorus oxychloride (POCl 3 ), and the polycrystalline silicon film 4b is doped with phosphorus to lower the resistance.
【００７０】次に、同図（ｇ）に示すように、多結晶シ
リコン膜４ｂ中に、例えば加速電圧３０ｋｅＶ、ドーズ
量１×１０15cm-2でフッ素をイオン注入する。続いて、
窒素雰囲気中で８５０℃、３０分間の熱処理を行う。こ
の熱処理により、最終的に、多結晶シリコン膜４ａ中に
導入されたフッ素はオキシナイトライド膜３ａ及びシリ
コン酸化膜３ｂ中に拡散し、多結晶シリコン膜４ｂ中に
導入されたフッ素はシリコン酸化膜３ｂ中に拡散する。
また、シリコン基板１に導入されているフッ素もオキシ
ナイトライド膜３ａ中に拡散する。これにより、オキシ
ナイトライド膜３ａの両界面近傍のフッ素濃度がその中
央部近傍のフッ素濃度と同等或いはそれ以上になるよう
にし、シリコン酸化膜３ｂの両界面近傍のフッ素濃度が
その中央部近傍のフッ素濃度と同等或いはそれ以上とな
るようにする。Next, as shown in FIG. 3G, fluorine ions are implanted into the polycrystalline silicon film 4b at, for example, an acceleration voltage of 30 keV and a dose of 1 × 10 15 cm −2 . continue,
Heat treatment is performed at 850 ° C. for 30 minutes in a nitrogen atmosphere. By this heat treatment, fluorine introduced into the polycrystalline silicon film 4a finally diffuses into the oxynitride film 3a and the silicon oxide film 3b, and fluorine introduced into the polycrystalline silicon film 4b becomes a silicon oxide film. Diffusion into 3b.
Further, fluorine introduced into the silicon substrate 1 also diffuses into the oxynitride film 3a. Thereby, the fluorine concentration near both interfaces of the oxynitride film 3a is equal to or higher than the fluorine concentration near the center, and the fluorine concentration near both interfaces of the silicon oxide film 3b is near the center. The concentration should be equal to or higher than the fluorine concentration.
【００７１】次に、図１１（ｈ）に示すように、全面に
ＣＶＤ酸化膜６ａを堆積する。Next, as shown in FIG. 11H, a CVD oxide film 6a is deposited on the entire surface.
【００７２】次に、同図（ｉ）に示すように、ＣＶＤ酸
化膜６ａ、多結晶シリコン膜４ｂ、、シリコン酸化膜３
ｂ及び多結晶シリコン膜４ａをレジストマスクを用いて
反応性イオンエッチング法によりエッチングし、ゲート
部を形成する。続いて、水素及び酸素の混合ガスによる
燃焼酸化法などを用いて酸化膜６ｂを形成する。Next, as shown in FIG. 2I, the CVD oxide film 6a, the polycrystalline silicon film 4b, and the silicon oxide film 3
b and the polycrystalline silicon film 4a are etched by a reactive ion etching method using a resist mask to form a gate portion. Subsequently, an oxide film 6b is formed using a combustion oxidation method using a mixed gas of hydrogen and oxygen.
【００７３】次に、同図（ｊ）に示すように、例えばリ
ンを５×１０15cm-2イオン注入する。その後、例えば、
９５０℃、３０秒間の熱処理を行い、リンをシリコン基
板中に拡散して活性化させ、ソース・ドレイン領域とな
る拡散層７ａを形成する。Next, as shown in FIG. 7J, for example, phosphorus ions are implanted at 5 × 10 15 cm −2 . Then, for example,
Heat treatment is performed at 950 ° C. for 30 seconds to diffuse phosphorus into the silicon substrate and activate it, thereby forming a diffusion layer 7a to be a source / drain region.
【００７４】次に、同図（ｋ）に示すように、全面に厚
さ３００ｎｍのシリコン酸化膜１０をＣＶＤ法により堆
積する。Next, as shown in FIG. 7K, a silicon oxide film 10 having a thickness of 300 nm is deposited on the entire surface by the CVD method.
【００７５】次に、同図（ｌ）に示すように、異方性ド
ライエッチングによりシリコン酸化膜１０にコンタクト
ホールを開口する。Next, as shown in FIG. 1L, a contact hole is opened in the silicon oxide film 10 by anisotropic dry etching.
【００７６】最後に、同図（ｍ）に示すように、シリコ
ン及び銅をそれぞれ例えば０．５％ずつ含有する厚さ８
００ｎｍのアルミニウム膜を形成した後、これをパター
ニングしてソース・ドレイン電極１１を形成する。この
後、４５０℃で１５分間、水素を１０％含む窒素雰囲気
で熱処理する。Finally, as shown in FIG. 7 (m), the silicon and copper have a thickness of 8%, for example, each containing 0.5%.
After a 00 nm aluminum film is formed, it is patterned to form source / drain electrodes 11. Thereafter, heat treatment is performed at 450 ° C. for 15 minutes in a nitrogen atmosphere containing 10% of hydrogen.
【００７７】これにより、第１のゲート絶縁膜３ａの両
界面及び第２のゲート絶縁膜３ｂの両界面にフッ素を導
入させることができ、また、それぞれの界面に存在する
フッ素量は、それぞれのイオン注入時のドーズ量で制御
することが可能となる。従って、書き込み・消去時の電
気的ストレスに対する信頼性を大幅に改善させることが
可能となる。As a result, fluorine can be introduced into both interfaces of the first gate insulating film 3a and both interfaces of the second gate insulating film 3b, and the amount of fluorine existing at each interface is It is possible to control the dose at the time of ion implantation. Therefore, it is possible to greatly improve the reliability against electric stress at the time of writing / erasing.
【００７８】次に、本発明の第４の実施形態について、
図１２及び図１３を参照して説明する。なお、最終的な
構造は図９と同様であるため、ここでは説明は省略す
る。Next, a fourth embodiment of the present invention will be described.
This will be described with reference to FIGS. Note that the final structure is the same as that of FIG.
【００７９】以下、本例の不揮発性メモリの製造工程に
ついて、図１２（ａ）〜図１３（ｋ）を参照して説明す
る。Hereinafter, the manufacturing process of the nonvolatile memory of this example will be described with reference to FIGS. 12 (a) to 13 (k).
【００８０】まず、図１２（ａ）に示すように、例え
ば、面方位（１００）、比抵抗４〜６Ωｃｍのｐ型シリ
コン基板１を用意し、このｐ型シリコン基板１の表面に
通常の選択酸化法によって厚さ０．６μｍ程度の素子分
離絶縁膜２を形成する。First, as shown in FIG. 12A, for example, a p-type silicon substrate 1 having a plane orientation (100) and a specific resistance of 4 to 6 Ωcm is prepared, and a normal selection is made on the surface of the p-type silicon substrate 1. An element isolation insulating film 2 having a thickness of about 0.6 μm is formed by an oxidation method.
【００８１】次に、同図（ｂ）に示すように、例えば乾
燥酸素による熱酸化によって厚さ６ｎｍのシリコン酸化
膜を形成し、例えばアンモニアガス雰囲気中にこのシリ
コン酸化膜を晒してシリコン酸化膜中に窒素原子を導入
し、第１のゲート絶縁膜となるオキシナイトライド膜３
ａを形成する。Next, as shown in FIG. 9B, a silicon oxide film having a thickness of 6 nm is formed by, for example, thermal oxidation using dry oxygen, and the silicon oxide film is exposed by, for example, exposing it to an ammonia gas atmosphere. An oxynitride film 3 which becomes a first gate insulating film by introducing nitrogen atoms therein.
a is formed.
【００８２】次に、同図（ｃ）に示すように、オキシナ
イトライド膜３ａ上に第１のゲート電極となる厚さ２０
０ｎｍの多結晶シリコン膜４ａを堆積する。続いて、例
えばオキシ塩化リン（ＰＯＣｌ3 ）により、８５０℃、
３０分間のリン拡散処理を施し、多結晶シリコン膜４ａ
中にリンをドーピングして低抵抗化させる。Next, as shown in FIG. 7C, a layer having a thickness of 20 to serve as a first gate electrode is formed on the oxynitride film 3a.
A 0 nm polycrystalline silicon film 4a is deposited. Subsequently, for example, phosphorus oxychloride (POCl 3 ) is used at 850 ° C.
A polycrystalline silicon film 4a is subjected to a phosphorus diffusion treatment for 30 minutes.
The inside is doped with phosphorus to lower the resistance.
【００８３】次に、同図（ｄ）に示すように、第２のゲ
ート絶縁膜となる厚さ５ｎｍのＣＶＤシリコン酸化膜３
ｂ、第２のゲート電極となる厚さ２００ｎｍの多結晶シ
リコン膜４ｂを連続的に堆積する。続いて、例えばオキ
シ塩化リン（ＰＯＣｌ3 ）により、８５０℃、３０分間
のリン拡散処理を施し、多結晶シリコン膜４ｂ中にリン
をドーピングして低抵抗化させる。Next, as shown in FIG. 4D, a 5 nm-thick CVD silicon oxide film 3 serving as a second gate insulating film is formed.
b, a 200 nm-thick polycrystalline silicon film 4b to be a second gate electrode is continuously deposited. Subsequently, a phosphorus diffusion treatment is performed at 850 ° C. for 30 minutes using, for example, phosphorus oxychloride (POCl 3 ), and the polycrystalline silicon film 4b is doped with phosphorus to lower the resistance.
【００８４】次に、同図（ｅ）に示すように、全面にＣ
ＶＤ酸化膜６ａを堆積する。Next, as shown in FIG.
A VD oxide film 6a is deposited.
【００８５】次に、同図（ｆ）に示すように、ＣＶＤ酸
化膜６ａ、多結晶シリコン膜４ｂ、、シリコン酸化膜３
ｂ、多結晶シリコン膜４ａ及びオキシナイトライド膜３
ａをレジストマスクを用いて反応性イオンエッチング法
によりエッチングし、ゲート部を形成する。Next, as shown in FIG. 7F, the CVD oxide film 6a, the polycrystalline silicon film 4b, and the silicon oxide film 3 are formed.
b, polycrystalline silicon film 4a and oxynitride film 3
a is etched by a reactive ion etching method using a resist mask to form a gate portion.
【００８６】次に、図１３（ｇ）に示すように、例えば
ＳｉＦ4 ガスと酸素ガスの混合ガスを用いたプラズマＣ
ＶＤ法により、全面にフッ素を含有するシリコン酸化膜
１２を形成する。続いて、例えば窒素雰囲気中で８５０
℃、３０分間の熱処理を施すことにより、シリコン酸化
膜１２からフッ素を拡散させる。これにより、オキシナ
イトライド膜３ａの両界面近傍のフッ素濃度がその中央
部近傍のフッ素濃度と同等或いはそれ以上になるように
し、シリコン酸化膜３ｂの両界面近傍のフッ素濃度がそ
の中央部近傍のフッ素濃度と同等或いはそれ以上となる
ようにする。Next, as shown in FIG. 13 (g), for example, a plasma C using a mixed gas of SiF 4 gas and oxygen gas is used.
A silicon oxide film 12 containing fluorine is formed on the entire surface by the VD method. Subsequently, for example, 850 in a nitrogen atmosphere.
By performing a heat treatment at 30 ° C. for 30 minutes, fluorine is diffused from the silicon oxide film 12. Thereby, the fluorine concentration near both interfaces of the oxynitride film 3a is equal to or higher than the fluorine concentration near the center, and the fluorine concentration near both interfaces of the silicon oxide film 3b is near the center. The concentration should be equal to or higher than the fluorine concentration.
【００８７】次に、同図（ｈ）に示すように、水素及び
酸素の混合ガスによる燃焼酸化法などを用いて酸化膜６
ｂを形成する。続いて、例えばリンを５×１０15cm-2イ
オン注入する。その後、例えば９５０℃、３０秒間の熱
処理を行い、リンをシリコン基板中に拡散して活性化さ
せ、ソース・ドレイン領域となる拡散層７ａを形成す
る。Next, as shown in FIG. 9H, the oxide film 6 is formed by a combustion oxidation method using a mixed gas of hydrogen and oxygen.
b is formed. Subsequently, for example, phosphorus is ion-implanted at 5 × 10 15 cm −2 . After that, a heat treatment is performed at 950 ° C. for 30 seconds, for example, to diffuse phosphorus into the silicon substrate and activate it, thereby forming a diffusion layer 7 a to be a source / drain region.
【００８８】次に、同図（ｉ）に示すように、全面に厚
さ３００ｎｍのシリコン酸化膜１０をＣＶＤ法により堆
積する。Next, as shown in FIG. 2I, a silicon oxide film 10 having a thickness of 300 nm is deposited on the entire surface by the CVD method.
【００８９】次に、同図（ｊ）に示すように、異方性ド
ライエッチングによりシリコン酸化膜１０にコンタクト
ホールを開口する。Next, as shown in FIG. 9J, a contact hole is opened in the silicon oxide film 10 by anisotropic dry etching.
【００９０】最後に、同図（ｋ）に示すように、シリコ
ン及び銅をそれぞれ例えば０．５％ずつ含有する厚さ８
００ｎｍのアルミニウム膜を形成した後、これをパター
ニングしてソース・ドレイン電極１１を形成する。この
後、４５０℃で１５分間、水素を１０％含む窒素雰囲気
で熱処理する。Finally, as shown in FIG. 9 (k), the silicon and copper layers each having a thickness of, for example, 0.5% are formed.
After a 00 nm aluminum film is formed, it is patterned to form source / drain electrodes 11. Thereafter, heat treatment is performed at 450 ° C. for 15 minutes in a nitrogen atmosphere containing 10% of hydrogen.
【００９１】このように、ゲート部の側面からフッ素含
有シリコン酸化膜１２に含まれるフッ素を拡散させるこ
とにより、第１のゲート絶縁膜３ａの両界面及び第２の
ゲート絶縁膜３ｂの両界面にフッ素を導入させることが
でき、また、それぞれの界面に存在するフッ素量は、堆
積するフッ素含有シリコン酸化膜中のフッ素濃度で制御
することが可能となる。As described above, by diffusing fluorine contained in the fluorine-containing silicon oxide film 12 from the side surface of the gate portion, both interfaces of the first gate insulating film 3a and both interfaces of the second gate insulating film 3b are formed. Fluorine can be introduced, and the amount of fluorine existing at each interface can be controlled by the concentration of fluorine in the fluorine-containing silicon oxide film to be deposited.
【００９２】なお、本実施形態においては、ゲート加工
後にフッ素含有シリコン酸化膜を堆積して、ここからフ
ッ素を拡散させているが、例えば図１４に示すように、
ゲート加工後にフッ素を基板１に対して斜め方向からイ
オン注入することにより、多結晶シリコン膜４ａ及び４
ｂ、ゲート絶縁膜３ａ及び３ｂにフッ素を導入させるよ
うにしてもよい。In this embodiment, a fluorine-containing silicon oxide film is deposited after gate processing and fluorine is diffused from the silicon oxide film. For example, as shown in FIG.
After the gate processing, fluorine is ion-implanted into the substrate 1 from an oblique direction, so that the polysilicon films 4a and 4
b, fluorine may be introduced into the gate insulating films 3a and 3b.
【００９３】以上、本発明の各実施形態について説明し
たが、本発明はこれらの実施形態に限定されるものでは
なく、その主旨を逸脱しない範囲内において種々変形し
て実施することができる。The embodiments of the present invention have been described above. However, the present invention is not limited to these embodiments, and various modifications can be made without departing from the gist of the present invention.
【００９４】[0094]
【発明の効果】本発明によれば、ハロゲン元素をゲート
絶縁膜等の両界面に導入することにより、絶縁膜の絶縁
破壊や低電界リーク電流などの問題を大幅に改善するこ
とができ、素子の信頼性や特性の向上をはかることが可
能になる。According to the present invention, by introducing a halogen element to both interfaces of a gate insulating film or the like, problems such as dielectric breakdown of the insulating film and low electric field leakage current can be greatly improved. It is possible to improve the reliability and characteristics of the device.
【図１】本発明の第１及び第２の実施形態に係るＭＩＳ
トランジスタの構成を示した断面図。FIG. 1 is a MIS according to first and second embodiments of the present invention.
FIG. 4 is a cross-sectional view illustrating a structure of a transistor.
【図２】本発明の第１の実施形態に係るＭＩＳトランジ
スタの製造工程の一部を示した工程断面図。FIG. 2 is a process cross-sectional view showing a part of the manufacturing process of the MIS transistor according to the first embodiment of the present invention.
【図３】本発明の第１の実施形態に係るＭＩＳトランジ
スタの製造工程の一部を示した工程断面図。FIG. 3 is a process cross-sectional view showing a part of the manufacturing process of the MIS transistor according to the first embodiment of the present invention.
【図４】オキシナイトライド膜の一方の界面にフッ素を
導入したときのフッ素の深さ方向のプロファイルを示し
た図。FIG. 4 is a diagram showing a profile of fluorine in a depth direction when fluorine is introduced into one interface of the oxynitride film.
【図５】オキシナイトライド膜の両界面にフッ素を導入
したときのフッ素の深さ方向のプロファイルを示した
図。FIG. 5 is a diagram showing a profile of fluorine in a depth direction when fluorine is introduced into both interfaces of the oxynitride film.
【図６】Ｑbdのワイブル分布について示した図。FIG. 6 is a diagram illustrating a Weibull distribution of Qbd.
【図７】本発明の第２の実施形態に係るＭＩＳトランジ
スタの製造工程の一部を示した工程断面図。FIG. 7 is a process cross-sectional view showing a part of the manufacturing process of the MIS transistor according to the second embodiment of the present invention.
【図８】本発明の第２の実施形態に係るＭＩＳトランジ
スタの製造工程の一部を示した工程断面図。FIG. 8 is a process cross-sectional view showing a part of the manufacturing process of the MIS transistor according to the second embodiment of the present invention.
【図９】本発明の第３の実施形態に係る不揮発性半導体
メモリの構成を示した断面図。FIG. 9 is a sectional view showing a configuration of a nonvolatile semiconductor memory according to a third embodiment of the present invention.
【図１０】本発明の第３の実施形態に係る不揮発性半導
体メモリの製造工程の一部を示した工程断面図。FIG. 10 is a process cross-sectional view showing a part of the manufacturing process of the nonvolatile semiconductor memory according to the third embodiment of the present invention.
【図１１】本発明の第３の実施形態に係る不揮発性半導
体メモリの製造工程の一部を示した工程断面図。FIG. 11 is a process cross-sectional view showing a part of the manufacturing process of the nonvolatile semiconductor memory according to the third embodiment of the present invention.
【図１２】本発明の第４の実施形態に係る不揮発性半導
体メモリの製造工程の一部を示した工程断面図。FIG. 12 is a process cross-sectional view showing a part of the manufacturing process of the nonvolatile semiconductor memory according to the fourth embodiment of the present invention.
【図１３】本発明の第４の実施形態に係る不揮発性半導
体メモリの製造工程の一部を示した工程断面図。FIG. 13 is a process cross-sectional view showing a part of the manufacturing process of the nonvolatile semiconductor memory according to the fourth embodiment of the present invention.
【図１４】本発明の第４の実施形態に係る不揮発性半導
体メモリの製造工程についてその一部を変更したときの
断面図。FIG. 14 is a sectional view when a part of the manufacturing process of the nonvolatile semiconductor memory according to the fourth embodiment of the present invention is changed.
１…シリコン基板 ２…素子分離絶縁膜 ３…ゲート絶縁膜 ３ａ…第１のゲート絶縁膜 ３ｂ…第２のゲート絶縁膜 ４…ゲート電極 ４ａ…第１のゲート電極 ４ｂ…第２のゲート電極 ６、６ａ、６ｂ…シリコン酸化膜 ７ａ、７ｂ…ソース・ドレイン ８…側壁絶縁膜 ９…シリサイド層 １０…シリコン酸化膜 １１…ソース・ドレイン電極 １２…フッ素含有シリコン酸化膜 REFERENCE SIGNS LIST 1 silicon substrate 2 element isolation insulating film 3 gate insulating film 3 a first gate insulating film 3 b second gate insulating film 4 gate electrode 4 a first gate electrode 4 b second gate electrode 6 6a, 6b: silicon oxide film 7a, 7b: source / drain 8: sidewall insulating film 9: silicide layer 10: silicon oxide film 11: source / drain electrode 12: fluorine-containing silicon oxide film
Claims (6)
膜を介して形成された電極と、この電極の両端部に対応
して形成された不純物拡散領域とを少なくとも有し、前
記絶縁膜の前記半導体との界面近傍及び前記電極との界
面近傍のハロゲン元素の濃度が該絶縁膜の膜厚方向中央
部近傍のハロゲン元素の濃度と同等又はそれ以上である
ことを特徴とする半導体装置。1. An electrode formed on a semiconductor via an insulating film containing a halogen element and at least impurity diffusion regions formed at both ends of the electrode. A semiconductor device, wherein the concentration of the halogen element near the interface with the semiconductor and the vicinity of the interface with the electrode is equal to or higher than the concentration of the halogen element near the center in the thickness direction of the insulating film.
極と、この電極の両端部に対応して形成された不純物拡
散領域とを少なくとも有する半導体装置の製造方法にお
いて、前記半導体、前記絶縁膜及び前記電極の構成材に
ハロゲン元素を導入し、導入されたハロゲン元素を前記
絶縁膜の両界面に拡散させることを特徴とする半導体装
置の製造方法。2. A method for manufacturing a semiconductor device having at least an electrode formed on a semiconductor via an insulating film and impurity diffusion regions formed at both ends of the electrode, wherein the semiconductor, the insulating A method for manufacturing a semiconductor device, comprising: introducing a halogen element into a film and a constituent material of the electrode; and diffusing the introduced halogen element into both interfaces of the insulating film.
極と、この電極の両端部に対応して形成された不純物拡
散領域とを少なくとも有する半導体装置の製造方法にお
いて、前記半導体及び前記電極の構成材にハロゲン元素
を導入し、これら半導体及び電極の構成材に導入したハ
ロゲン元素を前記絶縁膜の両界面に拡散させることを特
徴とする半導体装置の製造方法。3. A method of manufacturing a semiconductor device having at least an electrode formed on a semiconductor via an insulating film and impurity diffusion regions formed at both ends of the electrode, wherein the semiconductor and the electrode A method of manufacturing a semiconductor device, comprising introducing a halogen element into the constituent material of (1), and diffusing the halogen element introduced into the constituent material of the semiconductor and the electrode into both interfaces of the insulating film.
の絶縁膜を介して形成された第１の電極と、この第１の
電極の両端部に対応して形成された不純物拡散領域と、
前記第１の電極上にハロゲン元素を含有した第２の絶縁
膜を介して形成された第２の電極とを少なくとも有し、
前記第１の絶縁膜の前記半導体との界面近傍及び前記第
１の電極との界面近傍のハロゲン元素の濃度が該第１の
絶縁膜の膜厚方向中央部近傍のハロゲン元素の濃度と同
等またはそれ以上であり、前記第２の絶縁膜の前記第１
の電極との界面近傍及び前記第２の電極との界面近傍の
ハロゲン元素の濃度が該第２の絶縁膜の膜厚方向中央部
近傍のハロゲン元素の濃度と同等又はそれ以上であるこ
とを特徴とする半導体装置。4. A first semiconductor device containing a halogen element on a semiconductor.
A first electrode formed via the insulating film, and an impurity diffusion region formed corresponding to both ends of the first electrode;
A second electrode formed on the first electrode via a second insulating film containing a halogen element,
The concentration of the halogen element in the vicinity of the interface between the first insulating film and the semiconductor and in the vicinity of the interface with the first electrode is equal to or higher than the concentration of the halogen element in the vicinity of the center of the first insulating film in the thickness direction. Not less than the first insulating film thickness of the second insulating film.
Wherein the concentration of the halogen element near the interface with the second electrode and the vicinity of the interface with the second electrode is equal to or higher than the concentration of the halogen element near the center in the thickness direction of the second insulating film. Semiconductor device.
れた第１の電極と、この第１の電極の両端部に対応して
形成された不純物拡散領域と、前記第１の電極上に第２
の絶縁膜を介して形成された第２の電極とを少なくとも
有する半導体装置の製造方法において、少なくとも前記
半導体、前記第１の電極の構成材及び前記第２の電極の
構成材にハロゲン元素を導入し、前記半導体及び前記第
１の電極の構成材に導入したハロゲン元素を前記第１の
絶縁膜の両界面に拡散させ、前記第１の電極の構成材及
び前記第２の電極の構成材に導入したハロゲン元素を前
記第２の絶縁膜の両界面に拡散させることを特徴とする
半導体装置の製造方法。5. A first electrode formed on a semiconductor via a first insulating film, an impurity diffusion region formed at both ends of the first electrode, and the first electrode Second on
A method of manufacturing a semiconductor device having at least a second electrode formed with an insulating film interposed therebetween, wherein a halogen element is introduced into at least the semiconductor, the constituent material of the first electrode, and the constituent material of the second electrode. Then, the halogen element introduced into the semiconductor and the constituent material of the first electrode is diffused to both interfaces of the first insulating film, and the constituent material of the first electrode and the constituent material of the second electrode are diffused. A method for manufacturing a semiconductor device, comprising diffusing an introduced halogen element into both interfaces of the second insulating film.
れた第１の電極と、この第１の電極の両端部に対応して
形成された不純物拡散領域と、前記第１の電極上に第２
の絶縁膜を介して形成された第２の電極とを少なくとも
有する半導体装置の製造方法において、前記第１の絶縁
膜、第１の電極、第２の絶縁膜及び第２の電極をパター
ン形成した後、これらパターン形成された第１の絶縁
膜、第１の電極、第２の絶縁膜及び第２の電極を覆うハ
ロゲン元素を含有する第３の絶縁膜を形成し、この第３
の絶縁膜に含有されたハロゲン元素を前記第１及び第２
の絶縁膜に拡散させることを特徴とする半導体装置の製
造方法。6. A first electrode formed on a semiconductor with a first insulating film interposed therebetween, an impurity diffusion region formed at both ends of the first electrode, and the first electrode Second on
A method of manufacturing a semiconductor device having at least a second electrode formed with an insulating film interposed therebetween, wherein the first insulating film, the first electrode, the second insulating film, and the second electrode are formed by patterning. Thereafter, a third insulating film containing a halogen element which covers the first insulating film, the first electrode, the second insulating film, and the second electrode on which the pattern is formed is formed.
The halogen element contained in the first and second insulating films
A method for manufacturing a semiconductor device, comprising: diffusing a semiconductor device into an insulating film.
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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