JPH1197535A - Semiconductor device and its manufacture - Google Patents
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- JPH1197535A JPH1197535A JP25964897A JP25964897A JPH1197535A JP H1197535 A JPH1197535 A JP H1197535A JP 25964897 A JP25964897 A JP 25964897A JP 25964897 A JP25964897 A JP 25964897A JP H1197535 A JPH1197535 A JP H1197535A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は半導体装置及びその
製造方法に関するものであり、特に、高温熱処理工程を
伴うプロセスの終了後に、多結晶シリコン配線層の任意
の部分をアルミニウム等の低比抵抗の金属に置換する方
法及び結果として構造に特徴のある半導体装置及びその
製造方法に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method of manufacturing the same. The present invention relates to a method of substituting a metal, and as a result, a semiconductor device having a characteristic structure and a method of manufacturing the same.
【０００２】[0002]
【従来の技術】近年、半導体装置の高集積化、大容量化
に伴い設計ルール（ライン／スペース）が厳しくなって
来ており、それに伴って半導体装置、例えば、ＤＲＡＭ
（ダイナミック・ランダム・アクセス・メモリ）の配線
層の幅が細くなり、且つ、上下の配線層間を接続するプ
ラグを形成するためのビアホールの径が小さくなってき
ている。2. Description of the Related Art In recent years, the design rules (line / space) have become strict with the increase in the degree of integration and capacity of semiconductor devices.
The width of a wiring layer of (dynamic random access memory) is becoming narrower, and the diameter of a via hole for forming a plug that connects upper and lower wiring layers is becoming smaller.
【０００３】この様に、配線層の幅が細くなると抵抗も
高くなり、動作速度の遅延を招くという問題があり、ま
た、ビアホールの径が小さくなるにしたがって、アスペ
クト比（深さ／径）が非常に大きくなり、スパッタリン
グ法に比べてステップカヴァレッジの良好なＣＶＤ法を
用いてもこの様なビアホールにＡｌを完全に埋め込むこ
とはできず、ビアホールの内部に鬆（ｖｏｉｄ）が形成
され、鬆の形成された部分の断面積が小さくなる結果、
抵抗が高くなったり、場合によっては断線してしまうと
言う問題がある。As described above, when the width of the wiring layer is reduced, the resistance is increased, and the operation speed is delayed. In addition, as the diameter of the via hole becomes smaller, the aspect ratio (depth / diameter) becomes smaller. Even if a CVD method having better step coverage than a sputtering method is used, Al cannot be completely buried in such a via hole, and voids are formed inside the via holes, and voids are formed. As a result, the cross-sectional area of the portion where
There is a problem that the resistance is increased or the wire is broken in some cases.
【０００４】この様な、微細ビアホールの問題を解決す
るために、ポリシリコン−アルミニウム置換法（Ｐｏｌ
ｙｓｉｌｉｃｏｎ−Ａｌｕｍｉｎｉｕｍ Ｓｕｂｓｔｉ
ｔｕｔｅ：ＰＡＳ）が提案されているので（必要なら
ば、Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ
Ｄｅｖｉｃｅｓ Ｍｅｅｔｉｎｇ ９６，ｐ．９４６−
９４８参照）、図１９を参照して説明する。In order to solve such a problem of a fine via hole, a polysilicon-aluminum replacement method (Pol
ysilicon-Aluminium Substi
Tute: PAS) has been proposed (if necessary, International Electron).
Devices Meeting 96, p. 946-
948) and FIG.
【０００５】図１９（ａ）参照 まず、シリコン基板２０１上にＣＶＤ法により厚さ２．
４μｍのＳｉＯ2 膜２０２を堆積させたのち、ＲＩＥ
（反応性イオンエッチング）によって、底部の直径が
０．２５μｍとなるビアホール、即ち、コンタクトホー
ル２０３を形成し、次いで、減圧化学気相成長法（ＬＰ
ＣＶＤ法）によって、Ａｌより回り込みの非常に良好な
多結晶Ｓｉ層２０４を堆積させ、コンタクトホール２０
３の内部を埋め込む。Referring to FIG. 19A, first, a silicon substrate 201 having a thickness of 2.
After depositing a 4 μm SiO 2 film 202, RIE
A via hole having a bottom diameter of 0.25 μm, that is, a contact hole 203 is formed by (reactive ion etching), and then a low pressure chemical vapor deposition (LP)
By the CVD method, a polycrystalline Si layer 204 having a very good wraparound from Al is deposited, and the contact hole 20 is formed.
3 is embedded.
【０００６】図１９（ｂ）参照 次いで、ＣＭＰ法（化学機械研磨法）を用いて、ＳｉＯ
2 膜２０２の表面が露出するまで研磨してコンタクトホ
ール２０３の内部に埋め込まれた多結晶Ｓｉ層により多
結晶Ｓｉプラグ２０５を形成したのち、スパッタリング
法によって厚さ０．５μｍのＡｌ層２０６を堆積させ
る。Next, referring to FIG. 19B, a CMP method (chemical mechanical polishing)
2 Polishing until the surface of the film 202 is exposed to form a polycrystalline Si plug 205 with a polycrystalline Si layer embedded in the contact hole 203, and then depositing a 0.5 μm thick Al layer 206 by sputtering. Let it.
【０００７】図１９（ｃ）参照 次いで、窒素雰囲気中で５００℃でアニール処理を施す
ことによって、ＳｉとＡｌとの相互拡散により、多結晶
Ｓｉプラグ２０５はＡｌに置換され、次いで、図示しな
いものの、ＳｉＯ2 膜２０２の表面が露出するまで研磨
することによってＡｌ置換プラグ２０７からなるコンタ
クト電極が形成される。なお、この場合のＡｌ置換プラ
グ２０７におけるＳｉ含有量は底の部分でも約０．４％
で、殆どＡｌに置換されている。Next, as shown in FIG. 19 (c), the polycrystalline Si plug 205 is replaced with Al by performing an annealing treatment at 500 ° C. in a nitrogen atmosphere due to mutual diffusion between Si and Al. Then, the contact electrode including the Al-substituted plug 207 is formed by polishing until the surface of the SiO 2 film 202 is exposed. In this case, the Si content in the Al-substituted plug 207 is about 0.4% even at the bottom.
In Al, Al is almost replaced.
【０００８】なお、アニール工程において、Ａｌ層２０
６の上に、厚さ０．２μｍのＴｉ層を堆積させておくこ
とによって、このＴｉ層がＳｉ吸収層として機能し、Ａ
ｌ置換のためのＡｌ層２０６をより薄く、また、アニー
ル処理温度をより低く、且つ、アニール処理時間をより
短くすることができる。In the annealing step, the Al layer 20
6, a Ti layer having a thickness of 0.2 μm is deposited thereon, so that the Ti layer functions as a Si absorption layer.
It is possible to make the Al layer 206 for 1 substitution thinner, lower the annealing temperature, and shorten the annealing time.
【０００９】この様なポリシリコン−アルミニウム置換
法（ＰＡＳ法）を用いることにより、最大アスペクト比
が１０程度で、直径が０．１μｍ以下のビアホールを低
抵抗のＡｌで埋め込むことができ、将来のＭＰＵ（Ｍｉ
ｃｒｏｐｒｏｃｅｓｓｏｒＵｎｉｔ）やＤＲＡＭのプラ
グ（コンタクト電極）として期待されているものであ
る。By using such a polysilicon-aluminum substitution method (PAS method), a via hole having a maximum aspect ratio of about 10 and a diameter of 0.1 μm or less can be filled with low-resistance Al. MPU (Mi
This is expected as a plug (contact electrode) of a C.I.
【００１０】しかし、この様なポリシリコン−アルミニ
ウム置換法を実際のＬＳＩの製造プロセスに適用する場
合には、他のプロセスとの関係が生じ、上記の単体プロ
セスの単純な導入により種々の問題が発生することが予
想される。However, when such a polysilicon-aluminum replacement method is applied to an actual LSI manufacturing process, there is a relationship with other processes, and various problems are caused by the simple introduction of the above-described single process. Expected to occur.
【００１１】例えば、ＩＧＦＥＴ（絶縁ゲート型電界効
果トランジスタ）のソース・ドレインコンタクト電極に
適用した場合には、ソース・ドレイン領域が多結晶Ｓｉ
層と同じＳｉで構成されているため、多結晶Ｓｉプラグ
がＡｌに置換されたのち、ソース・ドレイン領域もＡｌ
に置換されることになる。For example, when the present invention is applied to a source / drain contact electrode of an IGFET (insulated gate field effect transistor), the source / drain region is made of polycrystalline Si.
After the polycrystalline Si plug is replaced with Al, the source / drain regions are also made of Al.
Will be replaced by
【００１２】そうすると、シリコン基板中に形成されて
いるｐｎ接合にＡｌが入り込めば、ｐｎ接合間にＡｌス
パイクが延びるなどしてｐｎ接合が破壊されることにな
るが、これはＬＳＩにとって致命的な損傷となる。In this case, if Al enters the pn junction formed in the silicon substrate, the pn junction is destroyed due to the extension of Al spikes between the pn junctions, which is fatal to LSI. Serious damage.
【００１３】そこで、本発明者は、この様なポリシリコ
ン−アルミニウム置換法を実際のデバイスに応用する際
に、ソース・ドレイン領域と多結晶Ｓｉプラグとの間に
Ａｌのストッパとなるストッパ膜或いはバリア膜を設け
ることを試みたので、この応用例を図２０を参照して説
明する。Therefore, the present inventor, when applying such a polysilicon-aluminum substitution method to an actual device, uses a stopper film or a stopper film serving as an Al stopper between a source / drain region and a polycrystalline Si plug. Since an attempt was made to provide a barrier film, this application example will be described with reference to FIG.
【００１４】なお、一般論としては、拡散を防ぐために
ストッパ膜或いはバリア膜を設けること自体は常套手段
であるが、ポリシリコン−アルミニウム置換法の場合に
は、高温でもＡｌと反応しないか、或いは、反応しにく
い物質を選択する必要があり、この様な物質としてはＴ
ｉＮ、ＷＮ、或いは、ＳｉＣが適当であると判断した。As a general theory, providing a stopper film or a barrier film in order to prevent diffusion is a conventional means. However, in the case of the polysilicon-aluminum substitution method, it does not react with Al even at a high temperature, or , It is necessary to select a substance that is difficult to react.
It was determined that iN, WN or SiC was appropriate.
【００１５】しかし、ＴｉＮ、ＷＮ、或いは、ＳｉＣは
Ｓｉとの反応性が乏しく、電気的にコンタクトが取りに
くいため、ソース・ドレイン領域とのコンタクト抵抗が
非常に高くなるという問題があるので、この場合には、
ストッパ膜或いはバリア膜とソース・ドレイン領域との
界面にＳｉと反応しやすい膜、即ち、コンタクトメタル
を薄く形成するようにした。However, TiN, WN, or SiC has a problem that the reactivity with Si is poor and it is difficult to make electrical contact, and the contact resistance with the source / drain region becomes extremely high. in case of,
At the interface between the stopper film or the barrier film and the source / drain region, a film that easily reacts with Si, that is, a thin contact metal is formed.
【００１６】図２０（ａ）参照 まず、ｐ型シリコン基板２１１の所定領域に選択酸化に
よって素子分離酸化膜２１２を形成したのち、素子分離
酸化膜２１２で囲まれたｐ型シリコン基板２１１の露出
表面を熱酸化してゲート酸化膜２１３を形成し、次い
で、ノン・ドープ多結晶Ｓｉ層を堆積させたのち、Ｐ
（リン）等の不純物をイオン注入し、次いで、全面に、
ＣＶＤ法により、保護膜２１５となるＳｉＯ2 膜或いは
Ｓｉ3 Ｎ4 膜を堆積させたのち、所定パターンにエッチ
ングしてゲート電極２１４を形成する。Referring to FIG. 20A, first, an element isolation oxide film 212 is formed in a predetermined region of a p-type silicon substrate 211 by selective oxidation, and then the exposed surface of the p-type silicon substrate 211 surrounded by the element isolation oxide film 212 is formed. Is thermally oxidized to form a gate oxide film 213, and then a non-doped polycrystalline Si layer is deposited.
Ion implantation of impurities such as (phosphorus), and then,
After depositing a SiO 2 film or a Si 3 N 4 film serving as a protective film 215 by a CVD method, the gate electrode 214 is formed by etching in a predetermined pattern.
【００１７】次いで、ゲート電極２１４及び保護膜２１
５をマスクとしてＡｓ或いはＰ等の不純物をイオン注入
してｎ型ソース・ドレイン領域２１７を形成し、次いで
全面に、ＣＶＤ法によりＳｉＯ2 膜を堆積させ、異方性
エッチングを施すことによってサイドウォール２１６を
形成する。Next, the gate electrode 214 and the protective film 21 are formed.
5 is used as a mask to ion-implant impurities such as As or P to form n-type source / drain regions 217. Then, an SiO 2 film is deposited on the entire surface by a CVD method, and anisotropic etching is performed. 216 are formed.
【００１８】次いで、ＣＶＤ法によって、全面にエッチ
ング時のストッパ膜となるＳｉ3 Ｎ 4 膜２１８を堆積さ
せたのち、ＣＶＤ法によって全面にＳｉ3 Ｎ4 膜２１８
とエッチング特性の異なるＳｉＯ2 膜を堆積させて層間
絶縁膜２１９とし、次いで、Ｓｉ3 Ｎ4 膜２１８をエッ
チングストッパ層として層間絶縁膜２１９に開口部を形
成したのち、開口部に露出するＳｉ3 Ｎ4 膜２１８を選
択的に除去する。Next, the entire surface is etched by the CVD method.
As a stopper film at the time of polishingThreeN FourDeposited film 218
After that, the entire surface isThreeNFourMembrane 218
And SiO with different etching characteristicsTwoDeposit the film between layers
An insulating film 219 is formed, and then SiThreeNFourRemove membrane 218
An opening is formed in the interlayer insulating film 219 as a tuning stopper layer.
After being formed, the SiThreeNFourSelect membrane 218
Remove selectively.
【００１９】次いで、コンタクトメタルとなる厚さ２０
ｎｍのＴｉ膜２２０及びバリアメタルとなる厚さ１０〜
１００ｎｍのＴｉＮ膜２２１をスパッタリング法或いは
ＣＶＤ法により順次堆積させる。Next, the contact metal having a thickness of 20
nm thickness of the Ti film 220 and barrier metal
A 100 nm TiN film 221 is sequentially deposited by a sputtering method or a CVD method.
【００２０】次いで、ＬＰＣＶＤ法を用いて多結晶Ｓｉ
膜を堆積させたのち、ＴｉＮ膜２２１が露出するまでＣ
ＭＰ法によって研磨することによって多結晶Ｓｉプラグ
２２２を形成し、次いで、スパッタリング法を用いて厚
さ２μｍのＡｌ層２２３と厚さ２００ｎｍのＴｉ層２２
４を堆積させる。Next, polycrystalline Si is formed by LPCVD.
After depositing the film, C is deposited until the TiN film 221 is exposed.
A polycrystalline Si plug 222 is formed by polishing by the MP method, and then an Al layer 223 having a thickness of 2 μm and a Ti layer 22 having a thickness of 200 nm are formed by using a sputtering method.
4 is deposited.
【００２１】図２０（ｂ）参照 次いで、窒素雰囲気中で、４００〜６６０℃の温度にお
いて１時間程度熱処理を行うことによって多結晶Ｓｉプ
ラグ２２２をＡｌに置換したのち、再び、ＣＭＰ法を用
いて層間絶縁膜２１９の表面が露出するまで研磨するこ
とによってＡｌ置換プラグ２２５を形成する。Referring to FIG. 20B, the polycrystalline Si plug 222 is replaced with Al by performing a heat treatment at a temperature of 400 to 660 ° C. for about 1 hour in a nitrogen atmosphere, and then again using the CMP method. The Al-substituted plug 225 is formed by polishing until the surface of the interlayer insulating film 219 is exposed.
【００２２】この様な構成、即ち、コンタクトメタルと
バリアメタルからなるストッパ膜を採用することによっ
て、ポリシリコン−アルミニウム置換法を実際のＬＳＩ
の製造工程に適用し得ることが分かった。By adopting such a structure, that is, by employing a stopper film composed of a contact metal and a barrier metal, the polysilicon-aluminum replacement method can be implemented in an actual LSI.
It was found that the method can be applied to the manufacturing process.
【００２３】なお、この場合のコンタクトメタルとして
は、Ｔｉ以外に、Ｗ、Ｃｏ、Ｎｉ、Ｔａ、或いは、これ
らのシリサイドを用いることができ、また、ｎ型ソース
・ドレイン領域２１７の表面にすでにシリサイドが形成
されている場合、或いは、コンタクトメタルとして機能
する下地が形成されている場合には、コンタクトメタル
の堆積工程は省略することができる。As the contact metal in this case, besides Ti, W, Co, Ni, Ta, or a silicide thereof can be used, and the silicide is already formed on the surface of the n-type source / drain region 217. Is formed, or when a base functioning as a contact metal is formed, the contact metal deposition step can be omitted.
【００２４】[0024]
【発明が解決しようとする課題】しかし、上述の応用例
において、アニール処理温度が４００℃〜４５０℃と比
較的低温の場合には問題がないものの、それより高い温
度、例えば、４５０℃〜８５０℃で熱処理を行った場合
には問題が生ずる。However, in the above-mentioned application example, there is no problem when the annealing temperature is relatively low, such as 400 ° C. to 450 ° C., but higher temperatures, for example, 450 ° C. to 850 ° C. A problem arises when the heat treatment is performed at ℃.
【００２５】即ち、この様な高温でＡｌ置換のための熱
処理を行った場合、コンタクトメタルのＴｉ自身がソー
ス・ドレイン領域のＳｉと反応してしまい、ｐｎ接合中
に進入して、ｐｎ接合を破壊するという場合が生ずるた
めである。That is, when a heat treatment for replacing Al is performed at such a high temperature, Ti itself of the contact metal reacts with Si of the source / drain regions, and enters into the pn junction to form the pn junction. This is because there is a possibility of destruction.
【００２６】したがって、この様なコンタクトプラグの
形成工程が最終工程であれば問題がないものの、製造工
程の途中でストッパ層を介して多結晶Ｓｉプラグを設
け、後の製造工程において高温処理工程を経たのちポリ
シリコン−アルミニウム置換法を行えば、Ａｌ置換プラ
グを形成することはできるが、高温処理工程においてＴ
ｉが拡散してｐｎ接合を破壊するという問題や、Ｔｉの
拡散によってＴｉとＳｉの共晶合金が形成され、この共
晶化領域に不純物が異常偏析してコンタクト不良が発生
するという問題もあるので、適用工程が限られてしまう
という問題がある。Therefore, although there is no problem if such a contact plug forming step is the final step, a polycrystalline Si plug is provided via a stopper layer in the middle of the manufacturing step, and a high-temperature processing step is performed in a later manufacturing step. After that, if the polysilicon-aluminum replacement method is performed, an Al-substituted plug can be formed.
There is also a problem that i diffuses and destroys a pn junction, and a problem that a eutectic alloy of Ti and Si is formed by diffusion of Ti and impurities are abnormally segregated in this eutectic region to cause a contact failure. Therefore, there is a problem that the application process is limited.
【００２７】また、従来のポリシリコン−アルミニウム
置換法は、多結晶Ｓｉプラグの置換しか想定していない
ので、ＬＳＩの導電通路を構成する下層の配線層はＡｌ
（比抵抗：２．８μΩ・ｃｍ）より比抵抗の大きなドー
プト多結晶Ｓｉ（比抵抗：３００〜８００μΩ・ｃ
ｍ）、高融点金属（Ｗの比抵抗：６μΩ・ｃｍ）、或い
は、高融点金属シリサイド（Ｗシリサイドの比抵抗：７
０μΩ・ｃｍ、Ｔｉシリサイドの比抵抗：１５μΩ・ｃ
ｍ）等の耐高温材料のままであるので、ポリシリコン−
アルミニウム置換法のメリットを十分に生かせるもので
はなかった。Further, since the conventional polysilicon-aluminum replacement method assumes only replacement of a polycrystalline Si plug, the lower wiring layer constituting the conductive path of the LSI is formed of Al.
(Specific resistance: 2.8 μΩ · cm) doped polycrystalline Si having a higher specific resistance (specific resistance: 300 to 800 μΩ · c)
m), high melting point metal (specific resistance of W: 6 μΩ · cm), or high melting point metal silicide (specific resistance of W silicide: 7)
0 μΩ · cm, specific resistance of Ti silicide: 15 μΩ · c
m) etc., so that the polysilicon-
The advantages of the aluminum substitution method were not fully exploited.
【００２８】例えば、ＤＲＡＭのビット線の場合には、
ビット線の上部にメモリセルのキャパシタを構成する蓄
積電極やキャパシタ絶縁膜が形成されることになるが、
現在の技術では、このキャパシタ絶縁膜を６００℃程度
の低温で形成して、高い信頼性を得ることは非常に難し
いので、７００℃〜８５０℃の高温熱処理が必要となっ
ている。For example, in the case of a bit line of a DRAM,
A storage electrode and a capacitor insulating film constituting a memory cell capacitor are formed above the bit line,
According to the current technology, it is very difficult to form this capacitor insulating film at a low temperature of about 600 ° C. and to obtain high reliability. Therefore, a high-temperature heat treatment at 700 ° C. to 850 ° C. is required.
【００２９】そして、この工程はビット線形成の後であ
るので、ビット線に融点が６６０℃のＡｌを用いること
ができないが、もし、Ａｌをビット線に使用することが
できれば、単にビット線の抵抗を低くすることができる
だけではなく、ビット線を薄く形成することが許される
ことになるので、隣接するビット線間の寄生容量も小さ
くすることができ、高速・低消費電力のメモリＬＳＩを
製造することが可能になる。Since this step is performed after the formation of the bit line, Al having a melting point of 660 ° C. cannot be used for the bit line. However, if Al can be used for the bit line, the bit line is simply formed. Not only can the resistance be lowered, but also the bit lines can be made thinner, so that the parasitic capacitance between adjacent bit lines can be reduced, and a high-speed, low-power memory LSI can be manufactured. It becomes possible to do.
【００３０】また、ビット線の抵抗や寄生容量を低減す
ることができることにより、１本のビット線に接続され
るセルの数も増やすことができるので、メモリの集積度
を上げることが可能になり、したがって、ビット線のＡ
ｌ化が待望されるところである。Further, since the resistance and the parasitic capacitance of the bit line can be reduced, the number of cells connected to one bit line can be increased, so that the integration degree of the memory can be increased. And therefore the bit line A
This is where long-awaited.
【００３１】また、通常の自己整合型のＩＧＦＥＴの場
合には、ゲート電極をマスクとしてイオン注入を行い、
活性化のためのアニールを行ってソース・ドレイン領域
を形成しているが、このアニール温度は８００℃〜１１
００℃程度であるので、ゲート電極としてＡｌは使用さ
れていない。In the case of a normal self-aligned IGFET, ion implantation is performed using the gate electrode as a mask.
The source / drain regions are formed by performing annealing for activation.
Since the temperature is about 00 ° C., Al is not used as the gate electrode.
【００３２】しかし、Ａｌをゲート電極として用いるこ
とができるならば、ビット線の場合と同様に、ＬＳＩの
高速化と低消費電力化に大きく貢献することができ、付
加価値の高いＬＳＩを製造することができ、また、メモ
リのゲート電極、即ち、ワード線としてＡｌを用いるこ
とができるのならば、１本のワード線に接続できるセル
の数を増やすことができ、メモリの集積度を上げること
が可能になる。However, if Al can be used as the gate electrode, as in the case of the bit line, it can greatly contribute to an increase in the speed and power consumption of the LSI, and a high value-added LSI can be manufactured. If Al can be used as a gate electrode of a memory, that is, Al can be used as a word line, the number of cells that can be connected to one word line can be increased, and the degree of integration of the memory can be increased. Becomes possible.
【００３３】また、自己整合バイポーラトランジスタの
場合には、ドープト多結晶Ｓｉ層からなるベース引出電
極及びエミッタ電極から不純物を固相拡散して外部ベー
ス領域やエミッタ領域を形成しているが、この場合の拡
散のための熱処理温度は８００℃〜１１００℃であるの
で、拡散源兼電極としてＡｌを用いることができない。In the case of a self-aligned bipolar transistor, an external base region and an emitter region are formed by solid-phase diffusion of impurities from a base extraction electrode and an emitter electrode made of a doped polycrystalline Si layer. Since the heat treatment temperature for diffusion is 800 ° C. to 1100 ° C., Al cannot be used as a diffusion source / electrode.
【００３４】しかし、このベース引出電極及びエミッタ
電極をＡｌに置き換えることができるのならば、著しい
高速性化と低消費電力化を図ることができ、非常に望ま
しいものとなる。However, if the base extraction electrode and the emitter electrode can be replaced with Al, remarkable high speed operation and low power consumption can be achieved, which is very desirable.
【００３５】そこで、この様な配線層或いは電極を低抵
抗化するために、仮に、ポリシリコン−アルミニウム置
換法の適用を考えても、上述のビット線、ゲート電極、
或いは、ベース引出電極は、ＬＳＩの表面から奥まった
部分、即ち、シリコン基板の表面近傍に形成されている
ため、ビット線、ゲート電極、或いは、ベース引出電極
を多結晶Ｓｉ層で形成しておき、ポリシリコン−アルミ
ニウム置換法でＡｌに置換しようとしても、ポリシリコ
ン−アルミニウム置換法の単純な適用では置換に必要な
厚いＡｌ層を置換すべき多結晶Ｓｉ層に接続できないと
いう問題が生ずる。In order to reduce the resistance of such a wiring layer or an electrode, even if the polysilicon-aluminum replacement method is considered, the above-described bit line, gate electrode,
Alternatively, since the base extraction electrode is formed in a part deep from the surface of the LSI, that is, near the surface of the silicon substrate, the bit line, the gate electrode, or the base extraction electrode is formed of a polycrystalline Si layer. However, even if an attempt is made to replace Al with the polysilicon-aluminum replacement method, there is a problem that a simple application of the polysilicon-aluminum replacement method cannot connect a thick Al layer required for the replacement to the polycrystalline Si layer to be replaced.
【００３６】また、最先端のＬＳＩでは、ワード線に対
してソース・ドレイン電極が、また、ビット線に対して
はキャパシタコンタクトが自己整合で形成される構造に
なっているため、ワード線及びビット線の上部は絶縁膜
で覆われることが必須であり、その後の工程においても
この絶縁膜を除去することは許されない状況にある。In a state-of-the-art LSI, a source / drain electrode is formed for a word line and a capacitor contact is formed for a bit line in a self-aligned manner. It is essential that the upper part of the line is covered with an insulating film, and it is not allowed to remove this insulating film in the subsequent steps.
【００３７】したがって、セルの密集する部分では、ワ
ード線或いはビット線の上部を露出させて、厚い置換用
Ａｌ層と接触させることによってＡｌ置換を行うと言っ
た従来のポリシリコン−アルミニウム置換法を適用がで
きず、何らかの工夫が必要である。Therefore, in a dense part of cells, a conventional polysilicon-aluminum substitution method in which the upper part of a word line or a bit line is exposed and Al substitution is performed by contact with a thick substitution Al layer is performed. It cannot be applied and some contrivance is required.
【００３８】例えば、ビット線をＡｌ置換する場合に
は、 ビット線自身が容易にＡｌに置換される構造と、Ａｌ
置換の導入部の構造、 ビット線をＡｌ置換したのち、Ａｌがさらに下層の多
結晶Ｓｉプラグやソース・ドレイン領域に進入しないた
めのストッパ構造、 Ａｌ置換が不所望な下部プラグとコンタクトしている
上部プラグをＡｌ置換した場合のストッパ構造、等を工
夫する必要あり、且つ、これらの対策を別々に講じてい
たのでは工定数が増えてコストアップにつながるので、
製造工程を増やさないための何等かの工夫も合わせて必
要である。For example, when replacing a bit line with Al, a structure in which the bit line itself is easily replaced with Al,
Structure of introduction part of substitution, after replacing bit line with Al, stopper structure to prevent Al from further entering lower polycrystalline Si plug and source / drain region, contact with lower plug where Al substitution is not desired It is necessary to devise a stopper structure when the upper plug is replaced with Al, and if these countermeasures are taken separately, the work constant increases and leads to an increase in cost.
It is also necessary to take some measures to avoid increasing the number of manufacturing steps.
【００３９】特に、ＤＲＡＭにおいては、メーカ間の競
争が激しく、コストの低減が非常に重要であるので、ポ
リシリコン−アルミニウム置換法を導入して高機能化が
果たせるとしても、コストを削減することが最重要課題
であり、Ａｌ置換自体の工程や、これに伴うストッパ形
成工程もコストが高くならないようにすることが必要不
可欠となる。In particular, in the case of DRAM, competition between manufacturers is fierce and it is very important to reduce the cost. Therefore, even if the polysilicon-aluminum substitution method is introduced to achieve high functionality, it is necessary to reduce the cost. Is the most important issue, and it is indispensable to prevent the cost of the Al replacement itself process and the accompanying stopper forming process from increasing.
【００４０】また、ゲート電極に対してポリシリコン−
アルミニウム置換法を適用する場合には、ゲート絶縁膜
は非常にデリケートな薄い絶縁膜であり、ささいな金属
の拡散により信頼性を損ないやすいので、ゲート電極を
Ａｌ置換する場合には、ゲート絶縁膜の信頼性を損なわ
ない工夫が必要である。The gate electrode is made of polysilicon.
When applying the aluminum replacement method, the gate insulating film is a very delicate thin insulating film, and the reliability is easily damaged by the diffusion of trivial metal. It is necessary to devise a device that does not impair the reliability of the device.
【００４１】また、自己整合型のバイポーラトランジス
タのベース引出電極やエミッタ引出電極に対してポリシ
リコン−アルミニウム置換法を適用する場合には、これ
らの引出電極は不純物の拡散源にもなっているため、こ
れらの役割を果たせるように電極構造を工夫する必要が
ある。When the polysilicon-aluminum replacement method is applied to the base extraction electrode and the emitter extraction electrode of the self-aligned bipolar transistor, these extraction electrodes also serve as impurity diffusion sources. It is necessary to devise an electrode structure so as to fulfill these roles.
【００４２】さらに、ＬＳＩの高速化並びに低消費電力
化のためには、配線層間の寄生容量の低減は必要である
が、従来のＬＳＩにおいては層間絶縁膜を構成する絶縁
膜自体の誘電率を低くする程度の考慮しか払われおら
ず、寄生容量対策は十分ではなかった。Further, in order to increase the speed and reduce the power consumption of the LSI, it is necessary to reduce the parasitic capacitance between the wiring layers. However, in the conventional LSI, the dielectric constant of the insulating film itself constituting the interlayer insulating film must be reduced. Consideration was only given to lowering the level, and measures against parasitic capacitance were not sufficient.
【００４３】したがって、本発明は、ポリシリコン−ア
ルミニウム置換法を製造工程があまり増大せず、且つ、
素子特性に悪影響を与えないように工夫して適用するこ
とによって、プラグ及び配線層を低抵抗化し、或いは、
配線層間の寄生容量を低減することを目的とする。Therefore, according to the present invention, the polysilicon-aluminum substitution method is not required to increase the number of manufacturing steps, and
By applying the device so that it does not adversely affect the element characteristics, the resistance of the plug and the wiring layer can be reduced, or
An object is to reduce parasitic capacitance between wiring layers.
【００４４】[0044]
【課題を解決するための手段】図１は本発明の原理的構
成の説明図であり、この図１を参照して本発明における
課題を解決するための手段を説明する。 図１（ａ）及び（ｂ）参照 （１）本発明は、半導体装置において、少なくとも下部
プラグ５と金属置換プラグ１０との間に、置換用金属８
に対するバリアとなるストッパ６を設けたことを特徴と
する。FIG. 1 is an explanatory view of the principle configuration of the present invention. Referring to FIG. 1, means for solving the problems in the present invention will be described. 1 (a) and 1 (b) (1) In the present invention, in a semiconductor device, a replacement metal 8 is provided at least between a lower plug 5 and a metal replacement plug 10.
A stopper 6 serving as a barrier against the above is provided.
【００４５】この様に、少なくとも下部プラグ５と金属
置換プラグ１０との間に、置換用金属８、例えば、比抵
抗の小さなＡｌに対するバリアとなるストッパ６を設け
ることによって、上部プラグ７の置換に際して、下部プ
ラグに置換用金属８が進入することがなく、下部プラグ
５に接続する半導体基板１に形成されたソース・ドレイ
ン領域４によるｐｎ接合が置換用金属８で破壊されるこ
とがない。As described above, by providing the stopper 6 serving as a barrier for the replacement metal 8, for example, Al having a small specific resistance, at least between the lower plug 5 and the metal replacement plug 10, the replacement of the upper plug 7 is performed. In addition, the replacement metal 8 does not enter the lower plug, and the pn junction by the source / drain region 4 formed in the semiconductor substrate 1 connected to the lower plug 5 is not broken by the replacement metal 8.
【００４６】（２）また、本発明は、上記（１）におい
て、置換用金属８に対するバリアとなるストッパ６が、
配線層を兼ねることを特徴とする。(2) Further, according to the present invention, in the above (1), the stopper 6 serving as a barrier to the replacement metal 8 is
It is characterized in that it also serves as a wiring layer.
【００４７】この様に、置換用金属８に対するバリアと
なるストッパ６によって、配線層を構成しても良いもの
である。As described above, the wiring layer may be constituted by the stopper 6 serving as a barrier to the replacement metal 8.
【００４８】（３）また、本発明は、上記（２）におい
て、配線層がストッパ６となる導電体層とその上に設け
た金属置換層で構成されることを特徴とする。(3) The present invention is characterized in that, in the above (2), the wiring layer comprises a conductor layer serving as the stopper 6 and a metal substitution layer provided thereon.
【００４９】この様に、配線層も金属置換層で構成する
ことによって、配線層の低抵抗化が可能になり、且つ、
配線層の薄層化も可能になるので、半導体装置の動作速
度を大幅に高めることができる。As described above, since the wiring layer is also composed of the metal substitution layer, the resistance of the wiring layer can be reduced.
Since the thickness of the wiring layer can be reduced, the operation speed of the semiconductor device can be significantly increased.
【００５０】（４）また、本発明は、半導体装置におい
て、ゲート電極３が上層側から金属置換層、置換用金属
８に対するストッパ６となる導電体層、及び、不純物を
ドープしたシリコン層からなる多層構造で構成されるこ
とを特徴とする。(4) Further, according to the present invention, in the semiconductor device, the gate electrode 3 comprises a metal replacement layer, a conductor layer serving as a stopper 6 for the replacement metal 8, and a silicon layer doped with impurities from the upper side. It is characterized by having a multilayer structure.
【００５１】この様に、ゲート電極３をストッパ６を挟
んだ多層構造とすることによって、ＩＧＦＥＴのしきい
値電圧Ｖthを変動させることなく、また、ゲート絶縁膜
２の信頼性を損なうことなく、高速化することが可能に
なる。As described above, the gate electrode 3 has a multilayer structure with the stopper 6 interposed therebetween, so that the threshold voltage Vth of the IGFET is not changed and the reliability of the gate insulating film 2 is not impaired. , It is possible to increase the speed.
【００５２】（５）また、本発明は、半導体装置におい
て、ゲート電極３が金属置換層で構成されると共に、ゲ
ート絶縁膜２が窒素を含有する絶縁膜で構成されること
を特徴とする。(5) Further, the present invention is characterized in that, in the semiconductor device, the gate electrode 3 is formed of a metal substitution layer, and the gate insulating film 2 is formed of an insulating film containing nitrogen.
【００５３】この様に、ゲート電極３として窒素を含有
する絶縁膜、例えば、ＳｉＯＮ膜（シリコンオキシナイ
トライド膜）、或いはＳｉx Ｎy とＳｉＯ2 の積層複合
膜を用いることによって、ゲート電極３を金属置換層で
構成することができ、それによって、動作速度の高速化
が可能になる。[0053] Thus, the insulating film containing nitrogen as the gate electrode 3, for example, SiON film (silicon oxynitride film), or Si x N y and by the use of laminated composite film of SiO 2, a gate electrode 3 Can be constituted by a metal substitution layer, whereby the operating speed can be increased.
【００５４】（６）また、本発明は、半導体装置におい
て、半導体基板１に接する電極が、上層側から金属置換
層、置換用金属８に対するストッパ６となる導電体層、
及び、不純物をドープしたシリコン層からなる多層構造
で構成されることを特徴とする。(6) Further, according to the present invention, in a semiconductor device, an electrode in contact with the semiconductor substrate 1 is a conductive layer serving as a stopper 6 for a metal substitution layer and a substitution metal 8 from the upper side.
Further, it is characterized by being constituted by a multilayer structure composed of a silicon layer doped with impurities.
【００５５】この様に、半導体基板１に接する電極をス
トッパ６を挟んだ多層構造とすることによって、拡散源
を兼ねる電極を金属置換層により低比抵抗化することが
可能になる。As described above, by forming the electrode in contact with the semiconductor substrate 1 in a multilayer structure with the stopper 6 interposed therebetween, it is possible to reduce the specific resistance of the electrode serving also as a diffusion source by the metal substitution layer.
【００５６】（７）また、本発明は、上記（６）におい
て、半導体基板１に接する電極が、バイポーラトランジ
スタのベース引出電極であることを特徴とする。(7) The present invention is characterized in that, in the above (6), the electrode in contact with the semiconductor substrate 1 is a base extraction electrode of a bipolar transistor.
【００５７】この様な構成をベース引出電極として用い
ることによって、自己整合型バイポーラトランジスタの
動作速度を高速化することが可能になる。By using such a configuration as the base extraction electrode, the operating speed of the self-aligned bipolar transistor can be increased.
【００５８】（８）また、本発明は、半導体装置におい
て、ダイナミック・ランダム・アクセス・メモリのビッ
ト線を、金属置換層で構成することを特徴とする。(8) In the semiconductor device according to the present invention, the bit line of the dynamic random access memory is formed of a metal substitution layer.
【００５９】この様に、ＤＲＡＭのビット線を金属置換
層により構成することによって、ＤＲＡＭの動作速度を
高速化することが可能になり、信号遅延を防止すること
ができ、また、それによって、裏打ちコンタクトが不要
になり、さらに、一本のビット線に接続できるセルの数
を多くすることができるのでＤＲＡＭの高集積化も可能
になる。As described above, by configuring the bit lines of the DRAM with the metal substitution layer, it is possible to increase the operation speed of the DRAM, to prevent signal delay, and, A contact is not required, and the number of cells that can be connected to one bit line can be increased, so that the DRAM can be highly integrated.
【００６０】（９）また、本発明は、上記（８）におい
て、ワード線を金属置換層で構成することを特徴とす
る。(9) The present invention is characterized in that, in the above (8), the word line is constituted by a metal substitution layer.
【００６１】この様に、ＤＲＡＭのワード線も金属置換
層で構成することによって、ＤＲＡＭの動作速度をさら
に高速化することができ、また、一本のワード線に接続
できるセルの数を多くすることができるのでＤＲＡＭの
さらなる高集積化も可能になる。As described above, by configuring the word lines of the DRAM also with the metal substitution layer, the operation speed of the DRAM can be further increased, and the number of cells that can be connected to one word line is increased. Therefore, the DRAM can be further integrated.
【００６２】（１０）また、本発明は、上記（１）乃至
（９）のいずれかにおいて、置換用金属８で置換された
金属置換プラグ１０或いは金属置換層に０．１〜５０％
のシリコンが含有されていることを特徴とする。(10) In the present invention, the metal-substituted plug 10 or the metal-substituted layer in any one of the above-mentioned (1) to (9),
Characterized by containing silicon.
【００６３】この様に、金属置換プラグ１０或いは金属
置換層に０．１〜５０％のＳｉを含有させることによっ
て、エレクトロマイグレーション耐性を大きくすること
ができる。As described above, by including 0.1 to 50% of Si in the metal substitution plug 10 or the metal substitution layer, the electromigration resistance can be increased.
【００６４】（１１）また、本発明は、上記（１）乃至
（１０）のいずれかにおいて、金属置換プラグ１０或い
は金属置換層にストロンチウム或いはリチウムが含有さ
れていることを特徴とする。(11) Further, the present invention is characterized in that in any one of the above (1) to (10), the metal substitution plug 10 or the metal substitution layer contains strontium or lithium.
【００６５】この様に、金属置換プラグ１０或いは金属
置換層に０．０５〜０．２％程度のストロンチウム（Ｓ
ｒ）或いはリチウム（Ｌｉ）を含有させることにより、
結晶粒径を小さくすることができるので、加工が容易に
なり、且つ、エレクトロマイグレーション耐性が向上す
る。As described above, about 0.05 to 0.2% of strontium (S) is added to the metal replacement plug 10 or the metal replacement layer.
r) or by containing lithium (Li)
Since the crystal grain size can be reduced, processing is facilitated and electromigration resistance is improved.
【００６６】（１２）また、本発明は、上記（１）乃至
（１１）のいずれかにおいて、置換用金属８で置換され
た金属置換プラグ１０或いは金属置換層の主成分がＡ
ｌ、Ｃｕ、Ａｇ、Ｒｕ、或いは、Ｐｔのいずれかである
ことを特徴とする。(12) Further, according to the present invention, in any one of the above (1) to (11), the main component of the metal substitution plug 10 or the metal substitution layer substituted by the substitution metal 8 is A
1, Cu, Ag, Ru, or Pt.
【００６７】この様に、金属置換プラグ１０或いは金属
置換層の主成分、即ち、置換用金属８は、Ａｌ、Ｃｕ、
Ａｇ、Ｒｕ、或いは、Ｐｔが好適であり、その内でも、
特に、Ａｌが好適であり、次いで、Ｃｕが好適である。As described above, the main component of the metal replacement plug 10 or the metal replacement layer, that is, the replacement metal 8 is made of Al, Cu,
Ag, Ru, or Pt is preferred, and among them,
In particular, Al is preferred, followed by Cu.
【００６８】（１３）また、本発明は、半導体装置の製
造方法において、少なくとも下部プラグ５とシリコンで
構成される上部プラグ７との間に、置換用金属８に対す
るバリアとなるストッパ６を設け、上部プラグ７を置換
用金属８で置換することを特徴とする。(13) According to the present invention, in a method of manufacturing a semiconductor device, a stopper 6 serving as a barrier to a replacement metal 8 is provided at least between a lower plug 5 and an upper plug 7 made of silicon. It is characterized in that the upper plug 7 is replaced with a replacement metal 8.
【００６９】この様に、少なくとも下部プラグ５と金属
置換プラグ１０との間に、置換用金属８、例えば、比抵
抗の小さなＡｌに対するバリアとなるストッパ６を設け
ることによって、上部プラグ７を置換する際の熱処理に
よって、下部プラグに置換用金属８が進入することがな
く、下部プラグ５に接続する半導体基板１に形成された
ｐｎ接合が置換用金属８で破壊されることがない。As described above, the upper plug 7 is replaced by providing the stopper 6 serving as a barrier against the replacement metal 8, for example, Al having a small specific resistance, at least between the lower plug 5 and the metal replacement plug 10. By the heat treatment, the replacement metal 8 does not enter the lower plug, and the pn junction formed on the semiconductor substrate 1 connected to the lower plug 5 is not broken by the replacement metal 8.
【００７０】さらに、上部プラグ７の置換工程におい
て、ストッパ６を構成する元素が下部プラグ５には進入
しても、更にその下の下部プラグ５に接続する半導体基
板１に進入して共晶合金を形成することがないの、ｐｎ
接合が破壊されたり、コンタクト不良を起こすことがな
く、半導体装置の信頼性を高めることができる。Further, in the step of replacing the upper plug 7, even if the element forming the stopper 6 enters the lower plug 5, the element further enters the semiconductor substrate 1 connected to the lower plug 5 therebelow to form the eutectic alloy. Does not form pn
The reliability of the semiconductor device can be improved without breaking the junction or causing a contact failure.
【００７１】なお、本発明における、シリコン或いはシ
リコン層とは、多結晶シリコン、微結晶シリコン、アモ
ルファスシリコン、或いは、単結晶シリコンを意味する
ものであり、特に、ノン・ドープ多結晶シリコンが好適
であり、また、金属置換に際しては、置換用金属８をシ
リコン吸収材層９で覆うことが望ましい。In the present invention, the term silicon or silicon layer means polycrystalline silicon, microcrystalline silicon, amorphous silicon, or monocrystalline silicon, and non-doped polycrystalline silicon is particularly preferable. In addition, at the time of metal replacement, it is desirable to cover the replacement metal 8 with the silicon absorbent layer 9.
【００７２】（１４）また、本発明は、上記（１３）に
おいて、置換用金属８に対するバリアとなるストッパ６
が、配線層を兼ねることを特徴とする。(14) The invention according to (13), wherein the stopper 6 serving as a barrier to the replacement metal 8 is provided.
Are also used as wiring layers.
【００７３】この様に、配線層がストッパ６を兼ねるよ
うにすることによって、製造工程を増加させることな
く、所望の箇所の上部プラグ７の金属置換が可能にな
る。As described above, by allowing the wiring layer to also serve as the stopper 6, it is possible to replace the metal of the upper plug 7 at a desired location without increasing the number of manufacturing steps.
【００７４】（１５）また、本発明は、上記（１４）に
おいて、配線層をストッパ６となる導電体層とその上に
設けたシリコン層によって構成する共に、シリコン層に
達するシリコンプラグを設け、シリコン層を置換用金属
８で置換することを特徴とする。(15) According to the present invention, in the above (14), the wiring layer is constituted by the conductor layer serving as the stopper 6 and the silicon layer provided thereon, and a silicon plug reaching the silicon layer is provided. It is characterized in that the silicon layer is replaced with the replacement metal 8.
【００７５】この様に、配線層を、シリコン層／ストッ
パ６の積層構造によって構成することによって、製造工
程を増加させることなく、所望の箇所の上部プラグ７の
金属置換が可能になるとともに、シリコンプラグを用い
ることによって奥まった位置のシリコン配線層の金属置
換も可能になる。As described above, by forming the wiring layer with the laminated structure of the silicon layer / stopper 6, it is possible to replace the metal of the upper plug 7 at a desired position without increasing the number of manufacturing steps. By using a plug, metal replacement of a silicon wiring layer at a recessed position is also possible.
【００７６】（１６）また、本発明は、半導体装置の製
造方法において、ゲート電極３を上層側からシリコン
層、置換用金属８に対するストッパ６となる導電体層、
及び、不純物をドープしたシリコン層からなる多層構造
で構成し、ゲート電極３の内の上層のシリコン層のみを
置換用金属８で置換することを特徴とする。(16) Further, according to the present invention, in the method for manufacturing a semiconductor device, the gate electrode 3 may be formed by forming a silicon layer from the upper layer side, a conductor layer serving as a stopper 6 for the replacement metal 8,
Further, the gate electrode 3 has a multilayer structure including a silicon layer doped with an impurity, and only the upper silicon layer in the gate electrode 3 is replaced with the replacement metal 8.
【００７７】この様に、ゲート電極３を、シリコン層／
ストッパ６／ドープトシリコン層の多層構造で構成する
ことによって、シリコン層のみを金属置換することがで
きるので、Ｖthを変動させることなく、且つ、ゲート絶
縁膜２の信頼性を低下させることなく、ゲート電極３を
低比抵抗化することができる。As described above, the gate electrode 3 is formed on the silicon layer /
With the multilayer structure of the stopper 6 and the doped silicon layer, only the silicon layer can be replaced with metal, so that Vth is not changed and the reliability of the gate insulating film 2 is not reduced. In addition, the specific resistance of the gate electrode 3 can be reduced.
【００７８】（１７）また、本発明は、半導体装置の製
造方法において、ゲート電極３をシリコン層で構成する
と共に、ゲート絶縁膜２を窒素を含有する絶縁膜で構成
し、ゲート電極３を置換用金属８で置換することを特徴
とする。(17) According to the present invention, in the method for manufacturing a semiconductor device, the gate electrode 3 is formed of a silicon layer, the gate insulating film 2 is formed of an insulating film containing nitrogen, and the gate electrode 3 is replaced. It is characterized in that it is replaced with a metal 8 for use.
【００７９】この様に、ゲート絶縁膜２を、ゲート絶縁
膜２をＡｌの拡散係数の小さな窒素を含有する絶縁膜、
例えば、ＳｉＯＮ膜或いはＳｉx Ｎy とＳｉＯ2 の積層
複合膜で構成することによって、ゲート絶縁膜２及びチ
ャネル領域にダメージを与えることなく、ゲート電極３
のみを金属置換して低比抵抗化することができる。As described above, the gate insulating film 2 is made of an insulating film containing nitrogen having a small diffusion coefficient of Al.
For example, by configuring in the SiON film or Si x N y and SiO 2 of the laminated composite film, without damaging the gate insulating film 2 and the channel region, a gate electrode 3
Only the metal can be substituted to lower the specific resistance.
【００８０】（１８）また、本発明は、半導体装置の製
造方法において、半導体基板１に接する電極を、上層側
からシリコン層、置換用金属８に対するストッパ６とな
る導電体層、及び、不純物をドープしたシリコン層から
なる多層構造で構成し、不純物をドープしたシリコン層
を拡散源にすると共に、上層のシリコン層を置換用金属
８で置換することを特徴とする。(18) In the method of manufacturing a semiconductor device according to the present invention, the electrode in contact with the semiconductor substrate 1 may be formed by forming a silicon layer from the upper layer side, a conductor layer serving as a stopper 6 for the replacement metal 8, and an impurity. It has a multilayer structure composed of a doped silicon layer, characterized in that a silicon layer doped with impurities is used as a diffusion source and an upper silicon layer is replaced with a replacement metal 8.
【００８１】この様に、半導体基板１に接する電極を、
シリコン層／ストッパ６／ドープトシリコン層の多層構
造で構成することによって、拡散源を兼ねる電極を最終
的に低比抵抗化することができる。As described above, the electrodes in contact with the semiconductor substrate 1 are
By forming a multilayer structure of the silicon layer / stopper 6 / doped silicon layer, it is possible to finally lower the specific resistance of the electrode serving also as the diffusion source.
【００８２】（１９）また、本発明は、上記（１８）に
おいて、半導体基板１に接する電極が、バイポーラトラ
ンジスタのベース引出電極であることを特徴とする。(19) The present invention is characterized in that, in the above (18), the electrode in contact with the semiconductor substrate 1 is a base extraction electrode of a bipolar transistor.
【００８３】上記の様な多層構造電極をベース引出電極
として用いることによって、自己整合型バイポーラトラ
ンジスタのベース引出電極を、他の製造工程に影響を与
えることなく低比抵抗化することができる。By using the above-described multilayer structure electrode as the base extraction electrode, the base extraction electrode of the self-aligned bipolar transistor can be reduced in specific resistance without affecting other manufacturing steps.
【００８４】（２０）また、本発明は、上記（１３）乃
至（１９）のいずれかにおいて、上部プラグ７或いはシ
リコン層を置換用金属８で置換したのち、置換用金属８
を所定形状にエッチングして配線層として用いることを
特徴とする。(20) Further, according to the present invention, in any one of the above (13) to (19), after replacing the upper plug 7 or the silicon layer with the replacement metal 8,
Is etched into a predetermined shape and used as a wiring layer.
【００８５】この様に、置換用金属８を配線層としても
用いることによって、配線層用導電体層の成膜工程を省
略することができ、且つ、配線層中には自然にＳｉが含
有されるので、エレクトロマイグレーション耐性が向上
する。As described above, by using the replacement metal 8 also as the wiring layer, the step of forming the conductor layer for the wiring layer can be omitted, and Si is naturally contained in the wiring layer. Therefore, electromigration resistance is improved.
【００８６】（２１）また、本発明は、上記（１３）乃
至（１９）のいずれかにおいて、置換用金属８を設ける
前に、絶縁膜に少なくともその一部において上部プラグ
７或いはシリコンプラグが露出する配線層用溝を設け、
少なくとも上部プラグ７或いはシリコンプラグを置換用
金属８で置換したのち、置換用金属８が配線層用溝に埋
め込まれるように減膜して配線層として用いることを特
徴とする。(21) According to the present invention, in any one of the above (13) to (19), before providing the replacement metal 8, the upper plug 7 or the silicon plug is exposed in at least a part of the insulating film. To provide a wiring layer groove,
After replacing at least the upper plug 7 or the silicon plug with the replacement metal 8, the film is reduced so that the replacement metal 8 is buried in the wiring layer groove and used as a wiring layer.
【００８７】この様に、配線層用溝を用いることによっ
て、配線層の厚さを絶縁膜の厚さによって制御すること
ができるので、配線層の層厚制御が容易になる。As described above, since the thickness of the wiring layer can be controlled by the thickness of the insulating film by using the wiring layer groove, the thickness of the wiring layer can be easily controlled.
【００８８】（２２）また、本発明は、半導体装置の製
造方法において、シリコン層で構成された配線層を、４
００℃以上の熱処理工程を経たのち、置換用金属８で置
換することを特徴とする。(22) Further, according to the present invention, in the method for manufacturing a semiconductor device, the wiring layer formed of the silicon
After a heat treatment step at a temperature of 00 ° C. or more, the metal is replaced with a metal for replacement 8.
【００８９】この様に、従来、熱処理工程の関係から耐
熱性のあるシリコン層で構成せざるを得なかった配線層
も、シリコンプラグを介して金属置換することによっ
て、低抵抗化することができ、それによって、半導体装
置の動作速度を大幅に高めることができる。As described above, the wiring layer, which conventionally had to be constituted by a heat-resistant silicon layer due to the heat treatment process, can be reduced in resistance by metal replacement via the silicon plug. Thereby, the operation speed of the semiconductor device can be greatly increased.
【００９０】（２３）また、本発明は、上記（２２）に
おいて、シリコン層で構成された配線層が、ダイナミッ
ク・ランダム・アクセス・メモリのビット線であること
を特徴とする。(23) The present invention is characterized in that, in the above (22), the wiring layer composed of a silicon layer is a bit line of a dynamic random access memory.
【００９１】この様に、従来、製造工程の関係からシリ
コン層で構成せざるを得なかったビット線も、シリコン
プラグを介した金属置換によって低抵抗化することがで
き、それによって、ＤＲＡＭの動作速度を大幅に高める
ことができる。As described above, the bit line, which conventionally had to be constituted by the silicon layer due to the manufacturing process, can be reduced in resistance by the metal replacement via the silicon plug. Speed can be greatly increased.
【００９２】（２４）また、本発明は、上記（２２）に
おいて、シリコン層で構成された配線層が、ダイナミッ
ク・ランダム・アクセス・メモリのワード線であること
を特徴とする。(24) The present invention is characterized in that, in the above (22), the wiring layer composed of a silicon layer is a word line of a dynamic random access memory.
【００９３】この様に、自己整合工程に用いるためシリ
コン層で構成せざるを得なかったワード線も、シリコン
プラグを介した金属置換によって低抵抗化することがで
き、それによって、ＤＲＡＭの動作速度をより高速化す
ることができる。As described above, the word line, which had to be formed of a silicon layer for use in the self-alignment process, can be reduced in resistance by metal replacement through a silicon plug, thereby reducing the operating speed of the DRAM. Can be made faster.
【００９４】（２５）また、本発明は、上記（２３）ま
たは（２４）において、ダイナミック・ランダム・アク
セス・メモリの周辺回路を構成する回路素子のプラグ或
いは配線層の内、非置換部分における置換用金属８の進
入部分にストッパ用パッドを設けることを特徴とする。(25) The invention according to (23) or (24), wherein the non-replacement portion of a plug or a wiring layer of a circuit element constituting a peripheral circuit of the dynamic random access memory is replaced. It is characterized in that a stopper pad is provided at a portion where the metal 8 enters.
【００９５】この様に、非置換部分、例えば、金属置換
によるＶthの変動を極力避けたいゲート電極３等におけ
る置換用金属８の進入部分にストッパ用パッドを設ける
ことによって、所望の箇所のみの金属置換が可能にな
る。As described above, by providing the stopper pad at the non-substituted portion, for example, at the portion where the replacement metal 8 enters in the gate electrode 3 or the like where fluctuation of V th due to metal substitution is to be minimized, only the desired portion is provided. Metal replacement becomes possible.
【００９６】（２６）また、本発明は、上記（２５）に
おいて、非置換部が抵抗体を構成することを特徴とす
る。(26) Further, the present invention is characterized in that, in the above (25), the non-substituted portion forms a resistor.
【００９７】この様に、抵抗体を構成する非置換部分の
先端及び後端にストッパ用パッドを設けることによっ
て、所定部分の未置換のシリコン層からなるビット線を
抵抗体として用いることができる。As described above, by providing the stopper pads at the leading end and the trailing end of the non-substituted portion constituting the resistor, a predetermined portion of the bit line composed of the unsubstituted silicon layer can be used as the resistor.
【００９８】（２７）また、本発明は、上記（１３）乃
至（２６）のいずれかにおいて、置換用金属８で置換し
た後の金属置換プラグ１０或いは金属置換配線層に、
０．１〜５０％のシリコンが含有されていることを特徴
とする。(27) Further, according to the present invention, in any one of the above (13) to (26), the metal replacement plug 10 or the metal replacement wiring layer after the replacement with the replacement metal 8
It is characterized by containing 0.1 to 50% of silicon.
【００９９】この様に、金属置換プラグ１０或いは金属
置換層に０．１〜５０％のＳｉを含有させることによっ
て、エレクトロマイグレーション耐性を大きくすること
ができる。なお、Ｓｉ含有量は、金属置換のためのアニ
ール処理温度及び時間によって制御することができる。As described above, by including 0.1 to 50% of Si in the metal substitution plug 10 or the metal substitution layer, the electromigration resistance can be increased. The Si content can be controlled by the temperature and time of the annealing treatment for metal replacement.
【０１００】（２８）また、本発明は、上記（１３）乃
至（２７）のいずれかにおいて、置換用金属８にストロ
ンチウム或いはリチウムが含有されていることを特徴と
する。(28) Further, the present invention is characterized in that in any one of the above (13) to (27), the replacement metal 8 contains strontium or lithium.
【０１０１】この様に、置換用金属８にＳｒ或いはＬｉ
を含有させておくことによって、金属置換プラグ１０或
いは金属置換層にもＳｒ或いはＬｉが含有され、それに
よって結晶粒径が小さくなるので加工が容易になり、且
つ、置換用金属層で構成される配線層及び金属置換層の
エレクトロマイグレーション耐性が向上する。As described above, Sr or Li is used as the replacement metal 8.
, Sr or Li is also contained in the metal replacement plug 10 or the metal replacement layer, thereby reducing the crystal grain size, thereby facilitating the processing and being constituted by the replacement metal layer. Electromigration resistance of the wiring layer and the metal substitution layer is improved.
【０１０２】（２９）また、本発明は、半導体装置の製
造方法において、半導体基板１上に絶縁膜を介して設け
たシリコンプラグ或いはシリコン配線層を置換用金属８
で置換したのち、金属置換された金属置換プラグ１０或
いは金属置換配線層の少なくとも一部或いは全体を除去
し、空洞部を形成することを特徴とする。(29) Further, according to the present invention, in a method of manufacturing a semiconductor device, a silicon plug or a silicon wiring layer provided on a semiconductor substrate 1 via an insulating film may be replaced with a replacement metal 8.
Then, at least a part or the whole of the metal-substituted plug 10 or the metal-substituted wiring layer, which is metal-substituted, is removed to form a cavity.
【０１０３】この様に、金属置換を利用して形成した金
属置換プラグ１０或いは金属置換配線層の少なくとも一
部或いは全体を除去し、空洞部を形成することによっ
て、空洞部を含む絶縁膜の実効的誘電率を大幅に低減す
ることができ、それによって、寄生容量を低減すること
ができる。As described above, by removing at least a part or the whole of the metal replacement plug 10 or the metal replacement wiring layer formed by using the metal replacement and forming the cavity, the effective thickness of the insulating film including the cavity is reduced. The effective dielectric constant can be greatly reduced, thereby reducing the parasitic capacitance.
【０１０４】（３０）また、本発明は、上記（２９）に
おいて、空洞部が、空洞部の同じ層準の配線層を分離す
るものであることを特徴とする。(30) Further, the present invention is characterized in that, in the above (29), the cavity separates wiring layers of the same layer in the cavity.
【０１０５】この様な空洞部は、同じ層準の配線層間、
即ち、同じ成膜工程で形成された導電体膜から形成され
た配線層間の寄生容量の低減のために用いることがで
き、この場合の同じ層準の配線層は、シリコン層のまま
でも、或いは、金属置換されたものでも良い。Such a cavity is formed between wiring layers of the same level.
That is, it can be used for reducing the parasitic capacitance between wiring layers formed from conductor films formed in the same film forming process. In this case, the same wiring layer can be used as a silicon layer, or Alternatively, a metal-substituted one may be used.
【０１０６】（３１）また、本発明は、上記（２９）に
おいて、空洞部が、空洞部と異なった層準間の配線層を
分離するものであることを特徴とする。(31) Further, the present invention is characterized in that, in the above (29), the cavity separates the wiring layer between different layers from the cavity.
【０１０７】この様な空洞部は、異なった層準間の配線
層間、即ち、下層配線層と上層配線層との間の寄生容量
の低減のために用いることができ、この場合の異なった
層準の配線層は、シリコン層のままでも、或いは、金属
置換されたものでも良い。Such a cavity can be used to reduce the parasitic capacitance between the wiring layers between different layers, ie, between the lower wiring layer and the upper wiring layer. The quasi-wiring layer may be a silicon layer or a metal-substituted one.
【０１０８】（３２）また、本発明は、上記（２９）に
おいて、空洞部が、ゲート電極３の側壁に設けられたシ
リコン層からなるサイドウォールを置換用金属８で置換
したのち除去することにより形成されたものであること
を特徴とする。(32) According to the present invention, in the above (29), the hollow portion is removed by replacing the side wall made of the silicon layer provided on the side wall of the gate electrode 3 with the replacement metal 8. It is characterized by being formed.
【０１０９】この様に、シリコンサイドウォールを利用
することによって、ゲート電極３の側部に空洞部を形成
することができ、それによって、ゲート電極３とソース
・ドレイン電極間の寄生容量を低減することができる。As described above, the cavity can be formed on the side of the gate electrode 3 by utilizing the silicon sidewall, thereby reducing the parasitic capacitance between the gate electrode 3 and the source / drain electrodes. be able to.
【０１１０】（３３）また、本発明は、上記（１３）乃
至（３２）のいずれかにおいて、置換用金属８が、Ａ
ｌ、Ｃｕ、Ａｇ、Ｒｕ、或いは、Ｐｔのいずれかである
ことを特徴とする。(33) The present invention provides the method according to any one of the above (13) to (32), wherein
1, Cu, Ag, Ru, or Pt.
【０１１１】この様な金属を置換用金属８として用いる
ことによって、シリコンプラグ或いはシリコン配線層の
金属置換が容易になり、特に、置換用金属８としては、
Ａｌが好適であり、次いで、Ｃｕが好適である。The use of such a metal as the replacement metal 8 facilitates the replacement of the metal in the silicon plug or the silicon wiring layer.
Al is preferred, followed by Cu.
【０１１２】[0112]
【発明の実施の形態】ここで、図２を参照して、本発明
の第１の実施の形態の工程を説明する。 図２（ａ）参照 従来と同様に、図１８に関して説明したように、まず、
ｐ型シリコン基板１１の所定領域に選択酸化によって素
子分離酸化膜１２を形成したのち、素子分離酸化膜１２
で囲まれたｐ型シリコン基板１１の露出表面を熱酸化し
てゲート酸化膜１３を形成し、次いで、ノン・ドープ多
結晶Ｓｉ層を堆積させたのち、Ｐをイオン注入してドー
プト多結晶Ｓｉ層とし、次いで、全面に、ＣＶＤ法によ
って保護膜１５となるＳｉＯ2 膜を堆積させたのち、所
定パターンにエッチングしてゲート電極１４を形成す
る。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS The steps of a first embodiment of the present invention will now be described with reference to FIG. See FIG. 2 (a). As in the prior art, as described with reference to FIG.
After forming an element isolation oxide film 12 in a predetermined region of a p-type silicon substrate 11 by selective oxidation, the element isolation oxide film 12 is formed.
The exposed surface of the p-type silicon substrate 11 surrounded by is thermally oxidized to form a gate oxide film 13, and then a non-doped polycrystalline Si layer is deposited. After that, a SiO 2 film serving as the protective film 15 is deposited on the entire surface by the CVD method, and then etched in a predetermined pattern to form the gate electrode 14.
【０１１３】次いで、ゲート電極１４及び保護膜１５を
マスクとしてＡｓをイオン注入してｎ型ソース・ドレイ
ン領域１７を形成し、次いで、ＣＶＤ法によって全面に
ＳｉＯ2 膜を堆積させ、異方性エッチングを施すことに
よってサイドウォール１６を形成する。Next, As is ion-implanted using the gate electrode 14 and the protective film 15 as masks to form n-type source / drain regions 17, and then an SiO 2 film is deposited on the entire surface by CVD, and anisotropic etching is performed. Is performed to form the sidewalls 16.
【０１１４】次いで、ＣＶＤ法によって、全面にエッチ
ング時のストッパ膜となる厚さ１０〜１００ｎｍのＳｉ
3 Ｎ4 膜１８を堆積させたのち、ＣＶＤ法によって全面
にＳｉ3 Ｎ4 膜１８とエッチング特性の異なる厚さ１０
０〜５００ｎｍのＳｉＯ2 膜を堆積させて層間絶縁膜１
９とし、次いで、Ｓｉ3 Ｎ4 膜１８をエッチングストッ
パ層として層間絶縁膜１９に開口部を形成したのち、開
口部に露出するＳｉ3Ｎ4 膜１８を選択的に除去するこ
とによってｎ型ソース・ドレイン領域１７に達するビア
ホールを形成する。Then, a 10 to 100 nm thick Si film serving as a stopper film during etching is formed on the entire surface by CVD.
3 N 4 After the film 18 is deposited, Si 3 N 4 film 18 and the different thicknesses of the etching characteristics 10 on the entire surface by CVD
An interlayer insulating film 1 is formed by depositing a SiO 2 film of 0 to 500 nm.
And 9, then, after an opening is formed in the interlayer insulating film 19 and the Si 3 N 4 film 18 as an etching stopper layer, n-type source by selectively removing the Si 3 N 4 film 18 exposed in the opening -A via hole reaching the drain region 17 is formed.
【０１１５】次いで、ＬＰＣＶＤ法によって不純物をド
ープした多結晶Ｓｉ層を堆積させたのち、第１層間絶縁
膜１９が露出するまでＣＭＰ法によって研磨することに
よって導電性を有する多結晶Ｓｉプラグ２０を形成す
る。Then, a polycrystalline Si layer doped with impurities is deposited by LPCVD, and then polished by CMP until the first interlayer insulating film 19 is exposed to form a polycrystalline Si plug 20 having conductivity. I do.
【０１１６】次いで、コンタクトメタルとなる厚さ１０
〜１００ｎｍ、例えば、２０ｎｍのＴｉ膜２１、次い
で、バリアメタルとなる厚さ１０〜２００ｎｍ、例え
ば、５０ｎｍのＴｉＮ膜２２をスパッタリング法により
順次堆積させたのち、多結晶Ｓｉプラグ２０上に残存す
るようにエッチングして、Ａｌに対するストッパ用パッ
ドを形成する。Next, the contact metal having a thickness of 10
After a Ti film 21 having a thickness of, for example, 20 nm, for example, 20 nm, and a TiN film 22 having a thickness of 10 to 200 nm, for example, 50 nm serving as a barrier metal are sequentially deposited by a sputtering method, the TiN film 22 is left on the polycrystalline Si plug 20. To form a stopper pad for Al.
【０１１７】次いで、再び、ＣＶＤ法を用いて全面に厚
さ０．０５〜５．０μｍ、例えば、０．５μｍのＳｉＯ
2 膜を堆積させて第２層間絶縁膜２３としたのち、スト
ッパ用パッドに達するビアホールを設け、次いで、再
び、ＬＰＣＶＤ法によってノン・ドープの多結晶Ｓｉ層
を堆積させたのち、第２層間絶縁膜２３が露出するまで
ＣＭＰ法によって研磨することによって多結晶Ｓｉプラ
グ２４を形成する。Then, again, the SiO.sub.3 having a thickness of 0.05 to 5.0 .mu.m, for example, 0.5 .mu.m
After depositing the two films to form the second interlayer insulating film 23, a via hole reaching the stopper pad is provided, and then a non-doped polycrystalline Si layer is deposited again by the LPCVD method. The polycrystalline Si plug 24 is formed by polishing by a CMP method until the film 23 is exposed.
【０１１８】次いで、スパッタリング法を用いて厚さ
０．１〜１０μｍ、例えば、２μｍのＡｌ層２５と厚さ
５０ｎｍ〜２０００ｎｍ、例えば、２００ｎｍのＴｉ層
２６を堆積させる。Next, an Al layer 25 having a thickness of 0.1 to 10 μm, for example, 2 μm, and a Ti layer 26 having a thickness of 50 to 2000 nm, for example, 200 nm are deposited by sputtering.
【０１１９】図２（ｂ）参照 次いで、窒素雰囲気中で、４００〜６６０℃、例えば、
５００℃において、１．０〜４８時間、例えば、６時間
熱処理を行うことによって多結晶Ｓｉプラグ２４をＡｌ
に置換したのち、再び、ＣＭＰ法を用いて第２層間絶縁
膜２３の表面が露出するまで研磨することによってＡｌ
置換プラグ２７を形成する。Next, as shown in FIG. 2B, in a nitrogen atmosphere, at 400 to 660 ° C., for example,
A heat treatment is performed at 500 ° C. for 1.0 to 48 hours, for example, 6 hours, so that the polycrystalline Si plug 24 is
Then, the surface is polished again by using the CMP method until the surface of the second interlayer insulating film 23 is exposed.
The replacement plug 27 is formed.
【０１２０】この様に、本発明の第１の実施の形態にお
いては、下部に設けた多結晶Ｓｉプラグ２０と上部の多
結晶Ｓｉプラグ２４との間にストッパ用パッドを設けて
いるので、上部の多結晶Ｓｉプラグ２４をＡｌに置換す
る際に、Ａｌが下部の多結晶Ｓｉプラグ２０に拡散する
ことがなく、したがって、ｎ型ソース・ドレイン領域１
７を構成するｐｎ接合が破壊されることがない。As described above, in the first embodiment of the present invention, since the stopper pad is provided between the lower polycrystalline Si plug 20 and the upper polycrystalline Si plug 24, the upper pad is provided. Al is not diffused into the lower polycrystalline Si plug 20 when the polycrystalline Si plug 24 of FIG.
7 is not destroyed.
【０１２１】また、ポリシリコン−アルミニウム置換工
程に伴う熱処理工程、或いは、他の製造工程において、
４５０℃以上の高温工程が施されたとしても、ストッパ
用パッドを構成するコンタクトメタルとしてのＴｉの拡
散は生ずるが、下部の多結晶Ｓｉプラグ２０の存在によ
りｎ型ソース・ドレイン領域１７との距離が離れるの
で、接合破壊に至ることはない。Further, in the heat treatment step accompanying the polysilicon-aluminum replacement step or other manufacturing steps,
Even if a high-temperature process of 450 ° C. or more is performed, diffusion of Ti as a contact metal forming the stopper pad occurs, but the distance between the n-type source / drain region 17 and the n-type source / drain region 17 due to the presence of the lower polycrystalline Si plug 20. Are separated from each other, so that no junction breakdown occurs.
【０１２２】また、同じ理由によって、Ｔｉとｎ型ソー
ス・ドレイン領域１７のＳｉとが共晶合金を形成するこ
とがなく、共晶合金に伴う不純物の異常偏析が生ずるこ
とがないので、コンタクト不良が発生することがなく、
それによって、微小ビアホールを低比抵抗化することが
できると共に、素子の信頼性を高めることができる。For the same reason, Ti and Si in the n-type source / drain regions 17 do not form a eutectic alloy, and abnormal segregation of impurities accompanying the eutectic alloy does not occur. Does not occur,
As a result, the resistivity of the minute via hole can be reduced, and the reliability of the element can be improved.
【０１２３】次いで、図３を参照して本発明の第２の実
施の形態の工程を説明する。なお、下部の多結晶Ｓｉプ
ラグの製造工程までは上述の第１の実施の形態と全く同
様であるので説明を省略する。Next, the steps of the second embodiment of the present invention will be described with reference to FIG. The steps up to the manufacturing process of the lower polycrystalline Si plug are completely the same as those of the above-described first embodiment, and the description is omitted.
【０１２４】図３参照 第１の実施の形態と同様に導電性を有する多結晶Ｓｉプ
ラグ２０を形成したのち、コンタクトメタルとなる厚さ
１０〜１００ｎｍ、例えば、２０ｎｍのＴｉ膜２１、バ
リアメタルとなる厚さ１０〜２００ｎｍ、例えば、５０
ｎｍのＴｉＮ膜２２、及び、実効的に配線層となる厚さ
１０〜５００ｎｍ、例えば、５０ｎｍのＷ層をスパッタ
リング法により順次堆積させたのち、多結晶Ｓｉプラグ
２０上に残存するようにエッチングして、Ｗパッド２８
を形成するとともに、Ｗ配線層２９を形成する。Referring to FIG. 3, after forming a polycrystalline Si plug 20 having conductivity in the same manner as in the first embodiment, a Ti film 21 having a thickness of 10 to 100 nm, for example, 20 nm as a contact metal, and a barrier metal are formed. Thickness of 10 to 200 nm, for example, 50
After sequentially depositing a TiN film 22 having a thickness of 10 nm and a W layer having a thickness of 10 to 500 nm, for example, 50 nm, which effectively becomes a wiring layer, by a sputtering method, etching is performed so as to remain on the polycrystalline Si plug 20. And W pad 28
And a W wiring layer 29 is formed.
【０１２５】次いで、再び、ＣＶＤ法を用いて全面に厚
さ０．０５〜５．０μｍ、例えば、０．５μｍのＳｉＯ
2 膜を堆積させて第２層間絶縁膜２３としたのち、Ｗパ
ッド２８及びＷ配線層２９に達するビアホールを設け、
次いで、再び、ＬＰＣＶＤ法によってノン・ドープの多
結晶Ｓｉ層を堆積させたのち、第２層間絶縁膜２３が露
出するまでＣＭＰ法によって研磨することによって多結
晶Ｓｉプラグ（図示せず）を形成する。Then, again, the SiO.sub.3 having a thickness of 0.05 to 5.0 .mu.m, for example, 0.5 .mu.m
After depositing the two films to form the second interlayer insulating film 23, a via hole reaching the W pad 28 and the W wiring layer 29 is provided,
Next, a non-doped polycrystalline Si layer is deposited again by the LPCVD method, and then polished by the CMP method until the second interlayer insulating film 23 is exposed, thereby forming a polycrystalline Si plug (not shown). .
【０１２６】次いで、スパッタリング法を用いて厚さ
０．１〜１０．０μｍ、例えば、２μｍのＡｌ層（図示
せず）と厚さ５０ｎｍ〜２０００ｎｍ、例えば、２００
ｎｍのＴｉ層（図示せず）を堆積させたのち、窒素雰囲
気中で、４００〜６６０℃、例えば、５００℃におい
て、１〜４８時間、例えば、６時間熱処理を行うことに
よって多結晶ＳｉプラグをＡｌに置換したのち、再び、
ＣＭＰ法を用いて第２層間絶縁膜２３の表面が露出する
まで研磨することによってＡｌ置換プラグ２７，３０を
形成する。Next, an Al layer (not shown) having a thickness of 0.1 to 10.0 μm, for example, 2 μm and a thickness of 50 to 2000 nm, for example, 200
After depositing a Ti layer (not shown) with a thickness of 400 nm, a heat treatment is performed in a nitrogen atmosphere at 400 to 660 ° C., for example, 500 ° C. for 1 to 48 hours, for example, 6 hours to form a polycrystalline Si plug. After replacing with Al,
The Al-substituted plugs 27 and 30 are formed by polishing using a CMP method until the surface of the second interlayer insulating film 23 is exposed.
【０１２７】この様に、本発明の第２の実施の形態にお
いては、配線層の形成工程を用いてＡｌに対するバリア
となるストッパ用パッドを形成しているので、ストッパ
用パッドの形成のための成膜工程及びパターニング工程
が不要になる。As described above, in the second embodiment of the present invention, since the stopper pad serving as a barrier against Al is formed by using the wiring layer forming process, the stopper pad is formed. The film forming step and the patterning step become unnecessary.
【０１２８】この場合、Ｗパッド２８及びＷ配線層２９
を構成するＷは置換用の多結晶ＳｉプラグのＳｉと反応
して、一部或いは全部がシリサイド化するが、ＴｉＮ膜
２２がＡｌに対するバリアとなるので、Ａｌが下部の多
結晶Ｓｉプラグ２０に拡散することがなく、したがっ
て、ｎ型ソース・ドレイン領域１７を構成するｐｎ接合
が破壊されることがなく、また、Ｔｉによる接合破壊や
共晶合金によるコンタクト不良も発生することがない。In this case, the W pad 28 and the W wiring layer 29
W reacts with the Si of the replacement polycrystalline Si plug and is partially or entirely silicided. However, since the TiN film 22 serves as a barrier to Al, the Al is deposited on the lower polycrystalline Si plug 20. There is no diffusion, so that the pn junction constituting the n-type source / drain region 17 is not broken, and no junction breakage due to Ti or contact failure due to the eutectic alloy occurs.
【０１２９】なお、この第２の実施の形態におけるＷ層
は、ＷＮ、Ｗシリサイド、Ｔａ、Ｔｉ、ＴｉＮ、Ｔｉシ
リサイド、或いは、Ｃｏシリサイド等に置き換えても良
いものであり、なるべく低比抵抗で、且つ、高耐熱性の
導電材料が望ましく、ＷＮやＴＩＮを用いた場合には、
バリアメタルとしてのＴｉＮ膜２２は設ける必要はな
い。The W layer according to the second embodiment may be replaced with WN, W silicide, Ta, Ti, TiN, Ti silicide, Co silicide, or the like. And, a conductive material having high heat resistance is desirable, and when WN or TIN is used,
It is not necessary to provide the TiN film 22 as a barrier metal.
【０１３０】次に、図４を参照して本発明の第３の実施
の形態の工程を説明する。なお、下部の多結晶Ｓｉプラ
グの製造工程までは上述の第１の実施の形態と全く同様
であるので説明を省略する。Next, the steps of the third embodiment of the present invention will be described with reference to FIG. The steps up to the manufacturing process of the lower polycrystalline Si plug are completely the same as those of the above-described first embodiment, and the description is omitted.
【０１３１】図４（ａ）参照 第１の実施の形態と同様に導電性を有する多結晶Ｓｉプ
ラグ２０を形成したのち、コンタクトメタルとなる厚さ
１０〜１００ｎｍ、例えば、２０ｎｍのＴｉ膜２１及び
バリアメタルとなる厚さ１０〜２００ｎｍ、例えば、５
０ｎｍのＴｉＮ膜２２をスパッタリング法により順次堆
積させ、次いで、ＬＰＣＶＤ法を用いて厚さ１０〜１０
００ｎｍ、例えば、３００ｎｍのノン・ドープの多結晶
Ｓｉ層を堆積させたのち、多結晶Ｓｉプラグ２０上に残
存するようにエッチングして、多結晶Ｓｉパッド３１を
形成すると共に、多結晶Ｓｉ配線層３２を形成する。Referring to FIG. 4A, a polycrystalline Si plug 20 having conductivity is formed in the same manner as in the first embodiment, and then a Ti film 21 having a thickness of 10 to 100 nm, for example, 20 nm serving as a contact metal is formed. 10 to 200 nm in thickness serving as a barrier metal, for example, 5
A 0 nm TiN film 22 is sequentially deposited by a sputtering method, and then a thickness of 10 to 10 is formed by an LPCVD method.
After depositing a non-doped polycrystalline Si layer of 00 nm, for example, 300 nm, etching is performed so as to remain on the polycrystalline Si plug 20 to form a polycrystalline Si pad 31 and a polycrystalline Si wiring layer. 32 are formed.
【０１３２】次いで、再び、ＣＶＤ法を用いて全面に厚
さ０．０５〜５．０μｍ、例えば、０．５μｍのＳｉＯ
2 膜を堆積させて第２層間絶縁膜２３としたのち、多結
晶Ｓｉパッド３１及び多結晶Ｓｉ配線層３２に達するビ
アホールを設け、次いで、再び、ＬＰＣＶＤ法によって
ノン・ドープの多結晶Ｓｉ層を堆積させたのち、第２層
間絶縁膜２３が露出するまでＣＭＰ法によって研磨する
ことによって多結晶Ｓｉプラグ２４，３３を形成する。Then, again, a CVD method is used to cover the entire surface with a SiO.sub.
After depositing the two films to form the second interlayer insulating film 23, a via hole reaching the polycrystalline Si pad 31 and the polycrystalline Si wiring layer 32 is provided, and then the non-doped polycrystalline Si layer is again formed by LPCVD. After the deposition, the polycrystalline Si plugs 24 and 33 are formed by polishing by a CMP method until the second interlayer insulating film 23 is exposed.
【０１３３】次いで、スパッタリング法を用いて厚さ
０．１〜１０μｍ、例えば、２μｍのＡｌ層２５と厚さ
５０ｎｍ〜２０００ｎｍ、例えば、２００ｎｍのＴｉ層
２６を堆積させる。Next, an Al layer 25 having a thickness of 0.1 to 10 μm, for example, 2 μm, and a Ti layer 26 having a thickness of 50 to 2000 nm, for example, 200 nm are deposited by sputtering.
【０１３４】図４（ｂ）参照 次いで、窒素雰囲気中で、４００〜６６０℃、例えば、
５００℃において、１〜４８時間、例えば、６時間熱処
理を行うことによって多結晶Ｓｉプラグ２４，３３、及
び、多結晶Ｓｉプラグ２４，３３に接続する多結晶Ｓｉ
パッド３１及び多結晶Ｓｉ配線層３２をＡｌに置換した
のち、再び、ＣＭＰ法を用いて第２層間絶縁膜２３の表
面が露出するまで研磨することによってＡｌ置換プラグ
２７，３０、Ａｌ置換パッド３４、及び、Ａｌ置換配線
層３５を形成する。Next, as shown in FIG. 4B, in a nitrogen atmosphere at 400 to 660 ° C., for example,
By performing heat treatment at 500 ° C. for 1 to 48 hours, for example, 6 hours, the polycrystalline Si plugs 24 and 33 and the polycrystalline Si connected to the polycrystalline Si plugs 24 and 33
After replacing the pad 31 and the polycrystalline Si wiring layer 32 with Al, the Al replacement plugs 27 and 30 and the Al replacement pad 34 are polished again using the CMP method until the surface of the second interlayer insulating film 23 is exposed. , And an Al-substituted wiring layer 35 are formed.
【０１３５】この様に、本発明の第３の実施の形態にお
いては、配線層の形成工程を用いてＡｌに対するバリア
となるストッパ用パッドを形成しているので、ストッパ
用パッドの形成のためのパターニング工程が不要にな
り、且つ、後の製造工程に伴う６００℃以上の高温熱処
理のためにＡｌを用いることができなかった配線層を、
低比抵抗のＡｌに置換することができるので、半導体装
置の動作速度を高速化することができる。As described above, in the third embodiment of the present invention, since the stopper pad serving as a barrier against Al is formed by using the wiring layer forming step, the stopper pad for forming the stopper pad is formed. A wiring layer that does not require a patterning step and that could not use Al due to a high-temperature heat treatment at 600 ° C. or higher accompanying a later manufacturing step,
The operation speed of the semiconductor device can be increased because it can be replaced with Al having a low specific resistance.
【０１３６】この様な多結晶Ｓｉ配線層３２のＡｌ置換
は、本発明者の実験によって明らかになった事項であ
り、多結晶Ｓｉ配線層３２の全上面を露出させなくと
も、多結晶Ｓｉプラグ３３を接続するだけで、多結晶Ｓ
ｉプラグ３３の接触部から１００μｍまでの長さは確実
にＡｌ置換することができるものであり、多結晶Ｓｉプ
ラグ自体のみのＡｌ置換技術からは予想できない程の相
互固相拡散が生じていることが明らかになった。The Al substitution of the polycrystalline Si wiring layer 32 is a matter clarified by the experiment of the present inventor, and even if the entire upper surface of the polycrystalline Si wiring layer 32 is not exposed, 33, the polycrystalline S
The length from the contact portion of the i-plug 33 to 100 μm can be reliably replaced with Al, and the mutual solid-phase diffusion that cannot be expected from the Al-substitution technique of the polycrystalline Si plug itself is generated. Was revealed.
【０１３７】特に、この第３の実施の形態においては、
製造工程の途中の段階では、配線層として導電性が非常
に低く、従来の配線層としては用いられることのなかっ
たノン・ドープの多結晶Ｓｉ配線層３２を用いるとい
う、従来の半導体装置の製造工程では出現しない構成を
採用しており、この様なノン・ドープの多結晶Ｓｉ配線
層３２を用いることによりＡｌ置換がより容易になり、
多結晶Ｓｉプラグ３３から離れた位置の多結晶Ｓｉ配線
層のＡｌ置換が可能になるものである。In particular, in the third embodiment,
In the middle of the manufacturing process, a conventional semiconductor device is manufactured by using a non-doped polycrystalline Si wiring layer 32 which has a very low conductivity as a wiring layer and has not been used as a conventional wiring layer. A structure that does not appear in the process is adopted. By using such a non-doped polycrystalline Si wiring layer 32, Al substitution becomes easier,
This allows the polycrystalline Si wiring layer at a position away from the polycrystalline Si plug 33 to be replaced with Al.
【０１３８】次に、図５を参照して本発明の第４の実施
の形態の工程を説明する。なお、図５（ｂ）は、図５
（ａ）のゲート引出配線層に沿った断面図である。 図５（ａ）及び（ｂ）参照 まず、ｐ型シリコン基板１１の所定領域に選択酸化によ
って素子分離酸化膜１２を形成したのち、素子分離酸化
膜１２で囲まれたｐ型シリコン基板１１の露出表面を熱
酸化してゲート酸化膜１３を形成し、次いで、厚さ１０
〜３００ｎｍ、例えば、５０ｎｍのノン・ドープ多結晶
Ｓｉ層を堆積させたのち、Ｐをイオン注入してドープト
多結晶Ｓｉ層３６とする。なお、始めからドープト多結
晶Ｓｉ膜として成膜しても良い。Next, steps of a fourth embodiment of the present invention will be described with reference to FIG. Note that FIG.
FIG. 3A is a cross-sectional view along the gate lead-out wiring layer. 5A and 5B, first, an element isolation oxide film 12 is formed in a predetermined region of the p-type silicon substrate 11 by selective oxidation, and then the p-type silicon substrate 11 surrounded by the element isolation oxide film 12 is exposed. The surface is thermally oxidized to form a gate oxide film 13, which is then
After depositing a non-doped polycrystalline Si layer of up to 300 nm, for example, 50 nm, P is ion-implanted to form a doped polycrystalline Si layer 36. Note that a doped polycrystalline Si film may be formed from the beginning.
【０１３９】次いで、コンタクトメタルとなる厚さ１０
〜１００ｎｍ、例えば、２０ｎｍのＴｉ膜３７及びバリ
アメタルとなる厚さ１０〜２００ｎｍ、例えば、５０ｎ
ｍのＴｉＮ膜３８をスパッタリング法により順次堆積さ
せたのち、再びＬＰＣＶＤ法を用いて厚さ１０〜１００
０ｎｍ、例えば、１５０ｎｍのノン・ドープの多結晶Ｓ
ｉ層を堆積させ、次いで、全面に、ＣＶＤ法によって保
護膜１５となるＳｉＯ 2 膜を１００ｎｍ堆積させたの
ち、所定パターンにエッチングしてゲート電極及びゲー
ト引出配線層を形成する。Next, the contact metal having a thickness of 10
100 nm, for example, 20 nm Ti film 37 and burr
A metal thickness of 10 to 200 nm, for example, 50 n
m TiN films 38 are sequentially deposited by sputtering.
After that, the thickness is again 10 to 100 using the LPCVD method.
0 nm, for example 150 nm, undoped polycrystalline S
An i-layer is deposited and then deposited over the entire surface by CVD.
SiO to be protective film 15 TwoI deposited a 100nm film
First, the gate electrode and the gate are etched into a predetermined pattern.
Forming a lead wiring layer.
【０１４０】次いで、ゲート電極及び保護膜１５をマス
クとしてＡｓをイオン注入してｎ型ソース・ドレイン領
域１７を形成し、次いで全面にＳｉＯ2 膜を堆積させ、
異方性エッチングを施すことによってサイドウォール１
６を形成する。Next, As is ion-implanted using the gate electrode and the protective film 15 as a mask to form n-type source / drain regions 17, and then an SiO 2 film is deposited on the entire surface.
By performing anisotropic etching, the side wall 1 is formed.
6 is formed.
【０１４１】次いで、ＣＶＤ法によって、全面にエッチ
ング時のストッパ膜となる厚さ１０〜１００ｎｍのＳｉ
3 Ｎ4 膜１８を堆積させたのち、ＣＶＤ法によって全面
にＳｉ3 Ｎ4 膜１８とエッチング特性の異なる厚さ１０
０〜５００ｎｍのＳｉＯ2 膜を堆積させて層間絶縁膜１
９とし、次いで、Ｓｉ3 Ｎ4 膜１８をエッチングストッ
パ層として層間絶縁膜１９に開口部を形成したのち、開
口部に露出するＳｉ3Ｎ4 膜１８を選択的に除去するこ
とによってｎ型ソース・ドレイン領域１７に達するビア
ホールを形成する。Next, a 10 to 100 nm thick Si film serving as a stopper film during etching is formed on the entire surface by CVD.
3 N 4 After the film 18 is deposited, Si 3 N 4 film 18 and the different thicknesses of the etching characteristics 10 on the entire surface by CVD
An interlayer insulating film 1 is formed by depositing a SiO 2 film of 0 to 500 nm.
And 9, then, after an opening is formed in the interlayer insulating film 19 and the Si 3 N 4 film 18 as an etching stopper layer, n-type source by selectively removing the Si 3 N 4 film 18 exposed in the opening -A via hole reaching the drain region 17 is formed.
【０１４２】次いで、ＬＰＣＶＤ法によって不純物をド
ープした多結晶Ｓｉ層を堆積させたのち、第１層間絶縁
膜１９が露出するまでＣＭＰ法によって研磨することに
よって導電性を有する多結晶Ｓｉプラグ２０を形成す
る。Next, a polycrystalline Si layer doped with impurities is deposited by the LPCVD method, and is polished by the CMP method until the first interlayer insulating film 19 is exposed to form a polycrystalline Si plug 20 having conductivity. I do.
【０１４３】次いで、再び、ＣＶＤ法を用いて全面に厚
さ０．０５〜５．０μｍ、例えば、０．５μｍのＳｉＯ
2 膜を堆積させて第２層間絶縁膜２３としたのち、ゲー
ト引出配線層に達するビアホールを設け、次いで、再
び、ＬＰＣＶＤ法によってノン・ドープの多結晶Ｓｉ層
を堆積させたのち、第２層間絶縁膜２３が露出するまで
ＣＭＰ法によって研磨することによって多結晶Ｓｉプラ
グを形成する。Then, again, a CVD method is used to cover the entire surface with a SiO.sub.2 having a thickness of 0.05 to 5.0 .mu.m, for example, 0.5 .mu.m.
After depositing two films to form the second interlayer insulating film 23, a via hole reaching the gate lead-out wiring layer is provided. Then, a non-doped polycrystalline Si layer is deposited again by the LPCVD method. Polishing is performed by a CMP method until the insulating film 23 is exposed to form a polycrystalline Si plug.
【０１４４】次いで、スパッタリング法を用いて厚さ
０．１〜１０μｍ、例えば、２μｍのＡｌ層（図示せ
ず）と厚さ５０ｎｍ〜２０００ｎｍ、例えば、２００ｎ
ｍのＴｉ層（図示せず）を堆積させたのち、窒素雰囲気
中で、４００〜６６０℃、例えば、５００℃において、
１〜４８時間、例えば、６時間熱処理を行うことによっ
て多結晶Ｓｉプラグ及びそれに連なるゲート引出電極及
びゲート電極を構成する上層のノン・ドープ多結晶Ｓｉ
層をＡｌ置換したのち、再び、ＣＭＰ法を用いて第２層
間絶縁膜２３の表面が露出するまで研磨することによっ
てＡｌ置換プラグ３９、Ａｌ置換配線層４０及びＡｌ置
換ゲート電極４１を形成する。Next, an Al layer (not shown) having a thickness of 0.1 to 10 μm, for example, 2 μm and a thickness of 50 to 2000 nm, for example, 200 n
After depositing a Ti layer of m (not shown), at a temperature of 400 to 660 ° C., for example, 500 ° C. in a nitrogen atmosphere,
Heat treatment is performed for 1 to 48 hours, for example, 6 hours, so that a polycrystalline Si plug and an upper non-doped polycrystalline Si constituting a gate extraction electrode and a gate electrode connected thereto are formed.
After the layer is replaced with Al, the layer is polished again using the CMP method until the surface of the second interlayer insulating film 23 is exposed, thereby forming the Al-substituted plug 39, the Al-substituted wiring layer 40, and the Al-substituted gate electrode 41.
【０１４５】この様に、本発明の第４の実施の形態にお
いては、自己整合工程に伴う高温熱処理のためにＡｌを
用いることができなかったゲート電極及びゲート引出配
線層を、低比抵抗のＡｌに置換することができるので、
絶縁ゲート型半導体装置の動作速度を高速化することが
できる。As described above, in the fourth embodiment of the present invention, the gate electrode and the gate lead-out wiring layer, for which Al could not be used due to the high-temperature heat treatment accompanying the self-alignment step, are replaced with a low specific resistance. Since it can be replaced with Al,
The operating speed of the insulated gate semiconductor device can be increased.
【０１４６】この場合、ゲート電極は、ノン・ドープの
多結晶Ｓｉ層／ストッパ／ドープト多結晶Ｓｉ層３６の
多層構造であり、Ａｌの拡散はストッパで阻止されるの
で、Ａｌ置換はノン・ドープの多結晶Ｓｉ層だけであ
り、ドープト多結晶Ｓｉ層３６はそのままであるので、
Ｖthが変動することがなく、且つ、ゲート酸化膜１３及
びチャネル領域４２にダメージを与えることないので信
頼性を損なうことがなく、ゲート電極及びゲート引出配
線層の低抵抗化が可能になる。In this case, the gate electrode has a multilayer structure of a non-doped polycrystalline Si layer / stopper / doped polycrystalline Si layer 36, and diffusion of Al is stopped by the stopper. And the doped polycrystalline Si layer 36 remains as it is,
Since Vth does not fluctuate and does not damage the gate oxide film 13 and the channel region 42, the resistance of the gate electrode and the gate lead-out wiring layer can be reduced without impairing reliability.
【０１４７】次に、図６を参照して本発明の第５の実施
の形態の工程を説明する。なお、図６はゲート引出電極
に沿った断面図であり、ゲート絶縁膜及びゲート電極の
構造以外は上述の第４の実施の形態と同様である。 図６参照 まず、ｐ型シリコン基板１１の所定領域に選択酸化によ
って素子分離酸化膜１２を形成したのち、素子分離酸化
膜１２で囲まれたｐ型シリコン基板１１の露出表面を熱
酸化してゲート酸化膜を形成し、次いで、アンモニア雰
囲気中で熱処理することによってゲート酸化膜をオキシ
ナイトライド膜４３に変換する。なお、この場合のオキ
シナイトライド膜４３の組成は、表面ほど窒素含有率が
高くなっている。Next, steps of a fifth embodiment of the present invention will be described with reference to FIG. FIG. 6 is a cross-sectional view taken along the gate extraction electrode, and is the same as the above-described fourth embodiment except for the structures of the gate insulating film and the gate electrode. First, an element isolation oxide film 12 is formed in a predetermined region of a p-type silicon substrate 11 by selective oxidation, and then the exposed surface of the p-type silicon substrate 11 surrounded by the element isolation oxide film 12 is thermally oxidized to form a gate. An oxide film is formed, and the gate oxide film is converted into an oxynitride film 43 by performing a heat treatment in an ammonia atmosphere. In this case, the composition of the oxynitride film 43 has a higher nitrogen content toward the surface.
【０１４８】次いで、全面に、厚さ１０〜１０００ｎ
ｍ、例えば、１５０ｎｍのノン・ドープ多結晶Ｓｉ層を
堆積させたのち、ＣＶＤ法によって保護膜１５となるＳ
ｉＯ2膜を堆積させ、所定パターンにエッチングしてゲ
ート電極及びゲート引出配線層を形成する。Next, a thickness of 10 to 1000 n
After depositing a non-doped polycrystalline Si layer having a thickness of, for example, 150 nm,
An iO 2 film is deposited and etched in a predetermined pattern to form a gate electrode and a gate lead wiring layer.
【０１４９】次いで、ゲート電極及び保護膜１５をマス
クとしてＡｓをイオン注入してｎ型ソース・ドレイン領
域（図示せず）を形成したのち、ＣＶＤ法によって全面
にＳｉＯ2 膜を堆積させ、異方性エッチングを施すこと
によってサイドウォール１６を形成する。Next, after ion implantation of As using the gate electrode and the protective film 15 as a mask to form n-type source / drain regions (not shown), a SiO 2 film is deposited on the entire surface by the CVD method. The side wall 16 is formed by performing the reactive etching.
【０１５０】次いで、ＣＶＤ法によって、全面にエッチ
ング時のストッパ膜となる厚さ１０〜１００ｎｍのＳｉ
3 Ｎ4 膜１８を堆積させたのち、ＣＶＤ法によって全面
にＳｉ3 Ｎ4 膜１８とエッチング特性の異なる厚さ１０
０〜５００ｎｍのＳｉＯ2 膜を堆積させて層間絶縁膜１
９とし、次いで、Ｓｉ3 Ｎ4 膜１８をエッチングストッ
パ層として層間絶縁膜１９に開口部を形成したのち、開
口部に露出するＳｉ3Ｎ4 膜１８を選択的に除去するこ
とによってｎ型ソース・ドレイン領域（図示せず）に達
するビアホールを形成する。Next, a 10 to 100 nm thick Si film serving as a stopper film during etching is formed on the entire surface by CVD.
3 N 4 After the film 18 is deposited, Si 3 N 4 film 18 and the different thicknesses of the etching characteristics 10 on the entire surface by CVD
An interlayer insulating film 1 is formed by depositing a SiO 2 film of 0 to 500 nm.
And 9, then, after an opening is formed in the interlayer insulating film 19 and the Si 3 N 4 film 18 as an etching stopper layer, n-type source by selectively removing the Si 3 N 4 film 18 exposed in the opening Forming a via hole reaching the drain region (not shown);
【０１５１】次いで、ＬＰＣＶＤ法によって不純物をド
ープした多結晶Ｓｉ層を堆積させたのち、第１層間絶縁
膜１９が露出するまでＣＭＰ法によって研磨することに
よって導電性を有する多結晶Ｓｉプラグ（図示せず）を
形成する。Next, a polycrystalline Si layer doped with impurities is deposited by the LPCVD method, and is polished by the CMP method until the first interlayer insulating film 19 is exposed. ) Are formed.
【０１５２】次いで、再び、ＣＶＤ法を用いて全面に厚
さ０．０５〜５．０μｍ、例えば、０．５μｍのＳｉＯ
2 膜を堆積させて第２層間絶縁膜２３としたのち、ゲー
ト引出配線層に達するビアホールを設け、次いで、再
び、ＬＰＣＶＤ法によってノン・ドープの多結晶Ｓｉ層
を堆積させたのち、第２層間絶縁膜２３が露出するまで
ＣＭＰ法によって研磨することによって多結晶Ｓｉプラ
グを形成する。Next, again, the SiO.sub.2 having a thickness of 0.05 to 5.0 .mu.m, for example, 0.5 .mu.m
After depositing two films to form the second interlayer insulating film 23, a via hole reaching the gate lead-out wiring layer is provided. Then, a non-doped polycrystalline Si layer is deposited again by the LPCVD method. Polishing is performed by a CMP method until the insulating film 23 is exposed to form a polycrystalline Si plug.
【０１５３】次いで、スパッタリング法を用いて厚さ
０．１〜１０μｍ、例えば、２μｍのＡｌ層（図示せ
ず）と厚さ５０ｎｍ〜２０００ｎｍ、例えば、２００ｎ
ｍのＴｉ層（図示せず）を堆積させたのち、窒素雰囲気
中で、４００〜６６０℃、例えば、５００℃において、
１〜４８時間、例えば、６時間熱処理を行うことによっ
て多結晶Ｓｉプラグ及びそれに連なるゲート引出電極及
びゲート電極を構成するノン・ドープ多結晶Ｓｉ層をＡ
ｌ置換したのち、再び、ＣＭＰ法を用いて第２層間絶縁
膜２３の表面が露出するまで研磨することによってＡｌ
置換プラグ３９及びＡｌ置換配線層４４を形成する。Next, an Al layer (not shown) having a thickness of 0.1 to 10 μm, for example, 2 μm and a thickness of 50 to 2000 nm, for example, 200 n
After depositing a Ti layer of m (not shown), at a temperature of 400 to 660 ° C., for example, 500 ° C. in a nitrogen atmosphere,
By performing a heat treatment for 1 to 48 hours, for example, 6 hours, the polycrystalline Si plug and the non-doped polycrystalline Si layer forming the gate extraction electrode and the gate electrode connected to the polycrystalline silicon plug are converted to A.
After the l-substitution, the substrate is polished again by the CMP method until the surface of the second interlayer insulating film 23 is exposed.
The replacement plug 39 and the Al replacement wiring layer 44 are formed.
【０１５４】この様に、本発明の第５の実施の形態にお
いては、ゲート絶縁膜としてＡｌの拡散係数の小さなオ
キシナイトライド膜４３を用いているため、第４の実施
の形態と同様に、自己整合工程に伴う高温熱処理のため
にＡｌを用いることができなかったゲート電極及びゲー
ト引出配線層を、低比抵抗のＡｌに置換することができ
るので、絶縁ゲート型半導体装置の動作速度を高速化す
ることができる。As described above, in the fifth embodiment of the present invention, since the oxynitride film 43 having a small Al diffusion coefficient is used as the gate insulating film, similar to the fourth embodiment, The gate electrode and the gate lead-out wiring layer, for which Al could not be used due to the high-temperature heat treatment accompanying the self-alignment process, can be replaced with low-resistivity Al, so that the operating speed of the insulated gate semiconductor device can be increased. Can be
【０１５５】特に、この第５の実施の形態においては、
ゲート電極及びゲート引出配線層全体をＡｌ置換してい
るので、ｎチャネル型ＩＧＦＥＴ及びｐチャネル型ＩＧ
ＦＥＴの何方のゲート電極としても使用できるため、製
造工定数の大幅な短縮が可能になる。In particular, in the fifth embodiment,
Since the gate electrode and the entire gate lead-out wiring layer are replaced with Al, the n-channel IGFET and the p-channel IGFET
Since it can be used as any of the gate electrodes of the FET, the manufacturing process constant can be significantly reduced.
【０１５６】即ち、従来のＳｉゲートＩＧＦＥＴの場合
には、短チャネル効果やホットキャリア効果の抑制に効
果があると言われるサーフェイスチャネル型のＩＧＦＥ
Ｔを構成するためには、ｐチャネル型ＩＧＦＥＴに対し
てはｐ型Ｓｉゲート電極を設け、ｎチャネル型ＩＧＦＥ
Ｔに対してはｎ型Ｓｉゲート電極を設けるという作り分
けが必要であったが、Ａｌ置換した場合にはその必要が
なく、且つ、ＣＭＯＳ（相補型ＭＯＳＦＥＴ）において
は、ｐ型Ｓｉゲート電極とｎ型Ｓｉゲート電極との接続
部に形成されるダイオードを、Ａｌ置換によって消滅さ
せることができる。That is, in the case of the conventional Si gate IGFET, a surface channel type IGFE which is said to be effective in suppressing the short channel effect and the hot carrier effect is provided.
In order to configure T, a p-type Si gate electrode is provided for a p-channel IGFET, and an n-channel IGFE
For T, it was necessary to separately provide an n-type Si gate electrode, but when Al was replaced, this was not necessary, and in a CMOS (complementary MOSFET), a p-type Si gate electrode was used. The diode formed at the connection with the n-type Si gate electrode can be extinguished by Al substitution.
【０１５７】また、この第５の実施の形態においては、
ゲート電極を構成する際に、Ｔｉ膜及びＴｉＮ膜とから
なるストッパが不必要になるため、その分製造工程の短
縮が可能になり、且つ、ゲート構造体に起因する段差を
小さくできるので、表面の平坦化が容易になり、且つ、
その分下部の多結晶Ｓｉプラグの高さを低くすることが
できるので、寄生容量を低減することができる。Also, in the fifth embodiment,
When forming the gate electrode, a stopper composed of a Ti film and a TiN film is not required, so that the manufacturing process can be shortened accordingly and the step caused by the gate structure can be reduced, so that the surface Is easy to planarize, and
Since the height of the lower polycrystalline Si plug can be reduced accordingly, the parasitic capacitance can be reduced.
【０１５８】次に、図７を参照して、本発明の第６の実
施の形態の工程を説明する。なお、Ａｌ置換工程までは
上述の第２の実施の形態と同様であるので途中の製造工
程の説明は省略する。 図７（ａ）参照 上述の第２の実施の形態と同様に、上部プラグとなる多
結晶Ｓｉプラグ２４を形成したのち、スパッタリング法
を用いて厚さ０．１〜１０μｍ、例えば、２μｍのＡｌ
層２５と厚さ５０ｎｍ〜２０００ｎｍ、例えば、２００
ｎｍのＴｉ層２６を堆積させる。Next, the steps of the sixth embodiment of the present invention will be described with reference to FIG. Note that the steps up to the Al substitution step are the same as those in the above-described second embodiment, so that the description of the intermediate production steps will be omitted. Referring to FIG. 7A, similarly to the above-described second embodiment, after forming a polycrystalline Si plug 24 serving as an upper plug, a 0.1 to 10 μm, for example, 2 μm thick Al is formed by sputtering.
Layer 25 and thickness 50 nm to 2000 nm, for example 200
A nm layer of Ti 26 is deposited.
【０１５９】図７（ｂ）参照 次いで、窒素雰囲気中で、４００〜６６０℃、例えば、
５００℃において、１〜４８時間、例えば、６時間熱処
理を行うことによって多結晶Ｓｉプラグ２４をＡｌに置
換したのち、再び、ＣＭＰ法を用いてＡｌ層２５が０．
１〜２．０μｍ、例えば、０．７μｍの厚さになるまで
研磨する。Next, as shown in FIG. 7B, in a nitrogen atmosphere, at 400 to 660 ° C., for example,
After the polycrystalline Si plug 24 has been replaced with Al by performing a heat treatment at 500 ° C. for 1 to 48 hours, for example, 6 hours, the Al layer 25 is formed again to a thickness of 0.
Polishing is performed to a thickness of 1 to 2.0 μm, for example, 0.7 μm.
【０１６０】次いで、通常のフォトエッチング工程を用
いて、残存するＡｌ層２５をレジストマスク（図示せ
ず）をマスクとして所定パターンにエッチングすること
によってＡｌ置換プラグ２７に接続するＡｌ配線層４６
を含む配線層を形成する。Then, the remaining Al layer 25 is etched into a predetermined pattern using a resist mask (not shown) as a mask by using a normal photo-etching process, so that the Al wiring layer 46 connected to the Al-substituted plug 27 is formed.
Is formed.
【０１６１】この様に、本発明の第６の実施の形態にお
いては、Ａｌ置換のためのＡｌ層２５を利用して配線層
を形成しているので、配線層の成膜工程が不要になり、
製造工定数の短縮が可能になる。As described above, in the sixth embodiment of the present invention, since the wiring layer is formed by using the Al layer 25 for Al substitution, the step of forming the wiring layer becomes unnecessary. ,
The number of manufacturing steps can be reduced.
【０１６２】また、この第６の実施の形態においては、
Ａｌ置換工程において、置換されたＳｉがＡｌ層２５に
混入し、Ａｌ層２５におけるＳｉ含有量は０．１〜５％
程度となり、エレクトロマイグレーション耐性が向上す
ることになるので、配線層として好適なものとなる。な
お、置換されたＡｌ置換プラグ２７におけるＳｉ含有量
も同様に０．１〜５％程度となる。In the sixth embodiment,
In the Al substitution step, the substituted Si is mixed into the Al layer 25, and the Si content in the Al layer 25 is 0.1 to 5%.
And the electromigration resistance is improved, so that it is suitable as a wiring layer. The Si content in the substituted Al-substituted plug 27 is also about 0.1 to 5%.
【０１６３】この場合のＳｉ含有量は、熱処理温度、熱
処理時間、及び、置換部分の絶対量に依存するものであ
り、最終的なＳｉ含有量がＳｉ置換領域の末端部でも
０．１〜５０％になるように、置換部分の絶対量に応じ
て熱処理時間等を設定すれば良い。The Si content in this case depends on the heat treatment temperature, the heat treatment time, and the absolute amount of the substituted portion, and the final Si content is 0.1 to 50 even at the end of the Si-substituted region. %, The heat treatment time or the like may be set according to the absolute amount of the substituted portion.
【０１６４】また、この第６の実施の形態の技術思想
は、上述の第３の実施の形態にも適用されるものであ
り、Ｗ配線層２９に代わりにノン・ドープの多結晶Ｓｉ
配線層を設け、この多結晶Ｓｉ配線層に達する多結晶Ｓ
ｉプラグを多結晶Ｓｉプラグ２４と同時に形成して、多
結晶Ｓｉプラグ２４のＡｌ置換と同時に多結晶Ｓｉ配線
層をＡｌ置換しても良いものである。The technical idea of the sixth embodiment is also applied to the third embodiment. Instead of the W wiring layer 29, non-doped polycrystalline Si is used.
A wiring layer is provided, and polycrystalline S reaching the polycrystalline Si wiring layer is provided.
The i-plug may be formed simultaneously with the polycrystalline Si plug 24, and the polycrystalline Si wiring layer may be substituted with Al at the same time as the polycrystalline Si plug 24 is substituted with Al.
【０１６５】次に、図８を参照して、本発明の第７の実
施の形態の工程を説明する。なお、多結晶Ｓｉプラグ２
４の形成工程までは、上述の第６の実施の形態と同様で
あるので途中の製造工程の説明は省略する。 図８（ａ）参照 上述の第６の実施の形態と同様に、上部プラグとなる多
結晶Ｓｉプラグ２４を形成したのち、ＣＶＤ法を用いて
全面に厚さ０．０５〜５μｍ、例えば、０．５μｍのＳ
ｉＯ2 膜４７を堆積させ、通常のフォトエッチング工程
を用いてＳｉＯ 2 膜４７をエッチングすることによっ
て、少なくとも多結晶Ｓｉプラグ２４が露出する配線層
用溝４８を形成したのち、スパッタリング法を用いて厚
さ０．１〜１０μｍ、例えば、２μｍのＡｌ層２５と厚
さ５０ｎｍ〜２０００ｎｍ、例えば、２００ｎｍのＴｉ
層２６を堆積させる。Next, referring to FIG. 8, a seventh embodiment of the present invention will be described.
The steps of the embodiment will be described. The polycrystalline Si plug 2
The steps up to the formation step 4 are the same as in the above-described sixth embodiment.
Therefore, the description of the manufacturing process in the middle is omitted. See FIG. 8 (a). As in the sixth embodiment described above, the
After forming the crystalline Si plug 24, the CVD method is used.
S having a thickness of 0.05 to 5 μm, for example, 0.5 μm
iOTwoA film 47 is deposited and a normal photo etching process is performed.
Using SiO TwoBy etching the film 47
And at least a wiring layer from which the polycrystalline Si plug 24 is exposed.
After forming the groove 48, the thickness is
0.1 to 10 μm, for example, 2 μm Al layer 25 and thickness
Ti having a thickness of 50 nm to 2000 nm, for example, 200 nm
Layer 26 is deposited.
【０１６６】図８（ｂ）参照 次いで、窒素雰囲気中で、４００〜６６０℃、例えば、
５００℃において、１〜４８時間、例えば、６時間熱処
理を行うことによって多結晶Ｓｉプラグ２４をＡｌに置
換したのち、再び、ＣＭＰ法を用いてＳｉＯ2 膜４７の
表面が露出するまでＡｌ層２５を研磨することによっ
て、配線層用溝４８に埋め込まれたＡｌ配線層４６を形
成する。Next, as shown in FIG. 8B, in a nitrogen atmosphere, at 400 to 660 ° C., for example,
After the polycrystalline Si plug 24 is replaced with Al by performing a heat treatment at 500 ° C. for 1 to 48 hours, for example, 6 hours, the Al layer 25 is again removed by CMP until the surface of the SiO 2 film 47 is exposed. Is polished to form an Al wiring layer 46 buried in the wiring layer groove 48.
【０１６７】この様に、本発明の第７の実施の形態にお
いては、ＳｉＯ2 膜４７の成膜工程は増えるものの、配
線層の成膜工程が不要になり、且つ、配線層を被覆する
絶縁膜の成膜工程及び絶縁膜の平坦化工程が不要になる
ので、全体の工程を考えると、上述の第６の実施の形態
に比べて、配線層の成膜工程及び平坦化工程の２工程を
短縮することができる。As described above, in the seventh embodiment of the present invention, although the step of forming the SiO 2 film 47 is increased, the step of forming the wiring layer becomes unnecessary, and the insulating layer for covering the wiring layer is formed. Since the film formation process and the insulating film flattening process are not required, two processes of the wiring layer film formation process and the planarization process are compared with the above-described sixth embodiment in consideration of the entire process. Can be shortened.
【０１６８】また、この第７の実施の形態においては、
Ａｌ配線層４６の膜厚は、ＳｉＯ2膜４７の成膜精度に
よって決定されるため、ＣＭＰの研磨精度で決定される
第６の実施の形態に比べて精度良く均一な厚さにするこ
とができる。Also, in the seventh embodiment,
Since the film thickness of the Al wiring layer 46 is determined by the film formation accuracy of the SiO 2 film 47, it is necessary to make the thickness more accurate and uniform than in the sixth embodiment determined by the polishing accuracy of CMP. it can.
【０１６９】なお、この第７の実施の形態においても、
Ａｌ置換工程において、置換されたＳｉがＡｌ層２５に
混入し、Ａｌ層２５におけるＳｉ含有量は０．１〜５％
程度となり、エレクトロマイグレーション耐性が向上す
ることになるので、配線層として好適なものとなる。In the seventh embodiment, also,
In the Al substitution step, the substituted Si is mixed into the Al layer 25, and the Si content in the Al layer 25 is 0.1 to 5%.
And the electromigration resistance is improved, so that it is suitable as a wiring layer.
【０１７０】また、この第７の実施の形態の技術思想
も、上述の第３の実施の形態にも適用されるものであ
り、Ｗ配線層２９に代わりにノン・ドープの多結晶Ｓｉ
配線層を設け、この多結晶Ｓｉ配線層に達する多結晶Ｓ
ｉプラグを多結晶Ｓｉプラグ２４と同時に形成して、多
結晶Ｓｉプラグ２４のＡｌ置換と同時に多結晶Ｓｉ配線
層をＡｌ置換しても良いものである。The technical concept of the seventh embodiment is also applied to the third embodiment. Instead of the W wiring layer 29, non-doped polycrystalline Si is used.
A wiring layer is provided, and polycrystalline S reaching the polycrystalline Si wiring layer is provided.
The i-plug may be formed simultaneously with the polycrystalline Si plug 24, and the polycrystalline Si wiring layer may be substituted with Al at the same time as the polycrystalline Si plug 24 is substituted with Al.
【０１７１】次に、図９を参照して、本発明の第８の実
施の形態の工程を説明する。 図９（ａ）参照 まず、半導体基板に設けたｎ型領域５１を囲む素子分離
酸化膜５２を設けたのち、ＬＰＣＶＤ法を用いて、全面
に厚さ１０〜２００ｎｍ、例えば、５０ｎｍのノン・ド
ープの多結晶Ｓｉ層を堆積させたのち、Ｂをイオン注入
することによってドープト多結晶Ｓｉ層５３に変換す
る。Next, the steps of the eighth embodiment of the present invention will be described with reference to FIG. First, after an element isolation oxide film 52 surrounding an n-type region 51 provided on a semiconductor substrate is provided, a non-doped layer having a thickness of 10 to 200 nm, for example, 50 nm is formed on the entire surface by LPCVD. Is deposited, and B is ion-implanted to be converted into a doped polycrystalline Si layer 53.
【０１７２】次いで、全面に、コンタクトメタルとなる
厚さ１０〜１００ｎｍ、例えば、２０ｎｍのＴｉ膜５４
及びバリアメタルとなる厚さ１０〜２００ｎｍ、例え
ば、５０ｎｍのＴｉＮ膜５５をスパッタリング法により
順次堆積させたのち、再びＬＰＣＶＤ法を用いて厚さ１
０〜１０００ｎｍ、例えば、１００ｎｍのノン・ドープ
の多結晶Ｓｉ層５６を堆積させ、次いで、ベース電極の
外周を決定するように所定パターンにエッチングする。Next, a Ti film 54 having a thickness of 10 to 100 nm, for example, 20 nm serving as a contact metal is formed on the entire surface.
After a TiN film 55 having a thickness of 10 to 200 nm, for example, 50 nm serving as a barrier metal is sequentially deposited by a sputtering method, the thickness is again reduced to 1 by an LPCVD method.
A 0-1000 nm, for example 100 nm, non-doped polycrystalline Si layer 56 is deposited and then etched in a predetermined pattern to determine the outer periphery of the base electrode.
【０１７３】次いで、ＣＶＤ法を用いて厚さ、０．０５
〜５μｍ、例えば、０．５μｍのＳｉＯ2 膜を堆積して
第１層間絶縁膜５７としたのち、内部ベース領域を画定
するためのｎ型領域５１に達する開口を形成、次いで、
熱処理を施すことによって、ドープト多結晶Ｓｉ層５３
からＢを拡散してｐ型の外部ベース領域５８を形成す
る。Next, a thickness of 0.05
After depositing an SiO 2 film of about 5 μm, for example, 0.5 μm to form a first interlayer insulating film 57, an opening reaching the n-type region 51 for defining an internal base region is formed,
By performing the heat treatment, the doped polycrystalline Si layer 53 is formed.
To form a p-type external base region 58.
【０１７４】次いで、開口部にＢを低加速エネルギーで
イオン注入し、熱処理を施すことによって内部ベース領
域５９を形成したのち、ＣＶＤ法によって全面にＳｉＯ
2 膜を堆積させ、異方性エッチングを施すことによっ
て、開口部の側壁にサイドウォール６０を形成する。Next, B is ion-implanted into the opening at a low acceleration energy, and heat treatment is performed to form an internal base region 59, and then SiO 2 is formed on the entire surface by CVD.
By depositing two films and performing anisotropic etching, sidewalls 60 are formed on the side walls of the opening.
【０１７５】次いで、ＬＰＣＶＤ法を用いて、全面に厚
さ１０〜５００ｎｍ、例えば、５０ｎｍのノン・ドープ
の多結晶Ｓｉ層を堆積させたのち、Ａｓをイオン注入す
ることによってドープト多結晶Ｓｉ層６１に変換する。Next, a non-doped polycrystalline Si layer having a thickness of 10 to 500 nm, for example, 50 nm is deposited on the entire surface by LPCVD, and then the doped polycrystalline Si layer 61 is ion-implanted with As. Convert to
【０１７６】次いで、全面に、コンタクトメタルとなる
厚さ１０〜１００ｎｍ、例えば、２０ｎｍのＴｉ膜６２
及びバリアメタルとなる厚さ１０〜２００ｎｍ、例え
ば、５０ｎｍのＴｉＮ膜６３をスパッタリング法により
順次堆積させたのち、再びＬＰＣＶＤ法を用いて厚さ１
０〜１０００ｎｍ、例えば、１００ｎｍのノン・ドープ
の多結晶Ｓｉ層６４を堆積させる。Next, a Ti film 62 having a thickness of 10 to 100 nm, for example, 20 nm to be a contact metal is formed on the entire surface.
After a TiN film 63 having a thickness of 10 to 200 nm, for example, 50 nm serving as a barrier metal is sequentially deposited by a sputtering method, the thickness is again reduced to 1 by an LPCVD method.
A non-doped polycrystalline Si layer 64 of 0 to 1000 nm, for example, 100 nm is deposited.
【０１７７】次いで、エミッタ電極の外周部を画定する
ようにエッチングしたのち、ＣＶＤ法によって全面にＳ
ｉＯ2 膜を堆積させ、異方性エッチングを施すことによ
って、エミッタ電極の側壁にサイドウォール６５を形成
し、熱処理を施すことによってドープト多結晶Ｓｉ層６
１からＡｓを拡散させることによってｎ+ 型のエミッタ
領域６６を形成する。Next, after etching so as to define the outer peripheral portion of the emitter electrode, the entire surface is etched by CVD.
An iO 2 film is deposited and anisotropically etched to form sidewalls 65 on the side walls of the emitter electrode, and then subjected to a heat treatment to form a doped polycrystalline Si layer 6.
An n + -type emitter region 66 is formed by diffusing As from 1.
【０１７８】次いで、ＣＶＤ法を用いて、全面に厚さ、
０．０５〜５μｍ、例えば、０．５μｍのＳｉＯ2 膜を
堆積して第２層間絶縁膜６７としたのち、多結晶Ｓｉ層
５６及び多結晶Ｓｉ層６４に達するビアホールを形成
し、次いで、全面にノン・ドープの多結晶Ｓｉ層を堆積
させたのち、ＣＭＰ法を用いて第２層間絶縁膜６７の表
面が露出するまで研磨することによって多結晶Ｓｉプラ
グ６８，６９を形成し、次いで、スパッタリング法を用
いて厚さ０．１〜１０μｍ、例えば、２μｍのＡｌ層７
０と厚さ５０〜２０００ｎｍ、例えば、２００ｎｍのＴ
ｉ層７１を堆積させる。Next, by using the CVD method,
After depositing a SiO 2 film of 0.05 to 5 μm, for example, 0.5 μm to form a second interlayer insulating film 67, a via hole reaching the polycrystalline Si layer 56 and the polycrystalline Si layer 64 is formed. After depositing a non-doped polycrystalline Si layer on the substrate, the polycrystalline Si plugs 68 and 69 are formed by polishing using a CMP method until the surface of the second interlayer insulating film 67 is exposed. Al layer 7 having a thickness of 0.1 to 10 μm, for example, 2 μm,
0 and a thickness of 50 to 2000 nm, for example, 200 nm T
An i-layer 71 is deposited.
【０１７９】図９（ｂ）参照 次いで、窒素雰囲気中で、４００〜６６０℃、例えば、
５００℃において、１〜４８時間、例えば、６時間熱処
理を行うことによって多結晶Ｓｉプラグ６８，６９及び
それらに連なる多結晶Ｓｉ層５６，６４をＡｌに置換し
たのち、再び、ＣＭＰ法を用いて第２層間絶縁膜６７の
表面が露出するまで研磨することによって、Ａｌ置換プ
ラグ７２，７３及びＡｌ置換プラグに連なるＡｌ置換ベ
ース電極７４及びＡｌ置換エミッタ電極７５を形成す
る。Next, as shown in FIG. 9B, in a nitrogen atmosphere at 400 to 660 ° C., for example,
The polycrystalline Si plugs 68 and 69 and the polycrystalline Si layers 56 and 64 connected to them are replaced with Al by performing a heat treatment at 500 ° C. for 1 to 48 hours, for example, 6 hours, and then again using the CMP method. By polishing until the surface of the second interlayer insulating film 67 is exposed, the Al-substituted plugs 72 and 73 and the Al-substituted base electrode 74 and the Al-substituted emitter electrode 75 connected to the Al-substituted plug are formed.
【０１８０】この様に、本発明の第８の実施の形態にお
いては、電極が固相拡散源を兼ねており、高温処理工程
を伴うためＡｌの使用が不可能であった自己整合型バイ
ポーラトランジスタのベース電極及びエミッタ電極を置
換Ａｌ層によって構成することができるので、バイポー
ラトランジスタの動作速度を向上することができ、且
つ、低消費電力化が可能になる。As described above, in the eighth embodiment of the present invention, the self-alignment type bipolar transistor in which the electrode also serves as the solid-phase diffusion source and the use of Al was impossible because of the high-temperature processing step. Since the base electrode and the emitter electrode can be constituted by the substituted Al layer, the operation speed of the bipolar transistor can be improved and the power consumption can be reduced.
【０１８１】なお、この場合、エミッタ電極及びベース
電極の両方をＡｌ置換する必要は必ずしもなく、何方か
一方のみをＡｌ置換しても良いものである。In this case, it is not always necessary to replace both the emitter electrode and the base electrode with Al, and only one of them may be replaced with Al.
【０１８２】次に、図１０および図１１を参照して、本
発明の第９の実施の形態の製造工程を説明する。なお、
図１０（ｂ）及び図１１は、図１０（ａ）のＡ−Ａ′を
結ぶ一点鎖線に沿った断面図であり、垂直の破線で結ぶ
部分は省略している。 図１０（ａ）及び（ｂ）参照 まず、シリコン基板８１上に下地絶縁膜８２を介して多
結晶Ｓｉ層を堆積させたのち、Ｐをイオン注入すること
によってドープト多結晶Ｓｉ層とし、次いで、所定のパ
ターンにエッチングすることによって第１層準配線層８
３，８４を形成する。Next, with reference to FIGS. 10 and 11, a manufacturing process according to the ninth embodiment of the present invention will be described. In addition,
FIGS. 10B and 11 are cross-sectional views taken along a dashed-dotted line connecting AA 'in FIG. 10A, and portions connected by vertical broken lines are omitted. 10A and 10B, first, a polycrystalline Si layer is deposited on a silicon substrate 81 via a base insulating film 82, and then P is ion-implanted to form a doped polycrystalline Si layer. The first quasi-wiring layer 8 is etched by etching into a predetermined pattern.
3, 84 are formed.
【０１８３】次いで、全面にＳｉＯ2 膜を堆積させて第
１層間絶縁膜８５を形成したのち、第１層準配線層８３
に達するコンタクトホール８６を形成し、次いで、多結
晶Ｓｉ層を堆積させたのち、Ｐをイオン注入することに
よってドープト多結晶Ｓｉ層とし、次いで、所定のパタ
ーンにエッチングすることによって第２層準配線層８
７，８８を形成する。Next, after depositing a SiO 2 film on the entire surface to form a first interlayer insulating film 85, the first layer sub-wiring layer 83 is formed.
Is formed, and then a polycrystalline Si layer is deposited. Then, P is ion-implanted to form a doped polycrystalline Si layer, and then etched into a predetermined pattern to form a second layer semi-interconnect. Layer 8
7, 88 are formed.
【０１８４】次いで、全面にＳｉＯ2 膜を堆積させて第
２層間絶縁膜８９を形成したのち、第２層準配線層８７
に達するコンタクトホールを形成し、次いで、多結晶Ｓ
ｉ層を堆積させＣＭＰ法で研磨することによってＡｌ置
換用の多結晶Ｓｉプラグ９０を形成する。Next, after a SiO 2 film is deposited on the entire surface to form a second interlayer insulating film 89, the second layer quasi-wiring layer 87 is formed.
Is formed, and then the polycrystalline S
An i-layer is deposited and polished by a CMP method to form a polycrystalline Si plug 90 for Al substitution.
【０１８５】図１１（ｃ）参照 次いで、全面にスパッタリング法を用いて厚さ０．１〜
１０μｍ、例えば、２μｍのＡｌ層（図示せず）と厚さ
５０〜２０００ｎｍ、例えば、２００ｎｍのＴｉ層（図
示せず）を堆積させたのち、窒素雰囲気中で、４００〜
６６０℃、例えば、５００℃において、１〜４８時間、
例えば、６時間熱処理を行うことによって多結晶Ｓｉプ
ラグ９０及びそれらに連なる第２層準配線層８７及び第
１層準配線層８３をＡｌ置換したのち、ＣＭＰ法を用い
て第２層間絶縁膜８９の表面が露出するまで研磨するこ
とによって、Ａｌ置換プラグ９１、及び、Ａｌ置換配線
層９２，９３を形成する。Next, as shown in FIG. 11C, the entire surface is formed to a thickness of 0.1 to
After depositing an Al layer (not shown) having a thickness of 10 μm, for example, 2 μm, and a Ti layer (not shown) having a thickness of 50 to 2000 nm, for example, 200 nm, the Al layer is deposited in a nitrogen atmosphere at 400 to 200 nm.
660 ° C., for example, at 500 ° C. for 1 to 48 hours,
For example, after performing a heat treatment for 6 hours, the polycrystalline Si plugs 90 and the second-level sub-wiring layers 87 and the first-level sub-wiring layers 83 connected thereto are replaced with Al, and then the second interlayer insulating film 89 is formed by using the CMP method. The Al-substituted plugs 91 and the Al-substituted wiring layers 92 and 93 are formed by polishing until the surface is exposed.
【０１８６】図１１（ｄ）参照 次いで、塩酸からなるエッチャントに浸漬することによ
って、Ａｌ置換されたＡｌ置換プラグ９１、及び、Ａｌ
置換配線層９２，９３を除去することによって空洞９
４，９５を形成する。なお、この場合、第１層準配線層
８４及び第２層準配線層８８はＡｌ置換されていないの
で、塩酸でエッチングされて空洞が形成されることがな
い。Next, as shown in FIG. 11D, by immersing in an etchant made of hydrochloric acid, an Al-substituted plug 91 substituted with Al,
By removing the replacement wiring layers 92 and 93, the cavity 9 is formed.
4,95 are formed. In this case, since the first-layer sub-wiring layer 84 and the second-layer sub-wiring layer 88 are not substituted with Al, a cavity is not formed by etching with hydrochloric acid.
【０１８７】この様にして形成した空洞９４，９５の誘
電率は、ＳｉＯ2 膜の約１／３であるので、残存する第
１層準配線層８４間の寄生容量、及び、第２層準配線層
８８間の寄生容量を大幅に低減することができる。The cavities 94 and 95 formed in this manner have a dielectric constant of about １ ／ of that of the SiO 2 film. Therefore, the parasitic capacitance between the remaining first-level sub-wiring layers 84 and the second-level The parasitic capacitance between the wiring layers 88 can be significantly reduced.
【０１８８】従来においては、寄生容量低減のために低
誘電率の絶縁膜の開発が行われていたが、この様な低誘
電率の絶縁膜を用いても寄生容量低減の効果は高々数１
０％程度であるので、本発明の効果は顕著であり、且
つ、熱処理に伴うクラックの発生の問題もない。Conventionally, an insulating film having a low dielectric constant has been developed to reduce the parasitic capacitance. However, even when such an insulating film having a low dielectric constant is used, the effect of reducing the parasitic capacitance is at most several tens.
Since it is about 0%, the effect of the present invention is remarkable, and there is no problem of generation of cracks due to heat treatment.
【０１８９】この様な除去工程において、塩酸によるエ
ッチングレートは非常に大きいので、Ａｌ置換配線層の
奥まった部分まで比較的短時間で、ほば完全に除去する
ことができる。In such a removing step, since the etching rate by hydrochloric acid is very high, it is possible to almost completely remove the deep portion of the Al-substituted wiring layer in a relatively short time.
【０１９０】また、従来の製造工程においては、平坦化
を容易にするために通常の配線層と同時に同じ層準のダ
ミー配線層を形成しており、残存するダミー配線が寄生
容量の原因となっているが、この第９の実施の形態の技
術思想をダミー配線層に適用し、上記の第１層準配線層
８３をダミー配線層にすることによって、寄生容量の低
減とともに、表面平坦化も可能になる。In the conventional manufacturing process, a dummy wiring layer of the same layer level is formed simultaneously with a normal wiring layer in order to facilitate flattening, and the remaining dummy wiring causes parasitic capacitance. However, by applying the technical idea of the ninth embodiment to a dummy wiring layer and using the first-layer sub-wiring layer 83 as a dummy wiring layer, the parasitic capacitance is reduced and the surface is flattened. Will be possible.
【０１９１】また、上記の第９の実施の形態の説明にお
いては、各層準の配線層をドープト多結晶Ｓｉ層で形成
しているが、ノン・ドープの多結晶Ｓｉ層で形成し、空
洞化しない部分の配線層、即ち、第１層準配線層８４及
び第２層準配線層８８を別の多結晶Ｓｉプラグを介して
Ａｌ置換し、空洞化のためのエッチング工程において、
当該多結晶Ｓｉプラグの露出表面を耐エッチング性の膜
で覆うようにしても良い。In the description of the ninth embodiment, the wiring layers in each layer are formed of a doped polycrystalline Si layer. In the part of the wiring layer which is not to be used, that is, the first sub-wiring layer 84 and the second sub-wiring layer 88 are replaced with Al via another polycrystalline Si plug, and in the etching step for cavitation,
The exposed surface of the polycrystalline Si plug may be covered with an etching resistant film.
【０１９２】なお、この第９の実施の形態においては、
空洞を配線層によって形成しているが、必ずしも純粋な
配線層である必要はなく、ビアホール内に埋め込んだ多
結晶Ｓｉプラグを利用して空洞化しても良いものであ
る。In the ninth embodiment,
Although the cavity is formed by the wiring layer, it is not always necessary to be a pure wiring layer, and the cavity may be formed by using a polycrystalline Si plug embedded in the via hole.
【０１９３】また、エッチャントは塩酸に限られるもの
ではなく、ＨＦ以外の酸、例えば、硫酸でも良いもので
あり、更には、アルカリ液でも良いものであり、いずれ
にしても、層間絶縁膜を構成するＳｉＯ2 、Ｓｉ
3 Ｎ4 、ＢＰＳＧ、或いは、ＳＯＧ（スピンオングラ
ス）はエッチングされないので、Ａｌ置換部分を効率良
く除去することができる。The etchant is not limited to hydrochloric acid, but may be an acid other than HF, for example, sulfuric acid, or may be an alkaline solution. SiO 2 , Si
3 N 4, BPSG, or, since the SOG (spin on glass) is not etched, it is possible to efficiently remove the Al-substituted moiety.
【０１９４】次に、図１２及び図１３を参照して、本発
明の第１０の実施の形態の工程を説明する。なお、図１
２（ｂ）及び図１３は、図１２（ａ）のＡ−Ａ′を結ぶ
一点鎖線に沿った断面図であり、垂直な破線で結ぶ部分
は省略している。 図１２（ａ）及び（ｂ）参照 まず、シリコン基板８１上に下地絶縁膜８２を介して多
結晶Ｓｉ層を堆積させたのち、所定のパターンにエッチ
ングすることによって第１層準配線層８３を形成する。Next, the steps of the tenth embodiment of the present invention will be described with reference to FIGS. FIG.
2B and FIG. 13 are cross-sectional views taken along a dashed line connecting AA 'in FIG. 12A, and a portion connected by a vertical broken line is omitted. Referring to FIGS. 12A and 12B, first, a polycrystalline Si layer is deposited on a silicon substrate 81 via a base insulating film 82, and then etched into a predetermined pattern to form a first-level sub-wiring layer 83. Form.
【０１９５】次いで、全面にＳｉＯ2 膜を堆積させて第
１層間絶縁膜８５を形成したのち、第１層準配線層８３
に達するコンタクトホール８６を形成し、次いで、多結
晶Ｓｉ層を堆積させたのち、第１層準配線層８３とほぼ
直交するパターンにエッチングすることによって第２層
準配線層８７を形成する。Next, after depositing a SiO 2 film on the entire surface to form a first interlayer insulating film 85, the first layer sub-wiring layer 83 is formed.
Is formed, and then a polycrystalline Si layer is deposited, followed by etching into a pattern substantially orthogonal to the first sub-wiring layer 83 to form a second sub-wiring layer 87.
【０１９６】次いで、全面にＳｉＯ2 膜を堆積させて第
２層間絶縁膜８９を形成したのち、第２層準配線層８７
に達するコンタクトホール９６を形成し、次いで、多結
晶Ｓｉ層を堆積させたのち、Ｐをイオン注入することに
よってドープト多結晶Ｓｉ層とし、次いで、所定パター
ンにエッチングすることによって第３層準配線層９７，
９８を形成する。なお、図１２（ａ）においては、図示
を簡単にするために、コンタクトホール９６近傍の第３
層準配線層９７以外は省略している。Next, after depositing an SiO 2 film on the entire surface to form a second interlayer insulating film 89, the second layer quasi-wiring layer 87 is formed.
Is formed, and then a polycrystalline Si layer is deposited. Then, P is ion-implanted to form a doped polycrystalline Si layer, and then etched into a predetermined pattern to form a third-layer quasi-wiring layer. 97,
98 are formed. In FIG. 12A, for simplicity of illustration, a third region near the contact hole 96 is shown.
Elements other than the layer / semi-wiring layer 97 are omitted.
【０１９７】次いで、全面にＳｉＯ2 膜を堆積させて第
３層間絶縁膜９９を形成したのち、第３層準配線層９７
に達するコンタクトホールを形成し、次いで、多結晶Ｓ
ｉ層を堆積させＣＭＰ法で研磨することによってＡｌ置
換用の多結晶Ｓｉプラグ１００を形成する。Next, after a SiO 2 film is deposited on the entire surface to form a third interlayer insulating film 99, the third layer quasi-wiring layer 97 is formed.
Is formed, and then the polycrystalline S
An i-layer is deposited and polished by a CMP method to form a polycrystalline Si plug 100 for Al substitution.
【０１９８】図１３（ｃ）参照 次いで、全面にスパッタリング法を用いて厚さ０．１〜
１０μｍ、例えば、２μｍのＡｌ層（図示せず）と厚さ
５０ｎｍ〜２０００ｎｍ、例えば、２００ｎｍのＴｉ層
（図示せず）を堆積させたのち、窒素雰囲気中で、４０
０〜６６０℃、例えば、５００℃において、１〜４８時
間、例えば、６時間熱処理を行うことによって多結晶Ｓ
ｉプラグ１００及びそれらに連なる第３層準配線層９
７、第２層準配線層８７、及び、第１層準配線層８３を
Ａｌ置換したのち、ＣＭＰ法を用いて第３層間絶縁膜９
９の表面が露出するまで研磨することによって、Ａｌ置
換プラグ１０１、及び、Ａｌ置換配線層９２，９３，１
０２を形成する。Next, as shown in FIG. 13C, the entire surface is formed to a thickness of 0.1 to
After depositing an Al layer (not shown) having a thickness of 10 μm, for example, 2 μm and a Ti layer (not shown) having a thickness of 50 nm to 2000 nm, for example, 200 nm, 40 nm is formed in a nitrogen atmosphere.
By performing a heat treatment at 0 to 660 ° C, for example, 500 ° C for 1 to 48 hours, for example, 6 hours, the polycrystalline S
i-plug 100 and third-layer quasi-wiring layer 9 connected thereto
7, after replacing the second sub-wiring layer 87 and the first sub-wiring layer 83 with Al, the third interlayer insulating film 9 is formed by using the CMP method.
9 is exposed until the surface of the Al.sub.9 is exposed.
02 is formed.
【０１９９】図１３（ｄ）参照 次いで、塩酸からなるエッチャントに浸漬することによ
って、Ａｌ置換されたＡｌ置換プラグ１０１、及び、Ａ
ｌ置換配線層９２，９３，１０２を除去することによっ
て空洞９４，９５，１０３を形成する。なお、この場
合、第３層準配線層９８はＡｌ置換されていないので、
塩酸でエッチングされて空洞が形成されることがない。Next, as shown in FIG. 13 (d), the Al-substituted plug 101, which has been substituted by Al, is immersed in an etchant made of hydrochloric acid.
The cavities 94, 95, 103 are formed by removing the l-substitution wiring layers 92, 93, 102. In this case, since the third sub-wiring layer 98 is not substituted with Al,
No cavity is formed by etching with hydrochloric acid.
【０２００】この様に形成した空洞９４，９５，１０３
の誘電率は、ＳｉＯ2 膜の約１／３であるので、残存す
る第３層準配線層９８とシリコン基板８１に設けた能動
領域、電極、或いは、配線層等との間に生ずる寄生容量
を大幅に低減することができる。The cavities 94, 95, 103 thus formed
Has a dielectric constant of about の of that of the SiO 2 film. Therefore, the parasitic capacitance generated between the remaining third quasi-wiring layer 98 and an active region, an electrode, or a wiring layer provided on the silicon substrate 81. Can be greatly reduced.
【０２０１】なお、この第１０の実施の形態において
は、空洞を２層の配線層を用いてメッシュ状に形成して
いるが、一層の配線層のみによって層間絶縁膜に空洞を
形成しても良いものであり、特に、一層の配線層をメッ
シュ状にパターニングすることによって、メッシュ状の
空洞を形成することができる。In the tenth embodiment, the cavities are formed in a mesh using two wiring layers. However, the cavities may be formed in the interlayer insulating film by only one wiring layer. In particular, a mesh-like cavity can be formed by patterning one wiring layer into a mesh.
【０２０２】また、この第１０の実施の形態の説明にお
いては、第３層準配線層９７，９８をドープト多結晶Ｓ
ｉ層で構成しているが、ノン・ドープの多結晶Ｓｉ層で
構成しても良く、その場合には、空洞化しない部分の配
線層、即ち、第３層準配線層９８を別の多結晶Ｓｉプラ
グを介してＡｌ置換し、空洞化のためのエッチング工程
において、当該多結晶Ｓｉプラグの露出表面を耐エッチ
ング性の膜で覆うようにすれば良い。In the description of the tenth embodiment, the third sub-wiring layers 97 and 98 are
Although it is composed of an i-layer, it may be composed of a non-doped polycrystalline Si layer. In that case, the wiring layer of the portion that is not hollowed, that is, the third quasi-wiring layer 98 is formed of another polycrystalline Si layer. In the etching step for cavitation, the exposed surface of the polycrystalline Si plug may be covered with an etching resistant film in the etching step for cavitation.
【０２０３】また、この第１０の実施の形態の技術思想
は、多層配線構造における各層準間の寄生容量低減のた
めに用いることができるものであり、その場合には、上
記の第９の実施の形態と同様に部分的に空洞化しない配
線層を残存させて、通常の配線層或いは抵抗体として用
いても良い。The technical idea of the tenth embodiment can be used to reduce the parasitic capacitance between the layers in the multilayer wiring structure. In that case, the ninth embodiment can be used. In the same manner as in the above embodiment, a wiring layer which is not partially hollowed may be left and used as a normal wiring layer or a resistor.
【０２０４】次に、図１４および図１５を参照して、本
発明の第１１の実施の形態の工程を説明する。なお、図
１４（ｂ）及び図１５（ｄ）は、図１４（ａ）のＡ−
Ａ′を結ぶ一点鎖線に沿った部分の断面図であり、図１
４（ｃ）、図１５（ｅ）及び図１５（ｆ）は、図１４
（ａ）のＢ−Ｂ′を結ぶ一点鎖線に沿った部分の断面図
である。Next, the steps of the eleventh embodiment of the present invention will be described with reference to FIGS. 14 (b) and FIG. 15 (d) show A-
FIG. 1 is a sectional view of a portion taken along a dashed line connecting A ′, and FIG.
4 (c), FIG. 15 (e) and FIG. 15 (f)
It is sectional drawing of the part along the dashed-dotted line which connects BB 'of (a).
【０２０５】図１４（ａ）乃至（ｃ）参照 従来と同様に、まず、ｐ型シリコン基板１１１の所定領
域に選択酸化によって素子分離酸化膜１１２を形成した
のち、素子分離酸化膜１１２で囲まれたｐ型シリコン基
板１１１の露出表面を熱酸化してゲート酸化膜１１３を
形成し、次いで、ノン・ドープ多結晶Ｓｉ層を堆積させ
たのち、Ｐをイオン注入してドープト多結晶Ｓｉ層と
し、次いで、全面に、ＣＶＤ法によって保護膜１１５と
なるＳｉＯ 2 膜を堆積させたのち、所定パターンにエッ
チングしてゲート電極１１４を形成する。Referring to FIGS. 14A to 14C, as in the conventional case, first, a predetermined region of the p-type silicon substrate 111 is formed.
Element isolation oxide film 112 was formed in the region by selective oxidation.
After that, a p-type silicon substrate surrounded by an isolation oxide film 112
The exposed surface of plate 111 is thermally oxidized to form gate oxide film 113.
And then deposit a non-doped polycrystalline Si layer
After that, P is ion-implanted to form a doped polycrystalline Si layer.
Then, a protective film 115 is formed on the entire surface by CVD.
Becomes SiO TwoAfter depositing the film,
To form a gate electrode 114.
【０２０６】次いで、ゲート電極１１４及び保護膜１１
５をマスクとしてＡｓをイオン注入してｎ型ソース・ド
レイン領域１１６を形成し、次いで、ＣＶＤ法によって
全面に薄いＳｉＯ2 膜からなる絶縁膜１１７を堆積させ
たのち、ノン・ドープの多結晶Ｓｉ層を堆積させて、異
方性エッチングを施すことによって多結晶Ｓｉサイドウ
ォール１１８を形成する。Next, the gate electrode 114 and the protective film 11
5 is used as a mask to ion-implant As to form an n-type source / drain region 116. Then, an insulating film 117 made of a thin SiO 2 film is deposited on the entire surface by CVD, and then non-doped polycrystalline Si. The layers are deposited and polycrystalline Si sidewalls 118 are formed by anisotropic etching.
【０２０７】次いで、多結晶Ｓｉサイドウォール１１８
をマスクとして、薄い絶縁膜１１７の露出部をエッチン
グ除去して、ｎ型ソース・ドレイン領域１１６を露出さ
せたのち、ＣＶＤ法によって、全面にエッチング時のス
トッパ膜となる厚さ１０〜１００ｎｍのＳｉ3 Ｎ4 膜１
１９を堆積させたのち、ＣＶＤ法によって全面にＳｉ 3
Ｎ4 膜１１９とエッチング特性の異なる厚さ１００〜５
００ｎｍのＳｉＯ2 膜を堆積させて層間絶縁膜１２０と
したのち、素子分離酸化膜１１２上において、この第１
層間絶縁膜１２０に多結晶Ｓｉサイドウォール１１８に
達する開口部１２１を設ける。Next, the polycrystalline Si sidewall 118
With the mask as a mask, the exposed portion of the thin insulating film 117 is etched.
To remove the n-type source / drain region 116.
After that, the etching process is performed on the entire surface by CVD.
Si with a thickness of 10-100 nm to be a topper filmThreeNFourMembrane 1
After depositing 19, Si is deposited on the entire surface by CVD. Three
NFourThickness 100 to 5 with different etching characteristics from film 119
00nm SiOTwoA film is deposited to form an interlayer insulating film 120
After that, on the element isolation oxide film 112, the first
On the polycrystalline Si sidewall 118 on the interlayer insulating film 120
The opening 121 which reaches is provided.
【０２０８】図１５（ｄ）及び（ｅ）参照 次いで、ＬＰＣＶＤ法によってノン・ドープの多結晶Ｓ
ｉ層を堆積させたのち、第１層間絶縁膜１２０が露出す
るまでＣＭＰ法によって研磨することによって開口部１
２１に多結晶Ｓｉプラグ（図示せず）を形成する。15 (d) and (e). Next, non-doped polycrystalline S
After the i-layer is deposited, the opening 1 is polished by a CMP method until the first interlayer insulating film 120 is exposed.
A polycrystalline Si plug (not shown) is formed on 21.
【０２０９】次いで、全面にスパッタリング法を用いて
厚さ０．１〜１０μｍ、例えば、２μｍのＡｌ層（図示
せず）と厚さ５０〜２０００ｎｍ、例えば、２００ｎｍ
のＴｉ層（図示せず）を堆積させたのち、窒素雰囲気中
で、４００〜６６０℃、例えば、５００℃において、１
〜４８時間、例えば、６時間熱処理を行うことによって
多結晶Ｓｉプラグ及びそれに連なる多結晶Ｓｉサイドウ
ォール１１８をＡｌ置換し、次いで、ＣＭＰ法を用いて
第１層間絶縁膜１２０の表面が露出するまで研磨する。Next, an Al layer (not shown) having a thickness of 0.1 to 10 μm, for example, 2 μm and a thickness of 50 to 2000 nm, for example, 200 nm
Is deposited in a nitrogen atmosphere at 400 to 660 ° C., for example, 500 ° C., after depositing a Ti layer (not shown).
The polycrystalline Si plug and the polycrystalline Si sidewall 118 connected thereto are replaced with Al by performing a heat treatment for up to 48 hours, for example, 6 hours, and then until the surface of the first interlayer insulating film 120 is exposed using the CMP method. Grind.
【０２１０】次いで、塩酸からなるエッチャントに浸漬
することによって、Ａｌ置換されたＡｌ置換プラグ、Ａ
ｌ置換サイドウォールを除去することによって、ゲート
電極の側部に空洞１２２を形成する。なお、この場合、
ゲート電極１１４は保護膜１１５及び絶縁膜１１７で覆
われているので、Ａｌに置換されず、塩酸でエッチング
されて空洞化することがない。Next, by immersing in an etchant made of hydrochloric acid, an Al-substituted plug
By removing the l-substitution sidewall, a cavity 122 is formed on the side of the gate electrode. In this case,
Since the gate electrode 114 is covered with the protective film 115 and the insulating film 117, the gate electrode 114 is not replaced with Al, and does not become hollow due to etching with hydrochloric acid.
【０２１１】図１５（ｆ）参照 次いで、第１層間絶縁膜１２０に、ｎ型ソース・ドレイ
ン領域１１６に達するビアホールを設け、Ａｌ等を埋め
込むことによってソース・ドレイン電極１２３を形成す
る。Next, a via hole reaching the n-type source / drain region 116 is provided in the first interlayer insulating film 120, and a source / drain electrode 123 is formed by embedding Al or the like.
【０２１２】この様に、本発明の第１１の実施の形態に
おいては、ゲート電極の側部に低誘電率の空洞１２２を
介してソース・ドレイン電極１２３を設けているので、
ゲート電極１１４とソース・ドレイン電極１２３との間
の寄生容量を大幅に低減することができ、それによっ
て、素子の動作速度をより高速化することが可能にな
る。As described above, in the eleventh embodiment of the present invention, since the source / drain electrodes 123 are provided on the sides of the gate electrode via the low dielectric constant cavities 122,
Parasitic capacitance between the gate electrode 114 and the source / drain electrode 123 can be significantly reduced, thereby making it possible to further increase the operation speed of the element.
【０２１３】なお、上記の第１１の実施の形態の説明に
おいては、多結晶Ｓｉサイドウォール１１８をソース・
ドレイン電極１２３の形成前にＡｌ置換し、除去してい
るが、このＡｌ置換及び除去工程は最終工程に近い工程
で行っても良いものである。In the description of the eleventh embodiment, the polycrystalline Si side wall 118 is not
Although the Al substitution and removal are performed before the formation of the drain electrode 123, the Al substitution and removal step may be performed in a step close to the final step.
【０２１４】また、その場合、ゲート電極或いはゲート
絶縁膜を上述の第４或いは第５の実施の形態と同様にし
て、ゲート電極のＡｌ置換を同時に行っても良いもので
あり、さらには、ソース・ドレイン電極を第４の実施の
形態のように、多結晶Ｓｉプラグとして形成しておき、
ストッパ用パッドを介してＡｌ置換プラグと接続するよ
うにしても良いものである。In this case, the gate electrode or the gate insulating film may be replaced with Al in the same manner as in the above-described fourth or fifth embodiment. The drain electrode is formed as a polycrystalline Si plug as in the fourth embodiment,
Alternatively, it may be connected to an Al-substituted plug via a stopper pad.
【０２１５】次に、図１６及び図１８を参照して、本発
明の第１２の実施の形態の工程を説明する。 図１６参照 図１６は、ＤＲＡＭのメモリセル領域の概略的平面図で
あり、まず、素子分離酸化膜１３７で囲まれたシリコン
基板の露出表面に、ゲート絶縁膜を介して設けたドープ
ト多結晶Ｓｉ層からなるワード線１３１をマスクとして
イオン注入することによって、ソース・ドレイン領域１
３３を形成する。Next, the steps of the twelfth embodiment of the present invention will be described with reference to FIGS. FIG. 16 is a schematic plan view of a memory cell region of a DRAM. First, on an exposed surface of a silicon substrate surrounded by an element isolation oxide film 137, doped polycrystalline Si is provided via a gate insulating film. The source / drain region 1 is formed by ion implantation using the word line 131 made of a layer as a mask.
33 are formed.
【０２１６】次いで、第１層間絶縁膜を設けたのち、ソ
ース・ドレイン領域１３３のコンタクト部１３４に達す
るビアホールを設け、このビアホール内にドープト多結
晶Ｓｉからなる下部プラグ１３５を形成し、次いで、コ
ンタクトメタルとなる厚さ１０〜１００ｎｍ、例えば、
２０ｎｍのＴｉ膜（図示せず）、次いで、バリアメタル
となる厚さ１０〜２００ｎｍ、例えば、５０ｎｍのＴｉ
Ｎ膜（図示せず）をスパッタリング法により順次堆積さ
せたのち、全面にノン・ドープの多結晶Ｓｉ層を堆積さ
せ、パターニングすることによって各下部プラグと接続
するビット線１３２を形成する。Next, after providing the first interlayer insulating film, a via hole reaching the contact portion 134 of the source / drain region 133 is provided, and a lower plug 135 made of doped polycrystalline Si is formed in the via hole. Metal thickness of 10 to 100 nm, for example,
A 20 nm Ti film (not shown), and then a 10 to 200 nm thick, for example, 50 nm
After sequentially depositing an N film (not shown) by a sputtering method, a non-doped polycrystalline Si layer is deposited on the entire surface and patterned to form a bit line 132 connected to each lower plug.
【０２１７】次いで、第２層間絶縁膜を設けたのち、ビ
ット線１３２に達するビアホールを形成し、このビアホ
ールを多結晶Ｓｉからなる上部プラグ１３６で埋め込ん
だのち、全面にスパッタリング法を用いて厚さ０．１〜
１０μｍ、例えば、２μｍのＡｌ層（図示せず）と厚さ
５０〜２０００ｎｍ、例えば、２００ｎｍのＴｉ層（図
示せず）を堆積させ、次いで、窒素雰囲気中で、４００
〜６６０℃、例えば、５００℃において、１〜４８時
間、例えば、６時間熱処理を行うことによって上部プラ
グ１３６及びそれに連なるビット線１３２をＡｌ置換し
たのち、ＣＭＰ法を用いて第２層間絶縁膜の表面が露出
するまで研磨する。Next, after a second interlayer insulating film is provided, a via hole reaching the bit line 132 is formed, and the via hole is filled with an upper plug 136 made of polycrystalline Si. 0.1 ~
A 10 μm, for example 2 μm, Al layer (not shown) and a 50-2000 nm, for example, 200 nm, Ti layer (not shown) are deposited, and then 400 nm in a nitrogen atmosphere.
The upper plug 136 and the bit line 132 connected to the upper plug 136 are subjected to heat treatment at a temperature of 660 ° C., for example, 500 ° C. for 1 to 48 hours, for example, 6 hours, and then the second interlayer insulating film is formed by a CMP method. Polish until the surface is exposed.
【０２１８】図１７（ａ）参照 なお、下部プラグ１３５をＡｌ置換する場合には、図に
示すように、ビアホール１３９の表面にコンタクトメタ
ルとなる厚さ１０〜１００ｎｍ、例えば、２０ｎｍのＴ
ｉ膜１４０及びバリアメタルとなる厚さ１０〜２００ｎ
ｍ、例えば、５０ｎｍのＴｉＮ膜１４１を設け、ビット
線１３２と同時に下部プラグ１３５を設ければ良いが、
この場合には、低温におけるＡｌ置換処理が必要にな
る。When the lower plug 135 is replaced with Al, as shown in FIG. 17A, a contact metal having a thickness of 10 to 100 nm, for example, 20 nm is formed on the surface of the via hole 139 as a contact metal.
i-film 140 and thickness 10 to 200 n to be barrier metal
m, for example, a 50 nm TiN film 141 may be provided, and the lower plug 135 may be provided simultaneously with the bit line 132.
In this case, an Al substitution treatment at a low temperature is required.
【０２１９】図１７（ｂ）参照 また、実施の形態の同様に、下部プラグ１３５をＡｌ置
換しない場合には、第３の実施の形態のように、ビット
線１３２自体を、コンタクトメタルとなる厚さ１０〜１
００ｎｍ、例えば、２０ｎｍのＴｉ膜１４０及びバリア
メタルとなる厚さ１０〜２００ｎｍ、例えば、５０ｎｍ
のＴｉＮ膜１４１からなるストッパを介して堆積させ
た、厚さ１０〜１０００ｎｍ、例えば、３００ｎｍのノ
ン・ドープの多結晶Ｓｉ層１４２で構成すれば良い。As shown in FIG. 17B, when the lower plug 135 is not replaced with Al, as in the embodiment, the bit line 132 itself is replaced with a thick contact metal as in the third embodiment. 10-1
A Ti film 140 having a thickness of 00 nm, for example, 20 nm and a thickness of 10 to 200 nm, for example, 50 nm serving as a barrier metal
And a non-doped polycrystalline Si layer 142 having a thickness of 10 to 1000 nm, for example, 300 nm, deposited through a stopper made of the TiN film 141.
【０２２０】また、ワード線１３１のみ、或いは、ワー
ド線１３１とビット線１３２の両方をＡｌ置換する場合
には、ワード線１３１のＡｌ置換に際しては、ワード線
１３１或いはゲート絶縁膜を上述の第４或いは第５の実
施の形態と同様にして、ワード線１３１に対しても上部
プラグを設け、ワード線１３１のＡｌ置換を行えば良
い。In the case where only the word line 131 or both the word line 131 and the bit line 132 are replaced with Al, the word line 131 or the gate insulating film is replaced with the fourth line at the time of replacing the word line 131 with Al. Alternatively, similarly to the fifth embodiment, an upper plug may be provided also for the word line 131, and the word line 131 may be replaced with Al.
【０２２１】また、図１６においては、説明を簡単にす
るためにキャパシタを構成する蓄積電極及び、蓄積電極
とソース・ドレイン領域１３３とを接続するプラグは図
示していないが、プラグを下部プラグと上部プラグとで
構成し、両者の間にストッパ用パッドを設けることによ
って、ビット線１３２等のＡｌ置換と同時に蓄積電極及
び上部プラグをＡｌ置換しても良いものである。Also, in FIG. 16, for simplicity of description, a storage electrode forming a capacitor and a plug for connecting the storage electrode to the source / drain region 133 are not shown. The storage electrode and the upper plug may be replaced with Al simultaneously with the replacement of the bit line 132 or the like by forming the upper plug with a stopper pad between the two.
【０２２２】図１８（ａ）参照 図１８（ａ）は、ＤＲＡＭの周辺回路構成するＩＧＦＥ
Ｔを概略的に示すものであり、Ａｌ置換したくないゲー
ト電極１４３及び下部プラグ１３５に対しては、ソース
・ドレイン領域１３３及びゲートコンタクト領域１４４
において、導電性を有する下部パッド１３５上に第２の
実施の形態の様な座蒲団状のストッパ用パッド１４５を
介して上部パッド１３６を設け、上部パッド１３６のみ
をＡｌ置換すれば良い。FIG. 18A is a diagram showing IGFE constituting a peripheral circuit of a DRAM.
T schematically shows T, the source / drain region 133 and the gate contact region 144 for the gate electrode 143 and the lower plug 135 that are not desired to be replaced with Al.
In this case, the upper pad 136 may be provided on the conductive lower pad 135 via the cushion-shaped stopper pad 145 as in the second embodiment, and only the upper pad 136 may be replaced with Al.
【０２２３】図１８（ｂ）参照 図１８（ｂ）は、ビット線１３２の一部を用いた抵抗体
の概略的構成を示すもので、ノン・ドープ多結晶Ｓｉ層
或いはドープト多結晶Ｓｉ層からなる抵抗体の両端部の
コンタクト領域１４６に導電性を有する下部プラグ１３
５を設けたのち、座蒲団状のストッパ用パッド１４５を
介して上部パッド１３６を設け、上部パッド１３６のみ
をＡｌ置換すれば良い。FIG. 18B shows a schematic configuration of a resistor using a part of the bit line 132. The resistor includes a non-doped polycrystalline Si layer or a doped polycrystalline Si layer. Plug 13 having conductivity in contact regions 146 at both ends of the resistor
5, the upper pad 136 is provided via a cushion-shaped stopper pad 145, and only the upper pad 136 may be replaced with Al.
【０２２４】この様に、本発明の第１２の実施の形態に
おいては、少なくとも、ビット線１３２或いはワード線
１３１の一方をＡｌ置換しているので、ＤＲＡＭの高速
動作が可能になり、また、従来、多結晶Ｓｉからなるビ
ット線或いはワード線の高抵抗性に伴う信号遅延を回避
するために設けていた、裏打ちコンタクトが不要にな
る。As described above, in the twelfth embodiment of the present invention, at least one of the bit line 132 and the word line 131 is replaced with Al, so that the DRAM can operate at a high speed. In addition, the backing contact, which is provided to avoid a signal delay due to the high resistance of the bit line or word line made of polycrystalline Si, becomes unnecessary.
【０２２５】この様なビット線１３２或いはワード線１
３１のＡｌ置換は、集積度が向上するほど有効になるも
のである。即ち、Ａｌ置換の距離は大凡１００μｍ程度
であるが、集積度が向上すると、配線層の幅が狭くなる
だけではなく、一つの連続した配線層の長さも短くな
り、例えば、ＤＲＡＭでは、１つ１つのセルが小さくな
る結果、ビット線１３２やワード線１３１の長さも短く
なるので、この様なＡｌ置換によるビット線１３２或い
はワード線１３１の低抵抗化は、２５６ＭｂｉｔＤＲＡ
Ｍ以降になって始めて可能になるものである。The bit line 132 or the word line 1
The Al substitution of 31 is effective as the degree of integration is improved. That is, although the distance of Al substitution is about 100 μm, when the integration degree is improved, not only the width of the wiring layer is reduced, but also the length of one continuous wiring layer is shortened. As a result of reducing the size of one cell, the length of the bit line 132 or the word line 131 is also reduced. Therefore, such a reduction in the resistance of the bit line 132 or the word line 131 due to the Al substitution is 256 Mbit DRA.
It becomes possible only after M.
【０２２６】それ以前の世代のＤＲＡＭでは、ビット線
１３２やワード線１３１の長さがあまりに長すぎて不可
能であり、世代の進行、微細化の進行によって始めて可
能になったものである。In a DRAM of an earlier generation, the length of the bit line 132 or the word line 131 is too long, which is not possible, and becomes possible only with the progress of the generation and the miniaturization.
【０２２７】また、ビット線１３２或いはワード線１３
１の低抵抗化に伴って、ビット線１３２或いはワード線
１３１の厚さを薄くすることができ、それによって隣接
するビット線１３２間或いはワード線１３１間の寄生容
量を低減することができる。The bit line 132 or the word line 13
With the reduction of the resistance of 1, the thickness of the bit line 132 or the word line 131 can be reduced, whereby the parasitic capacitance between the adjacent bit lines 132 or between the word lines 131 can be reduced.
【０２２８】さらに、ビット線１３２或いはワード線１
３１の低抵抗化に伴って、一本のビット線１３２或いは
ワード線１３１に接続することのできるセルの数を増や
すことができるので、ＤＲＡＭ等のメモリ装置の集積度
を向上することができる。Further, the bit line 132 or the word line 1
As the resistance of the memory device 31 decreases, the number of cells that can be connected to one bit line 132 or one word line 131 can be increased, so that the degree of integration of a memory device such as a DRAM can be improved.
【０２２９】また、抵抗素子等のＡｌ置換が不所望な部
分には、ストッパ用パッドを設けておくことによって、
Ａｌが拡散していかないので、任意の特性の回路素子を
ストッパ用パッドによって作り分けることができる。By providing a stopper pad in a portion where Al substitution is not desired, such as a resistance element,
Since Al does not diffuse, circuit elements having arbitrary characteristics can be separately formed by the stopper pads.
【０２３０】以上、本発明の各実施の形態を説明してき
たが、本発明は各種の変更が可能であり、例えば、置換
用のＡｌ層２５，７０上に設けるＴｉ層２６，７１は必
ずしも必要なものではない。Although the embodiments of the present invention have been described above, the present invention can be modified in various ways. For example, the Ti layers 26 and 71 provided on the replacement Al layers 25 and 70 are not necessarily required. Not something.
【０２３１】また、上記各実施の形態における多結晶Ｓ
ｉプラグ２０，２４等は、層間絶縁膜にビアホールを形
成したのち、多結晶シリコン膜を堆積させ、ＣＭＰ法で
除去することによりビアホールに埋め込まれたプラグを
形成しているが、多結晶シリコン膜を円柱状にパターニ
ングして、その周囲を絶縁膜で埋め込んでも良いもので
あり、本願明細書における「プラグ」は両方の電極を意
味する。The polycrystalline S in each of the above embodiments is
In the i-plugs 20, 24, etc., after forming a via hole in the interlayer insulating film, a polycrystalline silicon film is deposited and removed by a CMP method to form a plug embedded in the via hole. May be patterned into a columnar shape, and the periphery thereof may be buried with an insulating film, and the “plug” in the present specification means both electrodes.
【０２３２】また、プラグを形成する工程、及び、Ａｌ
層を除去する工程において、ＣＭＰ法を用いているが、
ＣＭＰ法に限られるものではなく、ドライ・エッチング
によるエッチバックを用いても良いものである。Also, a step of forming a plug, and
In the step of removing the layer, a CMP method is used.
The present invention is not limited to the CMP method, but may employ an etch back by dry etching.
【０２３３】また、上記の第１乃至第７の実施の形態及
び第１１の実施の形態においては、説明を簡単にするた
めに、単一構造のソース・ドレイン領域としているが、
ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構
造を採用しても良いものであり、その場合には、ゲート
電極及び保護膜をマスクとしてイオン注入することによ
ってＬＤＤ領域を形成したのち、サイドウォールをマス
クとしてイオン注入することによってソース・ドレイン
領域を形成すれば良い。In the first to seventh and eleventh embodiments, the source / drain regions have a single structure for the sake of simplicity.
An LDD (Lightly Doped Drain) structure may be adopted. In this case, ions are implanted using the gate electrode and the protective film as a mask to form an LDD region, and then ions are implanted using the sidewalls as a mask. Thus, the source / drain regions may be formed.
【０２３４】また、上記の第１乃至第４、第６、及び第
７の実施の形態においては、下部の多結晶Ｓｉプラグ２
０に接するように、Ｔｉ膜及びＴｉＮ膜からなるストッ
パ用パッドを設けているが、多結晶Ｓｉプラグ２０の表
面が予めシリサイド化されている場合には、コンタクト
メタルとしてのＴｉ膜２１は必要ではない。In the first to fourth, sixth, and seventh embodiments, the lower polycrystalline Si plug 2
Although a stopper pad made of a Ti film and a TiN film is provided so as to be in contact with 0, when the surface of the polycrystalline Si plug 20 is silicided in advance, the Ti film 21 as a contact metal is not necessary. Absent.
【０２３５】また、上記の各実施の形態の説明において
は、コンタクトメタルとしてＴｉを用いているが、Ｔｉ
に限られるものではなく、Ｗ、Ｃｏ、Ｎｉ、Ｔａ、或い
は、Ｔｉを含めたこれらのシリサイドを用いることがで
きる。In the description of the above embodiments, Ti is used as the contact metal.
The silicide containing W, Co, Ni, Ta, or Ti can be used.
【０２３６】また、バリアメタルはＴｉＮに限られるも
のではなく、Ａｌの拡散を防止できる導電性膜であれば
何でも良く、例えば、ＴａＮ、ＷＮ、或いは、ＳｉＣ等
を用いることができる。The barrier metal is not limited to TiN, but may be any conductive film that can prevent the diffusion of Al. For example, TaN, WN, or SiC can be used.
【０２３７】また、本発明の各実施の形態においては、
Ａｌ置換を行う多結晶Ｓｉ層は殆どノン・ドープ層であ
るが、第９及び第１０の実施の形態のように、ドープト
多結晶Ｓｉ層をＡｌ置換しても良いものである。In each embodiment of the present invention,
Al-substituted polycrystalline Si layers are almost non-doped layers, but the doped polycrystalline Si layers may be substituted with Al as in the ninth and tenth embodiments.
【０２３８】また、本発明の各実施の形態においては、
低比抵抗特性及び汎用性等を考慮して、置換用金属とし
てはＡｌを用いているが、Ｃｕ、Ａｇ、Ｒｕ、Ｐｔ等を
用いても良いものであり、Ｃｕを用いた場合には、Ａｌ
配線層より低比抵抗でエレクトロマイグレーション耐性
の大きな配線層を形成することができる。In each embodiment of the present invention,
In consideration of low resistivity characteristics and versatility, Al is used as the replacement metal, but Cu, Ag, Ru, Pt, or the like may be used, and when Cu is used, Al
A wiring layer having a lower specific resistance than the wiring layer and a high electromigration resistance can be formed.
【０２３９】また、本発明の各実施の形態の説明におい
ては、置換される領域を多結晶シリコンで構成している
が、多結晶シリコンに限られるものではなく、微結晶シ
リコン、或いは、アモルファスシリコンでも良く、場合
によっては、単結晶シリコンでも良い。In the description of each embodiment of the present invention, the region to be replaced is made of polycrystalline silicon. However, the present invention is not limited to polycrystalline silicon, but may be made of microcrystalline silicon or amorphous silicon. However, in some cases, single crystal silicon may be used.
【０２４０】また、本発明の各実施の形態の説明におい
ては、浅い拡散領域等を形成するために、イオン注入等
によりＡｓを多結晶Ｓｉ層にドープしているが、Ｐを用
いても良いものであり、且つ、導電型を反転させる場合
にはＢをドープすれば良く、また、保護膜としてはＳｉ
Ｏ2 膜を用いているがＳｉ3 Ｎ4 を用いても良いもので
ある。In the description of each embodiment of the present invention, As is doped into the polycrystalline Si layer by ion implantation or the like in order to form a shallow diffusion region or the like, but P may be used. In the case where the conductivity type is inverted, B may be doped.
Although an O 2 film is used, Si 3 N 4 may be used.
【０２４１】また、本発明の各実施の形態の説明におい
ては、多結晶シリコン以外の導電体膜をスパッタリング
法で堆積させているが、スパッタリング法に限られるも
のではなく、ＣＶＤ法或いは蒸着法を用いても良いもの
である。In the description of each embodiment of the present invention, a conductor film other than polycrystalline silicon is deposited by a sputtering method. However, the present invention is not limited to the sputtering method. It may be used.
【０２４２】また、本発明の各実施の形態の説明におい
ては、ｎチャネル型ＩＧＦＥＴ或いはｎｐｎトランジス
タで説明しているが、ｐチャネル型ＩＧＦＥＴ或いはｐ
ｎｐトランジスタにも適用されることは言うまでもな
い。In each embodiment of the present invention, an n-channel IGFET or an npn transistor has been described.
It goes without saying that the present invention is also applied to the np transistor.
【０２４３】また、本発明のＰＡＳ技術は、実施の形態
におけるコンタクトプラグ以外に、各種のコンタクトプ
ラグやキャパシタプラグにも適用されるものである。The PAS technology of the present invention is applied to various contact plugs and capacitor plugs in addition to the contact plugs in the embodiment.
【０２４４】[0244]
【発明の効果】本発明によれば、その後の工程において
高温処理工程を伴うため、Ａｌを使用できなかった部分
の配線層及び電極を、高温処理工程を終えたのちにポリ
シリコン−アルミニウム置換法を用いてＡｌ置換して低
抵抗化しているので、各種半導体装置の動作速度を大幅
に高めることができ、且つ、低消費電力化に寄与すると
ころが大きい。According to the present invention, since the high-temperature processing step is involved in the subsequent steps, the wiring layer and the electrode in the portion where Al could not be used are subjected to the polysilicon-aluminum replacement method after the high-temperature processing step is completed. Since the resistance is reduced by replacing the Al with Al, the operating speed of various semiconductor devices can be greatly increased, and power consumption is greatly reduced.
【図１】本発明の原理的構成の説明図である。FIG. 1 is an explanatory diagram of a basic configuration of the present invention.
【図２】本発明の第１の実施の形態の工程の説明図であ
る。FIG. 2 is an explanatory diagram of a process according to the first embodiment of the present invention.
【図３】本発明の第２の実施の形態の説明図である。FIG. 3 is an explanatory diagram of a second embodiment of the present invention.
【図４】本発明の第３の実施の形態の工程の説明図であ
る。FIG. 4 is an explanatory view of a process according to a third embodiment of the present invention.
【図５】本発明の第４の実施の形態の説明図である。FIG. 5 is an explanatory diagram of a fourth embodiment of the present invention.
【図６】本発明の第５の実施の形態の説明図である。FIG. 6 is an explanatory diagram of a fifth embodiment of the present invention.
【図７】本発明の第６の実施の形態の工程の説明図であ
る。FIG. 7 is an explanatory diagram of a process according to a sixth embodiment of the present invention.
【図８】本発明の第７の実施の形態の工程の説明図であ
る。FIG. 8 is an explanatory diagram of a process according to a seventh embodiment of the present invention.
【図９】本発明の第８の実施の形態の工程の説明図であ
る。FIG. 9 is an explanatory diagram of a process according to an eighth embodiment of the present invention.
【図１０】本発明の第９の実施の形態の途中までの工程
の説明図である。FIG. 10 is an explanatory view of a step in the middle of a ninth embodiment of the present invention.
【図１１】本発明の第９の実施の形態の図１０以降の工
程の説明図である。FIG. 11 is an explanatory view of a step subsequent to FIG. 10 in a ninth embodiment of the present invention.
【図１２】本発明の第１０の実施の形態の途中までの工
程の説明図である。FIG. 12 is an explanatory diagram of a process in the middle of a tenth embodiment of the present invention.
【図１３】本発明の第１０の実施の形態の図１２以降の
工程の説明図である。FIG. 13 is an explanatory diagram of the steps following FIG. 12 in the tenth embodiment of the present invention.
【図１４】本発明の第１１の実施の形態の途中までの工
程の説明図である。FIG. 14 is an explanatory diagram of a step in the middle of an eleventh embodiment of the present invention.
【図１５】本発明の第１１の実施の形態の図１４以降の
工程の説明図である。FIG. 15 is an explanatory view of a step after FIG. 14 in the eleventh embodiment of the present invention.
【図１６】本発明の第１２の実施の形態の説明図であ
る。FIG. 16 is an explanatory diagram of a twelfth embodiment of the present invention.
【図１７】本発明の第１２の実施の形態の変形例の説明
図である。FIG. 17 is an explanatory diagram of a modification of the twelfth embodiment of the present invention.
【図１８】本発明の第１２の実施の形態の周辺回路部の
説明図である。FIG. 18 is an explanatory diagram of a peripheral circuit section according to a twelfth embodiment of the present invention.
【図１９】従来のＰＡＳ工程の説明図である。FIG. 19 is an explanatory view of a conventional PAS step.
【図２０】従来のＰＡＳ技術の応用例の説明図である。FIG. 20 is an explanatory diagram of an application example of the conventional PAS technology.
１ 半導体基板 ２ ゲート絶縁膜 ３ ゲート電極 ４ ソース・ドレイン領域 ５ 下部プラグ ６ ストッパ ７ 上部プラグ ８ 置換用金属 ９ シリコン吸収材層 １０ 金属置換プラグ １１ ｐ型シリコン基板 １２ 素子分離酸化膜 １３ ゲート酸化膜 １４ ゲート電極 １５ 保護膜 １６ サイドウォール １７ ｎ型ソース・ドレイン領域 １８ Ｓｉ3 Ｎ4 膜 １９ 第１層間絶縁膜 ２０ 多結晶Ｓｉプラグ ２１ Ｔｉ膜 ２２ ＴｉＮ膜 ２３ 第２層間絶縁膜 ２４ 多結晶Ｓｉプラグ ２５ Ａｌ層 ２６ Ｔｉ層 ２７ Ａｌ置換プラグ ２８ Ｗパッド ２９ Ｗ配線層 ３０ Ａｌ置換プラグ ３１ 多結晶Ｓｉパッド ３２ 多結晶Ｓｉ配線層 ３３ 多結晶Ｓｉプラグ ３４ Ａｌ置換パッド ３５ Ａｌ置換配線層 ３６ ドープト多結晶Ｓｉ層 ３７ Ｔｉ膜 ３８ ＴｉＮ膜 ３９ Ａｌ置換プラグ ４０ Ａｌ置換配線層 ４１ Ａｌ置換ゲート電極 ４２ チャネル領域 ４３ オキシナイトライド膜 ４４ Ａｌ置換配線層 ４５ 多結晶Ｓｉ配線層 ４６ Ａｌ配線層 ４７ ＳｉＯ2 膜 ４８ 配線層用溝 ５１ ｎ型領域 ５２ 素子分離酸化膜 ５３ ドープト多結晶Ｓｉ層 ５４ Ｔｉ膜 ５５ ＴｉＮ膜 ５６ 多結晶Ｓｉ層 ５７ 第１層間絶縁膜 ５８ 外部ベース領域 ５９ 内部ベース領域 ６０ サイドウォール ６１ ドープト多結晶Ｓｉ層 ６２ Ｔｉ膜 ６３ ＴｉＮ膜 ６４ 多結晶Ｓｉ層 ６５ サイドウォール ６６ エミッタ領域 ６７ 第２層間絶縁膜 ６８ 多結晶Ｓｉプラグ ６９ 多結晶Ｓｉプラグ ７０ Ａｌ層 ７１ Ｔｉ層 ７２ Ａｌ置換プラグ ７３ Ａｌ置換プラグ ７４ Ａｌ置換ベース電極 ７５ Ａｌ置換エミッタ電極 ８１ シリコン基板 ８２ 下地絶縁膜 ８３ 第１層準配線層 ８４ 第１層準配線層 ８５ 第１層間絶縁膜 ８６ コンタクトホール ８７ 第２層準配線層 ８８ 第２層準配線層 ８９ 第２層間絶縁膜 ９０ 多結晶Ｓｉプラグ ９１ Ａｌ置換用プラグ ９２ Ａｌ置換配線層 ９３ Ａｌ置換配線層 ９４ 空洞 ９５ 空洞 ９６ コンタクトホール ９７ 第３層準配線層 ９８ 第３層準配線層 ９９ 第３層間絶縁膜 １００ 多結晶Ｓｉプラグ １０１ Ａｌ置換プラグ １０２ Ａｌ置換配線層 １０３ 空洞 １１１ ｐ型シリコン基板 １１２ 素子分離酸化膜 １１３ ゲート酸化膜 １１４ ゲート電極 １１５ 保護膜 １１６ ｎ型ソース・ドレイン領域 １１７ 絶縁膜 １１８ 多結晶Ｓｉサイドウォール １１９ Ｓｉ3 Ｎ4 膜 １２０ 層間絶縁膜 １２１ 開口部 １２２ 空洞 １２３ ソース・ドレイン電極 １３１ ワード線 １３２ ビット線 １３３ ソース・ドレイン領域 １３４ コンタクト部 １３５ 下部プラグ １３６ 上部プラグ １３７ 素子分離酸化膜 １３８ 第１層間絶縁膜 １３９ ビアホール １４０ Ｔｉ膜 １４１ ＴｉＮ膜 １４２ 多結晶Ｓｉ層 １４３ ゲート電極 １４４ ゲートコンタクト領域 １４５ ストッパ用パッド １４６ コンタクト領域 ２０１ シリコン基板 ２０２ ＳｉＯ2 膜 ２０３ コンタクトホール ２０４ 多結晶Ｓｉ層 ２０５ 多結晶Ｓｉプラグ ２０６ Ａｌ層 ２０７ Ａｌ置換プラグ ２１１ ｐ型シリコン基板 ２１２ 素子分離酸化膜２１３ ゲート酸化膜 ２１４ ゲート電極 ２１５ 保護膜 ２１６ サイドウォール ２１７ ｎ型ソース・ドレイン領域 ２１８ Ｓｉ3 Ｎ4 膜 ２１９ 層間絶縁膜 ２２０ Ｔｉ膜 ２２１ ＴｉＮ膜 ２２２ 多結晶Ｓｉプラグ ２２３ Ａｌ層 ２２４ Ｔｉ層 ２２５ Ａｌ置換プラグReference Signs List 1 semiconductor substrate 2 gate insulating film 3 gate electrode 4 source / drain region 5 lower plug 6 stopper 7 upper plug 8 replacement metal 9 silicon absorber layer 10 metal replacement plug 11 p-type silicon substrate 12 element isolation oxide film 13 gate oxide film Reference Signs List 14 gate electrode 15 protective film 16 sidewall 17 n-type source / drain region 18 Si 3 N 4 film 19 first interlayer insulating film 20 polycrystalline Si plug 21 Ti film 22 TiN film 23 second interlayer insulating film 24 polycrystalline Si plug 25 Al layer 26 Ti layer 27 Al substitution plug 28 W pad 29 W wiring layer 30 Al substitution plug 31 Polycrystalline Si pad 32 Polycrystalline Si wiring layer 33 Polycrystalline Si plug 34 Al substitution pad 35 Al substitution wiring layer 36 Doped polycrystalline Si layer 37 Ti film 38 TiN film 39 Al substitution Lug 40 Al-substituted wiring layer 41 Al-substituted gate electrode 42 Channel region 43 Oxynitride film 44 Al-substituted wiring layer 45 Polycrystalline Si wiring layer 46 Al wiring layer 47 SiO 2 film 48 Wiring layer groove 51 N-type region 52 Element isolation Oxide film 53 Doped polycrystalline Si layer 54 Ti film 55 TiN film 56 Polycrystalline Si layer 57 First interlayer insulating film 58 External base region 59 Internal base region 60 Sidewall 61 Doped polycrystalline Si layer 62 Ti film 63 TiN film 64 Multi Crystal Si layer 65 Side wall 66 Emitter region 67 Second interlayer insulating film 68 Polycrystalline Si plug 69 Polycrystalline Si plug 70 Al layer 71 Ti layer 72 Al substitution plug 73 Al substitution plug 74 Al substitution base electrode 75 Al substitution emitter electrode 81 Silicon substrate 82 Base insulating film 83 First quasi-wiring layer 84 First quasi-wiring layer 85 First interlayer insulating film 86 Contact hole 87 Second quasi-wiring layer 88 Second quasi-wiring layer 89 Second interlayer insulating film 90 Polycrystalline Si plug 91 Al substitution Plug 92 Al-substituted wiring layer 93 Al-substituted wiring layer 94 Cavity 95 Cavity 96 Contact hole 97 Third layer quasi-wiring layer 98 Third layer quasi-wiring layer 99 Third interlayer insulating film 100 Polycrystalline Si plug 101 Al-substituted plug 102 Al Replacement wiring layer 103 cavity 111 p-type silicon substrate 112 element isolation oxide film 113 gate oxide film 114 gate electrode 115 protective film 116 n-type source / drain region 117 insulating film 118 polycrystalline Si sidewall 119 Si 3 N 4 film 120 interlayer insulation Film 121 opening 122 cavity 123 source / drain electrode 131 word line 1 2 Bit line 133 Source / drain region 134 Contact part 135 Lower plug 136 Upper plug 137 Element isolation oxide film 138 First interlayer insulating film 139 Via hole 140 Ti film 141 TiN film 142 Polycrystalline Si layer 143 Gate electrode 144 Gate contact region 145 Stopper Pad 146 Contact region 201 Silicon substrate 202 SiO 2 film 203 Contact hole 204 Polycrystalline Si layer 205 Polycrystalline Si plug 206 Al layer 207 Al substitution plug 211 P-type silicon substrate 212 Element isolation oxide film 213 Gate oxide film 214 Gate electrode 215 protective film 216 sidewall 217 n-type source and drain regions 218 Si 3 n 4 film 219 interlayer insulating film 220 Ti film 221 TiN film 222 polycrystalline Si plug 22 Al layer 224 Ti layer 225 Al substituted plug
Claims (33)
との間に、置換用金属に対するバリアとなるストッパを
設けたことを特徴とする半導体装置。1. A semiconductor device comprising a stopper serving as a barrier to a replacement metal, at least between a lower plug and a metal replacement plug.
トッパが、配線層を兼ねることを特徴とする請求項１記
載の半導体装置。2. The semiconductor device according to claim 1, wherein the stopper serving as a barrier to the replacement metal also serves as a wiring layer.
と前記導電体層上に設けた金属置換層で構成されること
を特徴とする請求項２記載の半導体装置。3. The semiconductor device according to claim 2, wherein said wiring layer comprises a conductor layer serving as a stopper and a metal substitution layer provided on said conductor layer.
換用金属に対するストッパとなる導電体層、及び、不純
物をドープしたシリコン層からなる多層構造で構成され
ることを特徴とする半導体装置。4. A semiconductor device, wherein a gate electrode has a multilayer structure including a metal substitution layer, a conductor layer serving as a stopper for a substitution metal, and an impurity-doped silicon layer from an upper layer side.
共に、ゲート絶縁膜が窒素を含有する絶縁膜で構成され
ることを特徴とする半導体装置。5. A semiconductor device, wherein a gate electrode is formed of a metal substitution layer, and a gate insulating film is formed of an insulating film containing nitrogen.
金属置換層、置換用金属に対するストッパとなる導電体
層、及び、不純物をドープしたシリコン層からなる多層
構造で構成されることを特徴とする半導体装置。6. An electrode which is in contact with a semiconductor substrate has a multilayer structure including a metal replacement layer, a conductor layer serving as a stopper for a replacement metal, and a silicon layer doped with impurities from the upper layer side. Semiconductor device.
ーラトランジスタのベース引出電極であることを特徴と
する請求項６記載の半導体装置。7. The semiconductor device according to claim 6, wherein the electrode in contact with the semiconductor substrate is a base extraction electrode of a bipolar transistor.
モリのビット線を、金属置換層で構成することを特徴と
する半導体装置。8. A semiconductor device wherein a bit line of a dynamic random access memory is formed of a metal substitution layer.
モリのワード線を金属置換層で構成することを特徴とす
る請求項８記載の半導体装置。9. The semiconductor device according to claim 8, wherein a word line of the dynamic random access memory is formed of a metal substitution layer.
に０．１〜５０％のシリコンが含有されていることを特
徴とする請求項１乃至９のいずれか１項に記載の半導体
装置。10. The semiconductor device according to claim 1, wherein the metal replacement plug or the metal replacement layer contains 0.1 to 50% of silicon.
にストロンチム或いはリチウムが含有されていることを
特徴とする請求項１乃至１０のいずれか１項に記載の半
導体装置。11. The semiconductor device according to claim 1, wherein the metal-substituted plug or the metal-substituted layer contains strontium or lithium.
の主成分が、Ａｌ、Ｃｕ、Ａｇ、Ｒｕ、或いは、Ｐｔの
いずれかであることを特徴とする請求項１乃至１０のい
ずれか１項に記載の半導体装置。12. The method according to claim 1, wherein a main component of the metal substitution plug or the metal substitution layer is any one of Al, Cu, Ag, Ru, and Pt. 13. The semiconductor device according to claim 1.
成される上部プラグとの間に、置換用金属に対するバリ
アとなるストッパを設け、前記上部プラグを置換用金属
で置換することを特徴とする半導体装置の製造方法。13. A semiconductor device according to claim 1, wherein a stopper serving as a barrier to a replacement metal is provided at least between the lower plug and the upper plug made of silicon, and the upper plug is replaced with the replacement metal. Production method.
ストッパが、配線層を兼ねることを特徴とする請求項１
３記載の半導体装置の製造方法。14. The method according to claim 1, wherein the stopper serving as a barrier to the replacement metal also serves as a wiring layer.
4. The method for manufacturing a semiconductor device according to item 3.
と前記導電体膜上に設けたシリコン層によって構成する
と共に、前記シリコン層に達するシリコンプラグを設
け、前記シリコン層を置換用金属で置換することを特徴
とする請求項１４記載の半導体装置の製造方法。15. The wiring layer includes a conductor layer serving as a stopper and a silicon layer provided on the conductor film, a silicon plug reaching the silicon layer is provided, and the silicon layer is replaced with a replacement metal. The method for manufacturing a semiconductor device according to claim 14, wherein:
置換用金属に対するストッパとなる導電体層、及び、不
純物をドープしたシリコン層からなる多層構造で構成
し、前記ゲート電極の内の上層のシリコン層のみを置換
用金属で置換することを特徴とする半導体装置の製造方
法。16. A gate electrode formed from a silicon layer on an upper layer side,
A conductive layer serving as a stopper for the replacement metal, and a multilayer structure including a silicon layer doped with impurities, wherein only the upper silicon layer of the gate electrode is replaced with the replacement metal. A method for manufacturing a semiconductor device.
共に、ゲート絶縁膜を窒素を含有する絶縁膜で構成し、
前記ゲート電極を置換用金属で置換することを特徴とす
る半導体装置の製造方法。17. A gate electrode comprising a silicon layer, a gate insulating film comprising a nitrogen-containing insulating film,
A method for manufacturing a semiconductor device, wherein the gate electrode is replaced with a replacement metal.
らシリコン層、置換用金属に対するストッパとなる導電
体層、及び、不純物をドープしたシリコン層からなる多
層構造で構成し、前記不純物をドープしたシリコン層を
拡散源にすると共に、前記上層のシリコン層を置換用金
属で置換することを特徴とする半導体装置の製造方法。18. An electrode in contact with a semiconductor substrate has a multilayer structure including a silicon layer from the upper side, a conductor layer serving as a stopper for a replacement metal, and a silicon layer doped with impurities. A method for manufacturing a semiconductor device, comprising using a silicon layer as a diffusion source and replacing the upper silicon layer with a replacement metal.
ポーラトランジスタのベース引出電極であることを特徴
とする請求項１８記載の半導体装置の製造方法。19. The method according to claim 18, wherein the electrode in contact with the semiconductor substrate is a base extraction electrode of a bipolar transistor.
換用金属で置換したのち、前記置換用金属を所定形状に
エッチングして配線層として用いることを特徴とする請
求項１３乃至１９のいずれか１項に記載の半導体装置の
製造方法。20. The method according to claim 13, wherein after replacing the upper plug or the silicon layer with a replacement metal, the replacement metal is etched into a predetermined shape and used as a wiring layer. 13. The method for manufacturing a semiconductor device according to item 5.
に少なくともその一部において上記上部プラグ或いはシ
リコンプラグが露出する配線層用溝を設け、前記上部プ
ラグ或いはシリコン層を前記置換用金属で置換したの
ち、前記置換用金属が前記配線層用溝に埋め込まれるよ
うに減膜して配線層として用いることを特徴とする請求
項１３乃至１９のいずれか１項に記載の半導体装置の製
造方法。21. Prior to providing the replacement metal, an insulating film is provided with a wiring layer groove for exposing the upper plug or silicon plug in at least a part thereof, and the upper plug or silicon layer is formed of the replacement metal. 20. The method for manufacturing a semiconductor device according to claim 13, wherein after the replacement, the replacement metal is reduced so as to be embedded in the wiring layer groove and used as a wiring layer. .
００℃以上の熱処理工程を経たのち、置換用金属８で置
換することを特徴とする半導体装置の製造方法。22. A wiring layer composed of a silicon layer,
A method for manufacturing a semiconductor device, comprising: performing a heat treatment process at a temperature of 00 ° C. or higher, and then replacing with a replacement metal 8.
が、ダイナミック・ランダム・アクセス・メモリのビッ
ト線であることを特徴とする請求項２２記載の半導体装
置の製造方法。23. The method according to claim 22, wherein the wiring layer formed of the silicon layer is a bit line of a dynamic random access memory.
が、ダイナミック・ランダム・アクセス・メモリのワー
ド線であることを特徴とする請求項２２記載の半導体装
置の製造方法。24. The method according to claim 22, wherein the wiring layer made of the silicon layer is a word line of a dynamic random access memory.
ス・メモリの周辺回路を構成する回路素子のプラグ或い
は配線層の内、非置換部分における置換用金属の進入部
分にストッパ用パッドを設けることを特徴とする請求項
２３または２４記載の半導体装置の製造方法。25. A stopper pad is provided in a portion of a plug or a wiring layer of a circuit element constituting a peripheral circuit of the dynamic random access memory in which a replacement metal enters in a non-replacement portion. A method for manufacturing a semiconductor device according to claim 23.
ことを特徴とする請求項２５記載の半導体装置の製造方
法。26. The method of manufacturing a semiconductor device according to claim 25, wherein the non-replaced portion forms a resistor.
換プラグ或いは金属置換配線層に、０．１〜５０％のシ
リコンが含有されていることを特徴とする請求項１３乃
至２６に記載の半導体装置の製造方法。27. The method according to claim 13, wherein the metal replacement plug or the metal replacement wiring layer after replacement with the replacement metal contains 0.1 to 50% of silicon. A method for manufacturing a semiconductor device.
いはリチウムが含有されていることを特徴とする請求項
１３乃至２７に記載の半導体装置の製造方法。28. The method according to claim 13, wherein the replacement metal contains strontium or lithium.
シリコンプラグ或いはシリコン配線層を置換用金属で置
換したのち、金属置換された金属置換プラグ或いは金属
置換配線層の少なくとも一部或いは全体を除去し、空洞
部を形成することを特徴とする半導体装置の製造方法。29. After replacing a silicon plug or a silicon wiring layer provided on a semiconductor substrate via an insulating film with a replacement metal, at least a part or the whole of the metal-substituted plug or the metal-substituted wiring layer is replaced. A method for manufacturing a semiconductor device, comprising: removing a hollow portion to form a hollow portion.
の配線層を分離するものであることを特徴とする請求項
２９記載の半導体装置の製造方法。30. The method of manufacturing a semiconductor device according to claim 29, wherein the cavity separates wiring layers of the same level in the cavity.
層準間の配線層を分離するものであることを特徴とする
請求項２９記載の半導体装置の製造方法。31. The method according to claim 29, wherein the cavity separates a wiring layer between layers different from the cavity.
けられたシリコン層からなるサイドウォールを置換用金
属で置換したのち除去することにより形成されたもので
あることを特徴とする請求項２９記載の半導体装置の製
造方法。32. The semiconductor device according to claim 29, wherein the cavity is formed by replacing a side wall made of a silicon layer provided on a side wall of the gate electrode with a metal for replacement and then removing the side wall. The manufacturing method of the semiconductor device described in the above.
ｇ、Ｒｕ、或いは、Ｐｔのいずれかであることを特徴と
する請求項１３乃至３２のいずれか１項に記載の半導体
装置の製造方法。33. The replacement metal is Al, Cu, A
33. The method for manufacturing a semiconductor device according to claim 13, wherein the method is any one of g, Ru, and Pt.
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