JPH1188911A - Three-dimensional video signal generator - Google Patents
Three-dimensional video signal generatorInfo
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- JPH1188911A JPH1188911A JP9240978A JP24097897A JPH1188911A JP H1188911 A JPH1188911 A JP H1188911A JP 9240978 A JP9240978 A JP 9240978A JP 24097897 A JP24097897 A JP 24097897A JP H1188911 A JPH1188911 A JP H1188911A
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Abstract
Description
【0001】[0001]
【発明の属する技術分野】この発明は、3次元映像信号
生成装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a three-dimensional video signal generator.
【0002】[0002]
【従来の技術】3次元映像信号生成装置として、2次元
映像を、3次元映像信号に変換する2次元/3次元映像
変換装置がある。2次元/3次元映像変換装置では、た
とえば、2次元映像から、基準となる第1映像信号と、
第1映像信号に対して遅延された第2映像信号とが生成
される。そして、これらの一方が左目用映像信号とさ
れ、他方が右目用映像信号とされる。2. Description of the Related Art As a three-dimensional video signal generator, there is a two-dimensional / three-dimensional video converter for converting a two-dimensional video into a three-dimensional video signal. In a two-dimensional / three-dimensional video converter, for example, a two-dimensional video is converted into a first video signal serving as a reference
A second video signal delayed with respect to the first video signal is generated. One of these is used as a left-eye video signal, and the other is used as a right-eye video signal.
【0003】第1映像信号としては、一般に元の2次元
映像信号がそのまま用いられる。第1映像信号に対する
第2映像信号の遅延量は、2次元映像信号の映像の動き
の速度に応じて決定される。第2映像信号は、次のよう
にして生成される。As the first video signal, an original two-dimensional video signal is generally used as it is. The amount of delay of the second video signal with respect to the first video signal is determined according to the speed of the video motion of the two-dimensional video signal. The second video signal is generated as follows.
【0004】つまり、2次元/3次元映像変換装置に入
力された2次元映像信号の最新フィールドから過去所定
フィールド数分が、複数の遅延用フィールドメモリにフ
ィールド単位でそれぞれ格納される。そして、各遅延用
フィールドメモリに格納されている2次元映像信号のう
ちから、2次元映像信号の映像の動きの速度に応じて決
定された遅延量に対応する2次元映像信号が読み出され
る。遅延用フィールドメモリから読み出された2次元映
像信号が第2映像信号である。That is, a predetermined number of past fields from the latest field of a two-dimensional video signal input to a two-dimensional / three-dimensional video converter are stored in a plurality of delay field memories in field units. Then, from the two-dimensional video signals stored in each of the delay field memories, a two-dimensional video signal corresponding to the delay amount determined according to the speed of the video motion of the two-dimensional video signal is read. The two-dimensional video signal read from the delay field memory is the second video signal.
【0005】ところで、このようにして得られた左目用
映像信号および右目用映像信号を、表示装置に交互に表
示させると、左目用映像信号および右目用映像信号の各
々は、単位時間当たりに通常の1/2のフィールド数し
か表示されないので、フリッカが生じる。When the left-eye video signal and the right-eye video signal obtained in this manner are alternately displayed on a display device, each of the left-eye video signal and the right-eye video signal is normally output per unit time. Since only 1/2 of the number of fields is displayed, flicker occurs.
【0006】そこで、フィールド周波数を通常の2倍に
変換することにより、フリッカの発生を防止している。
フィールド周波数を通常の2倍に変換(倍速変換)する
方法としては、たとえば、上記のようにして得られた左
目用映像信号および右目用映像信号をそれぞれ格納する
別個の倍速変換用フィールドメモリを設け、倍速変換用
フィールドメモリの読み出しクロックの周波数を、倍速
変換用フィールドメモリの書き込みクロックの周波数の
2倍に設定すればよい。Therefore, the occurrence of flicker is prevented by converting the field frequency to twice the normal frequency.
As a method of converting the field frequency to twice the normal frequency (double-speed conversion), for example, a separate double-speed conversion field memory for storing the left-eye video signal and the right-eye video signal obtained as described above is provided. The frequency of the read clock of the double-speed conversion field memory may be set to twice the frequency of the write clock of the double-speed conversion field memory.
【0007】このような方法では、遅延用フィールドメ
モリの他に、倍速変換用フィールドメモリが必要にな
る。そこで、本出願人は、次のような方法を開発した。
つまり、複数の遅延用フィールドメモリから、相対的に
時間差を有する2つの映像信号をそれぞれ読み出して、
一方を左目用映像信号として出力し、他方を右目用映像
信号として出力するようにする。各遅延用フィールドメ
モリの読み出しクロックの周波数を、各遅延用フィール
ドメモリの書き込みクロックの周波数の2倍に設定す
る。In such a method, a double speed conversion field memory is required in addition to the delay field memory. Therefore, the present applicant has developed the following method.
That is, two video signals having a relative time difference are respectively read from the plurality of delay field memories,
One is output as a left-eye video signal, and the other is output as a right-eye video signal. The frequency of the read clock of each delay field memory is set to twice the frequency of the write clock of each delay field memory.
【0008】[0008]
【発明が解決しようとする課題】上記の倍速変換方法で
は、映像信号の垂直周波数のみならず、水平周波数も2
倍に変換されているため、表示装置の偏向系として特殊
なものを用いなければならず、コストが高くなるという
問題がある。In the above-mentioned double speed conversion method, not only the vertical frequency of the video signal but also the horizontal frequency is two.
Since the conversion is performed twice, a special deflection system for the display device must be used, which causes a problem that the cost is increased.
【0009】この発明は、フリッカの発生を防止できか
つコストの低廉化が図れる3次元映像信号生成装置を提
供することを目的とする。SUMMARY OF THE INVENTION It is an object of the present invention to provide a three-dimensional video signal generating apparatus capable of preventing flicker and reducing the cost.
【0010】[0010]
【課題を解決するための手段】この発明による第1の3
次元映像信号生成装置は、入力された2次元映像信号
を、フィールド毎に、垂直方向に補間しながら垂直方向
に1/2に間引きする間引き手段、間引き手段によって
得られた映像信号を、フィールド毎に、最新フィールド
から過去所定フィールド数分記憶するための複数のフィ
ールドメモリ、ならびに複数のフィールドメモリから、
相対的に時間差を有する2つの映像信号をそれぞれ読み
出して、一方を左目用映像信号として出力し、他方を右
目用映像信号として出力する手段を備えていることを特
徴とする。According to a first aspect of the present invention, there is provided:
The two-dimensional video signal generating apparatus includes: a thinning unit that thins out the input two-dimensional video signal by し な が ら in the vertical direction while interpolating in the vertical direction for each field; and a video signal obtained by the thinning unit for each field. From a plurality of field memories for storing a predetermined number of past fields from the latest field, and from a plurality of field memories,
There is provided a means for reading out two video signals having a relative time difference, outputting one as a left-eye video signal, and outputting the other as a right-eye video signal.
【0011】上記間引き手段において奇数フィールドに
対して用いられる補間係数および偶数フィールドに対し
て用いられる補間係数を、奇数フィールドに対して得ら
れた映像と偶数フィールドに対して得られた映像との間
において、フィールド間で隣接する水平ラインの距離が
一定になるように設定することが好ましい。In the decimation means, an interpolation coefficient used for an odd field and an interpolation coefficient used for an even field are set between an image obtained for an odd field and an image obtained for an even field. In the above, it is preferable to set the distance between adjacent horizontal lines between fields so as to be constant.
【0012】この発明による第2の3次元映像信号生成
装置は、入力された時分割3次元映像を、フィールド毎
に、垂直方向に補間しながら垂直方向に1/2に間引き
する間引き手段、間引き手段によって得られた映像信号
が順次格納されるフィールドメモリ、ならびにフィール
ドメモリから映像信号を順次読み出して出力する手段を
備えていることを特徴とする。[0012] A second three-dimensional video signal generating apparatus according to the present invention is a thinning-out means for thinning out an input time-division three-dimensional image in a vertical direction for each field while reducing the vertical direction by a factor of two. A field memory for sequentially storing the video signals obtained by the means, and a means for sequentially reading and outputting the video signals from the field memory.
【0013】上記間引き手段において奇数フィールドに
対して用いられる補間係数および偶数フィールドに対し
て用いられる補間係数を、奇数フィールドに対して得ら
れた映像と偶数フィールドに対して得られた映像との間
において、フィールド間で隣接する水平ラインの距離が
一定になるように設定することが好ましい。In the above-mentioned decimation means, an interpolation coefficient used for an odd field and an interpolation coefficient used for an even field are set between an image obtained for an odd field and an image obtained for an even field. In the above, it is preferable to set the distance between adjacent horizontal lines between fields so as to be constant.
【0014】[0014]
【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態について説明する。Embodiments of the present invention will be described below with reference to the drawings.
【0015】〔1〕2次元/3次元映像変換装置の構成
の説明 図1は、2次元/3次元映像変換装置の構成を示してい
る。[1] Description of Configuration of 2D / 3D Video Converter FIG. 1 shows the configuration of a 2D / 3D video converter.
【0016】2次元/3次元映像変換装置は、集積回路
(LSI)10と、集積回路10に接続された複数のフ
ィールドメモリ21〜24と、CPU30とから構成さ
れている。The two-dimensional / three-dimensional video converter comprises an integrated circuit (LSI) 10, a plurality of field memories 21 to 24 connected to the integrated circuit 10, and a CPU 30.
【0017】集積回路10には、2次元映像信号または
時分割3次元信号を構成する輝度信号(Y信号)ならび
に色差信号(R−Y信号、B−Y信号)とが入力する。
集積回路10からは、相対的に時間差を有する右目用映
像信号および左目用映像信号が出力される。右目用映像
信号は、右目用輝度信号Y(R)と右目用色差信号R−
Y(R)、B−Y(R)とからなる。左目用映像信号
は、左目用輝度信号Y(L)と左目用色差信号R−Y
(L)、B−Y(L)とからなる。The integrated circuit 10 receives a luminance signal (Y signal) and a color difference signal (RY signal, BY signal) constituting a two-dimensional video signal or a time-division three-dimensional signal.
The integrated circuit 10 outputs a right-eye video signal and a left-eye video signal having a relative time difference. The right-eye video signal includes a right-eye luminance signal Y (R) and a right-eye color difference signal R-R.
Y (R) and BY (R). The left-eye video signal includes a left-eye luminance signal Y (L) and a left-eye color difference signal RY.
(L) and BY (L).
【0018】輝度信号Yに対する回路と、色差信号R−
Y、B−Yに対する回路とは同様なので、図1において
は、色差信号R−Y信号、B−Y信号に対する回路は省
略されている。A circuit for the luminance signal Y and a color difference signal R-
Since the circuit for Y and BY is the same, the circuit for the color difference signal RY signal and the BY signal is omitted in FIG.
【0019】集積回路10は、フィールド倍速変換回路
11、動きベクトル検出回路12、第1フィールド間補
間回路13、第2フィールド間補間回路14、第1ブラ
ンキング付加回路15、第2ブランキング付加回路1
6、第1同期信号付加回路17、第2同期信号付加回路
18、タイミング制御回路19、CPUインタフェース
20およびクロック選択回路21を備えている。The integrated circuit 10 includes a field double speed conversion circuit 11, a motion vector detection circuit 12, a first inter-field interpolation circuit 13, a second inter-field interpolation circuit 14, a first blanking addition circuit 15, and a second blanking addition circuit. 1
6, a first synchronization signal addition circuit 17, a second synchronization signal addition circuit 18, a timing control circuit 19, a CPU interface 20, and a clock selection circuit 21.
【0020】この2次元/3次元映像変換装置には、動
作モードとして、次の4つのモードがある。This two-dimensional / three-dimensional video converter has the following four operation modes.
【0021】(1)第1モード(通常速2D/3D変換
モード) 第1モードは、2次元映像信号を3次元映像信号に変換
するモードであって、水平、垂直周波数が、2次元映像
信号の水平、垂直周波数と同じ3次元映像信号を生成す
るためのモードである。(1) First Mode (Normal Speed 2D / 3D Conversion Mode) The first mode is a mode for converting a two-dimensional video signal into a three-dimensional video signal, and has a horizontal and vertical frequency of two-dimensional video signal. This is a mode for generating the same three-dimensional video signal as the horizontal and vertical frequencies.
【0022】(2)第2モード(HV倍速2D/3D変
換モード) 第2モードは、2次元映像信号を3次元映像信号に変換
するモードであって、水平、垂直周波数が、2次元映像
信号の水平、垂直周波数の2倍である3次元映像信号を
生成するためのモードである。(2) Second Mode (HV Double Speed 2D / 3D Conversion Mode) The second mode is a mode for converting a two-dimensional video signal into a three-dimensional video signal, and has a horizontal and vertical frequency of two-dimensional video signal. This is a mode for generating a three-dimensional video signal whose frequency is twice the horizontal and vertical frequencies.
【0023】(3)第3モード(V倍速2D/3D変換
モード) 第3モードは、2次元映像信号を3次元映像信号に変換
するモードであって、水平周波数が2次元映像信号の水
平周波数と同じで、垂直周波数が2次元映像信号の垂直
周波数の2倍の3次元映像信号を生成するためのモード
である。(3) Third Mode (V Double Speed 2D / 3D Conversion Mode) The third mode is a mode for converting a two-dimensional video signal into a three-dimensional video signal, and the horizontal frequency is the horizontal frequency of the two-dimensional video signal. This is a mode for generating a three-dimensional video signal whose vertical frequency is twice as high as the vertical frequency of the two-dimensional video signal.
【0024】(4)第4モード(V倍速変換モード) 第4モードは、時分割3次元映像信号を、水平周波数は
そののままで、垂直周波数が2倍の3次元映像信号に変
換させるモードである。(4) Fourth Mode (V Double Speed Conversion Mode) In the fourth mode, a time-division three-dimensional video signal is converted into a three-dimensional video signal having a double vertical frequency while keeping the horizontal frequency unchanged. It is.
【0025】フィールド倍速変換回路11からは、第1
モード時または第2モード時においては、入力された映
像信号Yがそのまま出力される。第3モード時または第
4モード時においては、フィールド倍速変換回路11か
らは、入力された映像信号Yが垂直方向に補間された映
像信号が出力される。From the field double speed conversion circuit 11, the first
In the mode or the second mode, the input video signal Y is output as it is. In the third mode or the fourth mode, the field double speed conversion circuit 11 outputs a video signal obtained by interpolating the input video signal Y in the vertical direction.
【0026】動きベクトル検出回路12は、入力された
映像信号Yからフィールド毎の動きベクトルを検出す
る。動きベクトル検出回路12によって検出された動き
ベクトルは、CPUインタフェース20を介して、CP
U30に送られる。The motion vector detection circuit 12 detects a motion vector for each field from the input video signal Y. The motion vector detected by the motion vector detection circuit 12 is sent to the CPU interface 20 via the CP.
It is sent to U30.
【0027】CPU30は、動きベクトルの水平方向成
分に基づいて、遅延フィールド数を算出する。遅延フィ
ールド数とは、2次元映像信号から相対的に時間差を有
する2つの映像信号を生成する場合に、その時間差をフ
ィールド数で表したものである。この例では、遅延フィ
ールド数は、フィールド単位より小さい単位まで表すこ
とが可能である。つまり、遅延フィールド数は、整数部
と小数部とで表される。遅延フィールド数は、動きベク
トルの水平成分が大きいほど小さくなるように決定され
る。そして、決定した遅延フィールド数に基づいて、映
像信号を読み出すべきフィールドメモリを決定する。The CPU 30 calculates the number of delay fields based on the horizontal component of the motion vector. The number of delay fields indicates the time difference between the two-dimensional video signal and the number of fields when two video signals having a time difference are generated. In this example, the number of delay fields can be expressed to a unit smaller than the field unit. That is, the number of delay fields is represented by an integer part and a decimal part. The number of delay fields is determined to be smaller as the horizontal component of the motion vector is larger. Then, based on the determined number of delay fields, a field memory from which the video signal is to be read is determined.
【0028】また、CPU30は、2次元映像信号から
相対的に時間差を有する2つの映像信号を生成した場合
に、いずれの映像信号を右目用映像信号にし、いずれの
映像信号を左目用映像信号にするかを、動きベクトルの
水平方向成分の方向(左か右か)によって決定する。こ
の決定に基づいて、第1フィールド間補間回路13およ
び第2フィールド間補間回路14に送られる映像信号を
決定する。When the CPU 30 generates two video signals having a relative time difference from the two-dimensional video signal, the CPU 30 converts any of the video signals into a right-eye video signal and converts any of the video signals into a left-eye video signal. Is determined by the direction (left or right) of the horizontal component of the motion vector. Based on this determination, the video signal sent to the first inter-field interpolation circuit 13 and the second inter-field interpolation circuit 14 is determined.
【0029】第1フィールド間補間回路13および第2
フィールド間補間回路14は、フィールド単位以下の単
位のフィールド遅延数に応じた映像信号を生成するため
のものである。つまり、第1フィールド間補間回路13
および第2フィールド間補間回路14は、2つの連続す
るフィールドの映像信号の間で補間処理を行うことによ
り、フィールド単位以下の単位のフィールド遅延数に応
じた映像信号を生成する機能を備えている。このような
補間回路としては、特開平9−116930号に開示さ
れている補間回路を用いることができる。The first inter-field interpolation circuit 13 and the second
The inter-field interpolation circuit 14 is for generating a video signal corresponding to a field delay number of a unit equal to or smaller than a field unit. That is, the first inter-field interpolation circuit 13
The second inter-field interpolation circuit 14 has a function of generating a video signal according to the field delay number of a unit equal to or less than a field unit by performing an interpolation process between video signals of two continuous fields. . As such an interpolation circuit, an interpolation circuit disclosed in Japanese Patent Application Laid-Open No. Hei 9-116930 can be used.
【0030】タイミング制御回路19からは、フィール
ドメモリに対する書き込みおよび読み出しに関するタイ
ミング信号が出力される。WCLKは、書き込みクロッ
ク信号である。このクロック信号は、周波数がfoであ
る第1基準クロック信号CLK1に基づいて生成され
る。WRSTは、書き込み開始タイミングを制御する書
き込みリセット信号である。WEは、書き込み期間を表
す書き込みイネーブル信号である。The timing control circuit 19 outputs timing signals for writing and reading data to and from the field memory. WCLK is a write clock signal. This clock signal is generated based on a first reference clock signal CLK1 having a frequency of fo. WRST is a write reset signal for controlling write start timing. WE is a write enable signal indicating a write period.
【0031】RCLKは、読み出しクロック信号であ
る。このクロック信号は、周波数がfoである第1基準
クロック信号CLK1または周波数がfoの2倍である
第2基準クロック信号CLK2のうち、クロック選択回
路21によって選択されたクロック信号に基づいて生成
される。RRSTは、読み出し開始タイミングを制御す
る読み出しリセット信号である。REは、読み出し期間
を表す読み出しイネーブル信号である。RCLK is a read clock signal. This clock signal is generated based on the clock signal selected by the clock selection circuit 21 from the first reference clock signal CLK1 whose frequency is fo or the second reference clock signal CLK2 whose frequency is twice fo. . RRST is a read reset signal for controlling read start timing. RE is a read enable signal indicating a read period.
【0032】〔2〕フィールド倍速変換回路11の構成
の説明 図2は、フィールド倍速変換回路11の構成を示してい
る。[2] Description of Configuration of Field Double Speed Conversion Circuit 11 FIG. 2 shows a configuration of the field double speed conversion circuit 11.
【0033】フィールド倍速変換回路11は、ラインメ
モリ41、第1選択回路42、第2選択回路43、第1
ビットシフト演算器44、第1加算器45、第2加算器
46、第2ビットシフト演算器47および第3選択回路
48を備えている。The field double speed conversion circuit 11 includes a line memory 41, a first selection circuit 42, a second selection circuit 43,
A bit shift calculator 44, a first adder 45, a second adder 46, a second bit shift calculator 47, and a third selector 48 are provided.
【0034】第1ビットシフト演算器44は、入力信号
を左方向に1ビットシフトさせる演算器である。第2ビ
ットシフト演算器47は、入力信号を右方向に2ビット
シフトさせる演算器である。The first bit shift calculator 44 shifts the input signal by one bit to the left. The second bit shift calculator 47 is a calculator that shifts the input signal rightward by two bits.
【0035】フィールド倍速変換回路11に入力された
映像信号Yは、ラインメモリ41に送られて記憶され
る。ラインメモリ41からは、フィールド倍速変換回路
11に現在入力されている映像信号Yより、1水平ライ
ン前の映像信号Y(1HDL)が出力される。The video signal Y input to the field double speed conversion circuit 11 is sent to the line memory 41 and stored therein. The line memory 41 outputs a video signal Y (1HDL) one horizontal line before the video signal Y currently input to the field double speed conversion circuit 11.
【0036】フィールド倍速変換回路11に入力された
映像信号Yは、また、第1選択回路42の第1入力端子
(E)、第2選択回路43の第2入力端子(O)および
第3選択回路48の第1入力端子(I1)に送られる。The video signal Y input to the field double speed conversion circuit 11 is supplied to the first input terminal (E) of the first selection circuit 42, the second input terminal (O) of the second selection circuit 43, and the third selection terminal. The signal is sent to the first input terminal (I1) of the circuit 48.
【0037】第1選択回路42の第2入力端子(O)お
よび第2選択回路43の第1入力端子(E)には、ライ
ンメモリ41から1水平ライン前の映像信号Y(1HD
L)が送られる。The second input terminal (O) of the first selection circuit 42 and the first input terminal (E) of the second selection circuit 43 are connected to the video signal Y (1 HD
L) is sent.
【0038】第1選択回路42の出力は、第1ビットシ
フト演算器44に送られるとともに第1加算器45に送
られる。第1ビットシフト演算器44の出力も第1加算
器45に送られる。したがって、第1加算器45では、
第1選択回路42の出力と第1ビットシフト演算器44
の出力とが加算される。The output of the first selection circuit 42 is sent to a first bit shift calculator 44 and to a first adder 45. The output of the first bit shift calculator 44 is also sent to the first adder 45. Therefore, in the first adder 45,
The output of the first selection circuit 42 and the first bit shift calculator 44
Is added to the output.
【0039】第1加算器45の出力と、第2選択回路4
3の出力は、第2加算器46に送られて、加算される。
第2加算器46の出力は、第2ビットシフト演算器47
に送られる。第2ビットシフト演算器47の出力は、第
3選択回路48の第2入力端子(I2)に送られる。The output of the first adder 45 and the second selection circuit 4
The output of 3 is sent to the second adder 46 and added.
The output of the second adder 46 is a second bit shift operation unit 47
Sent to The output of the second bit shift calculator 47 is sent to the second input terminal (I2) of the third selector 48.
【0040】動作モードとして、第1モードまたは第2
モードが設定されているときには、第3選択回路48
は、第3選択回路48の第1入力端子(I1)に入力さ
れている映像信号を選択して出力する。つまり、第1モ
ード時または第2モード時においては、フィールド倍速
変換回路11からは、フィールド倍速変換回路11に入
力された映像信号Yがそのまま出力される。As the operation mode, the first mode or the second mode
When the mode is set, the third selection circuit 48
Selects and outputs the video signal input to the first input terminal (I1) of the third selection circuit 48. That is, in the first mode or the second mode, the video signal Y input to the field double speed conversion circuit 11 is output from the field double speed conversion circuit 11 as it is.
【0041】第3モード時および第4モード時において
は、第3選択回路48は、第3選択回路48の第2入力
端子(I2)に入力されている映像信号を選択して出力
する。第3選択回路48の第2入力端子(I2)に入力
される映像信号について説明する。In the third mode and the fourth mode, the third selection circuit 48 selects and outputs the video signal input to the second input terminal (I2) of the third selection circuit 48. The video signal input to the second input terminal (I2) of the third selection circuit 48 will be described.
【0042】まず、フィールド倍速変換回路11に入力
されている映像信号Yのフィールドが奇数フィールド
(ODDフィールド)である場合について説明する。First, the case where the field of the video signal Y input to the field double speed conversion circuit 11 is an odd field (ODD field) will be described.
【0043】入力信号(Y)のフィールドが奇数フィー
ルドである場合には、第1選択回路42および第2選択
回路43は、それらの第2入力端子(O)に入力されて
いる信号を選択して出力する。したがって、第1選択回
路42からは、フィールド倍速変換回路11に現在入力
されている映像信号Yより1ライン前の映像信号Y(1
HDL)が出力され、第2選択回路43からは、フィー
ルド倍速変換回路11に現在入力されている映像信号Y
が出力される。When the field of the input signal (Y) is an odd field, the first selection circuit 42 and the second selection circuit 43 select the signals input to their second input terminals (O). Output. Therefore, from the first selection circuit 42, the video signal Y (1) one line before the video signal Y currently input to the field double speed conversion circuit 11 is output.
HDL) is output from the second selection circuit 43 to the video signal Y currently input to the field double speed conversion circuit 11.
Is output.
【0044】第1選択回路42から出力された映像信号
Y(1HDL)は、第1ビットシフト演算器44に送ら
れるとともに第1加算器45に送られる。第1ビットシ
フト演算器44では入力信号Y(1HDL)が左方向に
1ビットシフトされるので、第1ビットシフト演算器4
4からは入力信号の2倍の信号{Y(1HDL)×2}
が出力される。The video signal Y (1HDL) output from the first selection circuit 42 is sent to a first bit shift calculator 44 and to a first adder 45. Since the input signal Y (1HDL) is shifted leftward by one bit in the first bit shift operator 44, the first bit shift operator 4
4, the signal {Y (1HDL) × 2} which is twice the input signal
Is output.
【0045】第1加算器45では、信号Y(1HDL)
と信号{Y(1HDL)×2}とが加算されるので、第
1加算器45からはそれらが加算された信号{Y(1H
DL)+Y(1HDL)×2}が出力される。In the first adder 45, the signal Y (1HDL)
And the signal {Y (1HDL) × 2} are added, so that the first adder 45 outputs the signal {Y (1H)
DL) + Y (1HDL) × 2} is output.
【0046】第2加算器46では第1加算器45の出力
と第2選択回路43の出力とが加算されるので、第2加
算器46ではそれらが加算された信号{Y+Y(1HD
L)+Y(1HDL)×2}が出力される。Since the output of the first adder 45 and the output of the second selection circuit 43 are added in the second adder 46, the signal ΔY + Y (1HD
L) + Y (1HDL) × 2} is output.
【0047】第2加算器46の出力は第2ビットシフト
演算器47に送られる。第2ビットシフト演算器47で
は入力信号が右方向に2ビットシフトされるので、第2
ビットシフト演算器47からは入力信号の1/4倍の信
号〔{Y+Y(1HDL)+Y(1HDL)×2}/
4〕が出力される。つまり、入力信号(Y)のフィール
ドが奇数フィールドである場合には、第3選択回路48
の第2入力端子(I2)には、信号{0.25Y+0.
75Y(1HDL)}が送られる。The output of the second adder 46 is sent to a second bit shift calculator 47. In the second bit shift calculator 47, the input signal is shifted rightward by two bits, so that the second
A signal [ビ ッ ト Y + Y (1HDL) + Y (1HDL) × 2} / 1
4] is output. That is, when the field of the input signal (Y) is an odd field, the third selection circuit 48
Is input to the signal {0.25Y + 0.
75Y (1HDL)} is sent.
【0048】つまり、入力信号(Y)のフィールドが奇
数フィールドである場合には、フィールド倍速変換回路
11に入力された映像信号Yに係数0.25が乗算され
た映像信号と、ラインメモリ41から出力された1水平
ライン前の映像信号Y(1HDL)に係数0.75が乗
算された映像信号との和に相当する信号が第3選択回路
48の第2入力端子(I2)に送られる。That is, if the field of the input signal (Y) is an odd field, the video signal Y input to the field double speed conversion circuit 11 is multiplied by a coefficient of 0.25, A signal corresponding to the sum of the output video signal Y (1HDL) one horizontal line before and the video signal multiplied by the coefficient 0.75 is sent to the second input terminal (I2) of the third selection circuit 48.
【0049】次に、フィールド倍速変換回路11に入力
されている信号(Y)のフィールドが偶数フィールド
(EVENフィールド)である場合について説明する。Next, the case where the field of the signal (Y) input to the field double speed conversion circuit 11 is an even field (EVEN field) will be described.
【0050】入力信号(Y)のフィールドが偶数フィー
ルドである場合には、第1選択回路42および第2選択
回路43は、それらの第1入力端子(E)に入力されて
いる映像信号を選択して出力する。したがって、第1選
択回路42からは、フィールド倍速変換回路11に現在
入力されている信号Yが出力され、第2選択回路43か
らは、フィールド倍速変換回路11に現在の入力されて
いる信号Yより1ライン前の信号Y(1HDL)が出力
される。When the field of the input signal (Y) is an even field, the first selection circuit 42 and the second selection circuit 43 select the video signal input to their first input terminals (E). And output. Therefore, the signal Y currently input to the field double speed conversion circuit 11 is output from the first selection circuit 42, and the signal Y currently input to the field double speed conversion circuit 11 is output from the second selection circuit 43. The signal Y (1HDL) one line before is output.
【0051】第1選択回路42から出力された信号Y
は、第1ビットシフト演算器44に送られるとともに第
1加算器45に送られる。第1ビットシフト演算器44
では入力信号Yが左方向に1ビットシフトされるので、
第1ビットシフト演算器44からは入力信号の2倍の信
号Y×2が出力される。The signal Y output from the first selection circuit 42
Is sent to the first bit shift calculator 44 and to the first adder 45. First bit shift calculator 44
Since the input signal Y is shifted one bit to the left,
The first bit shift calculator 44 outputs a signal Y × 2 which is twice the input signal.
【0052】第1加算器45では、信号Yと信号Y×2
とが加算されるので、第1加算器45からはそれらが加
算された信号{Y+Y×2}が出力される。In the first adder 45, the signal Y and the signal Y × 2
Are added, the first adder 45 outputs a signal {Y + Y × 2} obtained by adding them.
【0053】第2加算器46では第1加算器45の出力
と第2選択回路43の出力とが加算されるので、第2加
算器46ではそれらが加算された信号{Y(1HDL)
+Y+Y×2}が出力される。In the second adder 46, the output of the first adder 45 and the output of the second selection circuit 43 are added, so that the second adder 46 adds the signal {Y (1HDL)
+ Y + Y × 2} is output.
【0054】第2加算器46の出力は第2ビットシフト
演算器47に送られる。第2ビットシフト演算器47で
は入力信号が右方向に2ビットシフトされるので、第2
ビットシフト演算器47からは入力信号の1/4倍の信
号〔{Y(1HDL)+Y+Y×2}/4〕が出力され
る。つまり、入力信号(Y)のフィールドが偶数フィー
ルドである場合には、第3選択回路48の第2入力端子
(I2)には、信号{0.25Y(1HDL)+0.7
5Y}が送られる。The output of the second adder 46 is sent to a second bit shift calculator 47. In the second bit shift calculator 47, the input signal is shifted rightward by two bits, so that the second
From the bit shift calculator 47, a signal [{Y (1HDL) + Y + Y × 2} / 4] that is 1/4 times the input signal is output. That is, when the field of the input signal (Y) is an even field, the signal {0.25Y (1HDL) +0.7} is applied to the second input terminal (I2) of the third selection circuit 48.
5Y} is sent.
【0055】つまり、入力信号(Y)のフィールドが偶
数フィールドである場合には、フィールド倍速変換回路
11に入力された映像信号Yに係数0.75が乗算され
た映像信号と、ラインメモリ41から出力された1水平
ライン前の映像信号Y(1HDL)に係数0.25が乗
算された映像信号との和に相当する信号が第3選択回路
48の第2入力端子(I2)に送られる。That is, if the field of the input signal (Y) is an even field, the video signal Y input to the field double speed conversion circuit 11 is multiplied by a coefficient of 0.75, A signal corresponding to the sum of the output video signal Y (1HDL) one horizontal line before and the video signal multiplied by the coefficient 0.25 is sent to the second input terminal (I2) of the third selection circuit 48.
【0056】奇数フィールドが入力されている場合に
は、第3選択回路48から出力される映像信号のうち、
図3に実線で示すように、奇数フィールド内の奇数番目
の水平ラインの映像信号に係数0.75が乗算された映
像信号とその次の偶数番目の水平ラインの映像信号に係
数0.25が乗算された映像信号との和に相当する信号
のみが、フィールドメモリに書き込まれる。つまり、第
3選択回路48から出力される映像信号のうち、偶数番
目の水平ラインの映像信号に係数0.75が乗算された
映像信号とその次の奇数番目の水平ラインの映像信号に
係数0.25が乗算された映像信号は、フィールドメモ
リに書き込まれない。When an odd field is input, of the video signals output from the third selection circuit 48,
As shown by the solid line in FIG. 3, the video signal obtained by multiplying the video signal of the odd-numbered horizontal line in the odd field by the coefficient 0.75 and the video signal of the next even-numbered horizontal line have the coefficient 0.25. Only the signal corresponding to the sum of the multiplied video signal is written to the field memory. That is, of the video signals output from the third selection circuit 48, the video signal obtained by multiplying the video signal of the even-numbered horizontal line by the coefficient 0.75 and the video signal of the next odd-numbered horizontal line have the coefficient 0 The video signal multiplied by .25 is not written to the field memory.
【0057】また、偶数フィールドが入力されている場
合には、第3選択回路48から出力される映像信号のう
ち、図3に破線で示すように、偶数フィールド内の奇数
番目の水平ラインの映像信号に係数0.25が乗算され
た映像信号とその次の偶数番目の水平ラインの映像信号
に係数0.75が乗算された映像信号との和に相当する
信号のみがフィールドメモリに書き込まれる。つまり、
第3選択回路48から出力される映像信号のうち、偶数
番目の水平ラインの映像信号に係数0.25が乗算され
た映像信号とその次の奇数番目の水平ラインの映像信号
に係数0.75が乗算された映像信号は、フィールドメ
モリに書き込まれない。When an even-numbered field is input, the video signal of the odd-numbered horizontal line in the even-numbered field is output from the video signal output from the third selection circuit 48, as shown by the broken line in FIG. Only the signal corresponding to the sum of the video signal obtained by multiplying the signal by the coefficient 0.25 and the video signal obtained by multiplying the video signal of the next even-numbered horizontal line by the coefficient 0.75 is written into the field memory. That is,
Of the video signals output from the third selection circuit 48, the video signal obtained by multiplying the video signal of the even-numbered horizontal line by the coefficient 0.25 and the video signal of the next odd-numbered horizontal line by the coefficient 0.75 Is not written into the field memory.
【0058】したがって、第3モード時および第4モー
ド時においては、フィールドメモリに書き込まれる各フ
ィールドの映像信号は、元の各フィールドの映像信号が
垂直方向に1/2に間引かれた信号となる。Therefore, in the third mode and the fourth mode, the video signal of each field written in the field memory is the same as the signal obtained by thinning the video signal of each original field in half in the vertical direction. Become.
【0059】また、図3から、奇数フィールドと偶数フ
ィールドで用いられる補間係数は、奇数フィールドに対
して得られた映像と偶数フィールドに対して得られた映
像との間において、フィールド間で隣接する水平ライン
の距離が一定になるように設定されていることが理解さ
れよう。Also, from FIG. 3, the interpolation coefficients used in the odd field and the even field are adjacent to each other between the video obtained for the odd field and the video obtained for the even field. It will be appreciated that the horizontal line distance is set to be constant.
【0060】〔3〕各モードにおける動作説明 〔3−1〕第1モード時の動作説明 第1モード時においては、フィールド倍速変換回路11
からは、集積回路10に入力された信号Yがそのまま出
力される。フィールド倍速変換回路11から出力される
信号Yは、第1フィールド間補間回路13および第2フ
ィールド間補間回路14にスルー信号として送られる。
また、フィールド倍速変換回路11から出力される信号
Yは、フィールド単位で、各フィールドメモリに所定の
順番で書き込まれていく。[3] Description of Operation in Each Mode [3-1] Description of Operation in First Mode In the first mode, the field double speed conversion circuit 11
, The signal Y input to the integrated circuit 10 is output as it is. The signal Y output from the field double speed conversion circuit 11 is sent to the first inter-field interpolation circuit 13 and the second inter-field interpolation circuit 14 as a through signal.
The signal Y output from the field double speed conversion circuit 11 is written into each field memory in a predetermined order on a field basis.
【0061】一方、CPU30によって決定された遅延
フィールド数分だけ、スルー映像から遅れた遅延映像を
生成するために、フィールドメモリ21〜24に格納さ
れている過去4フィールド分の映像信号のうち、CPU
30によって決定された遅延フィールド数に応じた2つ
の連続するフィールドの映像信号がフィールドメモリか
ら読み出される。On the other hand, among the video signals for the past four fields stored in the field memories 21 to 24, in order to generate a delayed video delayed from the through video by the number of delay fields determined by the CPU 30,
Video signals of two consecutive fields corresponding to the number of delay fields determined by 30 are read from the field memory.
【0062】第1モード時においては、書き込みクロッ
ク信号WCLKおよび読み出しクロック信号RCLK
は、共に第1基準クロック信号CLK1に基づいて生成
されており、両者の周波数は同じである。In the first mode, write clock signal WCLK and read clock signal RCLK
Are generated based on the first reference clock signal CLK1, and both have the same frequency.
【0063】スルー映像および遅延映像のうち、いずれ
を右目用映像とし、いずれを左目用映像にするかは、上
述したように、動きベクトル検出回路12によって検出
された動きベクトルの水平成分の方向(左または右)に
応じて決定される。ここでは、スルー映像が右目用映像
とされ、遅延映像が左目用映像とされる場合について説
明する。As described above, which of the through image and the delayed image is used as the right-eye image and which is used as the left-eye image depends on the direction of the horizontal component of the motion vector detected by the motion vector detection circuit 12 (as described above). Left or right). Here, a case will be described where the through image is the right-eye image and the delayed image is the left-eye image.
【0064】このような場合には、フィールドメモリか
ら読み出された2つの連続するフィールドの映像信号
は、第2フィールド間補間回路14に送られる。第2フ
ィールド間補間回路14は、送られてきた2つの連続す
るフィールドの映像信号を補間することによって、スル
ー映像に対して遅延フィールド数分だけ遅れた遅延映像
を生成する。第2フィールド間補間回路14から出力さ
れた遅延映像信号に、ブランキング付加回路16よって
ブランキングが付加されるとともに、同期信号付加回路
18によって同期信号が付加された後、左目用映像信号
Y(L)として出力される。In such a case, the video signals of two consecutive fields read from the field memory are sent to the second inter-field interpolation circuit 14. The second inter-field interpolation circuit 14 generates a delayed image delayed by the number of delay fields with respect to the through image by interpolating the video signals of two consecutive fields sent. After the blanking is added to the delayed video signal output from the second inter-field interpolation circuit 14 by the blanking addition circuit 16 and the synchronization signal is added by the synchronization signal addition circuit 18, the left-eye video signal Y ( L).
【0065】第1フィールド間補間回路13からスルー
映像信号がそのまま出力される。第1フィールド間補間
回路13から出力されたスルー映像信号に、ブランキン
グ付加回路15よってブランキングが付加されるととも
に、同期信号付加回路17によって同期信号が付加され
た後、右目用映像信号Y(R)として出力される。The through video signal is output from the first inter-field interpolation circuit 13 as it is. After the blanking is added to the through video signal output from the first inter-field interpolation circuit 13 by the blanking addition circuit 15 and the synchronization signal is added by the synchronization signal addition circuit 17, the right-eye video signal Y ( R).
【0066】〔3−2〕第2モード時の動作説明 第2モード時においては、フィールド倍速変換回路11
からは、集積回路10に入力された信号Yがそのまま出
力される。また、フィールド倍速変換回路11から出力
される信号Yは、フィールド単位で、各フィールドメモ
リに所定の順番で書き込まれていく。[3-2] Description of Operation in Second Mode In the second mode, the field double speed conversion circuit 11
, The signal Y input to the integrated circuit 10 is output as it is. The signal Y output from the field double speed conversion circuit 11 is written into each field memory in a predetermined order on a field basis.
【0067】第2モード時においては、互いに時間差の
ある2つの映像信号は、共にフィールドメモリから読み
出された映像から生成される。つまり、過去最新の映像
信号(以下、基準映像信号という)が格納されているフ
ィールドメモリから、基準映像信号が読み出される。ま
た、基準映像信号に対してCPU30によって決定され
た遅延フィールド数分だけ遅れた遅延映像信号を生成す
るために、遅延フィールド数に対応した2つの連続する
フィールドの映像信号がフィールドメモリから読み出さ
れる。In the second mode, two video signals having a time difference from each other are generated from the video read from the field memory. That is, the reference video signal is read from the field memory in which the latest video signal (hereinafter, referred to as a reference video signal) is stored. In addition, in order to generate a delayed video signal delayed by the number of delay fields determined by the CPU 30 with respect to the reference video signal, video signals of two consecutive fields corresponding to the number of delayed fields are read from the field memory.
【0068】第2モード時においては、書き込みクロッ
ク信号WCLKは第1基準クロック信号CLK1に基づ
いて生成され、読み出しクロック信号RCLKは第2基
準クロック信号CLK2に基づいて生成される。したが
って、読み出しクロック信号RCLKの周波数は、書き
込みクロック信号WCLKの周波数の2倍の周波数とな
る。したがって、フィールドメモリから読み出された映
像信号は、元の2次元映像信号に対して水平、垂直周波
数が2倍の信号となる。In the second mode, write clock signal WCLK is generated based on first reference clock signal CLK1, and read clock signal RCLK is generated based on second reference clock signal CLK2. Therefore, the frequency of read clock signal RCLK is twice the frequency of write clock signal WCLK. Therefore, the video signal read from the field memory is a signal whose horizontal and vertical frequencies are twice those of the original two-dimensional video signal.
【0069】基準映像が右目用映像とされ、遅延映像が
左目用映像とされる場合には、所定のフィールドメモリ
から読み出された基準映像信号は、第1フィールド間補
間回路13に送られる。また、所定の2つのフィールド
メモリから読み出された遅延フィールド数に対応した2
つの連続するフィールドの映像信号は、第2フィールド
間補間回路14に送られる。When the reference image is the right-eye image and the delayed image is the left-eye image, the reference image signal read from the predetermined field memory is sent to the first inter-field interpolation circuit 13. In addition, 2 corresponding to the number of delay fields read from the predetermined two field memories.
The video signals of two consecutive fields are sent to the second inter-field interpolation circuit 14.
【0070】第1フィールド間補間回路13からは、基
準映像信号がそのまま出力される。第1フィールド間補
間回路13から出力されたスルー映像信号に、ブランキ
ング付加回路15によってブランキングが付加された
後、同期信号付加回路17によって同期信号が付加され
ることなく右目用映像信号Y(R)として出力される。The first inter-field interpolation circuit 13 outputs the reference video signal as it is. After blanking is added to the through video signal output from the first inter-field interpolation circuit 13 by the blanking addition circuit 15, the right-eye video signal Y ( R).
【0071】第2フィールド間補間回路14は、送られ
てきた2つの連続するフィールドの映像信号を補間する
ことによって、スルー映像に対して遅延フィールド数分
だけ遅れた遅延映像を生成する。第2フィールド間補間
回路14から出力された遅延映像信号に、ブランキング
付加回路16によってブランキングが付加された後、同
期信号付加回路18によって同期信号が付加されること
なく左目用映像信号Y(L)として出力される。The second inter-field interpolation circuit 14 generates a delayed image delayed by the number of delayed fields with respect to the through image by interpolating the video signals of the two continuous fields sent. After the blanking is added to the delayed video signal output from the second inter-field interpolation circuit 14 by the blanking addition circuit 16, the left-eye video signal Y ( L).
【0072】第2モード時においては、集積回路10か
ら出力される3次元映像信号は、元の2次元映像信号に
対して水平、垂直周波数が2倍の信号となる。In the second mode, the three-dimensional video signal output from the integrated circuit 10 is a signal whose horizontal and vertical frequencies are twice those of the original two-dimensional video signal.
【0073】〔3−3〕第3モード時の動作説明 第3モード時においては、フィールド倍速変換回路11
から出力された映像信号が、上述したような書き込み方
法によって、フィールドメモリに所定の順番で書き込ま
れていく。したがって、フィールドメモリには、入力映
像Yが垂直方向に1/2に間引かれた映像信号が格納さ
れる。[3-3] Description of Operation in Third Mode In the third mode, the field double speed conversion circuit 11
Are written into the field memory in a predetermined order by the above-described writing method. Therefore, the field memory stores a video signal in which the input video Y is thinned out in the vertical direction by 2.
【0074】ただし、各フィールドメモリに書き込まれ
る映像信号のデータ量は半分である。フィールドメモリ
への書き込みは、常に先頭から書き込まれる。However, the data amount of the video signal written in each field memory is half. Writing to the field memory is always written from the beginning.
【0075】第3モード時においては、相対的に時間差
を有する2つの映像信号は、共にフィールドメモリから
読み出された映像から生成される。つまり、過去最新の
映像信号(以下、基準映像信号という)が格納されてい
るフィールドメモリから、基準映像信号が読み出され
る。また、基準映像信号に対してCPU30によって決
定された遅延フィールド数分だけ遅れた遅延映像信号を
生成するために、遅延フィールド数に対応した2つの連
続するフィールドの映像信号がフィールドメモリから読
み出される。In the third mode, two video signals having a relative time difference are both generated from the video read from the field memory. That is, the reference video signal is read from the field memory in which the latest video signal (hereinafter, referred to as a reference video signal) is stored. In addition, in order to generate a delayed video signal delayed by the number of delay fields determined by the CPU 30 with respect to the reference video signal, video signals of two consecutive fields corresponding to the number of delayed fields are read from the field memory.
【0076】第3モード時においては、書き込みクロッ
ク信号WCLKおよび読み出しクロック信号RCLK
は、共に第1基準クロック信号CLK1に基づいて生成
されており、両者の周波数は同じである。In the third mode, write clock signal WCLK and read clock signal RCLK
Are generated based on the first reference clock signal CLK1, and both have the same frequency.
【0077】基準映像が右目用映像とされ、遅延映像が
左目用映像とされる場合には、所定のフィールドメモリ
から読み出された基準映像信号は、第1フィールド間補
間回路13に送られる。また、所定の2つのフィールド
メモリから読み出された遅延フィールド数に対応した2
つの連続するフィールドの映像信号は、第2フィールド
間補間回路14に送られる。When the reference image is the right-eye image and the delayed image is the left-eye image, the reference image signal read from the predetermined field memory is sent to the first inter-field interpolation circuit 13. In addition, 2 corresponding to the number of delay fields read from the predetermined two field memories.
The video signals of two consecutive fields are sent to the second inter-field interpolation circuit 14.
【0078】第1フィールド間補間回路13からは、基
準映像信号がそのまま出力される。第1フィールド間補
間回路13から出力されたスルー映像信号に、ブランキ
ング付加回路15によってブランキングが付加された
後、同期信号付加回路17によって同期信号が付加され
ることなく右目用映像信号Y(R)として出力される。The first inter-field interpolation circuit 13 outputs the reference video signal as it is. After blanking is added to the through video signal output from the first inter-field interpolation circuit 13 by the blanking addition circuit 15, the right-eye video signal Y ( R).
【0079】第2フィールド間補間回路14は、送られ
てきた2つの連続するフィールドの映像信号を補間する
ことによって、スルー映像に対して遅延フィールド数分
だけ遅れた遅延映像を生成する。第2フィールド間補間
回路14から出力された遅延映像信号に、ブランキング
付加回路16によってブランキングが付加された後、同
期信号付加回路18によって同期信号が付加されること
なく左目用映像信号Y(L)として出力される。The second inter-field interpolation circuit 14 generates a delayed image delayed by the number of delay fields with respect to the through image by interpolating the video signals of the two continuous fields sent. After the blanking is added to the delayed video signal output from the second inter-field interpolation circuit 14 by the blanking addition circuit 16, the left-eye video signal Y ( L).
【0080】図4は、遅延フィールド数が3.0の場合
のフィールドメモリ21〜24の制御タイミングを示し
ている。この図から分かるように、2次元映像信号の1
フィールド期間の半分の期間毎に、書き込みクロック信
号WCLKと同じ周波数の読み出しクロック信号RCL
Kによって、1フィールドに対応する映像信号(垂直方
向に1/2に間引かれた映像信号)が読み出されている
ので、集積回路10から出力される3次元映像信号は、
元の2次元映像信号に対して水平周波数は同じで、垂直
周波数が2倍の信号となる。FIG. 4 shows the control timing of the field memories 21 to 24 when the number of delay fields is 3.0. As can be seen from this figure, one of the two-dimensional video signals
The read clock signal RCL having the same frequency as the write clock signal WCLK is provided every half of the field period.
Since a video signal corresponding to one field (a video signal decimated by に in the vertical direction) is read by K, the three-dimensional video signal output from the integrated circuit 10 is:
The horizontal frequency is the same as the original two-dimensional video signal, and the vertical frequency is twice as high.
【0081】つまり、元の2次元映像信号の垂直周波数
が60Hzであり、水平周波数が15.75KHzであ
るとすると、3次元映像信号の垂直周波数は120Hz
であり、水平周波数が15.75KHzとなる。That is, if the vertical frequency of the original two-dimensional video signal is 60 Hz and the horizontal frequency is 15.75 KHz, the vertical frequency of the three-dimensional video signal is 120 Hz.
And the horizontal frequency is 15.75 KHz.
【0082】〔3−4〕第4モード時の動作説明 第4モード時においては、時分割3次元映像信号Yが垂
直方向に1/2に間引かれた映像信号が第1フィールド
メモリ21に格納される。[3-4] Description of Operation in Fourth Mode In the fourth mode, the video signal obtained by thinning out the time-division three-dimensional video signal Y by に in the vertical direction is stored in the first field memory 21. Is stored.
【0083】第4モード時においては、書き込みクロッ
ク信号WCLKおよび読み出しクロック信号RCLK
は、共に第1基準クロック信号CLK1に基づいて生成
されており、両者の周波数は同じである。In the fourth mode, write clock signal WCLK and read clock signal RCLK
Are generated based on the first reference clock signal CLK1, and both have the same frequency.
【0084】図5に示すように、入力映像信号(時分割
3次元映像信号)をL1、R1、L2、R2…で表す
と、まず、L1が垂直方向に1/2に間引かれた映像信
号が第1フィールド期間T1内にフィールドメモリ21
の前半部に書き込まれた後、R1が垂直方向に1/2に
間引かれた映像信号が第2フィールド期間T2内にフィ
ールドメモリ21の後半部に書き込まれる。この第2フ
ィールド期間T2において、フィールドメモリ21から
映像信号L1が垂直方向に1/2に間引かれた映像信号
が読み出されるとともに、映像信号R1が垂直方向に1
/2に間引かれた映像信号が読み出される。以後、同様
な動作が繰り返される。As shown in FIG. 5, when an input video signal (a time-division three-dimensional video signal) is represented by L1, R1, L2, R2,... The signal is applied to the field memory 21 during the first field period T1.
Is written into the first half of the field memory 21 in the second field period T2. In the second field period T2, a video signal in which the video signal L1 has been decimated by に in the vertical direction is read from the field memory 21, and the video signal R1 is output in the vertical direction by 1
The video signal decimated to / 2 is read. Thereafter, the same operation is repeated.
【0085】第4モード時においては、集積回路10か
ら出力される3次元映像信号は、元の3次元映像信号に
対して水平周波数は同じで、垂直周波数が2倍の信号と
なる。In the fourth mode, the three-dimensional video signal output from the integrated circuit 10 has the same horizontal frequency and twice the vertical frequency as the original three-dimensional video signal.
【0086】[0086]
【発明の効果】この発明によれば、フリッカの発生を防
止できかつコストの低廉化が図れる。According to the present invention, the occurrence of flicker can be prevented and the cost can be reduced.
【図1】2次元/3次元映像変換装置の構成を示すブロ
ック図である。FIG. 1 is a block diagram illustrating a configuration of a 2D / 3D video conversion device.
【図2】フィールド倍速変換回路の構成を示す回路図で
ある。FIG. 2 is a circuit diagram showing a configuration of a field double speed conversion circuit.
【図3】フィールド倍速変換回路による補間方法および
間引き方法を説明するための説明図である。FIG. 3 is an explanatory diagram for explaining an interpolation method and a thinning method by a field double speed conversion circuit.
【図4】第3モード時のフィールドメモリの制御タイミ
ングを示すタイムチャートである。FIG. 4 is a time chart showing control timing of a field memory in a third mode.
【図5】第4モード時のフィールドメモリの制御タイミ
ングを示すタイムチャートである。FIG. 5 is a time chart showing a control timing of a field memory in a fourth mode.
10 集積回路 11 フィールド倍速変換回路 12 動きベクトル検出回路 13、14 フィールド間補間回路 15、16 ブランキング付加回路 17、18 同期信号付加回路 19 タイミング制御回路 20 CPUインタフェース 21 クロック選択回路 21〜24 フィールドメモリ 30 CPU 41 ラインメモリ 42、43、48 選択回路 44、47 ビットシフト演算器 45、46 加算器 DESCRIPTION OF SYMBOLS 10 Integrated circuit 11 Field double speed conversion circuit 12 Motion vector detection circuit 13, 14 Inter-field interpolation circuit 15, 16 Blanking addition circuit 17, 18 Synchronization signal addition circuit 19 Timing control circuit 20 CPU interface 21 Clock selection circuit 21-24 Field memory 30 CPU 41 Line memory 42, 43, 48 Selection circuit 44, 47 Bit shift calculator 45, 46 Adder
───────────────────────────────────────────────────── フロントページの続き (72)発明者 村田 治彦 大阪府守口市京阪本通2丁目5番5号 三 洋電機株式会社内 ──────────────────────────────────────────────────続 き Continuing on the front page (72) Inventor Haruhiko Murata 2-5-5 Keihanhondori, Moriguchi-shi, Osaka Sanyo Electric Co., Ltd.
Claims (4)
ド毎に、垂直方向に補間しながら垂直方向に1/2に間
引きする間引き手段、 間引き手段によって得られた映像信号を、フィールド毎
に、最新フィールドから過去所定フィールド数分記憶す
るための複数のフィールドメモリ、ならびに複数のフィ
ールドメモリから、相対的に時間差を有する2つの映像
信号をそれぞれ読み出して、一方を左目用映像信号とし
て出力し、他方を右目用映像信号として出力する手段、 を備えていることを特徴とする3次元映像信号生成装
置。1. A thinning means for thinning an input two-dimensional video signal by 1 / in a vertical direction while interpolating in a vertical direction for each field, a video signal obtained by the thinning means is converted for each field by A plurality of field memories for storing a predetermined number of past fields from the latest field, and two video signals having a relative time difference are read from the plurality of field memories, and one is output as a left-eye video signal, and the other is output. Means for outputting a right-eye image signal as a right-eye image signal.
して用いられる補間係数および偶数フィールドに対して
用いられる補間係数は、奇数フィールドに対して得られ
た映像と偶数フィールドに対して得られた映像との間に
おいて、フィールド間で隣接する水平ラインの距離が一
定になるように設定されている請求項1に記載の3次元
映像信号生成装置。2. An interpolating coefficient used for an odd field and an interpolating coefficient used for an even field in the decimation means are obtained by comparing a video obtained for an odd field with a video obtained for an even field. 2. The three-dimensional video signal generating apparatus according to claim 1, wherein the distance between adjacent horizontal lines between the fields is set to be constant.
ルド毎に、垂直方向に補間しながら垂直方向に1/2に
間引きする間引き手段、 間引き手段によって得られた映像信号が順次格納される
フィールドメモリ、ならびにフィールドメモリから映像
信号を順次読み出して出力する手段、 を備えていることを特徴とする3次元映像信号生成装
置。3. A thinning-out means for thinning out an input time-division three-dimensional image by フ ィ ー ル ド in the vertical direction while interpolating in the vertical direction for each field, and video signals obtained by the thinning-out means are sequentially stored. A three-dimensional video signal generating apparatus, comprising: a field memory; and means for sequentially reading and outputting video signals from the field memory.
して用いられる補間係数および偶数フィールドに対して
用いられる補間係数は、奇数フィールドに対して得られ
た映像と偶数フィールドに対して得られた映像との間に
おいて、フィールド間で隣接する水平ラインの距離が一
定になるように設定されている請求項3に記載の3次元
映像信号生成装置。4. An interpolation coefficient used for an odd field and an interpolation coefficient used for an even field in the decimation means, wherein an interpolation coefficient between an image obtained for an odd field and an image obtained for an even field is determined. 4. The three-dimensional video signal generating apparatus according to claim 3, wherein the distance between adjacent horizontal lines between the fields is set to be constant.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9240978A JPH1188911A (en) | 1997-09-05 | 1997-09-05 | Three-dimensional video signal generator |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9240978A JPH1188911A (en) | 1997-09-05 | 1997-09-05 | Three-dimensional video signal generator |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH1188911A true JPH1188911A (en) | 1999-03-30 |
Family
ID=17067503
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP9240978A Pending JPH1188911A (en) | 1997-09-05 | 1997-09-05 | Three-dimensional video signal generator |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH1188911A (en) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011133652A (en) * | 2009-12-24 | 2011-07-07 | Sony Corp | Display panel module, semiconductor integrated circuit, driving method of pixel array unit, and electronic apparatus |
US7995112B2 (en) | 2005-06-13 | 2011-08-09 | Sony Corporation | Image-processing apparatus and image-pickup apparatus |
KR101339870B1 (en) * | 2007-07-26 | 2013-12-11 | 삼성전자주식회사 | Video processing apparatus and video processing method |
-
1997
- 1997-09-05 JP JP9240978A patent/JPH1188911A/en active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
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KR101339870B1 (en) * | 2007-07-26 | 2013-12-11 | 삼성전자주식회사 | Video processing apparatus and video processing method |
US8675053B2 (en) | 2007-07-26 | 2014-03-18 | Samsung Electronics Co., Ltd. | Video processing apparatus and video processing method for scaling three-dimensional data |
JP2011133652A (en) * | 2009-12-24 | 2011-07-07 | Sony Corp | Display panel module, semiconductor integrated circuit, driving method of pixel array unit, and electronic apparatus |
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