JPH1188199A - インタリーブ回路およびデインタリーブ回路 - Google Patents

Abstract

(57)【要約】 【課題】 １つのメモリにて制御部に負担をかけること
なく有効にデータの並べ替えを実行する。 【解決手段】 メモリ100 は、第１のバッファ領域と第
２のバッファ領域とを含み、それぞれのアドレスには並
び替えるべきデータが書き込まれるデータ領域Ａと次の
書込み先アドレスを示すアドレス値があらかじめ書き込
まれたアドレス領域Ｂとが形成されている。次アドレス
設定部106 はデータの書込みの際にそのアドレスのアド
レス領域からのアドレス値を書込み制御部104 に順次、
設定する。書込み制御部104 は、設定されたアドレス値
に従って、順次それぞれのアドレスをアクセスして、デ
ータを所定の順序にて書き込む。読出し制御部108 は書
込み制御部104 が第１のバッファ領域をアクセスしてい
る際には第２のバッファ領域を順次シーケンシャルにア
クセスして、書込み制御部104 が第２のバッファ領域を
アクセスしている際には第１のバッファ領域をシーケン
シャルにアクセスして入力されたデータ配列とは異なる
配列にてデータを読み出す。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、インタリーブ回路
およびデインタリーブ回路に係り、特に、たとえば、デ
ィジタル方式の携帯電話または自動車電話などに用いら
れる符号化回路あるいは復号回路に適用されるインタリ
ーブ回路およびデインタリーブ回路に関するものであ
る。

【０００２】

【従来の技術】たとえば、音声信号などをディジタル化
して伝送する際に、その伝送誤りを訂正するために、CR
C (cyclic redundancy check) 等のブロック符号あるい
は畳み込み符号などの各種の誤り訂正符号が用いられ
る。これらの誤り訂正符号は、ランダムな誤りに対して
はその検出、訂正能力は高い。しかし、フェージングな
どにて生じる連続的なバースト性の誤りに対してはその
検出、訂正能力はそれほど高くない。そこで、符号化さ
れた信号の配列を並べ替えて送信し、受信側にて元の配
列に並べ替えることにより、通信路にて生じるバースト
誤りを分散して誤り訂正能力を向上させるインタリーブ
技術が併用される。

【０００３】詳しくは、たとえば今井秀樹著「符号理
論」電子情報通信学会発行、第220 頁〜第221 頁に記載
のように、ある信号Ｃを符号長ｎ、誤り訂正能力Ｌの符
号に符号化してｍ個の符号語を形成し、これらをｍ×ｎ
の配列のメモリに各符号が行方向に配列されるようにｍ
個蓄積する。これにより、ｍ行、ｎ列の配列のデータが
形成されて、これを列方向、つまりメモリに書き込んだ
行方向と直交するように読み出すと、それぞれの符号が
ｍ回交錯されて読み出される。交錯結果は、長さｍｎの
系列となり、長さｍＬのバースト誤りが生じても、これ
を元の配列に並べ替えると、それぞれの符号にて長さＬ
以下の誤りとなる。この結果、各符号にて有効な誤り訂
正が可能となり、インタリーブによって符号長ｍｎ、バ
ースト誤り訂正能力ｍＬの符号化が実現される。

【０００４】従来、上記のようなインタリーブを実現す
る回路としては、ｍ×ｎ配列のメモリと、その配列の行
方向のアドレスを順次演算して、入力するデータをメモ
リでのデータ配列の行方向に順次書き込む書込み制御部
と、メモリでのデータ配列の列方向のアドレスを順次演
算して、書き込まれたデータを順次配列の列方向に読み
出す読出し制御部とを含む。この場合、データがメモリ
に完全に書き込まれた後に、読み出しを行なわなければ
ならない。そこで、実際には、メモリを少なくとも２個
以上用意して、一方のメモリにデータを書き込んでいる
間に他方のメモリにてデータを読み出す。したがって、
それぞれの書込み制御部と読出し制御部とを協調して順
次メモリを切り替える切替制御部を含むものであった。

【０００５】また、インタリーブしたデータを元の配列
のデータに並び替えるデインタリーブ回路は、上記と同
様に２個以上のｍ×ｎ配列のメモリを用意して、それぞ
れ列方向のアドレスを演算して受信したデータをメモリ
に列方向に順次書き込む書込み制御部と、それぞれ行方
向のアドレスを演算して書き込まれたデータを順次行方
向に読み出す読み出し制御部と、これらを協調してメモ
リを切り替える切替制御部とを含むものであった。これ
により、各メモリに受信したデータが順次行方向に書き
込まれ、これを列方向に読み出すことにより、上記イン
タリーブ回路にて交錯されたデータが元の配列に並び替
えられるものであった。

【０００６】

【発明が解決しようとする課題】しかしながら、上述し
た従来の技術では、２個以上のｍ×ｎ配列のメモリを用
意して、それらを順次切り替えてデータの書込みおよび
読出しの制御を行なわなければならず、メモリの個数が
多ければ多いほどその切替制御が煩雑になり、切替制御
部に負担がかかるという問題があった。

【０００７】そこで、たとえば、１つのメモリに２以上
のｍ×ｎ配列のバッファ領域を用意して、一方の領域に
データを順次書き込んでいる間に、他方の領域にてデー
タを読み出すように制御してインタリーブを実行するこ
とが考えられる。これによりメモリの切替制御を省くこ
とができる。しかし、この場合、一方のバッファ領域か
ら他方のバッファ領域に移る際にそのアドレスの演算が
バッファ領域内でのアドレス演算と異なるので、書込み
制御部または読出し制御部のプログラムが複雑なものに
なるという問題があった。

【０００８】また、上記従来の技術では、データ配列の
行と列を並べ替える交錯法であったが、インタリーブに
よってはデータ配列の斜め方向への並べ替え、あるいは
ランダムな並べ替えなど各種のパターンがあり、これら
の場合、さらに書込み制御部または読出し制御部のプロ
グラムが複雑になるという問題があった。

【０００９】また、RAM などのメモリでは、それぞれの
アドレスは、大抵バイト単位、あるいはワード単位にア
クセスされることが多く、ビット単位あるいは数ビット
単位に並べ替えを行なうインタリーブ回路およびデイン
タリーブ回路では、メモリの各バイトあるいはワードを
示すアドレスにその容量より少ないビット数のデータを
蓄積して並べ替えを行なわなければならず、メモリの使
用効率が悪いという問題があった。

【００１０】本発明はこのような従来技術の欠点を解消
し、少なくとも１つのメモリを有効に使用して、かつこ
れをアクセスする各制御部に負担をかけることなく各種
のインタリーブを効率よく実行することができるインタ
リーブ回路およびデインタリーブ回路を提供することを
目的とする。

【００１１】

【課題を解決するための手段】本発明によるインタリー
ブ回路およびデインタリーブ回路は上述の課題を解決す
るために、所定の配列のデータを入力してその配列を並
び替えて出力するインタリーブ回路、または並び替えた
データを元の配列に並び替えるデインタリーブにおい
て、少なくとも並び替えるべきデータ配列の周期のｎ倍
（ｎは２以上の整数）のバッファ領域を有する記憶手段
であって、それぞれのアドレス毎に、データが書き込ま
れるデータ領域と次のデータの書き込み先を示すアドレ
ス値があらかじめ書き込まれたアドレス領域とが形成さ
れた記憶手段と、記憶手段のそれぞれのアドレスのデー
タ領域に順次アクセスして入力するデータを書き込むデ
ータ書込み手段と、データ書き込み手段にてデータを書
き込む際に、そのアクセスしたアドレスのアドレス領域
に書き込まれているアドレス値を読み出して、そのアド
レス値をデータ書込み手段に設定する次アドレス設定手
段と、記憶手段に書き込まれたデータをデータ書込み手
段での書き込み順序とは異なる順序にて読み出すデータ
読出し手段であって、少なくともデータ書込み手段がア
クセスしているバッファ領域とは異なるバッファ領域を
順次アクセスしてデータを読み出すデータ読出し手段と
を含むことを特徴とする。

【００１２】この場合、アドレス領域にあらかじめ書き
込まれたアドレス値は、それぞれのバッファ領域内にて
最後にアクセスされるアドレスの次のアドレスを示すア
ドレス値が次のバッファ領域にて最初にアクセスされる
アドレスのアドレス値を示して、残りすべてのアドレス
値がそのバッファ領域内でのアドレスを示すアドレス値
であり、データ書込み手段は、任意のバッファ領域にて
最初にアクセスされるアドレスのアドレス値が初期アド
レスとしてあらかじめ設定されて、以降次アドレス設定
手段にて設定される記憶手段からのアドレス値に応動し
てそれぞれのバッファ領域のアドレスを順次アクセスす
ると有利である。

【００１３】この場合、バッファ領域内でのアドレスを
示すアドレス値は、そのバッファ領域でのデータ配列の
列方向のアドレスを示すアドレス値であるとよい。

【００１４】また、バッファ領域内でのアドレスを示す
アドレス値は、そのバッファ領域内でのデータ配列のそ
れぞれ異なる任意のアドレスを示すアドレス値であって
もよい。

【００１５】これらの場合、データ読出し手段は、少な
くともデータ書込み手段がアクセスする初期アドレスが
設定されたバッファ領域とは異なるバッファ領域の最小
のアドレス値を初期アドレスとして、そのバッファ領域
内でのアドレスを順次歩進して記憶手段の各アドレスを
シーケンシャルにアクセスするアドレス演算手段を含む
とよい。

【００１６】また、次アドレス設定手段は、データ書込
み手段にて所定のアドレスを指定する際に用いられるラ
イトポインタに応動してそのアドレスの記憶内容を読み
出す読出し手段を含み、データ書込み手段は、次アドレ
ス設定手段にて記憶内容を読み出した後にそのアドレス
のデータ領域にデータを書き込むとよい。

【００１７】さらに、次アドレス設定手段は、それぞれ
のアドレスから読み出した記憶内容のうちアドレス領域
のビット数に相当するアドレス値のみを抽出するアドレ
ス抽出手段を含むとよい。

【００１８】さらに、本発明によるインタリーブ回路ま
たはデインタリーブ回路は、入力したそれぞれのデータ
に、アドレス領域のビット数に相当するマスクビットを
付加して記憶手段に供給するデータ入力手段を含むとよ
い。

【００１９】一方、本発明によるインタリーブ回路また
はデインタリーブ回路は、所定の配列のデータを入力し
てその配列を並び替えて出力するインタリーブ回路、ま
たは並び替えたデータを元の配列に並び替えるデインタ
リーブ回路において、少なくとも並び替えるべきデータ
配列の周期のｎ倍（ｎは２以上の整数）のバッファ領域
を有する記憶手段であって、それぞれのアドレス毎に、
データが書き込まれるデータ領域とデータ領域に書き込
まれたデータを読み出す際に次に読み出すべきデータが
書き込まれたアドレスを示すアドレス値があらかじめ書
き込まれたアドレス領域とが形成された記憶手段と、記
憶手段のバッファ領域毎にそれぞれのアドレスを順次ア
クセスしてそのデータ領域に順次入力するデータを書き
込むデータ書込み手段と、記憶手段に書き込まれたデー
タをデータ書込み手段での書き込み順序とは異なる順序
にて読み出すデータ読出し手段であって、少なくともデ
ータ書込み手段がアクセスしているバッファ領域とは異
なるバッファ領域を順次アクセスしてデータを読み出す
データ読出し手段と、データ読出し手段にてアクセスし
たアドレスの記憶内容の中からアドレス領域のアドレス
値を検出して、その値をデータ読出し手段に次アドレス
として設定する次アドレス設定手段とを含むことを特徴
とする。

【００２０】この場合、アドレス領域にあらかじめ書き
込まれたアドレス値は、それぞれのバッファ領域内にて
最後にアクセスされるアドレスの次のアドレスを示すア
ドレス値が次のバッファ領域にて最初にアクセスされる
アドレスを示し、残りのアドレス値がそのバッファ領域
内でのアドレスを示すアドレス値であり、データ読出し
手段には、任意のバッファ領域にて最初にアクセスされ
るアドレスのアドレス値が初期アドレスとしてあらかじ
め設定されていると有利である。

【００２１】この場合、バッファ領域内でのアドレスを
示すアドレス値は、それぞれバッファ領域内でのデータ
配列の列方向のアドレスを示すアドレス値であるとよ
い。

【００２２】また、バッファ領域内でのアドレスを示す
アドレス値は、それぞれバッファ領域内でのデータ配列
のそれぞれ異なる任意のアドレスを示すアドレス値であ
るとよい。

【００２３】これらの場合、データ書込み手段は、少な
くともデータ読出し手段がアクセスする初期アドレスが
設定されたバッファ領域と異なるバッファ領域の最小の
アドレス値を初期アドレスとして、そのバッファ領域内
でのアドレスをシーケンシャルにアクセスしてデータ配
列の行方向に順次データを書き込むとよい。

【００２４】また、本発明によるインタリーブ回路また
はデインタリーブ回路は、データ読出し手段にて読み出
したそれぞれのアドレスの記憶内容を受けて、その中か
らデータを抽出して元のビット数のデータとして出力す
るデータ出力手段を含むとよい。

【００２５】

【発明の実施の形態】次に添付図面を参照して本発明に
よるインタリーブ回路およびデインタリーブ回路の実施
例を詳細に説明する。図１には、本発明によるインタリ
ーブ回路の一実施例が示されている。本実施例における
インタリーブ回路は、たとえば、ディジタル方式の携帯
電話の送信回路に適用されて、誤り訂正符号を含む所定
の符号化方式にて符号化された音声信号などの符号化デ
ータを送信する際に、そのデータ配列を並べ替えて誤り
訂正能力を高める交錯回路であり、たとえば、誤り訂正
能力Ｌ、符号長ｎの符号をｍ回交錯して（L,m,n は自然
数）、符号長mn、誤り訂正能力mLの符号系列を生成する
符号化回路である。

【００２６】特に、本実施例のインタリーブ回路は、符
号長ｎのデータがｍ個配列される少なくとも２つのバッ
ファ領域が形成されたメモリを有して、そのメモリにて
データの並べ替えを行なう際に、それぞれのバッファ領
域の各アドレスの所定の領域に、次にデータの書き込み
を行なうべきアドレスを示すアドレス値をあらかじめ格
納しておき、それぞれのアドレス値をたどってデータの
書き込みを行なってデータを並べ替える点が主な特徴点
である。

【００２７】詳細には、本実施例におけるインタリーブ
回路は、図１に示すように、メモリ100 と、データ入力
部102 と、書込み制御部104 と、次アドレス設定部106
と、読出し制御部108 と、データ出力部110 とを含む。
メモリ100 は、任意のアドレスにデータを書込みおよび
読出し可能なRAM (random access memory)などの記憶回
路であり、本実施例では（ｎ×ｍ）のデータを蓄積可能
なバッファ領域が少なくとも２以上形成される容量を有
する記憶回路である。詳しくは本実施例のメモリ102
は、たとえば、２Ｎ個（Ｎはｍ×ｎ）のアドレスを有し
て、０〜(N-1) のアドレスに、ｍ×ｎのデータ配列を並
べ替える第１のバッファ領域が形成され、Ｎ〜(2N-1)の
アドレスに同配列のデータを並べ替える第２のバッファ
領域が形成されている。

【００２８】また、それぞれのアドレスは、データが書
き込まれる所定ビット数のデータ領域Ａと、次にデータ
を書き込むべきアドレスのアドレス値があらかじめ書き
込まれたアドレス領域Ｂとがそれぞれ割り当てられてい
る。具体的には、本実施例のメモリ100 は、それぞれの
アドレスが、たとえば、ワード単位に形成されて、デー
タ領域Ａに６ビットが割り当てられて、アドレス領域Ｂ
に10ビットが割り当てられている。

【００２９】本実施例にてアドレス領域Ｂに書き込まれ
たそれぞれのアドレス値は、それぞれのバッファ領域に
て最後にアクセスされるアドレスに書き込まれたアドレ
ス値を除き、そのバッファ領域内にて順次データ配列の
列方向のアドレスを示す値である。第１のバッファ領域
の最後にアクセスされるアドレスには、第２のバッファ
領域の最初にアクセスされるアドレスを示すアドレス値
が書き込まれており、第２のバッファ領域の最後にアク
セスされるアドレスには第１のバッファ領域の最初にア
クセスされるアドレスを示すアドレス値が書き込まれて
いる。具体的には、８×10の配列のデータを図２に示す
ような１〜80の書き込み順序にてメモリ100 に書き込む
場合、たとえば、図３に示すように、それぞれのアドレ
スには、列方向に次の書込み先アドレスを示すアドレス
値が書き込まれている。たとえば第１のバッファ領域Ｃ
にて１行１列目の０番地に次の書込み先アドレスのアド
レス値を示す"8" が書き込まれ、その８番地には次の行
のアドレスを示す"16"が書き込まれ、以下同様に列方向
に"24","32","40",・・・のアドレス値が書き込まれ、さら
に、１列目の終わりの行、つまり10行目の72番地に次の
列の始めのアドレスを示す"1" が書き込まれている。２
列目も同様に、その列方向に次のアドレスを示すアドレ
ス値"9","17","25"・・・が書き込まれ、その列の終わりに
３列目の始めのアドレスを示すアドレス値"2" が書き込
まれている。以下同様に、３〜８列目にて、５列目の36
番地に書き込まれたアドレス値を除き、各列にて列方向
のアドレスを示すアドレス値が書き込まれて、各列の終
わりの番地に次の列の始めのアドレスを示すアドレス値
が書き込まれている。ただし、最終列の終わりの行、つ
まり80番地には０番地のアドレスを示す"0" が書き込ま
れて、第１のバッファ領域Ｃの最後にアクセスされる５
列５行目の36番地には第２のバッファ領域Ｄの最初にア
クセスされるアドレスを示す"124" が書き込まれてい
る。同様に、第２のバッファ領域Ｄのそれぞれのアドレ
スに、列方向の次のアドレスを示すアドレス値が書き込
まれて、最後にアクセスされる５列15行目の116 番地に
は第１のバッファ領域Ｃの最初にアクセスされるアドレ
スを示す"44"が書き込まれている。

【００３０】図１に戻ってデータ入力部102 は、所定の
符号化方式にて符号化されたデータをシリアルに入力し
てメモリ100 に順次供給する入力回路であり、本実施例
では入力データを一時蓄積して出力する所定ビット数の
レジスタ112 を含む。より詳しくは、本実施例のレジス
タ112 は、メモリ100 の各アドレスと同様にワード単位
に形成されたラッチ回路を含み、図４に示すように入力
データが書き込まれる第１の領域Ｅと、アドレス領域の
各ビットをマスクする第２の領域Ｆとを含み、所定ビッ
ト数のデータをワード単位のデータに変換してメモリ10
0 に供給するデータ供給回路である。具体的には、第２
の領域Ｆには、たとえば、２進数にてオール"1" の値が
あらかじめ書き込まれており、その値とメモリ100 のそ
れぞれのアドレスから読み出されたアドレス値とを乗算
して、第１の領域Ｅに書き込んだデータとともにメモリ
100 に供給する。

【００３１】書込み制御部104 は、メモリ100 のそれぞ
れのアドレスにデータ入力部102 からのデータを書き込
むためのライトポインタ114 を生成する制御信号発生回
路であり、本実施例では初期アドレスとして第１のバッ
ファ領域の所定のアドレス値があらかじめ設定されて、
以降、次アドレス設定手段106 から設定されたアドレス
値に従ってメモリ100 の各アドレスをアクセスするアク
セス回路である。ちなみに、図３に示すデータ配列で
は、その最初にアクセスされる６行５列目の44番地のア
ドレス値があらかじめ初期アドレスとして設定されてい
る。より詳しくはライトポインタ114 は、アドレス領域
を読み出すための第１のイネーブル信号とデータを書き
込むための第２のイネーブル信号とを含み、第１のイネ
ーブル信号がメモリ100 に供給されると、そのアドレス
の内容が次アドレス設定部106 にて読み出されて、第２
のイネーブル信号によりデータ入力部102 からのデータ
がそのアドレスに書き込まれる。この際、書込み制御部
104 は、データ入力部102 にタイミング信号を供給す
る。

【００３２】次アドレス設定部106 は、書込み制御部10
4 にてアクセスしたアドレスからの内容値を受けて、そ
のアドレス領域のアドレス値を抽出するアドレス検出回
路であり、本実施例では、たとえば、それぞれのアドレ
スからの内容値を一時蓄積してデータ領域Ａに相当する
上位数ビットをマスクして読み出すレジスタ116 を含
む。読み出されたアドレス値はデータ入力部102 および
書込み制御部104 にそれぞれ供給される。

【００３３】一方、読出し制御部108 は、メモリ100 の
それぞれのアドレスに書き込まれたデータを順次読み出
すためのリードポインタ118 を生成する制御信号生成回
路であり、本実施例では書込み制御部104 に設定された
初期アドレスを含むバッファ領域と異なるバッファ領域
の最小値のアドレスを示す初期アドレスが設定されてそ
のアドレス値を順次インクリメントするアドレス演算回
路を含む。ちなみに、図３に示すデータ配列では10行１
列目の80番地のアドレスが初期アドレスとして設定され
ており、そのアドレスから順次行方向にデータを読み出
すリードポインタを生成する。最終のアドレスのデータ
を読み出すと、０番地に戻って第１のバッファ領域のデ
ータを上記と同様に行方向にシーケンシャルに読み出す
リードポインタを生成する。

【００３４】データ出力部110 は、読出し制御部108 に
てアクセスしたアドレスから読み出された内容値の中か
らデータを抽出するデータ抽出回路であり、たとえば、
本実施例では読み出された内容値を一時蓄積して、その
上位数ビットを元のビット数に戻して読み出すレジスタ
120 を含む。

【００３５】以上のような構成において、本実施例によ
るインタリーブ回路の動作を説明すると、まず、データ
入力部102 に並び替えるべきデータが順次供給されて、
そのレジスタ112 の第１の領域Ｅに第１のデータが蓄積
されると、書込み制御部104ではあらかじめ設定された
初期アドレスに従ってライトポインタ114 を生成してメ
モリ100 をアクセスする。たとえば、図３に示す第１の
バッファ領域Ｃの44番地をアクセスして、まず、第１の
イネーブル信号をそのアドレスに供給する。これによ
り、44番地の内容値が読み出されて、その値が次アドレ
ス設定部106 のレジスタ116 に一旦書き込まれる。

【００３６】次に、次アドレス設定部106 のレジスタ11
6 に読み出された内容値は、その中からアドレス領域Ｆ
のアドレス値、この場合、値"52"が抽出されて、データ
入力部102 および書込み制御部104 にそれぞれ供給され
る。これにより、データ入力部102 では、レジスタ112
の第２の領域Ｆのマスクビットとアドレス値とを乗算し
て、第１の領域Ｅのデータとともにメモリ100 に供給す
る16ビットのデータを形成する。

【００３７】次に、書込み制御部104 はデータ入力部10
2 にタイミング信号を供給して、かつ44番地のアドレス
に第２のイネーブル信号を供給する。これにより、デー
タ入力部102 からのデータが44番地に順次書き込まれ
る。この結果、44番地のアドレス領域Ｂのアドレス値が
そのままの状態にてデータ領域Ａに並び替えるべきデー
タが有効に書き込まれる。

【００３８】次に、44番地へのデータの書き込みが終了
すると、書込み制御部104 は次アドレス設定部106 から
のアドレス値"52"に従って、上記と同様に次のライトポ
インタ114 を生成してメモリ100 に供給する。これによ
り、第１のイネーブル信号に応動して52番地がアクセス
されて、その内容値が次アドレス設定部106 に順次読み
出される。次に、次アドレス設定部106 は、上記と同様
に、読み出された内容値の中から抽出した次アドレスを
示すアドレス値、この場合、値"60"を抽出してデータ入
力部102 および書込み制御部104 に順次供給する。この
結果、データ入力部102 にて上記と同様にマスク処理さ
れたデータが形成されて、そのデータが書込み制御部10
4 からのタイミング信号に応動してメモリ100 に供給さ
れて、そのデータが52番地をアクセスする第２のイネー
ブル信号によって上記と同様にそのアドレスに書き込ま
れる。

【００３９】52番地へのデータの書き込みが終了する
と、上記と同様に、そのアドレスのアドレス領域Ｂに書
き込まれていたアドレス値"60"に従ってライトポインタ
114 が生成されて、その60番地のアドレスがアクセスさ
れ、上記と同様にアドレス領域のアドレス値"68"が読み
出された後に、60番地のアドレスに順次データが書き込
まれる。

【００４０】以下同様に、データを書き込んだ前回のア
ドレスのアドレス領域に書き込まれていたアドレス値に
従って、たとえば、順次列方向に、68番地、76番地、次
いで次の列の５番地から13,21,29・・・ のそれぞれのアド
レスに、次の書込み先アドレスを示すアドレス値を読み
出しつつ、データが書き込まれてゆく。そして、第１の
バッファ領域Ｃの最終列最終行の80番地に達すると、そ
のアドレス領域のアドレス値"0" に従って第１のバッフ
ァ領域Ｃの先頭の１列１行目に戻り、さらに8,16,24・・・
のそれぞれのアドレスに上記と同様に入力したデータが
順次書き込まれてゆく。

【００４１】その結果、第１のバッファ領域Ｃのすべて
のアドレスにデータが書き込まれて初期アドレスの前の
アドレス、たとえば、36番地へのデータの書き込みが終
了すると、そのアドレスのアドレス領域に書き込まれて
いた第２のバッファ領域Ｄの最初にアクセスされるアド
レスを示すアドレス値、この場合"124" に従って第２の
バッファ領域Ｄの最初のアドレスへのデータの書き込み
が開始される。

【００４２】第２のバッファ領域Ｄでも第１のバッファ
領域Ｃと同様に、それぞれ前回のアドレスのアドレス領
域に書き込まれていたアドレス値に従って、その領域内
にて順次列方向にデータが書き込まれていく。

【００４３】一方、読出し制御部108 では、書込み制御
部104 が起動してその初期アドレス"44"に従って第１の
バッファ領域Ｃへの書き込みを開始した際に、あらかじ
め設定されている初期アドレス、この場合、第２のバッ
ファ領域Ｄの先頭の１列11行目のアドレス、つまり80番
地をアクセスするリードポインタ118 を生成してメモリ
100 に供給する。正確には、書込み制御部104 からの44
番地へのデータの書き込みが終了した後に80番地にその
読み出しをアクセスするイネーブル信号が供給される。
これにより、80番地の内容値が読み出されてデータ出力
部110 のレジスタ120 に供給される。

【００４４】次に、データ出力部110 ではレジスタ120
に蓄積した内容値からデータを取り出して出力する。こ
の場合、データがまだ書き込まれていないので、空読み
となる。次に、80番地の読み出しが終了すると、読出し
制御部108 は初期アドレスをインクリメントして81番地
をアクセスするリードポインタ116 を生成してメモリ10
0 に供給する。この際のタイミングも上記と同様に書込
み制御部104 にて第２のアドレスにデータを書き込んだ
後に、81番地のアドレスをアクセスしてその内容値を読
み出す。この場合もデータ出力部110 にはデータが書き
込まれていない内容値が供給されて上記と同様に空読み
となる。

【００４５】以下、読出し制御部108 ではアドレス値を
順次82,83,84・・・ とインクリメントしてメモリ100 のそ
れぞれのアドレスを行方向にアクセスして、その内容値
を読み出していく。これらの場合もデータ出力部110 で
は空読みが続けられる。そして、第２のバッファ領域Ｄ
の最後のアドレス、つまり159 番地の読み出しが終了す
ると、読出し制御部108 はさらにアドレス値をインクリ
メントして、その結果第１のバッファ領域Ｃの先頭の番
地"0" に戻り、第１のバッファ領域でのデータの読み出
しが開始される。

【００４６】第１のバッファ領域Ｃでも読出し制御部10
8 は、第２のバッファ領域Ｄと同様にアドレス値を順次
インクリメントしてその行方向にそれぞれのアドレスを
アクセスする。これにより、第１のバッファ領域Ｃで
は、上述したようにすでにすべてのアドレスのデータ領
域に入力したデータが書き込まれており、上記と同様に
読出し制御部108 からのライトポインタ118 に応動して
読み出されたそれぞれのアドレスの内容値は、順次デー
タ出力部110 に供給されて、その中からデータ領域のデ
ータが順次取り出され、元のビット数に戻されて出力さ
れる。この結果、第１のバッファ領域Ｃにて順次列方向
に書き込まれたデータが行方向に読み出されて、そのデ
ータ配列の並べ替えが実行される。

【００４７】他方、第２のバッファ領域Ｄでは、書込み
制御部104 の制御により順次その列方向に書き込みが続
けられ、すべてのアドレスに書き込みが終了すると、そ
の最後にアクセスしたアドレスにて読み出されたアドレ
ス値、この場合、５列15行目のアドレスに書き込まれて
いたアドレス値"44"に従って、再び第１のバッファ領域
Ｃに戻り、上記と同様に第１のバッファ領域Ｃのそれぞ
れのアドレスへのデータの書き込みが続けられる。

【００４８】この時点にて読出し制御部108 では、第１
のバッファ領域Ｃの最終のアドレスつまり79番地の読み
出しが終了して、そのアドレスをインクリメントして、
80番地、つまり再び第２のバッファ領域Ｄにて上記のよ
うに書き込まれたデータの読み出しを実行する。

【００４９】以下同様に、書込み制御部104 では前回ア
クセスしたアドレスに書き込まれていたアドレス値に従
って順次そのバッファ領域でのデータ配列の列方向にそ
れぞれのアドレスをアクセスしてデータを書き込み、読
出し制御部108 では書込み制御部104 がアクセスするバ
ッファ領域とは異なる他方のバッファ領域にて順次アド
レス値をインクリメントしてそのデータ配列の行方向に
それぞれのアドレスをアクセスしてデータを読み出して
いく。この結果、データ入力部102 を介して入力したデ
ータは、メモリ100 にてそのデータ配列が並べ替えられ
てデータ出力部110 から順次出力される。

【００５０】以上のように本実施例のインタリーブ回路
によれば、データを書き込むメモリ100 のそれぞれのア
ドレスに、データが書き込まれるデータ領域Ａと次のデ
ータの書込み先アドレスを示すアドレス値があらかじめ
書き込まれたアドレス領域Ｂとを形成して、データを書
き込む際にそのアドレス領域Ｂのアドレス値を次アドレ
ス設定部106 に読み出して、そのアドレス値に従って順
次、次のアドレスを書込み制御部104 に設定するので、
書込み制御部104 では複雑なアドレス演算を実行するこ
となくメモリ100 のそれぞれのアドレスを順次アクセス
することができる。

【００５１】特に、第１のバッファ領域から第２のバッ
ファ領域に移る際、および第２のバッファ領域から第１
のバッファ領域に移る際に、あらかじめそれらの最初に
アクセスされるアドレスを示すアドレス値を他方のバッ
ファ領域の最後にアクセスされるアドレスに書き込んで
おくのみにて、それぞれのバッファ領域から他方のバッ
ファ領域に円滑に移ることができ、２つの領域に亙って
連続的なデータの書き込みを実行することができる。

【００５２】また、本実施例の読出し制御部108 では、
書込み制御部104 がその初期アドレスにて最初にアクセ
スするアドレスのバッファ領域とは異なるバッファ領域
の初期アドレスから順次、そのアドレス値をインクリメ
ントしてデータの読み出しを行なうので、単にアドレス
値を歩進するのみでそれぞれのバッファ領域およびバッ
ファ領域間での複雑なアドレス演算を必要としない。

【００５３】したがって、１つのメモリ100 に形成され
た２つのバッファ領域にて連続したデータ配列の書込み
および読出しをそれぞれの制御部に負担をかけることな
く、円滑に実行することができる。

【００５４】図５には上記実施例によるインタリーブ回
路が適用された、たとえばCDMA (code division multip
le access)方式の携帯電話の送信部の一例が示されてい
る。この図において、上記インタリーブ回路は、インタ
リーブ部14として符号化回路10に搭載されて、その前段
のフレーム構成部12にて誤り訂正符号を含む所定の符号
化方式にて符号化された音声信号などの符号化データを
受けて、そのデータ配列を並べ替えて次段の拡散変調部
16に供給する。この場合、インタリーブ回路14は、符号
化データのそれぞれのビットの配列を並べ替えて出力す
る。拡散変調部16では、インタリーブ回路14にて並べ替
えたデータ系列を畳み込み符号化し、さらに拡散符号な
どにて拡散変調して、高周波(RF)部18に供給する。高周
波部18は、拡散変調された信号を高周波信号に変換して
アンテナ20から送信する。

【００５５】次に、図６には本発明によるデインタリー
ブ回路の一実施例が示されている。本実施例によるデイ
ンタリーブ回路は、たとえば、上記実施例のインタリー
ブ回路にて並べ替えたデータ系列を元の配列に並べ替え
る逆交錯回路であり、たとえば、図５のインタリーブ回
路14と同様に、たとえば図７に示す携帯電話の受信部の
復号回路26に適用される。なお、図６において、上記実
施例と同様の部分には同符号を付し、その説明は省略す
る。

【００５６】図６において、上記実施例と異なる点は、
書込み制御部200 がメモリ100 のそれぞれのアドレスを
順次シーケンシャルにアクセスしてデータ入力部102 か
らのデータをメモリ100 でのデータ配列の行方向に向か
って順次書き込む点と、その際にそれぞれのアドレスの
アドレス領域の内容値が変わらないようにアドレス値を
読み出してデータ入力部102 に戻すアドレス値抽出部20
2 を含む点と、メモリ100 の読出し側に次アドレス設定
部204 が設けられて、読出し制御部206 がその次アドレ
ス設定部204 からのあらかじめメモリ100 のそれぞれの
アドレスのアドレス領域に書き込まれた次のアドレスを
示すアドレス値に従ってメモリ100 のそれぞれのアドレ
スを順次アクセスする点とである。

【００５７】詳しくは、書込み制御部200 は、メモリ10
0 のそれぞれのアドレスをシーケンシャルにアクセスす
るライトポインタ210 を生成する制御信号生成回路であ
り、本実施例では、初期アドレスとして第１のバッファ
領域の先頭アドレス、つまり０番地が設定されてそのア
ドレスを順次インクリメントするアドレス演算部を含
む。

【００５８】アドレス値抽出部202 は、書込み制御部20
0 にてアクセスしたアドレスの内容値を読み出してその
中からアドレス領域にあらかじめ書き込まれているアド
レス値を抽出してデータ入力部102 に供給する回路であ
る。

【００５９】次アドレス設定部204 は、読出し制御部20
6 がアクセスしたアドレスの内容値からアドレス値を抽
出するアドレス抽出回路であり、本実施例では抽出した
アドレス値を読出し制御部206 に次のデータの読出し先
アドレスとして設定する。

【００６０】読出し制御部206 は、次アドレス設定部20
4 からのアドレス値に従ってメモリ100 のそれぞれのア
ドレスをアクセスするリードポインタ212 を生成する制
御信号生成回路であり、本実施例では、初期アドレスと
して第２のバッファ領域にて最初にアクセスされるアド
レス、たとえば、図３に示す例では５列16行目のアドレ
スを示す"144" があらかじめ設定されている。

【００６１】このような構成において、まず、第１のデ
ータがデータ入力部102 に供給されると、書込み制御部
200 はあらかじめ設定された初期アドレスに従ってライ
トポインタ210 を生成して、メモリ100 をアクセスす
る。これにより、たとえば、図３に示す例では、第１の
バッファ領域Ｃの０番地がアクセスされて、第１のデー
タがそのデータ領域に書き込まれる。正確には、上記実
施例と同様にライトポインタ210 により、まず、第１の
イネーブル信号がそのアドレスに供給されて内容値がア
ドレス値抽出部202 に読み出されて、その内容値の中か
らアドレス値が抽出されてデータ入力部102 に供給され
る。これにより、データ入力部102 は上記実施例と同様
にそのアドレス値にてマスクした16ビットのデータを形
成し、第２のイネーブル信号に応動したタイミング信号
により形成したデータをメモリ100に供給する。

【００６２】次に、書込み制御部200 は、初期アドレス
をインクリメントして、たとえば１番地をアクセスする
ライトポインタ210 をメモリ100 に供給する。これによ
り、データ入力部102 からのデータが１番地に書き込ま
れる。

【００６３】以下同様に、書込み制御部200 は、順次ア
ドレス値をインクリメントしてメモリ100 の2,3,4・・・の
アドレスを順次アクセスして、データ入力部102 からの
データを順次データ配列の行方向に書き込んでいく。

【００６４】一方、読出し制御部206 では、書込み制御
部200 にて初期アドレスの０番地に書き込みを行なった
後に、第２のバッファ領域Ｄの最初にアクセスされる初
期アドレスにて指示された124 番地をアクセスするリー
ドポインタ212 をメモリ100に供給する。これにより、
そのアドレスの内容値が読み出されて、データ出力部11
0 および次アドレス設定部204 に供給される。データ出
力部110 では、上記実施例と同様に空読みとなる。次ア
ドレス設定部204 では、読み出された内容値の中からア
ドレス値、この場合、"132”を抽出して、その値を読出
し制御部206 に設定する。

【００６５】次に、読出し制御部206 は、124 番地のア
ドレスのデータの読出しが終了すると、次に設定された
132 番地のアドレスをアクセスするリードポインタを生
成してメモリ100 に供給する。これにより、上記と同様
にそのアドレスの内容値がデータ出力部110 および次ア
ドレス設定部204 に供給されて、データの出力および次
アドレスの設定が実行される。ただし、データの出力は
空読みにより値"0" の出力あるいは廃棄となる。

【００６６】以下同様に、アクセスしたアドレスのアド
レス領域にあらじめ書き込まれたアドレス値に従って、
順次列方向への読み出しが実行される。そして、第２の
バッファ領域Ｄのすべての読み出しが終了すると、たと
えば、その最後にアクセスしたアドレスに書き込まれた
アドレス値"44"に従って、第１のバッファ領域Ｃでのデ
ータの読み出しに移る。この時点にて第１のバッファ領
域Ｃでは、すべてのアドレスに、たとえば、図２に示す
ようにインタリーブ回路にて並べ替えたデータ配列と同
様の配列にてそれぞれのデータが書き込まれている。つ
まり、０番地に元の配列の36番目のデータが書き込ま
れ、その行方向に順次46,56,66・・・ 番目のそれぞれのデ
ータが書き込まれている。

【００６７】そこで、読出し制御部206 は、まず前回の
アドレスから読み出したアドレス値に従って、"44"番地
をアクセスしてその内容値を読み出すと、元の配列の１
番目のデータが読み出される。これにより、データ出力
部110 にそのデータを含む44番地の内容値が供給され
て、その中から元のデータを抽出して出力する。

【００６８】一方、次アドレス設定部204 では44番地の
内容値から次のアドレス値"52"を抽出して、上記と同様
に読出し制御部206 に設定する。これにより、読出し制
御部206 は、そのアドレスをアクセスして内容値を読み
出すと、元の配列の２番目のデータが読み出される。

【００６９】以下同様に、読出し制御部206 は、次アド
レス設定部204 に読み出されたアドレス値に従って順次
それぞれのアドレスを列方向にアクセスして、インタリ
ーブ回路にて並べ替えた元の配列の順序のデータを含む
内容値をメモリ100 から読み出してデータ出力部110 に
供給する。この結果、データ出力部110 から元の配列の
データが出力されて、たとえば、図７に示す次段のフレ
ーム再構成部30に供給される。

【００７０】なお、図７において、本実施例のデインタ
リーブ回路28には、畳み込み符号化された状態のデータ
系列が供給される。詳しくは、たとえば図５に示す携帯
電話の送信部から送信された高周波信号は、アンテナ32
を介して高周波部22に受信される。高周波部22では、高
周波信号をベースバンド信号に変換して逆拡散部24に供
給する。逆拡散部24では、送信部の拡散変調部16にて拡
散した拡散符号と同様の拡散符号にて高周波部22からの
ベースバンド信号を逆拡散して、元の畳み込み符号化さ
れたデータ系列を抽出してデインタリーブ回路28に供給
する。たとえば畳み込み符号のレートが1/2 のレートで
あれば、送信部のインタリーブ回路14からのそれぞれの
ビットは２ビット１シンボルのデータとなり、1/3 のレ
ートであれば、３ビット１シンボルのデータ系列となっ
ている。したがって、逆拡散部24からデインタリーブ回
路28に供給されるデータは、それぞれ複数ビットのデー
タであり、本実施例ではデータ入力部102 の第１の領域
にたとえば、３ビットのデータを蓄積して、そのデータ
がメモリ100 の６ビットのデータ領域Ａに書き込まれ、
さらにアドレス領域の値とともに読み出されてデータ出
力部110 に供給される。これにより、データ出力部110
は、16ビットの内容値から３ビットの元のデータを抽出
してフレーム再構成部30に供給する。フレーム再構成部
30では、たとえば、ビタビ復号により３ビットのデータ
から１ビットのデータを復号して、また誤り訂正して元
のフレームを再構成する。

【００７１】以上のように本実施例のデインタリーブ回
路によれば、書込み制御部200 にて順次シーケンシャル
に書き込んだメモリ100 のそれぞれのアドレスのデータ
を読み出す際に、上記実施例のインタリーブ回路と同様
にあらじめ書き込まれたアドレス値に従って読み出すの
で、読出し制御部206 にて複雑なアドレス演算を行なう
ことなく、データを元の配列に並べ替えて有効に読み出
すことができる。

【００７２】特に、上記実施例と同様にあらかじめ書き
込まれたアドレス値に従ってそれぞれのアドレスをアク
セスすることにより、第１のバッファ領域と第２のバッ
ファ領域との間の２つの領域に亙って連続的なデータの
読み出しを円滑に実行することができる。これととも
に、書込み制御部200 ではアドレス値を単に歩進するの
みであるので、それぞれのバッファ領域内およびバッフ
ァ領域間において複雑なアドレス演算を必要としない。
したがって、１つのメモリ100 に形成された２つのバッ
ファ領域にて連続したデータ配列の書込みおよび読出し
をそれぞれの制御部に負担をかけることなく、円滑に実
行することができる。

【００７３】なお、上記各実施例では、入力データをメ
モリ100 でのデータ配列の列方向に書き込んで行方向に
読み出すインタリーブ回路と、データ配列の行方向に書
き込んで列方向に読み出すデインタリーブ回路をそれぞ
れ例に挙げて説明したが、本発明においては、上記実施
例のデインタリーブ回路をインタリーブ回路に、インタ
リーブ回路をデインタリーブ回路としてもよい。

【００７４】また、上記各実施例では、CDMA方式の携帯
電話に適用した場合を例に挙げて説明したが、本発明に
おいては、バースト誤りが生じ得る通信路を介してデー
タを伝送する任意のディジタル方式の送受信機に適用し
てもよい。

【００７５】さらに、上記各実施例では、データを列方
向に並べ替えて交錯するインタリーブ回路およびデイン
タリーブ回路を例に挙げて説明したが、本発明において
は、その交錯法は任意のものでよい。たとえば、データ
配列の斜め方向に並べ替えるもの、あるいはそれぞれ異
なる位置にランダムに並べ替えるものを含む。この場
合、従来の技術ではメモリへのアクセスがさらに複雑な
ものとなり、その書込み制御部または読出し制御部のプ
ログラムが複雑になるが、本発明によれば、あらかじめ
メモリにその配列に従った次アドレスを示すアドレス値
を書き込んでおくので、それぞれの書込み制御部および
読出し制御部への負担はほとんどない。

【００７６】また、上記実施例のデインタリーブ回路で
は、それぞれのアドレスから読み出した内容値を直接、
次アドレス設定部204 に供給して次アドレスを設定する
ようにしたが、たとえば、データ入力部102 に読み出し
たそれぞれのアドレスの内容値から次アドレスを示すア
ドレス値を抽出して読出し制御部206 に設定するように
してもよい。

【００７７】さらに、上記各実施例では、それぞれのア
ドレスがワード単位の構成となっていたが、データ系列
のビット数が少なくデータ配列が少ないものでは、バイ
ト単位など他のアクセス構成でもよい。

【００７８】

【発明の効果】このように本発明によれば、メモリのそ
れぞれのアドレスに次にアクセスするアドレスのアドレ
ス値をあらかじめ書き込んでおき、そのアドレス値に従
ってデータの書込みまたは読出しを順次実行するので、
メモリのそれぞれのアドレスをアクセスする書込み制御
手段あるいは読出し制御手段に負担をかけることなく有
効に所定のデータ配列を並べ替えることができる。

【図面の簡単な説明】

【図１】本発明によるインタリーブ回路の一実施例を示
すブロック図である。

【図２】図１の実施例によるインタリーブ回路に適用さ
れるデータ配列の並べ替え順序の例を示す図である。

【図３】図１の実施例によるインタリーブ回路に適用さ
れるメモリにあらかじめ書き込まれたアドレス値の配列
例を示す図である。

【図４】図１の実施例によるインタリーブ回路に適用さ
れるデータ入力部のレジスタ構成の例を示す図である。

【図５】図１の実施例によるインタリーブ回路が適用さ
れる携帯電話の送信部の例を示すブロック図である。

【図６】本発明によるデインタリーブ回路の一実施例を
示すブロック図である。

【図７】図６の実施例によるデインタリーブ回路が適用
される携帯電話の受信部の例を示すブロック図である。

【符号の説明】

100 メモリ 102 データ入力部 104,200 書込み制御部 106,204 次アドレス設定部 108,206 読出し制御部 110 データ出力部

Claims (16)

【特許請求の範囲】
1. 【請求項１】 所定の配列のデータを入力してその配列
   を並び替えて出力するインタリーブ回路において、該回
   路は、 少なくとも並び替えるべきデータ配列の周期のｎ倍（ｎ
   は２以上の整数）のバッファ領域を有する記憶手段であ
   って、それぞれのアドレス毎に、データが書き込まれる
   データ領域と次のデータの書き込み先を示すアドレス値
   があらかじめ書き込まれたアドレス領域とが形成された
   記憶手段と、 該記憶手段のそれぞれのアドレスのデータ領域に順次入
   力するデータを書き込むデータ書込み手段と、 該データ書き込み手段にてデータを書き込む際に、その
   アクセスしたアドレスのアドレス領域に書き込まれてい
   るアドレス値を読み出して、そのアドレス値を前記デー
   タ書込み手段に順次設定する次アドレス設定手段と、 前記記憶手段に書き込まれたデータを前記データ書込み
   手段での書き込み順序とは異なる順序にて読み出すデー
   タ読出し手段であって、少なくとも前記データ書込み手
   段がアクセスしているバッファ領域とは異なるバッファ
   領域を順次アクセスしてデータを読み出すデータ読出し
   手段とを含むことを特徴とするインタリーブ回路。
2. 【請求項２】 請求項１に記載のインタリーブ回路にお
   いて、 前記アドレス領域にあらかじめ書き込まれたアドレス値
   は、それぞれのバッファ領域内にて最後にアクセスされ
   るアドレスの次のアドレスを示すアドレス値が次のバッ
   ファ領域にて最初にアクセスされるアドレスのアドレス
   値を示し、残りすべてのアドレス値がそのバッファ領域
   内でのアドレスを示すアドレス値であり、 前記データ書込み手段は、任意のバッファ領域にて最初
   にアクセスされるアドレスのアドレス値が初期アドレス
   としてあらかじめ設定されて、以降前記次アドレス設定
   手段にて設定される前記記憶手段からのアドレス値に応
   動してそれぞれのバッファ領域のアドレスを順次アクセ
   スすることを特徴とするインタリーブ回路。
3. 【請求項３】 請求項２に記載のインタリーブ回路にお
   いて、前記バッファ領域内でのアドレスを示すアドレス
   値は、そのバッファ領域でのデータ配列の列方向のアド
   レスを示すアドレス値であることを特徴とするインタリ
   ーブ回路。
4. 【請求項４】 請求項２に記載のインタリーブ回路にお
   いて、前記バッファ領域内でのアドレスを示すアドレス
   値は、そのバッファ領域内でのデータ配列のそれぞれ異
   なる任意のアドレスを示すアドレス値であることを特徴
   とするインタリーブ回路。
5. 【請求項５】 請求項３または４に記載のインタリーブ
   回路において、前記データ読出し手段は、少なくとも前
   記データ書込み手段がアクセスする初期アドレスが設定
   されたバッファ領域とは異なるバッファ領域の最小のア
   ドレス値を初期アドレスとして、そのバッファ領域内で
   のアドレスを順次歩進して前記記憶手段の各アドレスを
   シーケンシャルにアクセスするアドレス演算手段を含む
   ことを特徴とするインタリーブ回路。
6. 【請求項６】 請求項１に記載のインタリーブ回路にお
   いて、 前記次アドレス設定手段は、前記データ書込み手段にて
   所定のアドレスを指定する際に用いられるライトポイン
   タに応動してそのアドレスの記憶内容を読み出す読出し
   手段を含み、 前記データ書込み手段は、前記次アドレス設定手段にて
   記憶内容を読み出した後にそのアドレスのデータ領域に
   データを書き込むことを特徴とするインタリーブ回路。
7. 【請求項７】 請求項６に記載のインタリーブ回路にお
   いて、前記次アドレス設定手段は、それぞれのアドレス
   から読み出した記憶内容のうちアドレス領域のビット数
   に相当するアドレス値のみを抽出するアドレス抽出手段
   を含むことを特徴とするインタリーブ回路。
8. 【請求項８】 請求項１に記載のインタリーブ回路にお
   いて、該回路は、入力したそれぞれのデータに、アドレ
   ス領域のビット数に相当するマスクビットを付加して前
   記記憶手段に供給するデータ入力手段を含むことを特徴
   とするインタリーブ回路。
9. 【請求項９】 所定の配列のデータを入力してその配列
   を並び替えて出力するインタリーブ回路において、該回
   路は、 少なくとも並び替えるべきデータ配列の周期のｎ倍（ｎ
   は２以上の整数）のバッファ領域を有する記憶手段であ
   って、それぞれのアドレス毎に、データが書き込まれる
   データ領域と該データ領域に書き込まれたデータを読み
   出した後の次に読み出すべきデータが書き込まれたアド
   レスを示すアドレス値があらかじめ書き込まれたアドレ
   ス領域とが形成された記憶手段と、 該記憶手段のバッファ領域毎にそれぞれのアドレスを順
   次アクセスしてそのデータ領域に順次入力するデータを
   書き込むデータ書込み手段と、 前記記憶手段に書き込まれたデータを前記データ書込み
   手段での書き込み順序とは異なる順序にて読み出すデー
   タ読出し手段であって、少なくとも前記データ書込み手
   段がアクセスしているバッファ領域とは異なるバッファ
   領域を順次アクセスしてデータを読み出すデータ読出し
   手段と、 該データ読出し手段にてアクセスしたアドレスの記憶内
   容の中からアドレス領域のアドレス値を検出して、その
   値を前記データ読出し手段に次アドレスとして設定する
   次アドレス設定手段とを含むことを特徴とするインタリ
   ーブ回路。
10. 【請求項１０】 請求項９に記載のインタリーブ回路に
    おいて、 前記アドレス領域にあらかじめ書き込まれたアドレス値
    は、それぞれのバッファ領域内にて最後にアクセスされ
    るアドレスの次のアドレスを示すアドレス値が次のバッ
    ファ領域にて最初にアクセスされるアドレスを示し、残
    りのアドレス値がそのバッファ領域内でのアドレスを示
    すアドレス値であり、 前記データ読出し手段には、任意のバッファ領域にて最
    初にアクセスされるアドレスのアドレス値が初期アドレ
    スとしてあらかじめ設定されていることを特徴とするデ
    インタリーブ回路。
11. 【請求項１１】 請求項10に記載のインタリーブ回路に
    おいて、前記バッファ領域内でのアドレスを示すアドレ
    ス値は、それぞれバッファ領域内でのデータ配列の列方
    向のアドレスを示すアドレス値であることを特徴とする
    インタリーブ回路。
12. 【請求項１２】 請求項10に記載のインタリーブ回路に
    おいて、前記バッファ領域内でのアドレスを示すアドレ
    ス値は、それぞれバッファ領域内でのデータ配列のそれ
    ぞれ異なる任意のアドレスを示すアドレス値であること
    を特徴とするインタリーブ回路。
13. 【請求項１３】 請求項11または12に記載のインタリー
    ブ回路において、前記データ書込み手段は、少なくとも
    前記データ読出し手段がアクセスする初期アドレスが設
    定されたバッファ領域と異なるバッファ領域の最小値の
    アドレス値を初期アドレスとして、そのバッファ領域内
    でのアドレスをシーケンシャルにアクセスしてデータ配
    列の行方向に順次データを書き込むことを特徴とするイ
    ンタリーブ回路。
14. 【請求項１４】 請求項９に記載のインタリーブ回路に
    おいて、該回路は、前記データ読出し手段にて読み出し
    たそれぞれのアドレスの記憶内容を受けて、その中から
    データを抽出して元のビット数のデータとして出力する
    データ出力手段を含むことを特徴とするインタリーブ回
    路。
15. 【請求項１５】 請求項１ないし８のいずれかに記載の
    インタリーブ回路にて並べ替えられたデータを元の配列
    に並び替えるデインタリーブ回路であって、該回路は、
    請求項９ないし請求項14のいずれかに記載の回路である
    ことを特徴とするデインタリーブ回路。
16. 【請求項１６】 請求項９ないし14のいずれかに記載の
    インタリーブ回路にて並べ替えらたデータを元の配列に
    並び替えるデインタリーブ回路であって、該回路は、請
    求項１ないし８のいずれかに記載の回路であることを特
    徴とするデインタリーブ回路。