JPH1188063A - 反転増幅回路 - Google Patents
反転増幅回路Info
- Publication number
- JPH1188063A JPH1188063A JP25131997A JP25131997A JPH1188063A JP H1188063 A JPH1188063 A JP H1188063A JP 25131997 A JP25131997 A JP 25131997A JP 25131997 A JP25131997 A JP 25131997A JP H1188063 A JPH1188063 A JP H1188063A
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- JP
- Japan
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- circuit
- input
- inverter
- inverting amplifier
- capacitance
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】
【目的】 オフセットの解消。
【構成】 入力電圧に接続された入力キャパシタンス
と、この入力キャパシタンスの出力に接続された奇数段
直列のＣＭＯＳインバータよりなるインバータ回路と、
このインバータ回路の出力をその入力に接続する帰還キ
ャパシタンスとを有する反転増幅回路において、入力キ
ャパシタンスと並列に結合キャパシタンスを接続し、こ
の結合キャパシタンスに、前記反転増幅回路と同様の反
転増幅回路を接続し、この反転増幅回路に外部から基準
電圧を入力するものである。
と、この入力キャパシタンスの出力に接続された奇数段
直列のＣＭＯＳインバータよりなるインバータ回路と、
このインバータ回路の出力をその入力に接続する帰還キ
ャパシタンスとを有する反転増幅回路において、入力キ
ャパシタンスと並列に結合キャパシタンスを接続し、こ
の結合キャパシタンスに、前記反転増幅回路と同様の反
転増幅回路を接続し、この反転増幅回路に外部から基準
電圧を入力するものである。
Description
【０００１】
【発明の属する技術分野】本発明は反転増幅回路に係
り、特に入力電圧に接続された入力キャパシタンスと、
この入力キャパシタンスの出力に接続された奇数段直列
のＣＭＯＳインバータよりなるインバータ回路と、この
インバータ回路の出力をその入力に接続する帰還キャパ
シタンスとを備えた反転増幅回路に関する。
り、特に入力電圧に接続された入力キャパシタンスと、
この入力キャパシタンスの出力に接続された奇数段直列
のＣＭＯＳインバータよりなるインバータ回路と、この
インバータ回路の出力をその入力に接続する帰還キャパ
シタンスとを備えた反転増幅回路に関する。
【０００２】
【従来の技術】コンピュータ科学におけるデジタル技術
は、微細加工技術の進歩にともなって著しい発展を遂げ
てきたが、その設備投資金額は加速度的に増加しつつあ
り、現在アナログ技術およびアナログ・デジタル混在技
術が注目されている。そこで出願人はアナログ電圧入力
を充分な線形性および駆動能力をもって後段に伝達する
反転増幅回路を出願している（特開平０７−０９４９５
７号等）。
は、微細加工技術の進歩にともなって著しい発展を遂げ
てきたが、その設備投資金額は加速度的に増加しつつあ
り、現在アナログ技術およびアナログ・デジタル混在技
術が注目されている。そこで出願人はアナログ電圧入力
を充分な線形性および駆動能力をもって後段に伝達する
反転増幅回路を出願している（特開平０７−０９４９５
７号等）。
【０００３】図３に示すように、出願人の提案した反転
増幅回路は、ＣＭＯＳインバータＩ１、Ｉ２、Ｉ３を直
列に接続し、入力電圧Ｖｉｎを入力キャパシタンスＣ１
を介して初段インバータＩ１に入力し、最終段インバー
タＩ３の出力を帰還キャパシタンスＣｏを介して初段イ
ンバータＩ１の入力に接続したもので、これらインバー
タのゲイン積による高いゲイン、および帰還キャパシタ
ンスＣｏによる帰還路によって入力電圧Ｖｉｎの反転出
力Ｖｏｕｔを高い線形特性および駆動能力をもって生成
する。またＩ２の入出力間には、レジスタンスＲＰおよ
びキャパシタンスＣＰの直列回路が接続され、その位相
補償機能によりＶｏｕｔの発振が防止されている。
増幅回路は、ＣＭＯＳインバータＩ１、Ｉ２、Ｉ３を直
列に接続し、入力電圧Ｖｉｎを入力キャパシタンスＣ１
を介して初段インバータＩ１に入力し、最終段インバー
タＩ３の出力を帰還キャパシタンスＣｏを介して初段イ
ンバータＩ１の入力に接続したもので、これらインバー
タのゲイン積による高いゲイン、および帰還キャパシタ
ンスＣｏによる帰還路によって入力電圧Ｖｉｎの反転出
力Ｖｏｕｔを高い線形特性および駆動能力をもって生成
する。またＩ２の入出力間には、レジスタンスＲＰおよ
びキャパシタンスＣＰの直列回路が接続され、その位相
補償機能によりＶｏｕｔの発振が防止されている。
【０００４】以上の反転増幅回路においてＣＭＯＳイン
バータのオフセット電圧をＶｂ、初期電荷をＱｏとする
と、式（１）の関係が成立し、
バータのオフセット電圧をＶｂ、初期電荷をＱｏとする
と、式（１）の関係が成立し、
【数１】 この式（１）における右辺は、
【数２】 の項がＱｏおよびオフセット電圧のばらつきによって変
化するため出力精度が低下した。この精度確保のために
は、従来Ｑｏを消去するためのリフレッシュ回路や、Ｖ
ｂを相殺する付加回路が必要であり、厳密な精度設定に
は大規模な回路を要した。またリフレッシュに際しては
デジタルノイズが発生するという問題があった。
化するため出力精度が低下した。この精度確保のために
は、従来Ｑｏを消去するためのリフレッシュ回路や、Ｖ
ｂを相殺する付加回路が必要であり、厳密な精度設定に
は大規模な回路を要した。またリフレッシュに際しては
デジタルノイズが発生するという問題があった。
【０００５】
【発明が解決しようとする課題】本発明はこのような背
景の下に創案されたもので、個々の反転増幅回路につい
てオフセットを解消するための可変の補正電圧を積極的
に入力するものである。
景の下に創案されたもので、個々の反転増幅回路につい
てオフセットを解消するための可変の補正電圧を積極的
に入力するものである。
【０００６】
【課題を解決するための手段】本発明に係る反転増幅回
路は、個々の反転増幅回路の特性ばらつきに対応しつつ
確実に出力精度を向上し得る反転増幅回路を提供するこ
とを目的とする。
路は、個々の反転増幅回路の特性ばらつきに対応しつつ
確実に出力精度を向上し得る反転増幅回路を提供するこ
とを目的とする。
【０００６】本発明に係る反転増幅回路は、入力キャパ
シタンスと並列な結合キャパシタンスを介して、反転増
幅回路と同様の回路を接続し、この第２の反転増幅回路
に可変の補正電圧を外部から入力するものである。
シタンスと並列な結合キャパシタンスを介して、反転増
幅回路と同様の回路を接続し、この第２の反転増幅回路
に可変の補正電圧を外部から入力するものである。
【発明の実施の態様】次に本発明に係る反転増幅回路の
一実施例を図面に基づいて説明する。
一実施例を図面に基づいて説明する。
【０００７】
【実施例】図１は本発明に係る反転増幅回路の一実施例
を示すものであり、従来例と同様に、反転増幅回路はＣ
ＭＯＳインバータＩ１１、Ｉ１２、Ｉ１３を直列に接続
してなるインバータ回路を有し、入力電圧Ｖｉｎを入力
キャパシタンスＣ１１を介して初段インバータＩ１１に
入力し、最終段インバータＩ１３の出力を帰還キャパシ
タンスＣｏ１を介して初段インバータＩ１１の入力に接
続している。Ｉ１２の入出力間には、レジスタンスＲＰ
１およびキャパシタンスＣＰ１よりなる位相補償回路が
接続されている。
を示すものであり、従来例と同様に、反転増幅回路はＣ
ＭＯＳインバータＩ１１、Ｉ１２、Ｉ１３を直列に接続
してなるインバータ回路を有し、入力電圧Ｖｉｎを入力
キャパシタンスＣ１１を介して初段インバータＩ１１に
入力し、最終段インバータＩ１３の出力を帰還キャパシ
タンスＣｏ１を介して初段インバータＩ１１の入力に接
続している。Ｉ１２の入出力間には、レジスタンスＲＰ
１およびキャパシタンスＣＰ１よりなる位相補償回路が
接続されている。
【０００８】前記初段ＣＭＯＳインバータＩ１１の入力
にはＣ１１と並列に結合キャパシタンスＣＣが接続さ
れ、この結合キャパシタンスＣＣの入力にはＣＭＯＳイ
ンバータＩ２１、Ｉ２２、Ｉ２３を直列に接続してなる
第２インバータ回路が接続されている。最終段ＣＭＯＳ
インバータＩ２３の出力は第２帰還キャパシタンスＣｏ
２を介して初段ＣＭＯＳインバータＩ２１の入力に接続
され、さらに初段ＣＭＯＳインバータＩ２１の入力に
は、可変の補正電圧Ｖｒｅｆが入力されている。以後Ｃ
Ｃ、Ｉ２１、Ｉ２２、Ｉ２３、Ｃｏ２、ＲＰ２、ＣＰ２
よりなる回路を補正回路ＡＤＪと呼ぶことにする。第２
インバータ回路においても位相補償用のレジスタンスＲ
Ｐ２、キャパシタンスＣＰ２よりなる直列回路がＩ２２
の入出力間に接続されている。
にはＣ１１と並列に結合キャパシタンスＣＣが接続さ
れ、この結合キャパシタンスＣＣの入力にはＣＭＯＳイ
ンバータＩ２１、Ｉ２２、Ｉ２３を直列に接続してなる
第２インバータ回路が接続されている。最終段ＣＭＯＳ
インバータＩ２３の出力は第２帰還キャパシタンスＣｏ
２を介して初段ＣＭＯＳインバータＩ２１の入力に接続
され、さらに初段ＣＭＯＳインバータＩ２１の入力に
は、可変の補正電圧Ｖｒｅｆが入力されている。以後Ｃ
Ｃ、Ｉ２１、Ｉ２２、Ｉ２３、Ｃｏ２、ＲＰ２、ＣＰ２
よりなる回路を補正回路ＡＤＪと呼ぶことにする。第２
インバータ回路においても位相補償用のレジスタンスＲ
Ｐ２、キャパシタンスＣＰ２よりなる直列回路がＩ２２
の入出力間に接続されている。
【０００９】ここで、入力キャパシタンスＣ１１、Ｃ２
１、結合キャパシタンスＣＣの関係は、 ＣＣ２1＝ＣＣ１１＋ＣＣ 式（２） ＣＣ＝Ｃｏ１ 式（３） Ｃｏ２＝Ｃｏ１ 式（４） と設定されており、反転増幅回路の出力Ｖｏｕｔは式
（５）のとおりとなる。
１、結合キャパシタンスＣＣの関係は、 ＣＣ２1＝ＣＣ１１＋ＣＣ 式（２） ＣＣ＝Ｃｏ１ 式（３） Ｃｏ２＝Ｃｏ１ 式（４） と設定されており、反転増幅回路の出力Ｖｏｕｔは式
（５）のとおりとなる。
【数３】
【００１０】式（５）から明らかなとおり、個々の反転
増幅回路について、Ｖｒｅｆの調整によって自由に精度
を設定でき、素子ばらつきに無関係に確実に精度を補償
し得る、また従来のリフレッシュ回路は不要になるの
で、これに起因したデジタルノイズは発生しない。なお
ＶｏｕｔのダイナミックレンジはＶｒｅｆの影響を受
け、このダイナミックレンジを最大にするためには、Ｃ
ＭＯＳインバータの電源電圧をＶｄｄとするとき、 Ｖｒｅｆ＝Ｖｄｄ／２ 式（６） とすべきである。
増幅回路について、Ｖｒｅｆの調整によって自由に精度
を設定でき、素子ばらつきに無関係に確実に精度を補償
し得る、また従来のリフレッシュ回路は不要になるの
で、これに起因したデジタルノイズは発生しない。なお
ＶｏｕｔのダイナミックレンジはＶｒｅｆの影響を受
け、このダイナミックレンジを最大にするためには、Ｃ
ＭＯＳインバータの電源電圧をＶｄｄとするとき、 Ｖｒｅｆ＝Ｖｄｄ／２ 式（６） とすべきである。
【００１１】補正回路ＡＤＪはそれ自体オフセット電圧
を有するが、反転増幅回路のＣ１１、Ｉ１１、Ｉ１２、
Ｉ１３、Ｃｏ１と補正回路ＡＤＪのＣ２１、Ｉ２１、Ｉ
２２、Ｉ２３、Ｃｏ２とを、ＬＳＩ内においてそれぞれ
近接配置することにより、各パラメータは近似したもの
となり、良好な近似において式（５）が成立する。
を有するが、反転増幅回路のＣ１１、Ｉ１１、Ｉ１２、
Ｉ１３、Ｃｏ１と補正回路ＡＤＪのＣ２１、Ｉ２１、Ｉ
２２、Ｉ２３、Ｃｏ２とを、ＬＳＩ内においてそれぞれ
近接配置することにより、各パラメータは近似したもの
となり、良好な近似において式（５）が成立する。
【００１２】図２は本発明の応用回路を示し、複数のサ
ンプルホールド回路に対して共通のＶｒｅｆを、前記補
正回路ＡＤＪを介して入力している。サンプルホールド
回路は１個の反転増幅回路よりなり、前記Ｃ１１、Ｃｏ
１においてアナログ入力電圧を保持する。一般にＬＳＩ
内において近接配置された素子の特性はほぼ同一である
ので、サンプルホールド回路が相互に近接している場合
には、このように１個の補正回路をこれら反転増幅回路
に近接して形成し、共用することが可能である。なお多
段のサンプルホールド回路等、多数の反転増幅回路が存
在する場合であって、全体の反転増幅回路が近接してい
ないときには、近接した反転増幅回路ごとに反転増幅回
路をグループ分けし、各グループについて１個の補正回
路を使用することも可能である。
ンプルホールド回路に対して共通のＶｒｅｆを、前記補
正回路ＡＤＪを介して入力している。サンプルホールド
回路は１個の反転増幅回路よりなり、前記Ｃ１１、Ｃｏ
１においてアナログ入力電圧を保持する。一般にＬＳＩ
内において近接配置された素子の特性はほぼ同一である
ので、サンプルホールド回路が相互に近接している場合
には、このように１個の補正回路をこれら反転増幅回路
に近接して形成し、共用することが可能である。なお多
段のサンプルホールド回路等、多数の反転増幅回路が存
在する場合であって、全体の反転増幅回路が近接してい
ないときには、近接した反転増幅回路ごとに反転増幅回
路をグループ分けし、各グループについて１個の補正回
路を使用することも可能である。
【発明の効果】前述のとおり、本発明に係る反転増幅回
路は、入力キャパシタンスと並列な結合キャパシタンス
を介して、反転増幅回路と同様の回路を接続し、この第
２の反転増幅回路に可変の補正電圧を外部から入力する
ので、個々の反転増幅回路の特性ばらつきに対応しつつ
確実に出力精度を向上し得るという優れた効果を有す
る。
路は、入力キャパシタンスと並列な結合キャパシタンス
を介して、反転増幅回路と同様の回路を接続し、この第
２の反転増幅回路に可変の補正電圧を外部から入力する
ので、個々の反転増幅回路の特性ばらつきに対応しつつ
確実に出力精度を向上し得るという優れた効果を有す
る。
【図１】 本発明に係る反転増幅回路の一実施例を示す
回路図である。
回路図である。
【図２】 同実施例の応用回路を示す回路図である。
【図３】 従来の反転増幅回路を示す回路図である。
Ｃ１１、Ｃ２１．．．入力キャパシタンス Ｃｏ１、Ｃｏ２．．．帰還キャパシタンス Ｉ１１、Ｉ１２、Ｉ１３、Ｉ２１、Ｉ２２、Ｉ２
３．．．ＣＭＯＳインバータ ＣＣ．．．結合キャパシタンス ＲＰ１、ＲＰ２．．．位相補償用レジスタンス ＣＰ１、ＣＰ２．．．位相補償用キャパシタンス ＳＨ．．．サンプルホールド回路 Ｖｉｎ．．．アナログ入力電圧 Ｖｏｕｔ．．．出力電圧 Ｖｒｅｆ．．．補正用電圧。 1 整理番号＝ＹＺ１９９７０４１Ａ
３．．．ＣＭＯＳインバータ ＣＣ．．．結合キャパシタンス ＲＰ１、ＲＰ２．．．位相補償用レジスタンス ＣＰ１、ＣＰ２．．．位相補償用キャパシタンス ＳＨ．．．サンプルホールド回路 Ｖｉｎ．．．アナログ入力電圧 Ｖｏｕｔ．．．出力電圧 Ｖｒｅｆ．．．補正用電圧。 1 整理番号＝ＹＺ１９９７０４１Ａ
Claims (3)
- 【請求項１】 入力電圧に接続された入力キャパシタン
スと；この入力キャパシタンスの出力に接続された奇数
段直列のＣＭＯＳインバータよりなるインバータ回路
と；インバータ回路の出力をその入力に接続する帰還キ
ャパシタンスと；を備えた反転増幅回路において、前記
インバータ回路の入力に、入力キャパシタンスと並列に
接続された結合キャパシタンスと；可変の補正電圧が接
続された第２入力キャパシタンスと；この第２入力キャ
パシタンスの出力に接続された奇数段直列のＣＭＯＳイ
ンバータよりなる第２インバータ回路と；この第２イン
バータ回路の出力をその入力に接続する第２帰還キャパ
シタンスと；を備えた補正回路がさらに設けられ、イン
バータ回路のＣＭＯＳインバータと第２インバータ回路
のＣＭＯＳインバータ、入力キャパシタンスと第２入キ
ャパシタンス、帰還キャパシタンスと第２帰還キャパシ
タンスは近接配置されていることを特徴とする反転増幅
回路。 - 【請求項２】 ＣＭＯＳインバータの電源電圧をＶｄｄ
とするとき補正電圧はＶｄｄ／２であることを特徴とす
る請求項１記載の反転増幅回路。 - 【請求項３】 反転増幅回路は複数設けられ、近傍配置
された反転増幅回路ごとにグループ分けされ、各グルー
プについて１個の共通の補正回路が設けられていること
を特徴とする請求項１記載の反転増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25131997A JPH1188063A (ja) | 1997-09-01 | 1997-09-01 | 反転増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25131997A JPH1188063A (ja) | 1997-09-01 | 1997-09-01 | 反転増幅回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1188063A true JPH1188063A (ja) | 1999-03-30 |
Family
ID=17221054
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25131997A Pending JPH1188063A (ja) | 1997-09-01 | 1997-09-01 | 反転増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1188063A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007104367A (ja) * | 2005-10-05 | 2007-04-19 | National Institute Of Advanced Industrial & Technology | 絶縁ゲート電界効果トランジスタを用いた多入力ｃｍｏｓ増幅器と、それを用いた高利得多入力ｃｍｏｓ増幅器、高安定多入力ｃｍｏｓ増幅器、高利得高安定多入力ｃｍｏｓ増幅器、多入力ｃｍｏｓ差動増幅器 |
-
1997
- 1997-09-01 JP JP25131997A patent/JPH1188063A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007104367A (ja) * | 2005-10-05 | 2007-04-19 | National Institute Of Advanced Industrial & Technology | 絶縁ゲート電界効果トランジスタを用いた多入力ｃｍｏｓ増幅器と、それを用いた高利得多入力ｃｍｏｓ増幅器、高安定多入力ｃｍｏｓ増幅器、高利得高安定多入力ｃｍｏｓ増幅器、多入力ｃｍｏｓ差動増幅器 |
| JP4686758B2 (ja) * | 2005-10-05 | 2011-05-25 | 独立行政法人産業技術総合研究所 | 絶縁ゲート電界効果トランジスタを用いた多入力ｃｍｏｓ増幅器と、それを用いた高利得多入力ｃｍｏｓ増幅器、高安定多入力ｃｍｏｓ増幅器、高利得高安定多入力ｃｍｏｓ増幅器、多入力ｃｍｏｓ差動増幅器 |
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