JPH1187700A - Semiconductor integrated circuit - Google Patents
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- JPH1187700A JPH1187700A JP23956397A JP23956397A JPH1187700A JP H1187700 A JPH1187700 A JP H1187700A JP 23956397 A JP23956397 A JP 23956397A JP 23956397 A JP23956397 A JP 23956397A JP H1187700 A JPH1187700 A JP H1187700A
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】この発明は、例えば保護回路
等の半導体集積回路に関するものであり、特に、ＭＯＳ
トランジスタの静電破壊耐量を向上させた半導体集積回
路に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor integrated circuit such as a protection circuit, and more particularly, to a MOS integrated circuit.
The present invention relates to a semiconductor integrated circuit in which a transistor has improved resistance to electrostatic breakdown.
【０００２】[0002]
【従来の技術】従来の半導体集積回路について、半導体
チップに形成される入力保護回路の場合を例にとって説
明する。2. Description of the Related Art A conventional semiconductor integrated circuit will be described by taking an input protection circuit formed on a semiconductor chip as an example.
【０００３】一般に、半導体集積回路では、内部回路と
入力用パッドとの間に入力保護回路が設けられている。
この入力保護回路は、人体からの静電気の放電等による
半導体チップの静電破壊を防止するために使用されてい
る。Generally, in a semiconductor integrated circuit, an input protection circuit is provided between an internal circuit and an input pad.
This input protection circuit is used to prevent electrostatic breakdown of a semiconductor chip due to discharge of static electricity from a human body.
【０００４】また、かかる入力保護回路として、ソー
ス、ゲートおよび基板バイアス電位を同電位にしたダミ
ーＭＯＳトランジスタを用いたものが知られている。As such an input protection circuit, there is known an input protection circuit using a dummy MOS transistor having the same source, gate and substrate bias potentials.
【０００５】[0005]
【発明が解決しようとする課題】図８は、従来の入力保
護回路の一構成例を示す回路図である。FIG. 8 is a circuit diagram showing a configuration example of a conventional input protection circuit.
【０００６】同図に示したように、入力用パッド８０１
と内部回路（図示せず）とを繋ぐ配線８０２には、入力
保護回路８０３が接続されている。As shown in FIG. 1, an input pad 801 is provided.
An input protection circuit 803 is connected to a wiring 802 that connects the internal circuit (not shown) with the input protection circuit 803.
【０００７】ここで、この入力保護回路８０３は、ｎＭ
ＯＳトランジスタ８０４とｐＭＯＳトランジスタ８０５
とを有している。そして、ｎＭＯＳトランジスタ８０４
は、ソース、ゲートおよび基板バイアス端子がグランド
ラインＧＮＤに接続されており、ドレインが配線８０２
に接続されている。一方、ｐＭＯＳトランジスタ８０５
は、ソース、ゲートおよび基板バイアス端子が同一の電
源ラインＶDDに接続されており、ドレインが配線８０２
に接続されている。Here, the input protection circuit 803 has nM
OS transistor 804 and pMOS transistor 805
And Then, the nMOS transistor 804
Has a source, a gate, and a substrate bias terminal connected to the ground line GND, and a drain connected to the wiring 802.
It is connected to the. On the other hand, pMOS transistor 805
Has a source, a gate, and a substrate bias terminal connected to the same power supply line V DD , and a drain connected to the wiring 802.
It is connected to the.
【０００８】図９は、かかる入力保護回路で使用される
ｎＭＯＳトランジスタ８０４の構造を示す概念図であ
り、（Ａ）は平面図、（Ｂ）は（Ａ）のａ−ａ断面図で
ある。FIGS. 9A and 9B are conceptual diagrams showing the structure of an nMOS transistor 804 used in such an input protection circuit. FIG. 9A is a plan view, and FIG. 9B is a sectional view taken along line aa of FIG.
【０００９】同図に示したように、ｐ型半導体基板９０
１の表面には、ｎ型ドレイン拡散層９０２とｎ型ソース
拡散層９０３とが形成されている。そして、このｎ型ド
レイン拡散層９０２とｎ型ソース拡散層９０３との間の
領域上には、ゲート酸化膜９０４を介して、ゲート電極
９０５が形成されている。[0009] As shown in FIG.
On the surface of No. 1, an n-type drain diffusion layer 902 and an n-type source diffusion layer 903 are formed. A gate electrode 905 is formed on a region between the n-type drain diffusion layer 902 and the n-type source diffusion layer 903 via a gate oxide film 904.
【００１０】なお、ｐＭＯＳトランジスタの構成も図９
の場合とほぼ同様であるので、説明を省略する。The structure of the pMOS transistor is also shown in FIG.
Since this is almost the same as the case described above, the description is omitted.
【００１１】かかる入力保護回路では、ＭＯＳトランジ
スタ内に寄生的に存在しているバイポーラトランジスタ
によって、静電破壊耐量の向上が図られている。In such an input protection circuit, the bipolar transistor which is parasitically present in the MOS transistor is used to improve the electrostatic breakdown resistance.
【００１２】例えば、図９に示したようなｎＭＯＳトラ
ンジスタ８０４では、ｎ型ソース拡散層９０３をエミッ
タとし、ｐ型半導体基板９０１をベースとし、ｎ型ドレ
イン拡散層９０２をコレクタとした寄生バイポーラトラ
ンジスタが存在している（図示せず）。For example, in an nMOS transistor 804 as shown in FIG. 9, a parasitic bipolar transistor having an n-type source diffusion layer 903 as an emitter, a p-type semiconductor substrate 901 as a base, and an n-type drain diffusion layer 902 as a collector. Present (not shown).
【００１３】このようなｎＭＯＳトランジスタ８０４に
おいて、ｎ型ドレイン拡散層９０２に静電気等によって
正電位のサージ電圧が印可された場合、このｎ型ドレイ
ン拡散層９０２とｐ型半導体基板９０１との間にアバラ
ンシェブレークダウンが生じる。そして、このときに流
れるアバランシェ電流によってｐ型半導体基板９０１の
電圧降下が生じ、ｎ型ドレイン拡散層９０２とｐ型半導
体基板９０１との間の接合を導通させるだけの電位差が
生じる。このため、この寄生バイポーラトランジスタが
オンして、かかる寄生バイポーラトランジスタにもサー
ジ電流が流れる。このサージ電流によって、ｎＭＯＳト
ランジスタ８０４の静電破壊耐量は、ｎ型ドレイン拡散
層９０２とｐ型半導体基板９０１とのダイオード接合に
おける静電破壊耐量よりも高い値に引き上げられる。In such an nMOS transistor 804, when a positive surge voltage is applied to the n-type drain diffusion layer 902 by static electricity or the like, an avalanche is applied between the n-type drain diffusion layer 902 and the p-type semiconductor substrate 901. Breakdown occurs. Then, the avalanche current flowing at this time causes a voltage drop of the p-type semiconductor substrate 901 and generates a potential difference sufficient to make the junction between the n-type drain diffusion layer 902 and the p-type semiconductor substrate 901 conductive. For this reason, the parasitic bipolar transistor is turned on, and a surge current flows through the parasitic bipolar transistor. Due to this surge current, the electrostatic breakdown strength of the nMOS transistor 804 is raised to a value higher than the electrostatic breakdown strength at the diode junction between the n-type drain diffusion layer 902 and the p-type semiconductor substrate 901.
【００１４】なお、ｐＭＯＳトランジスタ８０５の静電
破壊耐量も、ｎＭＯＳトランジスタ８０４の場合と同様
の原理で決定される。Note that the electrostatic breakdown resistance of the pMOS transistor 805 is also determined by the same principle as that of the nMOS transistor 804.
【００１５】ここで、このような入力保護回路におい
て、静電破壊耐量を向上させて十分な値を得るために
は、ＭＯＳトランジスタのゲート幅（すなわち寄生バイ
ポーラトランジスタのベース長）を長くしなければなら
ない。Here, in such an input protection circuit, in order to improve the resistance to electrostatic breakdown and obtain a sufficient value, the gate width of the MOS transistor (ie, the base length of the parasitic bipolar transistor) must be increased. No.
【００１６】これは、かかる寄生バイポーラトランジス
タにおいては、サージ電流がゲート電極９０５のゲート
幅（ベース長）方向に分散して流れるため、電流集中に
よる熱暴走を防いで静電破壊耐量を向上させるために
は、ベース長を長くして電流密度を低減させる必要があ
るためである。This is because, in such a parasitic bipolar transistor, a surge current flows in a dispersing manner in the direction of the gate width (base length) of the gate electrode 905, so that thermal runaway due to current concentration is prevented and the electrostatic breakdown resistance is improved. This is because it is necessary to increase the base length to reduce the current density.
【００１７】このため、従来の入力保護回路には、静電
破壊耐量を向上させようとするとＭＯＳトランジスタの
素子面積が大きくなってしまい、これによりチップ面積
が増大してしまうという欠点があった。For this reason, the conventional input protection circuit has a disadvantage that the element area of the MOS transistor is increased in order to improve the resistance to electrostatic breakdown, thereby increasing the chip area.
【００１８】[0018]
【課題を解決するための手段】この発明に係る半導体集
積回路は、第１導電型の半導体基板に形成された第２導
電型のソース領域および第２導電型のドレイン領域と、
ソース領域とドレイン領域との間の領域上に絶縁膜を介
して形成されたゲート電極とを有するＭＯＳトランジス
タを複数個並列に配置してなる半導体集積回路に関する
ものである。A semiconductor integrated circuit according to the present invention comprises: a second conductivity type source region and a second conductivity type drain region formed on a first conductivity type semiconductor substrate;
The present invention relates to a semiconductor integrated circuit in which a plurality of MOS transistors having a gate electrode formed on a region between a source region and a drain region via an insulating film are arranged in parallel.
【００１９】そして、隣接するＭＯＳトランジスタ間で
ソース領域とドレイン領域とが対向しており、同一のＭ
ＯＳトランジスタにおけるソース領域とドレイン領域と
の間隔が、隣接するＭＯＳトランジスタ間におけるソー
ス領域とドレイン領域との間隔と実質的に同一であり、
それぞれのＭＯＳトランジスタのソース領域どうしが互
いに接続され且つそれぞれのＭＯＳトランジスタのドレ
イン領域どうしが互いに接続されたことを特徴としてい
る。The source region and the drain region are opposed to each other between the adjacent MOS transistors.
The distance between the source region and the drain region in the OS transistor is substantially the same as the distance between the source region and the drain region between adjacent MOS transistors;
The source regions of the respective MOS transistors are connected to each other, and the drain regions of the respective MOS transistors are connected to each other.
【００２０】このような構成によれば、ＭＯＳトランジ
スタの素子面積を増大させることなく、寄生バイポーラ
トランジスタ個数を増やして実質的にベース長を増加さ
せることができる。そして、これにより、チップ面積を
増大させることなく、静電破壊耐量を向上させることが
可能になる。According to such a configuration, the base length can be substantially increased by increasing the number of parasitic bipolar transistors without increasing the element area of the MOS transistor. As a result, it is possible to improve the resistance to electrostatic breakdown without increasing the chip area.
【００２１】[0021]
【発明の実施の形態】以下、この発明の実施の形態につ
いて、この発明を入力保護回路に適用した場合を例にと
って、図面を用いて説明する。なお、図中、各構成成分
の大きさ、形状および配置関係は、この発明が理解でき
る程度に概略的に示してあるにすぎず、また、以下に説
明する数値的条件は単なる例示にすぎないことを理解さ
れたい。DESCRIPTION OF THE PREFERRED EMBODIMENTS Embodiments of the present invention will be described below with reference to the drawings, taking the case where the present invention is applied to an input protection circuit as an example. In the drawings, the size, shape, and arrangement of each component are only schematically shown to an extent that the present invention can be understood, and numerical conditions described below are merely examples. Please understand that.
【００２２】第１の実施の形態 まず、この発明の第１の実施の形態について、図１およ
び図２を用いて説明する。First Embodiment First, a first embodiment of the present invention will be described with reference to FIGS.
【００２３】図１は、この実施の形態に係る半導体集積
回路の要部構成を概略的に示す平面図であり、（Ａ）は
平面図、（Ｂ）は（Ａ）のａ−ａ断面図である。FIGS. 1A and 1B are plan views schematically showing the main parts of a semiconductor integrated circuit according to this embodiment. FIG. 1A is a plan view, and FIG. 1B is a sectional view taken along line aa of FIG. It is.
【００２４】同図に示したように、ｐ型半導体基板１０
１の表面には、ｎ型ドレイン拡散層１０２とｎ型ソース
拡散層１０３とが形成され、さらに、ｎ型ドレイン拡散
層１０４とｎ型ソース拡散層１０５とが形成されてい
る。ここで、図１に示したように、ｎ型ドレイン拡散層
１０４はｎ型ソース拡散層１０３に隣接させて配置さ
れ、また、ｎ型ソース拡散層１０５はｎ型ドレイン拡散
層１０２に隣接させて配置されている。As shown in FIG. 1, the p-type semiconductor substrate 10
On the surface of 1, an n-type drain diffusion layer 102 and an n-type source diffusion layer 103 are formed, and further, an n-type drain diffusion layer 104 and an n-type source diffusion layer 105 are formed. Here, as shown in FIG. 1, the n-type drain diffusion layer 104 is disposed adjacent to the n-type source diffusion layer 103, and the n-type source diffusion layer 105 is disposed adjacent to the n-type drain diffusion layer 102. Are located.
【００２５】そして、このｐ型半導体基板１０１上に
は、ゲート酸化膜１０６ａを介して、ｎ型ドレイン拡散
層１０２とｎ型ソース拡散層１０３との間の領域および
ｎ型ドレイン拡散層１０４とｎ型ソース拡散層１０５と
の間の領域を覆うように、ゲート電極１０６が形成され
ている。On the p-type semiconductor substrate 101, a region between the n-type drain diffusion layer 102 and the n-type source diffusion layer 103 and an n-type drain diffusion layer 104 A gate electrode 106 is formed so as to cover a region between the source diffusion layer 105 and the mold source.
【００２６】これにより、ｎ型ドレイン拡散層１０２、
ｎ型ソース拡散層１０３およびゲート電極１０６によっ
てｎＭＯＳトランジスタ１０７が構成され、且つ、ｎ型
ドレイン拡散層１０４、ｎ型ソース拡散層１０５および
ゲート電極１０６によってｎＭＯＳトランジスタ１０８
が構成されている。As a result, the n-type drain diffusion layer 102,
An nMOS transistor 107 is formed by the n-type source diffusion layer 103 and the gate electrode 106, and an nMOS transistor 108 is formed by the n-type drain diffusion layer 104, the n-type source diffusion layer 105 and the gate electrode 106.
Is configured.
【００２７】ここで、２個のｎ型ドレイン拡散層１０
２，１０４は、同じ不純物プロファイルを有している。
同様に、２個のｎ型ソース拡散層１０３，１０５も、同
じ不純物プロファイルを有している。Here, the two n-type drain diffusion layers 10
2 and 104 have the same impurity profile.
Similarly, the two n-type source diffusion layers 103 and 105 have the same impurity profile.
【００２８】また、この実施の形態では、２個のｎＭＯ
Ｓトランジスタ１０７，１０８のソース・ドレイン間距
離（すなわち、ｎ型ドレイン拡散層１０２とｎ型ソース
拡散層１０３との距離、および、ｎ型ドレイン拡散層１
０４とｎ型ソース拡散層１０５との距離）は、同一の値
Ｘとした。さらに、２個のｎＭＯＳトランジスタ１０
７，１０８間における拡散層の距離（すなわち、ｎ型ド
レイン拡散層１０２とｎ型ソース拡散層１０５との距
離、および、ｎ型ソース拡散層１０３とｎ型ドレイン拡
散層１０４との距離）も、各ｎＭＯＳトランジスタ１０
７，１０８のソース・ドレイン間距離と同一の値Ｘとし
た。In this embodiment, two nMOs are used.
The distance between the source and drain of the S transistors 107 and 108 (that is, the distance between the n-type drain diffusion layer 102 and the n-type source diffusion layer 103 and the n-type drain diffusion layer 1
04 and the n-type source diffusion layer 105) have the same value X. Furthermore, two nMOS transistors 10
The distance between the diffusion layers 7 and 108 (that is, the distance between the n-type drain diffusion layer 102 and the n-type source diffusion layer 105 and the distance between the n-type source diffusion layer 103 and the n-type drain diffusion layer 104) is also determined. Each nMOS transistor 10
The value X was the same as the source-drain distance of 7, 108.
【００２９】このように、この実施の形態では、ｎ型ド
レイン拡散層１０２，１０４の不純物濃度およびｎ型ソ
ース拡散層１０３，１０５の不純物濃度をそれぞれ同一
とし、且つ、これらの４個の拡散層１０２〜１０５相互
間の距離をすべて同じ値Ｘとしたので、同一特性の４個
のバイポーラトランジスタを寄生的に形成することがで
きる。As described above, in this embodiment, the impurity concentrations of the n-type drain diffusion layers 102 and 104 and the impurity concentrations of the n-type source diffusion layers 103 and 105 are the same, and the four diffusion layers are used. Since all of the distances between 102 and 105 have the same value X, four bipolar transistors having the same characteristics can be formed parasitically.
【００３０】図２（Ａ）は、かかるバイポーラトランジ
スタの構造を説明するための概念図である。FIG. 2A is a conceptual diagram for explaining the structure of such a bipolar transistor.
【００３１】同図に示したように、バイポーラトランジ
スタ２０６は、ｎ型ソース拡散層１０３をエミッタと
し、ｐ型半導体基板１０１をベースとし、且つ、ｎ型ド
レイン拡散層１０２をコレクタとしている。また、バイ
ポーラトランジスタ２０７は、ｎ型ソース拡散層１０５
をエミッタとし、ｐ型半導体基板１０１をベースとし、
且つ、ｎ型ドレイン拡散層１０４をコレクタとしてい
る。さらに、バイポーラトランジスタ２０８は、ｎ型ソ
ース拡散層１０３をエミッタとし、ｐ型半導体基板１０
１をベースとし、且つ、ｎ型ドレイン拡散層１０４をコ
レクタとしている。そして、バイポーラトランジスタ２
０９は、ｎ型ソース拡散層１０５をエミッタとし、ｐ型
半導体基板１０１をベースとし、且つ、ｎ型ドレイン拡
散層１０２をコレクタとしている。As shown in the figure, the bipolar transistor 206 has the n-type source diffusion layer 103 as an emitter, the p-type semiconductor substrate 101 as a base, and the n-type drain diffusion layer 102 as a collector. Further, the bipolar transistor 207 includes the n-type source diffusion layer 105.
As an emitter, a p-type semiconductor substrate 101 as a base,
In addition, the n-type drain diffusion layer 104 is used as a collector. Further, the bipolar transistor 208 has the n-type source diffusion layer 103 as an emitter and the p-type semiconductor substrate 10
1 as a base and the n-type drain diffusion layer 104 as a collector. And the bipolar transistor 2
Reference numeral 09 denotes an n-type source diffusion layer 105 as an emitter, a p-type semiconductor substrate 101 as a base, and an n-type drain diffusion layer 102 as a collector.
【００３２】なお、ｐＭＯＳトランジスタおよびこれに
寄生するバイポーラトランジスタの構成も図１および図
２（Ａ）の場合とほぼ同様であるので、説明を省略す
る。The configurations of the pMOS transistor and the bipolar transistor parasitic thereto are almost the same as those in FIGS. 1 and 2A, and therefore the description is omitted.
【００３３】図２（Ｂ）は、この実施の形態のｎＭＯＳ
トランジスタ１０７，１０８およびｐＭＯＳトランジス
タ（図１では図示せず）を用いて構成した入力保護回路
を示す回路図である。FIG. 2B shows the nMOS of this embodiment.
FIG. 2 is a circuit diagram showing an input protection circuit configured using transistors 107 and 108 and a pMOS transistor (not shown in FIG. 1).
【００３４】同図に示したように、入力用パッド２０１
と内部回路（図示せず）とを繋ぐ配線２０２には、入力
保護回路２０３が接続されている。As shown in FIG.
An input protection circuit 203 is connected to a wiring 202 connecting the internal circuit (not shown) to the input circuit.
【００３５】この入力保護回路２０３は、並列に接続さ
れた２個のｎＭＯＳトランジスタ１０７，１０８と、並
列に接続された２個のｐＭＯＳトランジスタ２０４，２
０５とを有している。そして、ｎＭＯＳトランジスタ１
０７，１０８は、ソース、ゲートおよび基板バイアス端
子がグランドラインＧＮＤに接続されており、ドレイン
が配線２０２に接続されている。一方、ｐＭＯＳトラン
ジスタ２０４，２０５は、ソース、ゲートおよび基板バ
イアス端子が同一の電源ラインＶDDに接続されており、
ドレインが配線２０２に接続されている。The input protection circuit 203 includes two nMOS transistors 107 and 108 connected in parallel and two pMOS transistors 204 and 2 connected in parallel.
05. And the nMOS transistor 1
In 07 and 108, the source, the gate, and the substrate bias terminal are connected to the ground line GND, and the drain is connected to the wiring 202. On the other hand, the source, gate and substrate bias terminals of the pMOS transistors 204 and 205 are connected to the same power supply line V DD ,
The drain is connected to the wiring 202.
【００３６】また、この入力保護回路２０３は、寄生的
に形成された８個のバイポーラトランジスタ２０６〜２
１３を備えている。The input protection circuit 203 includes eight bipolar transistors 206 to 2 formed parasitically.
13 is provided.
【００３７】このうち、４個のバイポーラトランジスタ
２０６〜２０９は、ｎＭＯＳトランジスタ１０７，１０
８と並列に接続されている。すなわち、バイポーラトラ
ンジスタ２０６〜２０９は、それぞれ、ベースおよびエ
ミッタがグランドラインＧＮＤに接続されており、且
つ、コレクタが配線２０２に接続されている。Of these, the four bipolar transistors 206 to 209 are nMOS transistors 107 and 10
8 is connected in parallel. That is, each of the bipolar transistors 206 to 209 has a base and an emitter connected to the ground line GND, and a collector connected to the wiring 202.
【００３８】また、これと同様にして、２個のｐＭＯＳ
トランジスタ２０４，２０５に寄生して、４個のバイポ
ーラトランジスタ２１０〜２１３が形成されている。Similarly, two pMOSs
Four bipolar transistors 210 to 213 are formed parasitic on the transistors 204 and 205.
【００３９】そして、これらの４個のバイポーラトラン
ジスタ２１０〜２１３は、ｐＭＯＳトランジスタ２０
４，２０５と並列に接続されている。すなわち、バイポ
ーラトランジスタ２１０〜２１３は、それぞれ、ベース
およびエミッタが電源ラインＶDDに接続されており、且
つ、コレクタが配線２０２に接続されている。The four bipolar transistors 210 to 213 are connected to the pMOS transistor 20.
4,205 and connected in parallel. That is, each of the bipolar transistors 210 to 213 has a base and an emitter connected to the power supply line VDD , and a collector connected to the wiring 202.
【００４０】次に、この実施の形態に係る半導体集積回
路が静電破壊耐量を向上させることができる理由につい
て説明する。Next, the reason why the semiconductor integrated circuit according to this embodiment can improve the resistance to electrostatic breakdown will be described.
【００４１】図１および図２に示したｎＭＯＳトランジ
スタ１０７，１０８において、ｎ型ドレイン拡散層１０
２，１０４に静電気等によって正電位のサージ電圧が印
可された場合、このｎ型ドレイン拡散層１０２，１０４
とｐ型半導体基板１０１との間にアバランシェブレーク
ダウンが生じる。そして、このときに流れるアバランシ
ェ電流によってｐ型半導体基板１０１の電圧降下が生
じ、ｎ型ドレイン拡散層１０２，１０４とｐ型半導体基
板１０１との間の接合を導通させるだけの電位差が生じ
る。このため、このバイポーラトランジスタ２０６〜２
０９がオンして、かかるバイポーラトランジスタ２０６
〜２０９にもサージ電流が流れる。そして、このサージ
電流によって、ｎＭＯＳトランジスタ１０７，１０８の
静電破壊耐量が引き上げられる。ここで、上述したよう
に、各ドレイン拡散層１０２，１０４は不純物濃度が同
一であり且つ各ソース拡散層１０３，１０５も不純物濃
度が同一であるので、４個のバイポーラトランジスタ２
０６〜２０９はほぼ同一の電流輸送能力を備えており、
従って、上述のサージ電流は各バイポーラトランジスタ
２０６〜２０９にほぼ均等に流れる。In the nMOS transistors 107 and 108 shown in FIGS. 1 and 2, the n-type drain diffusion layer 10
When a positive surge voltage is applied to the n-type drain diffusion layers 102 and 104 due to static electricity or the like,
Avalanche breakdown occurs between the semiconductor substrate 101 and the p-type semiconductor substrate 101. Then, the avalanche current flowing at this time causes a voltage drop in the p-type semiconductor substrate 101, and a potential difference is generated to make the junction between the n-type drain diffusion layers 102 and 104 and the p-type semiconductor substrate 101 conductive. Therefore, bipolar transistors 206 to 2
09 turns on and the bipolar transistor 206
Surge current also flows through. Then, due to the surge current, the electrostatic breakdown strength of the nMOS transistors 107 and 108 is increased. Here, as described above, the drain diffusion layers 102 and 104 have the same impurity concentration, and the source diffusion layers 103 and 105 also have the same impurity concentration.
06 to 209 have almost the same current carrying capacity,
Therefore, the above-mentioned surge current flows through the bipolar transistors 206 to 209 almost equally.
【００４２】なお、ｐＭＯＳトランジスタ２０４，２０
５の場合も、ｎＭＯＳトランジスタ１０７，１０８の場
合と同様、寄生バイポーラトランジスタ２１０〜２１３
によって、静電破壊耐量を引き上げることができる。The pMOS transistors 204 and 20
5, the parasitic bipolar transistors 210 to 213 similarly to the case of the nMOS transistors 107 and 108.
Thereby, the electrostatic breakdown strength can be increased.
【００４３】このように、この実施の形態によれば、寄
生バイポーラトランジスタを、同一のＭＯＳトランジス
タ１０７，１０８，２０４，２０５内だけでなく、隣接
するＭＯＳトランジスタ間にも形成することができる。
従って、ＭＯＳトランジスタ１個あたりの寄生バイポー
ラトランジスタの形成数を、従来の２倍にすることがで
きる。As described above, according to this embodiment, the parasitic bipolar transistor can be formed not only in the same MOS transistor 107, 108, 204, 205 but also between adjacent MOS transistors.
Therefore, the number of parasitic bipolar transistors formed per MOS transistor can be doubled as compared with the conventional case.
【００４４】さらに、通常の半導体集積回路では、ドレ
イン拡散層１０２，１０４およびソース拡散層１０３，
１０５は、アルミニウム配線（図示せず）との接続のた
めのコンタクト領域や、ゲート電極１０６のコンタクト
合わせ余裕、周辺分離領域（図示せず）とのコンタクト
合わせ余裕等を確保するために、長さの方が幅よりも数
倍大きくなる。従って、隣接するＭＯＳトランジスタ間
に形成されたバイポーラトランジスタ２０８，２０９
は、同一ＭＯＳトランジスタ内に形成されたバイポーラ
トランジスタ２０６，２０７よりもベース長を大きくす
ることができ、この点も、静電破壊耐量を向上させる上
で非常に有効である。Further, in a normal semiconductor integrated circuit, the drain diffusion layers 102 and 104 and the source diffusion layers 103 and
Reference numeral 105 denotes a length for securing a contact region for connection with an aluminum wiring (not shown), a contact alignment allowance for the gate electrode 106, a contact alignment allowance for a peripheral isolation region (not shown), and the like. Is several times larger than the width. Therefore, bipolar transistors 208 and 209 formed between adjacent MOS transistors are formed.
Can have a longer base length than the bipolar transistors 206 and 207 formed in the same MOS transistor, which is also very effective in improving the resistance to electrostatic breakdown.
【００４５】このような理由により、この実施の形態に
よれば、素子面積を増大させることなく静電破壊耐量を
向上させることができる。For this reason, according to this embodiment, the electrostatic breakdown strength can be improved without increasing the element area.
【００４６】第２の実施の形態 次に、この発明の第２の実施の形態について、図３を用
いて説明する。Second Embodiment Next, a second embodiment of the present invention will be described with reference to FIG.
【００４７】図３は、この実施の形態に係る半導体集積
回路の要部構成を概略的に示す平面図である。FIG. 3 is a plan view schematically showing a configuration of a main part of the semiconductor integrated circuit according to this embodiment.
【００４８】同図に示したように、ｐ型半導体基板３０
１の表面には、Ｌ形のｎ型ドレイン拡散層３０２と矩形
のｎ型ソース拡散層３０３とが形成されており、さら
に、Ｌ形のｎ型ドレイン拡散層３０４と矩形のｎ型ソー
ス拡散層３０５とが形成されている。As shown in FIG.
1, an L-type n-type drain diffusion layer 302 and a rectangular n-type source diffusion layer 303 are formed, and furthermore, an L-type n-type drain diffusion layer 304 and a rectangular n-type source diffusion layer 305 are formed.
【００４９】また、このｐ型半導体基板３０１上には、
図示しないゲート酸化膜を介して、ｎ型ドレイン拡散層
３０２とｎ型ソース拡散層３０３との間の領域およびｎ
型ドレイン拡散層３０４とｎ型ソース拡散層３０５との
間の領域を覆うように、ゲート電極３０６が形成されて
いる。Further, on the p-type semiconductor substrate 301,
A region between n-type drain diffusion layer 302 and n-type source diffusion layer 303 and n
Gate electrode 306 is formed so as to cover a region between type drain diffusion layer 304 and n-type source diffusion layer 305.
【００５０】そして、ｎ型ドレイン拡散層３０２、ｎ型
ソース拡散層３０３およびゲート電極３０６によってｎ
ＭＯＳトランジスタ３０７が構成され、且つ、ｎ型ドレ
イン拡散層３０４、ｎ型ソース拡散層３０５およびゲー
ト電極３０６によってｎＭＯＳトランジスタ３０８が構
成されている。Then, n-type drain diffusion layer 302, n-type source diffusion layer 303 and gate electrode 306 form n
A MOS transistor 307 is formed, and an nMOS transistor 308 is formed by the n-type drain diffusion layer 304, the n-type source diffusion layer 305, and the gate electrode 306.
【００５１】ここで、図３に示したように、ｎ型ドレイ
ン拡散層３０２とｎ型ソース拡散層３０５とは、互いに
隣接し、且つ、ｎ型ドレイン拡散層３０２の側面がｎ型
ソース拡散層３０５の側面３０５ａ，３０５ｂと対向す
るように形成されている。また、これと同様に、ｎ型ド
レイン拡散層３０４とｎ型ソース拡散層３０３とは、互
いに隣接し、且つ、ｎ型ドレイン拡散層３０４の側面が
ｎ型ソース拡散層３０３の側面３０３ａ，３０３ｂと対
向するように形成されている。Here, as shown in FIG. 3, the n-type drain diffusion layer 302 and the n-type source diffusion layer 305 are adjacent to each other, and the side surface of the n-type drain diffusion layer 302 is 305 are formed so as to face side surfaces 305a and 305b. Similarly, the n-type drain diffusion layer 304 and the n-type source diffusion layer 303 are adjacent to each other, and the side surface of the n-type drain diffusion layer 304 is the same as the side surfaces 303a and 303b of the n-type source diffusion layer 303. They are formed so as to face each other.
【００５２】この実施の形態でも、上述の第１の実施の
形態と同様、２個のｎ型ドレイン拡散層３０２，３０４
は同じ不純物プロファイルを有しており、且つ、２個の
ｎ型ソース拡散層３０３，３０５は同じ不純物プロファ
イルを有している。In this embodiment, as in the first embodiment, two n-type drain diffusion layers 302 and 304 are provided.
Have the same impurity profile, and the two n-type source diffusion layers 303 and 305 have the same impurity profile.
【００５３】また、この実施の形態でも、２個のｎＭＯ
Ｓトランジスタ３０７，３０８のソース・ドレイン間距
離（すなわち、ｎ型ドレイン拡散層３０２とｎ型ソース
拡散層３０３との距離、および、ｎ型ドレイン拡散層３
０４とｎ型ソース拡散層３０５との距離）は、同一の値
Ｘとした（図示せず）。さらに、２個のｎＭＯＳトラン
ジスタ３０７，３０８間における拡散層の距離（すなわ
ち、ｎ型ドレイン拡散層３０２とｎ型ソース拡散層３０
５との距離、および、ｎ型ソース拡散層３０３とｎ型ド
レイン拡散層３０４との距離）も、各ｎＭＯＳトランジ
スタ３０７，３０８のソース・ドレイン間距離と同一の
値Ｘとした。Also in this embodiment, two nMOs
The distance between the source and drain of the S transistors 307 and 308 (that is, the distance between the n-type drain diffusion layer 302 and the n-type source diffusion layer 303 and the n-type drain diffusion layer 3
04 and the n-type source diffusion layer 305) were set to the same value X (not shown). Further, the distance of the diffusion layer between the two nMOS transistors 307 and 308 (that is, the n-type drain diffusion layer 302 and the n-type source diffusion layer 30)
5 and the distance between the n-type source diffusion layer 303 and the n-type drain diffusion layer 304) were also set to the same value X as the source-drain distance of each of the nMOS transistors 307 and 308.
【００５４】このように、この実施の形態でも、ｎ型ド
レイン拡散層３０２，３０４の不純物濃度およびｎ型ソ
ース拡散層３０３，３０５の不純物濃度をそれぞれ同一
とし、且つ、４個の拡散層３０２〜３０５の間のの距離
をすべて同じ値Ｘとしたので、同一特性の４個のバイポ
ーラトランジスタを寄生的に形成することができる。As described above, also in this embodiment, the impurity concentration of the n-type drain diffusion layers 302 and 304 and the impurity concentration of the n-type source diffusion layers 303 and 305 are the same, and the four diffusion layers 302 to 304 are formed. Since all the distances between 305 are the same value X, four bipolar transistors having the same characteristics can be formed parasitically.
【００５５】なお、ｐＭＯＳトランジスタの構成も図１
の場合とほぼ同様であるので、説明を省略する。The structure of the pMOS transistor is also shown in FIG.
Since this is almost the same as the case described above, the description is omitted.
【００５６】また、ｎＭＯＳトランジスタ３０７，３０
８およびｐＭＯＳトランジスタ（図３では図示せず）を
用いて構成した入力保護回路の構成も、上述の第１の実
施の形態の場合（図２参照）と同様であるので、説明を
省略する。The nMOS transistors 307 and 30
8 and a pMOS transistor (not shown in FIG. 3), the configuration of the input protection circuit is the same as in the case of the above-described first embodiment (see FIG. 2), and a description thereof will be omitted.
【００５７】この実施の形態によれば、上述のような構
成により、第１の実施の形態と同様にして合計８個の寄
生バイポーラトランジスタを形成することができる。従
って、第１の実施の形態の場合と同様の理由により、静
電破壊耐量を向上させることができる。According to this embodiment, a total of eight parasitic bipolar transistors can be formed with the above-described configuration in the same manner as in the first embodiment. Therefore, for the same reason as in the first embodiment, the electrostatic breakdown strength can be improved.
【００５８】また、この実施の形態では、ドレイン拡散
層３０２，３０４をＬ形に形成してソース拡散層３０
３，３０５の二側面３０３ａ，３０３ｂ，３０５ａ，３
０５ｂを囲むようにしたので、隣接するＭＯＳトランジ
スタ間に形成されたバイポーラトランジスタのベース長
を、上述の第１の実施の形態の場合よりもさらに大きく
することができる。In this embodiment, the drain diffusion layers 302 and 304 are formed in an L-shape to form the source diffusion layer 30.
3,305 two side surfaces 303a, 303b, 305a, 3
Since the transistor 05b is surrounded, the base length of the bipolar transistor formed between the adjacent MOS transistors can be further increased as compared with the case of the first embodiment.
【００５９】従って、この実施の形態によれば、素子面
積の増大を伴わずに、第１の実施の形態の場合よりもさ
らに静電破壊耐量を向上させることができる。Therefore, according to this embodiment, it is possible to further improve the electrostatic breakdown withstand capability as compared with the first embodiment without increasing the element area.
【００６０】なお、この実施の形態では、上述のよう
に、ドレイン拡散層をＬ形に形成してソース拡散層の二
側面を囲む構造としたが、ソース拡散層の三側面を囲む
構造としてもよいことはもちろんである。また、ソース
拡散層がドレイン拡散層を囲むように形成できること
も、もちろんである。In this embodiment, as described above, the drain diffusion layer is formed in an L-shape to surround the two side surfaces of the source diffusion layer. The good thing is, of course. Also, it goes without saying that the source diffusion layer can be formed so as to surround the drain diffusion layer.
【００６１】第３の実施の形態 次に、この発明の第３の実施の形態について、図４およ
び図５を用いて説明する。 Third Embodiment Next, a third embodiment of the present invention will be described with reference to FIGS.
【００６２】図４は、この実施の形態に係る半導体集積
回路の要部構成を概略的に示す平面図である。FIG. 4 is a plan view schematically showing a main configuration of a semiconductor integrated circuit according to this embodiment.
【００６３】同図に示したように、ｐ型半導体基板４０
１の表面には、ｎ型ドレイン拡散層４０２とｎ型ソース
拡散層４０３とが形成され、さらに、ｎ型ドレイン拡散
層４０４とｎ型ソース拡散層４０５とが形成されてい
る。As shown in FIG.
On the surface of No. 1, an n-type drain diffusion layer 402 and an n-type source diffusion layer 403 are formed, and further, an n-type drain diffusion layer 404 and an n-type source diffusion layer 405 are formed.
【００６４】また、このｐ型半導体基板４０１上には、
図示しないゲート酸化膜を介して、ｎ型ドレイン拡散層
４０２とｎ型ソース拡散層４０３との間の領域、ｎ型ソ
ース拡散層４０３とｎ型ドレイン拡散層４０４との間の
領域、ｎ型ドレイン拡散層４０４とｎ型ソース拡散層４
０５との間の領域およびｎ型ソース拡散層４０５とｎ型
ドレイン拡散層４０２との間の領域を覆うように、十字
形のゲート電極４０６が形成されている。Further, on the p-type semiconductor substrate 401,
A region between the n-type drain diffusion layer 402 and the n-type source diffusion layer 403, a region between the n-type source diffusion layer 403 and the n-type drain diffusion layer 404, an n-type drain Diffusion layer 404 and n-type source diffusion layer 4
A cross-shaped gate electrode 406 is formed so as to cover a region between the gate electrode 05 and the region between the n-type source diffusion layer 405 and the n-type drain diffusion layer 402.
【００６５】ここで、この実施の形態でも、２個のｎ型
ドレイン拡散層４０２，４０４の不純物プロファイルは
同一とし、且つ、２個のｎ型ソース拡散層３０３，３０
５の不純物プロファイルも同一とした。Here, also in this embodiment, the impurity profiles of the two n-type drain diffusion layers 402 and 404 are the same, and the two n-type source diffusion layers 303 and 30 are used.
The impurity profile of No. 5 was also the same.
【００６６】そして、拡散層４０２〜４０５相互間の距
離も、それぞれ同一の値Ｘとした（図示せず）。The distance between the diffusion layers 402 to 405 was also set to the same value X (not shown).
【００６７】このような構成により、この実施の形態で
は、４個のｎＭＯＳトランジスタ４０７〜４１０を得る
ことができる。With this configuration, in this embodiment, four nMOS transistors 407 to 410 can be obtained.
【００６８】このように、この実施の形態でも、ｎ型ド
レイン拡散層４０２，４０４の不純物濃度およびｎ型ソ
ース拡散層４０３，４０５の不純物濃度をそれぞれ同一
とし、且つ、４個の拡散層４０２〜４０５相互間の距離
をすべて同じ値Ｘとしたので、同一特性の４個のバイポ
ーラトランジスタを寄生的に形成することができる。As described above, also in this embodiment, the impurity concentrations of the n-type drain diffusion layers 402 and 404 and the impurity concentrations of the n-type source diffusion layers 403 and 405 are the same, and the four diffusion layers 402 to 405 are formed. Since all the distances between the 405 are the same value X, four bipolar transistors having the same characteristics can be formed in a parasitic manner.
【００６９】なお、ｐＭＯＳトランジスタの構成も図１
の場合とほぼ同様であるので、説明を省略する。The structure of the pMOS transistor is also shown in FIG.
Since this is almost the same as the case described above, the description is omitted.
【００７０】図５は、この実施の形態のｎＭＯＳトラン
ジスタ４０７〜４１０およびｐＭＯＳトランジスタ（図
１では図示せず）を用いて構成した入力保護回路を示す
回路図である。FIG. 5 is a circuit diagram showing an input protection circuit formed using nMOS transistors 407 to 410 and a pMOS transistor (not shown in FIG. 1) of this embodiment.
【００７１】同図に示したように、入力用パッド５０１
と内部回路（図示せず）とを繋ぐ配線５０２には、入力
保護回路５０３が接続されている。As shown in FIG.
An input protection circuit 503 is connected to a wiring 502 connecting the power supply and an internal circuit (not shown).
【００７２】そして、この入力保護回路５０３は、並列
に接続された４個のｎＭＯＳトランジスタ４０７〜４１
０と、並列に接続された４個のｐＭＯＳトランジスタ５
０４〜５０７とを有している。そして、ｎＭＯＳトラン
ジスタ４０７〜４１０は、ソース、ゲートおよび基板バ
イアス端子がグランドラインＧＮＤに接続されており、
ドレインが配線５０２に接続されている。一方、ｐＭＯ
Ｓトランジスタ５０４〜５０７は、ソース、ゲートおよ
び基板バイアス端子が同一の電源ラインＶDDに接続され
ており、ドレインが配線５０２に接続されている。The input protection circuit 503 includes four nMOS transistors 407 to 41 connected in parallel.
0 and four pMOS transistors 5 connected in parallel.
04 to 507. The source, gate and substrate bias terminals of the nMOS transistors 407 to 410 are connected to the ground line GND.
The drain is connected to the wiring 502. On the other hand, pMO
In the S transistors 504 to 507, the source, the gate, and the substrate bias terminal are connected to the same power supply line V DD , and the drain is connected to the wiring 502.
【００７３】また、図５に示したように、この入力保護
回路５０３は、第１の実施の形態の場合（図２（Ａ）参
照）と同様にして寄生的に形成された８個のバイポーラ
トランジスタ５０８〜５１５を備えている。As shown in FIG. 5, this input protection circuit 503 is composed of eight parasitically formed bipolar transistors as in the case of the first embodiment (see FIG. 2A). Transistors 508 to 515 are provided.
【００７４】このうち、４個のバイポーラトランジスタ
５０８〜５１１は、ｎＭＯＳトランジスタ４０７〜４１
０と並列に接続されている。すなわち、バイポーラトラ
ンジスタ５０８〜５１１は、それぞれ、ベースおよびエ
ミッタがグランドラインＧＮＤに接続されており、且
つ、コレクタが配線５０２に接続されている。Of these, the four bipolar transistors 508 to 511 are nMOS transistors 407 to 41
0 and connected in parallel. That is, each of the bipolar transistors 508 to 511 has a base and an emitter connected to the ground line GND, and a collector connected to the wiring 502.
【００７５】一方、バイポーラトランジスタ５１２〜５
１５は、ｎＭＯＳトランジスタ５０４〜５０７と並列に
接続されている。すなわち、バイポーラトランジスタ５
１２〜５１５は、それぞれ、ベースおよびエミッタが電
源ラインＶDDに接続されており、且つ、コレクタが配線
５０２に接続されている。On the other hand, bipolar transistors 512 to 5
Reference numeral 15 is connected in parallel with the nMOS transistors 504 to 507. That is, the bipolar transistor 5
Reference numerals 12 to 515 each have a base and an emitter connected to the power supply line VDD , and a collector connected to the wiring 502.
【００７６】このような構成により、この実施の形態で
も、合計８個の同一特性の寄生バイポーラトランジスタ
を形成することができる。従って、第１の実施の形態の
場合と同様の理由により、素子面積の増大を伴わずに静
電破壊耐量を向上させることができる。With such a structure, a total of eight parasitic bipolar transistors having the same characteristics can be formed in this embodiment as well. Therefore, for the same reason as in the first embodiment, it is possible to improve the resistance to electrostatic breakdown without increasing the element area.
【００７７】また、この実施の形態では、ゲート電極４
０６を十字形に形成したことにより、このゲート電極４
０６をマスクとしたセルフアラインで、ドレイン拡散層
４０２，４０４およびソース拡散層４０３，４０５を形
成することができる。そして、これにより、各拡散層４
０２〜４０５の間隔を精度よく形成することができる。In this embodiment, the gate electrode 4
06 is formed in a cross shape, so that the gate electrode 4
The drain diffusion layers 402 and 404 and the source diffusion layers 403 and 405 can be formed by self-alignment using 06 as a mask. And, by this, each diffusion layer 4
An interval of 02 to 405 can be accurately formed.
【００７８】さらに、ゲート電極４０６を十字形に形成
したことで、このゲート電極４０６の側壁にサイドウォ
ールを形成してＬＤＤ構造(Lightly Doped Drain Struc
ture)を得ることも容易となる。そして、これにより、
製造段階でサブミクロンプロセスや高耐圧プロセスを適
用することが容易となる。Further, since the gate electrode 406 is formed in a cross shape, a sidewall is formed on the side wall of the gate electrode 406 to form an LDD structure (lightly doped drain structure).
ture). And this gives
It becomes easy to apply a submicron process or a high breakdown voltage process at the manufacturing stage.
【００７９】加えて、ゲート電極４０６を十字形に形成
したことで、すべての寄生バイポーラトランジスタ５０
８〜５１５のベース領域に印可される電界を均一にする
ことができる。すなわち、図４の場合であれば、ゲート
電極４０６が寄生バイポーラトランジスタ５０８，５０
９のベース領域に印加する電界と同様の電界を寄生バイ
ポーラトランジスタ５１０，５１１のベース領域にも印
可することができる。そして、これにより、各バイポー
ラトランジスタ５０８〜５１５に流れるサージ電流の均
等化を促進することができ、静電破壊耐量を第１の実施
の形態の場合よりもさらに静電破壊耐量を向上させるこ
とができる。In addition, since the gate electrode 406 is formed in a cross shape, all the parasitic bipolar transistors 50 are formed.
The electric field applied to the base regions 8 to 515 can be made uniform. That is, in the case of FIG. 4, the gate electrode 406 is connected to the parasitic bipolar transistors 508 and 50.
An electric field similar to the electric field applied to the base region 9 can be applied to the base regions of the parasitic bipolar transistors 510 and 511. As a result, it is possible to promote the equalization of the surge current flowing through each of the bipolar transistors 508 to 515, and it is possible to further improve the electrostatic breakdown withstand capability as compared with the case of the first embodiment. it can.
【００８０】併せて、この実施の形態によれば、ＭＯＳ
トランジスタの形成面積を低減させることもできるの
で、通常の論理回路を構成する半導体集積回路に適用し
ても有効である。In addition, according to this embodiment, the MOS
Since the formation area of the transistor can be reduced, the present invention is also effective when applied to a semiconductor integrated circuit included in a normal logic circuit.
【００８１】なお、この実施の形態を上述の第２の実施
の形態と組み合わせて半導体集積回路を構成できること
は、もちろんである。It is needless to say that this embodiment can be combined with the above-described second embodiment to constitute a semiconductor integrated circuit.
【００８２】第４の実施の形態 次に、この発明の第４の実施の形態について、図６を用
いて説明する。 Fourth Embodiment Next, a fourth embodiment of the present invention will be described with reference to FIG.
【００８３】図６は、この実施の形態に係る半導体集積
回路の要部構成を概略的に示す平面図である。FIG. 6 is a plan view schematically showing a main configuration of a semiconductor integrated circuit according to this embodiment.
【００８４】同図に示したように、ｐ型半導体基板６０
１の表面には、ｎ型ドレイン拡散層６０２とｎ型ソース
拡散層６０３とが形成され、さらに、ｎ型ドレイン拡散
層６０４とｎ型ソース拡散層６０５とが形成されてい
る。As shown in the figure, the p-type semiconductor substrate 60
On the surface of No. 1, an n-type drain diffusion layer 602 and an n-type source diffusion layer 603 are formed, and further, an n-type drain diffusion layer 604 and an n-type source diffusion layer 605 are formed.
【００８５】また、このｐ型半導体基板６０１上には、
図示しないゲート酸化膜を介して、ｎ型ドレイン拡散層
６０２とｎ型ソース拡散層６０３との間の領域およびｎ
型ドレイン拡散層６０４とｎ型ソース拡散層６０５との
間の領域を覆うように、ゲート電極６０６が形成されて
いる。Further, on this p-type semiconductor substrate 601,
A region between n-type drain diffusion layer 602 and n-type source diffusion layer 603 and n
Gate electrode 606 is formed so as to cover a region between type drain diffusion layer 604 and n-type source diffusion layer 605.
【００８６】そして、ｎ型ドレイン拡散層６０２、ｎ型
ソース拡散層６０３およびゲート電極６０６によってｎ
ＭＯＳトランジスタ６０７が構成され、且つ、ｎ型ドレ
イン拡散層６０４、ｎ型ソース拡散層６０５およびゲー
ト電極６０６によってｎＭＯＳトランジスタ６０８が構
成されている。The n-type drain diffusion layer 602, the n-type source diffusion layer 603 and the gate electrode 606 form n
A MOS transistor 607 is configured, and an nMOS transistor 608 is configured by the n-type drain diffusion layer 604, the n-type source diffusion layer 605, and the gate electrode 606.
【００８７】ここで、図６に示したように、各拡散層６
０２〜６０５は、それぞれ、コーナー部が直線状のカッ
ト面６０２ａ，６０３ａ，６０４ａ，６０５ａでカット
された形状に形成されている。そして、これらの各カッ
ト面６０２ａ，６０３ａ，６０４ａ，６０５ａは、相互
に対向する位置に設けられている。Here, as shown in FIG.
Each of Nos. 02 to 605 is formed in a shape in which a corner portion is cut by a linear cut surface 602a, 603a, 604a, 605a. These cut surfaces 602a, 603a, 604a, 605a are provided at positions facing each other.
【００８８】この実施の形態でも、２個のｎ型ドレイン
拡散層６０２，６０４は同じ不純物プロファイルを有し
ており、且つ、２個のｎ型ソース拡散層６０３，６０５
は同じ不純物プロファイルを有している。Also in this embodiment, the two n-type drain diffusion layers 602 and 604 have the same impurity profile, and the two n-type source diffusion layers 603 and 605
Have the same impurity profile.
【００８９】また、この実施の形態でも、上述の各コー
ナー部を除いて、２個のｎＭＯＳトランジスタ６０７，
６０８のソース・ドレイン間距離（すなわち、ｎ型ドレ
イン拡散層６０２とｎ型ソース拡散層６０３との距離、
および、ｎ型ドレイン拡散層６０４とｎ型ソース拡散層
６０５との距離）は、同一の値Ｘとした。そして、２個
のｎＭＯＳトランジスタ６０７，６０８間における拡散
層の距離（すなわち、ｎ型ドレイン拡散層６０２とｎ型
ソース拡散層６０５との距離、および、ｎ型ソース拡散
層６０３とｎ型ドレイン拡散層６０４との距離）も、各
ｎＭＯＳトランジスタ６０７，６０８のソース・ドレイ
ン間距離と同一の値Ｘとした（図示せず）。In this embodiment, two nMOS transistors 607, 607,
608 (ie, the distance between the n-type drain diffusion layer 602 and the n-type source diffusion layer 603,
Further, the distance between the n-type drain diffusion layer 604 and the n-type source diffusion layer 605) was set to the same value X. The distance of the diffusion layer between the two nMOS transistors 607 and 608 (that is, the distance between the n-type drain diffusion layer 602 and the n-type source diffusion layer 605, and the n-type source diffusion layer 603 and the n-type drain diffusion layer The distance X from the source 604 is the same as the distance X between the source and the drain of each of the nMOS transistors 607 and 608 (not shown).
【００９０】このように、この実施の形態でも、ｎ型ド
レイン拡散層６０２，６０４の不純物濃度およびｎ型ソ
ース拡散層６０３，６０５の不純物濃度をそれぞれ同一
とし、且つ、４個の拡散層６０２〜６０５の間の距離を
すべて同じ値Ｘとしたので、同一特性の４個のバイポー
ラトランジスタを寄生的に形成することができる。As described above, also in this embodiment, the impurity concentrations of the n-type drain diffusion layers 602 and 604 and the n-type source diffusion layers 603 and 605 are made the same, and the four diffusion layers 602 to 605 are formed. Since the distances 605 have the same value X, four bipolar transistors having the same characteristics can be formed parasitically.
【００９１】また、図６に示したように、この実施の形
態では、各拡散層６０２〜６０５のコーナー部をカット
しているので、各拡散層６０２〜６０５間の距離は、こ
れらのコーナー部においては、他の部分における距離Ｘ
よりも大きくなる。従って、これらのコーナー部にサー
ジ電流が集中的に流れ込むことを防止して電流密度の均
一化を促進することが可能となる。Further, as shown in FIG. 6, in this embodiment, since the corners of the respective diffusion layers 602 to 605 are cut, the distance between the respective diffusion layers 602 to 605 is reduced. , The distance X in other parts
Larger than. Therefore, it is possible to prevent the surge current from intensively flowing into these corners and promote uniformity of the current density.
【００９２】なお、ｐＭＯＳトランジスタの構成も図１
の場合とほぼ同様であるので、説明を省略する。The structure of the pMOS transistor is also shown in FIG.
Since this is almost the same as the case described above, the description is omitted.
【００９３】さらに、ｎＭＯＳトランジスタ６０７，６
０８およびｐＭＯＳトランジスタ（図６では図示せず）
を用いて構成した入力保護回路の構成も、上述の第１の
実施の形態の場合（図２参照）と同様であるので、説明
を省略する。Further, nMOS transistors 607 and 6
08 and pMOS transistor (not shown in FIG. 6)
Is also the same as that of the first embodiment (see FIG. 2), and a description thereof will be omitted.
【００９４】このように、この実施の形態によれば、第
１の実施の形態と同様にして合計８個の同一特性の寄生
バイポーラトランジスタを形成することができる。従っ
て、第１の実施の形態の場合と同様の理由により、静電
破壊耐量を向上させることができる。As described above, according to this embodiment, a total of eight parasitic bipolar transistors having the same characteristics can be formed in the same manner as in the first embodiment. Therefore, for the same reason as in the first embodiment, the electrostatic breakdown strength can be improved.
【００９５】また、上述したように、この実施の形態で
は、ＭＯＳトランジスタを構成する各拡散層のコーナー
部をカットしたので各寄生バイポーラトランジスタに流
れるサージ電流の電流密度を均一化することができ、従
って、第１の実施の形態の場合よりもさらに静電破壊耐
量を向上させることができる。Further, as described above, in this embodiment, since the corners of the respective diffusion layers constituting the MOS transistor are cut, the current density of the surge current flowing through each parasitic bipolar transistor can be made uniform. Therefore, it is possible to further improve the resistance to electrostatic breakdown as compared with the case of the first embodiment.
【００９６】なお、この実施の形態では、カット面６０
２ａ，６０３ａ，６０４ａ，６０５ａを直線状に形成し
たが、例えば曲線状に形成しても同様の効果を得ること
ができる。In this embodiment, the cut surface 60
Although 2a, 603a, 604a, and 605a are formed in a straight line, similar effects can be obtained by forming them in a curved line, for example.
【００９７】また、この実施の形態を上述の第３の実施
の形態と組み合わせて実施してもよいことはもちろんで
ある。Further, it is needless to say that this embodiment may be implemented in combination with the above-described third embodiment.
【００９８】第５の実施の形態 次に、この発明の第５の実施の形態について、図７を用
いて説明する。 Fifth Embodiment Next, a fifth embodiment of the present invention will be described with reference to FIG.
【００９９】図７は、この実施の形態に係る半導体集積
回路の要部構成を概略的に示す平面図である。FIG. 7 is a plan view schematically showing a main configuration of a semiconductor integrated circuit according to this embodiment.
【０１００】同図に示したように、ｐ型半導体基板７０
１の表面には、ｋ個のｎ型ドレイン拡散層７０２−１〜
７０２−ｋとｋ個のｎ型ソース拡散層７０３−１〜７０
３−ｋとが形成されている。ここで、図７に示したよう
に、これらの拡散層７０２−１〜７０２−ｋ，７０３−
１〜７０３−ｋは、ｎ型ドレイン拡散層７０２−１〜７
０２−ｋの上下方向および横方向にｎ型ソース拡散層７
０３−１〜７０３−ｋが隣接するように配置されてい
る。As shown in FIG.
1 has k n-type drain diffusion layers 702-1 to 702-1.
702-k and k n-type source diffusion layers 703-1 to 703-1
3-k are formed. Here, as shown in FIG. 7, these diffusion layers 702-1 to 702-k, 703-
1-703-k are n-type drain diffusion layers 702-1 to 70-7
02-k vertical and horizontal n-type source diffusion layers 7
03-1 to 703-k are arranged adjacent to each other.
【０１０１】また、このｐ型半導体基板７０１上には、
図示しないゲート酸化膜を介して、ｎ型ドレイン拡散層
７０２−１〜７０２−ｋとｎ型ソース拡散層７０３−１
〜７０３−ｋとの間の領域を覆うように、ゲート電極７
０４が形成されている。Further, on the p-type semiconductor substrate 701,
The n-type drain diffusion layers 702-1 to 702-k and the n-type source diffusion layer 703-1 are interposed via a gate oxide film (not shown).
To 703-k so that the gate electrode 7
04 is formed.
【０１０２】ここで、各型ドレイン拡散層７０２−１〜
７０２−ｋは同じ不純物プロファイルを有し、且つ、各
ｎ型ソース拡散層７０３−１〜７０３−ｋは同じ不純物
プロファイルを有するものとした。Here, each type of drain diffusion layers 702-1 to 702-1
702-k have the same impurity profile, and each of the n-type source diffusion layers 703-1 to 703-k has the same impurity profile.
【０１０３】また、各拡散層７０２−１〜７０２−ｋ，
７０３−１〜７０３−ｋ相互間の距離は、第１の実施の
形態の場合と同様、すべて同じ値Ｘとした（図示せ
ず）。Each of the diffusion layers 702-1 to 702-k,
All the distances between 703-1 to 703-k were the same value X as in the first embodiment (not shown).
【０１０４】そして、ｎ型ドレイン拡散層７０２−１〜
７０２−ｋ、ｎ型ソース拡散層７０３−１〜７０３−ｋ
およびゲート電極７０４によって、ｋ個のｎＭＯＳトラ
ンジスタが構成されている。The n-type drain diffusion layers 702-1 to 702-1
702-k, n-type source diffusion layers 703-1 to 703-k
The gate electrodes 704 form k nMOS transistors.
【０１０５】このように、この実施の形態では、ｎ型ド
レイン拡散層７０２−１〜７０２−ｋの不純物濃度およ
びｎ型ソース拡散層７０３−１〜７０３−ｋの不純物濃
度をそれぞれ同一とし、且つ、各拡散層７０２−１〜７
０２−ｋ，７０３−１〜７０３−ｋの間の距離をすべて
同じ値Ｘとしたので、同一特性の３ｋ−２個のバイポー
ラトランジスタを寄生的に形成することができる。As described above, in this embodiment, the impurity concentrations of the n-type drain diffusion layers 702-1 to 702-k and the n-type source diffusion layers 703-1 to 703-k are the same, and , Each diffusion layer 702-1 to 70-7
Since the distances between 02-k and 703-1 to 703-k are all the same value X, 3k-2 bipolar transistors having the same characteristics can be formed in a parasitic manner.
【０１０６】なお、ｐＭＯＳトランジスタの構成も図１
の場合とほぼ同様であるので、説明を省略する。Incidentally, the structure of the pMOS transistor is also shown in FIG.
Since this is almost the same as the case described above, the description is omitted.
【０１０７】さらに、ｎＭＯＳトランジスタおよびｐＭ
ＯＳトランジスタ（図７では図示せず）を用いて構成し
た入力保護回路の構成も、ｎＭＯＳトランジスタおよび
ｐＭＯＳトランジスタをｋ個ずつ用いている点を除いて
上述の第１の実施の形態の場合（図２参照）とほぼ同様
であるので、説明を省略する。Further, the nMOS transistor and the pM
The configuration of the input protection circuit configured using OS transistors (not shown in FIG. 7) is also the same as that of the first embodiment described above except that k nMOS transistors and k pMOS transistors are used. 2), and a description thereof will be omitted.
【０１０８】このように、この実施の形態によれば、２
ｋ個のＭＯＳトランジスタを用いて入力保護回路を構成
することとしたので、３ｋ−２個のバイポーラトランジ
スタを寄生的に形成することができ、その分だけ第１の
実施の形態の場合よりも静電破壊耐量を向上させること
ができる。As described above, according to this embodiment, 2
Since the input protection circuit is configured using k MOS transistors, 3k-2 bipolar transistors can be formed in a parasitic manner, which is more static than that in the first embodiment. The electric breakdown strength can be improved.
【０１０９】なお、この実施の形態を上述の第２〜第４
の実施の形態と組み合わせて実施してもよいことはもち
ろんである。Note that this embodiment is similar to the above-described second to fourth embodiments.
Of course, it may be implemented in combination with the embodiment.
【０１１０】また、以上の各実施の形態では、この発明
を入力保護回路に適用した場合を例にとって説明した
が、他の種類の回路にも適用することができるのはもち
ろんである。Further, in each of the above embodiments, the case where the present invention is applied to an input protection circuit has been described as an example. However, it is needless to say that the present invention can be applied to other types of circuits.
【０１１１】[0111]
【発明の効果】以上詳細に説明したように、この発明に
係る半導体集積回路によれば、素子面積を増大させるこ
となく静電破壊耐量を向上させることができる。As described in detail above, according to the semiconductor integrated circuit of the present invention, it is possible to improve the resistance to electrostatic breakdown without increasing the element area.
【図１】第１の実施の形態に係る半導体集積回路の要部
構成を概略的に示す図であり、（Ａ）は平面図、（Ｂ）
は（Ａ）のａ−ａ断面図である。FIG. 1 is a view schematically showing a configuration of a main part of a semiconductor integrated circuit according to a first embodiment, where (A) is a plan view and (B)
FIG. 3 is a sectional view taken along line aa of FIG.
【図２】第１の実施の形態の構成を説明するための図で
あり、（Ａ）は寄生バイポーラトランジスタの構成を示
す回路図、（Ｂ）は入力保護回路の構成を示す回路図で
ある。FIGS. 2A and 2B are diagrams for explaining the configuration of the first embodiment, wherein FIG. 2A is a circuit diagram showing a configuration of a parasitic bipolar transistor, and FIG. 2B is a circuit diagram showing a configuration of an input protection circuit; .
【図３】第２実施の形態に係る半導体集積回路の要部構
成を概略的に示す平面図である。FIG. 3 is a plan view schematically showing a main configuration of a semiconductor integrated circuit according to a second embodiment.
【図４】第３の実施の形態に係る半導体集積回路の要部
構成を概略的に示す平面図である。FIG. 4 is a plan view schematically showing a main configuration of a semiconductor integrated circuit according to a third embodiment.
【図５】第３の実施の形態に係る入力保護回路の構成を
示す回路図である。FIG. 5 is a circuit diagram showing a configuration of an input protection circuit according to a third embodiment.
【図６】第４の実施の形態に係る半導体集積回路の要部
構成を概略的に示す平面図である。FIG. 6 is a plan view schematically showing a main configuration of a semiconductor integrated circuit according to a fourth embodiment.
【図７】第５の実施の形態に係る半導体集積回路の要部
構成を概略的に示す平面図である。FIG. 7 is a plan view schematically showing a configuration of a main part of a semiconductor integrated circuit according to a fifth embodiment.
【図８】従来の入力保護回路の一構成例を示す回路図で
ある。FIG. 8 is a circuit diagram showing a configuration example of a conventional input protection circuit.
【図９】従来の入力保護回路で使用されるｎＭＯＳトラ
ンジスタの構造を示す概念図であり、（Ａ）は平面図、
（Ｂ）は（Ａ）のａ−ａ断面図である。FIG. 9 is a conceptual diagram showing a structure of an nMOS transistor used in a conventional input protection circuit, where (A) is a plan view,
(B) is an aa cross-sectional view of (A).
１０１ ｐ型半導体基板 １０２，１０５ ｎ型ドレイン拡散層 １０３，１０４ ｎ型ソース拡散層 １０６ ゲート電極 １０７，１０８ ｎＭＯＳトランジスタ ２０１ パッド ２０２ 配線 ２０３ 入力保護回路 ２０４，２０５ ｐＭＯＳトランジスタ ２０６〜２１３ バイポーラトランジスタ 101 p-type semiconductor substrate 102, 105 n-type drain diffusion layer 103, 104 n-type source diffusion layer 106 gate electrode 107, 108 nMOS transistor 201 pad 202 wiring 203 input protection circuit 204, 205 pMOS transistor 206-213 bipolar transistor
Claims (5)
２導電型のソース領域および第２導電型のドレイン領域
と、前記ソース領域と前記ドレイン領域との間の領域上
に絶縁膜を介して形成されたゲート電極とを有するＭＯ
Ｓトランジスタを複数個並列に配置してなる半導体集積
回路において、 隣接する前記ＭＯＳトランジスタ間で前記ソース領域と
前記ドレイン領域とが対向しており、 同一の前記ＭＯＳトランジスタにおける前記ソース領域
と前記ドレイン領域との間隔が、隣接する前記ＭＯＳト
ランジスタ間における前記ソース領域と前記ドレイン領
域との間隔と実質的に同一であり、 それぞれの前記ＭＯＳトランジスタの前記ソース領域ど
うしが互いに接続され、且つ、それぞれの前記ＭＯＳト
ランジスタの前記ドレイン領域どうしが互いに接続され
た、ことを特徴とする半導体集積回路。An insulating film is formed on a source region of a second conductivity type and a drain region of a second conductivity type formed on a semiconductor substrate of a first conductivity type, and on a region between the source region and the drain region. Having a gate electrode formed therethrough
In a semiconductor integrated circuit in which a plurality of S transistors are arranged in parallel, the source region and the drain region face each other between the adjacent MOS transistors, and the source region and the drain region in the same MOS transistor Is substantially the same as the distance between the source region and the drain region between the adjacent MOS transistors, the source regions of the respective MOS transistors are connected to each other, and the respective A semiconductor integrated circuit, wherein the drain regions of a MOS transistor are connected to each other.
の一方が、前記ソース領域または前記ドレイン領域の他
方の外周側面の二面または三面を等間隔で囲むように形
成されたことを特徴とする請求項１に記載の半導体集積
回路。2. The semiconductor device according to claim 1, wherein one of the source region and the drain region is formed so as to surround two or three surfaces of the other outer peripheral side surface of the source region or the drain region at equal intervals. 2. The semiconductor integrated circuit according to 1.
記ソース領域と前記ドレイン領域との間の領域上に、さ
らにゲート電極を設けたことを特徴とする請求項１に記
載の半導体集積回路。3. The semiconductor integrated circuit according to claim 1, further comprising a gate electrode provided on a region between the source region and the drain region between the adjacent MOS transistors.
ジスタに設けられた２個の前記ソース領域および２個の
前記ドレイン領域がそれぞれ向き合う領域で、２個の前
記ソース領域および２個の前記ドレイン領域のコーナー
部をそれぞれ直線状または曲線状にカットしたことを特
徴とする請求項１に記載の半導体集積回路。4. A region in which two source regions and two drain regions provided in two MOS transistors adjacent to each other face each other, wherein two source regions and two drain regions are provided. 2. The semiconductor integrated circuit according to claim 1, wherein corners of the region are cut in a straight line or a curved line, respectively.
て、前記ソース領域の不純物濃度がそれぞれ同一であり
且つ前記ドレイン領域の不純物濃度がそれぞれ同一であ
ることを特徴とする請求項１〜４のいずれかに記載の半
導体集積回路。5. The MOS transistor according to claim 1, wherein all of the MOS transistors have the same impurity concentration in the source region and the same impurity concentration in the drain region. Semiconductor integrated circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23956397A JPH1187700A (en) | 1997-09-04 | 1997-09-04 | Semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23956397A JPH1187700A (en) | 1997-09-04 | 1997-09-04 | Semiconductor integrated circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1187700A true JPH1187700A (en) | 1999-03-30 |
Family
ID=17046668
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23956397A Withdrawn JPH1187700A (en) | 1997-09-04 | 1997-09-04 | Semiconductor integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1187700A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6700160B1 (en) * | 2000-10-17 | 2004-03-02 | Texas Instruments Incorporated | Double-diffused MOS (DMOS) power transistor with a channel compensating implant |
| JP2007184481A (en) * | 2006-01-10 | 2007-07-19 | Sharp Corp | Semiconductor device |
-
1997
- 1997-09-04 JP JP23956397A patent/JPH1187700A/en not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6700160B1 (en) * | 2000-10-17 | 2004-03-02 | Texas Instruments Incorporated | Double-diffused MOS (DMOS) power transistor with a channel compensating implant |
| JP2007184481A (en) * | 2006-01-10 | 2007-07-19 | Sharp Corp | Semiconductor device |
| JP4602908B2 (en) * | 2006-01-10 | 2010-12-22 | シャープ株式会社 | Semiconductor device |
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Legal Events
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|---|---|---|---|
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