JPH1186555A - Semiconductor storage device - Google Patents
Semiconductor storage deviceInfo
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- JPH1186555A JPH1186555A JP9237320A JP23732097A JPH1186555A JP H1186555 A JPH1186555 A JP H1186555A JP 9237320 A JP9237320 A JP 9237320A JP 23732097 A JP23732097 A JP 23732097A JP H1186555 A JPH1186555 A JP H1186555A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は半導体記憶装置に係
り、詳しくは、該装置における読み出し回路に関する。The present invention relates to a semiconductor memory device, and more particularly, to a read circuit in the device.
【０００２】近年、電子機器の高速化が進められてい
る。これに伴い、電子機器に搭載される半導体記憶装置
の読み出し動作の高速化が必要となっている。In recent years, the speed of electronic devices has been increased. Accordingly, it is necessary to speed up a read operation of a semiconductor memory device mounted on an electronic device.
【０００３】[0003]
【従来の技術】図４は、従来の半導体記憶装置としての
ＳＲＡＭ（Static Random Access Memory ）における読
み出し回路を示す。システムに供給されるクロック信号
ＣＫは、クロックバッファ５１を介してプリチャージ回
路５２及び遅延回路５１ａ，５１ｂにそれぞれ入力され
る。プリチャージ回路５２は、クロック信号ＣＫに基づ
いてプリチャージパルスを発生し、このプリチャージパ
ルスに基づいてビット線ＢＬ，バーＢＬを例えばＶCCレ
ベル（Ｈレベル）にプリチャージする。2. Description of the Related Art FIG. 4 shows a read circuit in an SRAM (Static Random Access Memory) as a conventional semiconductor memory device. The clock signal CK supplied to the system is input to the precharge circuit 52 and the delay circuits 51a and 51b via the clock buffer 51. The precharge circuit 52 generates a precharge pulse based on the clock signal CK, and precharges the bit lines BL and / BL to, for example, a VCC level (H level) based on the precharge pulse.
【０００４】遅延回路５１ａは、クロックバッファ５１
からのクロック信号ＣＫを遅延させてワード線バッファ
５３に出力する。ワード線バッファ５３は、遅延回路５
１ａを介したクロック信号ＣＫに基づいて、デコーダ回
路でアドレス信号ＡＤをデコードすることにより出力さ
れるワード線選択信号ｓｅｌに対応したワード線ＷＬを
選択する。The delay circuit 51a includes a clock buffer 51
Is delayed and output to the word line buffer 53. The word line buffer 53 includes a delay circuit 5
Based on the clock signal CK via 1a, the decoder circuit selects the word line WL corresponding to the word line selection signal sel output by decoding the address signal AD.
【０００５】遅延回路５１ｂは、クロックバッファ５１
からのクロック信号ＣＫを遅延させてセンスアンプ活性
化信号としてセンスアンプ５４に出力する。センスアン
プ５４は、遅延回路５１ｂからのセンスアンプ活性化信
号に基づいて活性化される。そして、センスアンプ５４
の活性化に基づいて、ビット線ＢＬ，バーＢＬに読み出
されているセル情報が該アンプ５４にて増幅されて、読
み出しデータＤとして出力される。The delay circuit 51b includes a clock buffer 51
Is delayed and output to the sense amplifier 54 as a sense amplifier activation signal. Sense amplifier 54 is activated based on a sense amplifier activation signal from delay circuit 51b. Then, the sense amplifier 54
, The cell information read out to the bit lines BL and / BL is amplified by the amplifier 54 and output as read data D.
【０００６】このように構成された読み出し回路におい
て、図５に示すように、クロック信号ＣＫがＨレベルに
立ち上がり読み出し動作が開始されると、プリチャージ
回路５２はプリチャージパルスを発生する。プリチャー
ジ回路５２は、そのプリチャージパルスに基づいてビッ
ト線ＢＬ，バーＢＬをプリチャージする。In the read circuit configured as described above, when the clock signal CK rises to the H level and the read operation is started, the precharge circuit 52 generates a precharge pulse as shown in FIG. The precharge circuit 52 precharges the bit lines BL and / BL based on the precharge pulse.
【０００７】ビット線ＢＬ，バーＢＬがプリチャージさ
れると、ワード線バッファ５３は、遅延回路５１ａを介
して入力されたクロック信号ＣＫに基づいて、デコーダ
回路から出力されるワード線選択信号ｓｅｌに対応した
ワード線ＷＬを選択する。When the bit lines BL and / BL are precharged, the word line buffer 53 generates a word line selection signal sel output from the decoder circuit based on the clock signal CK input via the delay circuit 51a. The corresponding word line WL is selected.
【０００８】ワード線ＷＬが選択されると、センスアン
プ５４は、遅延回路５１ｂからのセンスアンプ活性化信
号に基づいて活性化され、ビット線ＢＬ，バーＢＬに読
み出されているセル情報が該アンプ５４にて増幅され
て、読み出しデータＤとして出力される。When the word line WL is selected, the sense amplifier 54 is activated based on the sense amplifier activation signal from the delay circuit 51b, and the cell information read to the bit lines BL and / BL is read. The data is amplified by the amplifier 54 and output as read data D.
【０００９】[0009]
【発明が解決しようとする課題】上記のような読み出し
回路では、クロック信号ＣＫの立ち上がりに基づいてビ
ット線ＢＬ，バーＢＬのプリチャージを行った後にワー
ド線ＷＬを選択し、次いでセンスアンプ５４を活性化し
てビット線ＢＬ，バーＢＬに読み出されたセル情報を読
み出しデータＤとして出力している。In the above-described read circuit, the word line WL is selected after precharging the bit lines BL and / BL based on the rise of the clock signal CK, and then the sense amplifier 54 is turned on. The cell information activated and read out to the bit lines BL and / BL is output as read data D.
【００１０】このような動作では、クロック信号ＣＫの
立ち上がりから読み出しデータＤが出力されるまでのア
クセス遅延時間ｔAAC のうち、プリチャージ動作に要す
る時間の割合が大きくなっているため、アクセス遅延時
間ｔAAC を短縮して、読み出し動作の高速化を図るため
には、そのプリチャージ時間を短縮することが効果的で
ある。In such an operation, since the ratio of the time required for the precharge operation to the access delay time tAAC from the rise of the clock signal CK to the output of the read data D is large, the access delay time tAAC It is effective to shorten the precharge time in order to shorten the read operation and speed up the read operation.
【００１１】しかし、プリチャージ時間を短縮するため
に、プリチャージ回路５２の電流駆動能力を高くする
と、プリチャージ回路５２の回路面積の増大あるいは電
源ノイズの発生の原因となる。従って、プリチャージ時
間を短縮することによりアクセス遅延時間ｔAAC を短縮
することは、新たな問題点を発生させる原因となる。However, if the current driving capability of the precharge circuit 52 is increased in order to shorten the precharge time, the circuit area of the precharge circuit 52 will increase or power supply noise will occur. Therefore, shortening the access delay time tAAC by shortening the precharge time causes a new problem.
【００１２】本発明は、上記問題点を解決するためにな
されたものであって、その目的は、ビット線のプリチャ
ージ時間を充分に確保しながら、セル情報の読み出し動
作を高速化し得る半導体記憶装置を提供することにあ
る。SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and an object of the present invention is to provide a semiconductor memory capable of accelerating a read operation of cell information while sufficiently securing a precharge time of a bit line. It is to provide a device.
【００１３】[0013]
【課題を解決するための手段】請求項１に記載の発明
は、システムに供給されるクロック信号に基づいてビッ
ト線をプリチャージするプリチャージ回路と、前記クロ
ック信号に基づいて、デコーダ回路から出力されるワー
ド線選択信号に対応したワード線を選択するワード線バ
ッファと、前記クロック信号に基づいて活性化され、前
記ビット線に読み出されているセル情報を読み出しデー
タとして出力するセンスアンプとを備えた半導体記憶装
置であって、前記プリチャージ回路の前段に設けられ、
前記ワード線バッファ及び前記センスアンプが非活性状
態のときに、該プリチャージ回路が活性状態となるよう
に前記クロック信号を遅延させる遅延回路を備えたこと
を要旨とする。According to a first aspect of the present invention, there is provided a precharge circuit for precharging a bit line based on a clock signal supplied to a system, and an output from a decoder circuit based on the clock signal. A word line buffer for selecting a word line corresponding to the word line selection signal to be supplied, and a sense amplifier that is activated based on the clock signal and outputs cell information read to the bit line as read data. A semiconductor memory device provided before the precharge circuit,
A gist of the present invention is to include a delay circuit for delaying the clock signal so that the precharge circuit is activated when the word line buffer and the sense amplifier are inactive.
【００１４】請求項２に記載の発明は、前記遅延回路
は、前記クロック信号の立ち上がりに基づいて前記プリ
チャージ回路を非活性化するとともに、前記ワード線バ
ッファ及び前記センスアンプの不活性化後に前記プリチ
ャージ回路を活性化するように前記クロック信号を遅延
させることを要旨とする。According to a second aspect of the present invention, the delay circuit deactivates the precharge circuit based on a rise of the clock signal, and sets the delay circuit after deactivating the word line buffer and the sense amplifier. The gist of the present invention is to delay the clock signal so as to activate a precharge circuit.
【００１５】請求項３に記載の発明は、ビット線をプリ
チャージするプリチャージ回路と、システムに供給され
るクロック信号に基づいて、デコーダ回路から出力され
るワード線選択信号に対応したワード線を選択するワー
ド線バッファと、前記クロック信号に基づいて活性化さ
れ、前記ビット線に読み出されているセル情報を読み出
しデータとして出力するセンスアンプとを備えた半導体
記憶装置であって、前記プリチャージ回路には、前記ワ
ード線バッファ及び前記センスアンプの非活性状態を示
す非活性信号がそれぞれ入力され、該プリチャージ回路
は両非活性信号に基づいて活性化されることを要旨とす
る。According to a third aspect of the present invention, a precharge circuit for precharging a bit line and a word line corresponding to a word line selection signal output from a decoder circuit based on a clock signal supplied to the system are provided. A semiconductor memory device comprising: a word line buffer to be selected; and a sense amplifier which is activated based on the clock signal and outputs cell information read to the bit line as read data. An inactive signal indicating an inactive state of the word line buffer and the sense amplifier is input to the circuit, and the precharge circuit is activated based on both inactive signals.
【００１６】（作用）請求項１，２に記載の発明によれ
ば、遅延回路は、ワード線バッファ及びセンスアンプが
非活性状態のときに、プリチャージ回路が活性状態とな
るようにクロック信号を遅延させる。即ち、プリチャー
ジ回路は、遅延回路を介して入力される前サイクルのク
ロック信号に基づいて、ワード線バッファ及びセンスア
ンプが非活性状態のときに予めビット線をプリチャージ
する。そのため、クロック信号に基づいて読み出し動作
が開始されると、直ちに、ワード線バッファはワード線
を選択し、センスアンプはビット線に読み出されている
セル情報を読み出しデータとして出力する。又、ワード
線バッファ及びセンスアンプが非活性状態のときには、
ビット線のプリチャージ時間を容易に確保可能である。
従って、ビット線のプリチャージ時間を充分に確保しな
がらも、クロック信号に基づく読み出し動作の開始から
データ読み出しまでのアクセス遅延時間を短縮すること
ができるため、セル情報の読み出し動作を高速化するこ
とができる。(Operation) According to the first and second aspects of the present invention, the delay circuit transmits the clock signal so that the precharge circuit is activated when the word line buffer and the sense amplifier are inactive. Delay. That is, the precharge circuit precharges the bit line based on the clock signal of the previous cycle input via the delay circuit when the word line buffer and the sense amplifier are inactive. Therefore, as soon as the read operation is started based on the clock signal, the word line buffer selects the word line, and the sense amplifier outputs the cell information read to the bit line as read data. When the word line buffer and the sense amplifier are inactive,
The precharge time of the bit line can be easily secured.
Therefore, the access delay time from the start of the read operation based on the clock signal to the data read can be shortened while the precharge time of the bit line is sufficiently ensured. Can be.
【００１７】請求項３に記載の発明によれば、プリチャ
ージ回路は、ワード線バッファ及びセンスアンプの非活
性状態を示す非活性信号に基づいて活性化される。即
ち、プリチャージ回路は、前サイクルにおいてワード線
バッファ及びセンスアンプが非活性状態のときに予めビ
ット線をプリチャージ状態に保持する。そのため、クロ
ック信号に基づいて読み出し動作が開始されると、直ち
に、ワード線バッファはワード線を選択し、センスアン
プはビット線に読み出されているセル情報を読み出しデ
ータとして出力する。又、ワード線バッファ及びセンス
アンプが非活性状態のときには、ビット線のプリチャー
ジ時間を容易に確保可能である。従って、ビット線のプ
リチャージ時間を充分に確保しながらも、クロック信号
に基づく読み出し動作の開始からデータ読み出しまでの
アクセス遅延時間を短縮することができるため、セル情
報の読み出し動作を高速化することができる。According to the third aspect of the present invention, the precharge circuit is activated based on an inactive signal indicating an inactive state of the word line buffer and the sense amplifier. That is, the precharge circuit previously holds the bit line in the precharge state when the word line buffer and the sense amplifier are inactive in the previous cycle. Therefore, as soon as the read operation is started based on the clock signal, the word line buffer selects the word line, and the sense amplifier outputs the cell information read to the bit line as read data. In addition, when the word line buffer and the sense amplifier are inactive, the bit line precharge time can be easily secured. Therefore, the access delay time from the start of the read operation based on the clock signal to the data read can be shortened while the precharge time of the bit line is sufficiently ensured. Can be.
【００１８】[0018]
（第１の実施の形態）以下、本発明を具体化した第１の
実施の形態を図１及び図２に従って説明する。(First Embodiment) A first embodiment of the present invention will be described below with reference to FIGS.
【００１９】図１は、本実施の形態の半導体記憶装置と
してのＳＲＡＭにおける読み出し回路を示す。この読み
出し回路は、クロックバッファ１１、遅延回路１１ａ、
プリチャージ回路１２、ワード線バッファ１３及びセン
スアンプ１４から構成される。システムに供給されるク
ロック信号ＣＫは、クロックバッファ１１を介して遅延
回路１１ａ、ワード線バッファ１３及びセンスアンプ１
４にそれぞれ入力される。FIG. 1 shows a read circuit in an SRAM as a semiconductor memory device of the present embodiment. This read circuit includes a clock buffer 11, a delay circuit 11a,
It comprises a precharge circuit 12, a word line buffer 13, and a sense amplifier 14. The clock signal CK supplied to the system is supplied to the delay circuit 11a, the word line buffer 13 and the sense amplifier 1 via the clock buffer 11.
4 respectively.
【００２０】遅延回路１１ａは、クロックバッファ１１
からのクロック信号ＣＫを遅延させてプリチャージ回路
１２に出力する。プリチャージ回路１２は、遅延回路１
１ａを介して入力されたクロック信号ＣＫに基づいてプ
リチャージパルスを発生し、このプリチャージパルスに
基づいてビット線ＢＬ，バーＢＬを例えばＶCCレベル
（Ｈレベル）にプリチャージする。The delay circuit 11a includes a clock buffer 11
Is delayed and output to the precharge circuit 12. The precharge circuit 12 includes the delay circuit 1
A precharge pulse is generated based on a clock signal CK input via 1a, and the bit lines BL and / BL are precharged to, for example, a VCC level (H level) based on the precharge pulse.
【００２１】ワード線バッファ１３は、クロックバッフ
ァ１１からのクロック信号ＣＫに基づいて、デコーダ回
路でアドレス信号ＡＤをデコードすることにより出力さ
れるワード線選択信号ｓｅｌに対応したワード線ＷＬを
選択する。The word line buffer 13 selects a word line WL corresponding to a word line selection signal sel output by decoding the address signal AD by a decoder circuit based on the clock signal CK from the clock buffer 11.
【００２２】センスアンプ１４は、クロックバッファ１
１からのクロック信号ＣＫ、即ちセンスアンプ活性化信
号に基づいて活性化される。そして、センスアンプ１４
の活性化に基づいて、ビット線ＢＬ，バーＢＬに読み出
されているセル情報が該アンプ１４にて増幅されて、読
み出しデータＤとして出力される。The sense amplifier 14 includes the clock buffer 1
It is activated based on the clock signal CK from 1, ie, the sense amplifier activation signal. Then, the sense amplifier 14
, The cell information read out to the bit lines BL and / BL is amplified by the amplifier 14 and output as read data D.
【００２３】そして、遅延回路１１ａは、クロック信号
ＣＫの立ち上がりに基づいて、次サイクルのワード線バ
ッファ１３及びセンスアンプ１４が非活性状態のとき
に、プリチャージ回路１２においてプリチャージパルス
が発生するように、クロック信号ＣＫを遅延させて出力
している。又、ワード線バッファ１３及びセンスアンプ
１４が非活性状態のときには、ビット線ＢＬ，バーＢＬ
のプリチャージ時間を容易に確保可能である。The delay circuit 11a generates a precharge pulse in the precharge circuit 12 based on the rise of the clock signal CK when the word line buffer 13 and the sense amplifier 14 in the next cycle are inactive. The clock signal CK is delayed and output. When the word line buffer 13 and the sense amplifier 14 are inactive, the bit lines BL and / BL
Can be easily secured.
【００２４】このように構成された読み出し回路におい
て、図２に示すように、クロック信号ＣＫがＨレベルに
立ち上がり読み出し動作が開始されると、ワード線バッ
ファ１３はクロックバッファ１１を介して入力されるク
ロック信号ＣＫに基づいて、デコーダ回路から出力され
るワード線選択信号ｓｅｌに対応したワード線ＷＬを選
択する。In the read circuit thus configured, when the clock signal CK rises to the H level and the read operation is started, as shown in FIG. 2, the word line buffer 13 is input via the clock buffer 11. A word line WL corresponding to a word line selection signal sel output from the decoder circuit is selected based on the clock signal CK.
【００２５】この場合、ワード線バッファ１３が活性化
される前は、センスアンプ１４とともに非活性状態であ
るため、プリチャージ回路１２は前サイクルのクロック
信号ＣＫの立ち上がりに基づいてプリチャージパルスを
発生し、予めビット線ＢＬ，バーＢＬをプリチャージ状
態としている。尚、予めビット線ＢＬ，バーＢＬをプリ
チャージ状態としても、プリチャージ電荷の放出経路で
あるセンスアンプ１４が非活性状態になっているため、
その電荷が放出されることはなく、消費電力は増加しな
い。In this case, before the word line buffer 13 is activated, it is in an inactive state together with the sense amplifier 14, so that the precharge circuit 12 generates a precharge pulse based on the rise of the clock signal CK in the previous cycle. Then, the bit lines BL and / BL are pre-charged. Note that even if the bit lines BL and / BL are pre-charged in advance, the sense amplifier 14 which is a pre-charge charge release path is in an inactive state.
The charge is not released and power consumption does not increase.
【００２６】そして、ワード線ＷＬが選択されると、セ
ンスアンプ１４は、クロックバッファ１１を介して入力
されるクロック信号ＣＫ、即ちセンスアンプ活性化信号
に基づいて活性化され、ビット線ＢＬ，バーＢＬに読み
出されているセル情報が該アンプ１４にて増幅されて、
読み出しデータＤとして出力される。When the word line WL is selected, the sense amplifier 14 is activated based on a clock signal CK input via the clock buffer 11, that is, a sense amplifier activation signal, and the bit lines BL and / The cell information read to the BL is amplified by the amplifier 14,
It is output as read data D.
【００２７】上記したように、本実施の形態では、以下
に示す作用効果を得ることができる。 （１）プリチャージ回路１２は、遅延回路１１ａを介し
て入力される前サイクルのクロック信号ＣＫの立ち上が
りに基づいて、ワード線バッファ１３及びセンスアンプ
１４が非活性状態のときに予めビット線ＢＬ，バーＢＬ
をプリチャージ状態にする。そのため、クロック信号Ｃ
ＫがＨレベルに立ち上がり読み出し動作が開始される
と、直ちに、ワード線バッファ１３はワード線ＷＬを選
択し、センスアンプ１４はビット線ＢＬ，バーＢＬに読
み出されているセル情報を増幅して、読み出しデータＤ
として出力する。従って、ビット線ＢＬ，バーＢＬのプ
リチャージ時間を充分に確保しながらも、クロック信号
ＣＫの立ち上がり（読み出し動作の開始）からデータＤ
の読み出しまでのアクセス遅延時間ｔAAC を短縮するこ
とができる。その結果、ビット線ＢＬ，バーＢＬのプリ
チャージ時間を充分に確保しながら、セル情報の読み出
し動作を高速化することができる。As described above, in the present embodiment, the following functions and effects can be obtained. (1) The precharge circuit 12, based on the rising edge of the clock signal CK in the previous cycle input through the delay circuit 11a, sets the bit lines BL, BL in advance when the word line buffer 13 and the sense amplifier 14 are inactive. Bar BL
To the precharge state. Therefore, the clock signal C
As soon as K rises to the H level and the read operation is started, the word line buffer 13 selects the word line WL, and the sense amplifier 14 amplifies the cell information read to the bit lines BL and / BL. , Read data D
Output as Therefore, while the precharge time of the bit lines BL and / BL is sufficiently ensured, the data D starts from the rising of the clock signal CK (start of the read operation).
, The access delay time tAAC until the data is read can be shortened. As a result, the cell information read operation can be sped up while securing a sufficient precharge time for the bit lines BL and / BL.
【００２８】（２）遅延回路１１ａにてプリチャージ回
路１２に入力されるクロック信号ＣＫを遅延させて出力
するだけで、アクセス遅延時間ｔAAC が短縮化される。
又、本実施の形態の読み出し回路は、従来の回路と比較
して、その回路構成を大幅に変更することはない。従っ
て、読み出し回路を簡単な回路構成とすることができ
る。(2) The access delay time tAAC is reduced only by delaying and outputting the clock signal CK input to the precharge circuit 12 by the delay circuit 11a.
Further, the readout circuit of this embodiment does not significantly change the circuit configuration as compared with the conventional circuit. Therefore, the read circuit can have a simple circuit configuration.
【００２９】（第２の実施の形態）以下、本発明を具体
化した第２の実施の形態を図３に従って説明する。図３
は、本実施の形態の読み出し回路を示す。この読み出し
回路は、図１に示す第１の実施の形態の読み出し回路と
比較して、遅延回路１１ａが省略されている。(Second Embodiment) Hereinafter, a second embodiment of the present invention will be described with reference to FIG. FIG.
Shows a read circuit of the present embodiment. This read circuit is different from the read circuit of the first embodiment shown in FIG. 1 in that the delay circuit 11a is omitted.
【００３０】又、プリチャージ回路１２には、ワード線
バッファ１３及びセンスアンプ１４の非活性状態を示す
非活性信号φ１，φ２（ともに、Ｌレベル）に基づいて
プリチャージパルスを発生し、このプリチャージパルス
に基づいてビット線ＢＬ，バーＢＬをプリチャージす
る。つまり、プリチャージ回路１２は、前サイクルにお
いてワード線バッファ１３及びセンスアンプ１４が非活
性状態になっている間、予めビット線ＢＬ，バーＢＬを
プリチャージ状態に保持することになる。The precharge circuit 12 generates a precharge pulse on the basis of inactive signals φ1 and φ2 (both at L level) indicating the inactive state of the word line buffer 13 and the sense amplifier 14. The bit lines BL and / BL are precharged based on the charge pulse. That is, the precharge circuit 12 previously holds the bit lines BL and / BL in the precharge state while the word line buffer 13 and the sense amplifier 14 are inactive in the previous cycle.
【００３１】このように構成すれば、クロック信号ＣＫ
がＨレベルに立ち上がり読み出し動作が開始されると、
直ちに、ワード線バッファ１３はワード線ＷＬを選択
し、センスアンプ１４はビット線ＢＬ，バーＢＬに読み
出されているセル情報を増幅して、読み出しデータＤと
して出力する。With this configuration, the clock signal CK
Rises to the H level and the read operation starts,
Immediately, the word line buffer 13 selects the word line WL, and the sense amplifier 14 amplifies the cell information read on the bit lines BL and / BL and outputs the amplified data as read data D.
【００３２】上記したように、本実施の形態では、以下
に示す作用効果を得ることができる。 （１）プリチャージ回路１２は、前サイクルにおいてワ
ード線バッファ１３及びセンスアンプ１４が非活性状態
のときに予めビット線ＢＬ，バーＢＬをプリチャージ状
態に保持する。そのため、クロック信号ＣＫがＨレベル
に立ち上がり読み出し動作が開始されると、直ちに、ワ
ード線バッファ１３はワード線ＷＬを選択し、センスア
ンプ１４は選択されたセルからのセル情報を予めプリチ
ャージ状態に保持されたビット線ＢＬ，バーＢＬを介し
てデータＤとして出力する。従って、ビット線ＢＬ，バ
ーＢＬのプリチャージ時間を充分に確保しながらも、ク
ロック信号ＣＫの立ち上がり（読み出し動作の開始）か
らデータＤの読み出しまでのアクセス遅延時間ｔAAC を
短縮することができる。その結果、ビット線ＢＬ，バー
ＢＬのプリチャージ時間を充分に確保しながら、セル情
報の読み出し動作を高速化することができる。As described above, in the present embodiment, the following operational effects can be obtained. (1) The precharge circuit 12 holds the bit lines BL and / BL in a precharge state in advance when the word line buffer 13 and the sense amplifier 14 are inactive in the previous cycle. Therefore, as soon as the clock signal CK rises to the H level and the read operation is started, the word line buffer 13 selects the word line WL and the sense amplifier 14 sets the cell information from the selected cell to the precharge state in advance. The data is output as data D via the held bit lines BL and / BL. Therefore, the access delay time tAAC from the rising of the clock signal CK (start of the read operation) to the reading of the data D can be reduced while the precharge time of the bit lines BL and / BL is sufficiently secured. As a result, the cell information read operation can be sped up while securing a sufficient precharge time for the bit lines BL and / BL.
【００３３】（２）又、本実施の形態の読み出し回路
は、従来の回路と比較して、その回路構成を大幅に変更
することがないため、読み出し回路を簡単な回路構成と
することができる。(2) The read circuit according to the present embodiment does not require a significant change in the circuit configuration as compared with the conventional circuit, so that the read circuit can have a simple circuit configuration. .
【００３４】（３）プリチャージ回路１２は、ワード線
バッファ１３及びセンスアンプ１４からの非活性信号φ
１，φ２に基づいて制御される。従って、プリチャージ
回路１２は、ワード線バッファ１３及びセンスアンプ１
４が非活性状態になっている間、確実にビット線ＢＬ，
バーＢＬをプリチャージ状態とすることができる。(3) The precharge circuit 12 controls the inactivation signal φ from the word line buffer 13 and the sense amplifier 14
1 and φ2. Therefore, the precharge circuit 12 includes the word line buffer 13 and the sense amplifier 1
4 is inactive, the bit lines BL, BL
Bar BL can be in a precharged state.
【００３５】尚、本発明は前記実施の形態の他、以下の
態様で実施するようにしてもよい。 ○上記各実施の形態では、クロック信号ＣＫをクロック
バッファ１１を介して各回路に供給したが、各回路に直
接クロック信号ＣＫを供給するようにしてもよい。The present invention may be embodied in the following modes in addition to the above embodiment. In the above embodiments, the clock signal CK is supplied to each circuit via the clock buffer 11, but the clock signal CK may be supplied directly to each circuit.
【００３６】○上記各実施の形態では、半導体記憶装置
をＳＲＡＭに限定したが、クロック信号ＣＫに基づいて
読み出し動作が行われるその他の半導体記憶装置に実施
してもよい。In the above embodiments, the semiconductor memory device is limited to the SRAM. However, the present invention may be applied to other semiconductor memory devices in which a read operation is performed based on the clock signal CK.
【００３７】[0037]
【発明の効果】以上詳述したように、本発明によれば、
ビット線のプリチャージ時間を充分に確保しながら、セ
ル情報の読み出し動作を高速化し得る半導体記憶装置を
提供することができる。As described in detail above, according to the present invention,
It is possible to provide a semiconductor memory device capable of speeding up a cell information reading operation while sufficiently securing a bit line precharge time.
【図面の簡単な説明】[Brief description of the drawings]
【図１】 第１の実施の形態におけるＳＲＡＭの読み出
し回路を示すブロック図である。FIG. 1 is a block diagram illustrating a read circuit of an SRAM according to a first embodiment.
【図２】 読み出し動作を示すタイミング波形図であ
る。FIG. 2 is a timing waveform chart showing a read operation.
【図３】 第２の実施の形態におけるＳＲＡＭの読み出
し回路を示すブロック図である。FIG. 3 is a block diagram illustrating a read circuit of an SRAM according to a second embodiment;
【図４】 従来のＳＲＡＭの読み出し回路を示すブロッ
ク図である。FIG. 4 is a block diagram showing a conventional SRAM read circuit.
【図５】 従来の読み出し動作を示すタイミング波形図
である。FIG. 5 is a timing waveform chart showing a conventional read operation.
１１ａ 遅延回路 １２ プリチャージ回路 １３ ワード線バッファ １４ センスアンプ ＢＬ，バーＢＬ ビット線 ＣＫ クロック信号 Ｄ 読み出しデータ ｓｅｌ ワード線選択信号 ＷＬ ワード線 φ１，φ２ 非活性信号 11a delay circuit 12 precharge circuit 13 word line buffer 14 sense amplifier BL, bar BL bit line CK clock signal D read data sel word line select signal WL word line φ1, φ2 inactive signal
Claims (3)
づいてビット線をプリチャージするプリチャージ回路
と、 前記クロック信号に基づいて、デコーダ回路から出力さ
れるワード線選択信号に対応したワード線を選択するワ
ード線バッファと、 前記クロック信号に基づいて活性化され、前記ビット線
に読み出されているセル情報を読み出しデータとして出
力するセンスアンプとを備えた半導体記憶装置であっ
て、 前記プリチャージ回路の前段に設けられ、前記ワード線
バッファ及び前記センスアンプが非活性状態のときに、
該プリチャージ回路が活性状態となるように前記クロッ
ク信号を遅延させる遅延回路を備えたことを特徴とする
半導体記憶装置。1. A precharge circuit for precharging a bit line based on a clock signal supplied to a system, and selecting a word line corresponding to a word line selection signal output from a decoder circuit based on the clock signal. A word line buffer, and a sense amplifier that is activated based on the clock signal and outputs cell information read to the bit line as read data, wherein the precharge circuit And when the word line buffer and the sense amplifier are in an inactive state,
A semiconductor memory device comprising a delay circuit for delaying the clock signal so that the precharge circuit is activated.
ち上がりに基づいて前記プリチャージ回路を非活性化す
るとともに、前記ワード線バッファ及び前記センスアン
プの不活性化後に前記プリチャージ回路を活性化するよ
うに前記クロック信号を遅延させることを特徴とする請
求項１に記載の半導体記憶装置。2. The delay circuit deactivates the precharge circuit based on a rise of the clock signal, and activates the precharge circuit after deactivating the word line buffer and the sense amplifier. 2. The semiconductor memory device according to claim 1, wherein said clock signal is delayed as described above.
ジ回路と、 システムに供給されるクロック信号に基づいて、デコー
ダ回路から出力されるワード線選択信号に対応したワー
ド線を選択するワード線バッファと、 前記クロック信号に基づいて活性化され、前記ビット線
に読み出されているセル情報を読み出しデータとして出
力するセンスアンプとを備えた半導体記憶装置であっ
て、 前記プリチャージ回路には、前記ワード線バッファ及び
前記センスアンプの非活性状態を示す非活性信号がそれ
ぞれ入力され、該プリチャージ回路は両非活性信号に基
づいて活性化されることを特徴とする半導体記憶装置。3. A precharge circuit for precharging a bit line, a word line buffer for selecting a word line corresponding to a word line selection signal output from a decoder circuit based on a clock signal supplied to the system, A sense amplifier that is activated based on the clock signal and outputs cell information read to the bit line as read data, wherein the precharge circuit includes the word line An inactive signal indicating an inactive state of a buffer and the sense amplifier is input, and the precharge circuit is activated based on both inactive signals.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9237320A JPH1186555A (en) | 1997-09-02 | 1997-09-02 | Semiconductor storage device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9237320A JPH1186555A (en) | 1997-09-02 | 1997-09-02 | Semiconductor storage device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1186555A true JPH1186555A (en) | 1999-03-30 |
Family
ID=17013630
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9237320A Withdrawn JPH1186555A (en) | 1997-09-02 | 1997-09-02 | Semiconductor storage device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1186555A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7130234B2 (en) | 2003-12-12 | 2006-10-31 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| JP2009528650A (en) * | 2006-02-27 | 2009-08-06 | フリースケール セミコンダクター インコーポレイテッド | Bit line precharge in internal memory |
| US7750403B2 (en) | 2006-06-30 | 2010-07-06 | Semiconductor Energy Laboratory Co., Ltd | Semiconductor device and manufacturing method thereof |
-
1997
- 1997-09-02 JP JP9237320A patent/JPH1186555A/en not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7130234B2 (en) | 2003-12-12 | 2006-10-31 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US7430146B2 (en) | 2003-12-12 | 2008-09-30 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| JP2009528650A (en) * | 2006-02-27 | 2009-08-06 | フリースケール セミコンダクター インコーポレイテッド | Bit line precharge in internal memory |
| US7750403B2 (en) | 2006-06-30 | 2010-07-06 | Semiconductor Energy Laboratory Co., Ltd | Semiconductor device and manufacturing method thereof |
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