JPH1185611A - Data storage device - Google Patents
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- JPH1185611A JPH1185611A JP19476598A JP19476598A JPH1185611A JP H1185611 A JPH1185611 A JP H1185611A JP 19476598 A JP19476598 A JP 19476598A JP 19476598 A JP19476598 A JP 19476598A JP H1185611 A JPH1185611 A JP H1185611A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、複数のメモリ領域
を有するメモリマップを形成する少なくとも１つのメモ
リデバイスを含むデータ記憶装置に関する。The present invention relates to a data storage device including at least one memory device forming a memory map having a plurality of memory areas.
【０００２】[0002]
【従来の技術】図１１は、従来のデータ記憶装置３００
の構成を示す。データ記憶装置３００は、メモリデバイ
ス１０２、１０４、１０６、１０８、１１０、１１２、
１１４および１１６と、メモリデバイス１０２、１０
４、１０６、１０８、１１０、１１２、１１４および１
１６を制御するコントローラ１４０とを含む。メモリデ
バイス１０２、１０４、１０６、１０８、１１０、１１
２、１１４および１１６とコントローラ１４０は、導電
ライン１２０を介して相互に接続されている。コントロ
ーラ１４０からのアクセスにより、メモリデバイス１０
２、１０４、１０６、１０８、１１０、１１２、１１４
および１１６にデータが読み書きされる。2. Description of the Related Art FIG. 11 shows a conventional data storage device 300.
Is shown. The data storage device 300 includes memory devices 102, 104, 106, 108, 110, 112,
114 and 116 and the memory devices 102, 10
4, 106, 108, 110, 112, 114 and 1
And a controller 140 for controlling the controller 16. Memory devices 102, 104, 106, 108, 110, 11
2, 114 and 116 and controller 140 are interconnected via conductive line 120. Upon access from the controller 140, the memory device 10
2, 104, 106, 108, 110, 112, 114
And 116 are read and written.
【０００３】データ記憶装置３００のコントローラ１４
０は、プロセッサ１３０に接続されている。このような
構成を有するデータ記憶装置３００は、コンピュータや
民生電子機器などにおいて幅広く使用されている。デー
タ記憶装置３００は、プロセッサ１３０が所定のソフト
ウェアを実行できるように、プログラムなどの様々なデ
ータを記憶する。これにより、ユーザーによって要求さ
れる処理を実行することが可能になる。The controller 14 of the data storage device 300
0 is connected to the processor 130. The data storage device 300 having such a configuration is widely used in computers, consumer electronic devices, and the like. The data storage device 300 stores various data such as programs so that the processor 130 can execute predetermined software. As a result, it is possible to execute the processing requested by the user.
【０００４】図１２は、データ記憶装置３００のメモリ
マップの構成を示す。メモリマップは、９メガバイトの
メモリ領域（８メガバイトのＲＡＭ領域と１メガバイト
のＶＩＤＥＯ／ＲＯＭ領域（ＶＩＤＥＯ ＲＡＭとシス
テムＲＯＭのメモリ領域））を有する。メモリデバイス
１０２、１０４、１０６、１０８、１１０、１１２、１
１４および１１６のそれぞれは、１メガバイトのＲＡＭ
領域に割り当てられている。FIG. 12 shows a configuration of a memory map of the data storage device 300. The memory map has a 9 megabyte memory area (8 megabyte RAM area and 1 megabyte VIDEO / ROM area (memory area of VIDEO RAM and system ROM)). Memory devices 102, 104, 106, 108, 110, 112, 1
Each of 14 and 116 has 1 megabyte of RAM
Assigned to an area.
【０００５】近年、ユーザーによって要求される処理は
高度化かつ複雑化している。このため、大量のデータを
メモリデバイス１０２、１０４、１０６、１０８、１１
０、１１２、１１４および１１６から高速に読み書きす
る必要がある。コントローラ１４０とメモリデバイス１
０２、１０４、１０６、１０８、１１０、１１２、１１
４および１１６との間で要求されるデータ伝送速度が飛
躍的に上昇している。[0005] In recent years, processing required by users has become more sophisticated and complicated. For this reason, a large amount of data is stored in the memory devices 102, 104, 106, 108, 11
It is necessary to read and write at high speed from 0, 112, 114 and 116. Controller 140 and memory device 1
02, 104, 106, 108, 110, 112, 11
The required data transmission rate between the H.4 and 116 has increased dramatically.
【０００６】[0006]
【発明が解決しようとする課題】しかしながら、コント
ローラ１４０とメモリデバイス１０２、１０４、１０
６、１０８、１１０、１１２、１１４および１１６と
は、通常、ＰＣ基板上やシリコン基板上で銅やアルミな
どの導電ライン１２０を介して接続されているため、信
号の周波数を高くすることによりデータ転送速度を速く
しようとすると、コントローラ１４０やメモリデバイス
１０２、１０４、１０６、１０８、１１０、１１２、１
１４および１１６の入力端で発生する反射等により信号
が乱れてしまう。信号の乱れを避けるためには、信号の
周波数が高くなるにつれて、導電ライン１２０の長さを
短くしなければならない。However, the controller 140 and the memory devices 102, 104, 10
6, 108, 110, 112, 114 and 116 are usually connected via conductive lines 120 such as copper or aluminum on a PC board or a silicon board. To increase the transfer speed, the controller 140 or the memory devices 102, 104, 106, 108, 110, 112, 1
Signals are disturbed due to reflections and the like occurring at the input terminals 14 and 116. To avoid signal disturbance, the length of the conductive line 120 must be reduced as the frequency of the signal increases.
【０００７】導電ライン１２０の長さを短くすると、導
電ライン１２０に接続可能なメモリデバイスの個数が制
限されてしまう。その結果、メモリ容量が制限される。
このことは、大量のデータを扱うことを要求される今日
の情勢にそぐわない。When the length of the conductive line 120 is reduced, the number of memory devices that can be connected to the conductive line 120 is limited. As a result, the memory capacity is limited.
This is inconsistent with today's situation where large amounts of data are required.
【０００８】一方、ユーザーによって要求される処理の
なかには、画像処理のような複雑でメモリアクセスの頻
度が多い処理と、ワープロのような比較的簡単でメモリ
アクセスの頻度が少ない処理がある。にもかかわらず、
従来は、メモリアクセスの頻度がかなり異なる処理のデ
ータ（プログラムを含む）が、メモリマップの各領域に
一様にマップされていた。このようにして、従来は、図
１２に示されるような速度的にフラットなメモリマップ
が形成されていた。On the other hand, processes required by the user include processes such as image processing which are complicated and have a high frequency of memory access, and processes which are relatively simple and which have a low frequency of memory access such as a word processor. in spite of,
Conventionally, processing data (including programs) having significantly different memory access frequencies has been uniformly mapped in each area of the memory map. Thus, conventionally, a memory map that is flat in speed as shown in FIG. 12 has been formed.
【０００９】なお、メモリアクセスを高速化する方法と
して、図１１に示されるように、プロセッサ１３０にキ
ャッシュメモリ１５０を設ける方法がある。しかし、こ
の方法は、図１２に示されるように、速度的にフラット
なメモリマップ上の一部分のデータをキャッシュメモリ
１５０にコピーするにすぎず、キャッシュヒットミスが
発生した場合には、やはり速度的に同一なメモリデバイ
ス１０２、１０４、１０６、１０８、１１０、１１２、
１１４および１１６にアクセスしていた。As a method of speeding up memory access, there is a method of providing a cache memory 150 in the processor 130 as shown in FIG. However, this method merely copies a part of the data on the speed-flat memory map to the cache memory 150, as shown in FIG. Memory devices 102, 104, 106, 108, 110, 112,
114 and 116 were being accessed.
【００１０】本発明は、上記課題を解決するためになさ
れたものであり、導電ラインの長さやコストなどの様々
な要因に起因する高速化と大容量化とのトレードオフを
緩和するデータ記憶装置を提供することを目的とする。SUMMARY OF THE INVENTION The present invention has been made to solve the above-mentioned problems, and a data storage device for mitigating a trade-off between high speed and large capacity caused by various factors such as the length and cost of a conductive line. The purpose is to provide.
【００１１】[0011]
【課題を解決するための手段】本発明のデータ記憶装置
は、第１のメモリ領域と第２のメモリ領域とを少なくと
も有するメモリマップを形成する少なくとも１つのメモ
リデバイスと、前記第１のメモリ領域に対するアクセス
速度と前記第２のメモリ領域に対するアクセス速度とが
異なるように、前記少なくとも１つのメモリデバイスに
対するアクセスを制御するアクセス制御ユニットとを備
えており、これにより、上記目的が達成される。A data storage device according to the present invention includes at least one memory device forming a memory map having at least a first memory area and a second memory area, and the first memory area. An access control unit that controls access to the at least one memory device so that an access speed to the second memory area is different from an access speed to the second memory area, thereby achieving the above object.
【００１２】本発明のデータ記憶装置によれば、メモリ
マップをアクセス速度に応じて階層化することができ
る。これにより、メモリアクセスを最適化することがで
きる。例えば、高速アクセスが要求されるデータ（例え
ば、アクセス頻度の高いデータ）を高速メモリ領域に格
納し、低速アクセスで十分であるデータ（例えば、アク
セス頻度の低いデータ）を低速メモリ領域に格納するよ
うにすればよい。このようにメモリアクセスを最適化す
ることにより、プロセッサとデータ記憶装置とを含むシ
ステム全体のパフォーマンスを向上させることができ
る。従って、システム全体のパフォーマンスを損ねるこ
となく、メモリの大容量化を実現することができる。According to the data storage device of the present invention, the memory map can be hierarchized according to the access speed. Thereby, memory access can be optimized. For example, data requiring high-speed access (for example, data with high access frequency) is stored in a high-speed memory area, and data for which low-speed access is sufficient (for example, data with low access frequency) is stored in a low-speed memory area. What should I do? By optimizing the memory access in this manner, the performance of the entire system including the processor and the data storage device can be improved. Therefore, it is possible to increase the memory capacity without deteriorating the performance of the entire system.
【００１３】前記メモリマップは、少なくとも高速メモ
リデバイスと低速メモリデバイスとによって形成されて
おり、前記高速メモリデバイスは、前記低速メモリデバ
イスより高速に動作し、前記高速メモリデバイスは、前
記第１のメモリ領域に割り当てられており、前記低速メ
モリデバイスは、前記第２のメモリ領域に割り当てられ
ていてもよい。The memory map is formed by at least a high-speed memory device and a low-speed memory device. The high-speed memory device operates at a higher speed than the low-speed memory device. Assigned to an area, and the low-speed memory device may be assigned to the second memory area.
【００１４】高速メモリデバイスとしては、高速かつ高
価なメモリ（例えば、ＳＲＡＭ）が使用される。低速メ
モリデバイスとしては、大容量かつ安価なメモリ（例え
ば、ＤＲＡＭ）が使用される。これにより、メモリマッ
プを形成するメモリデバイスを最適化することができ
る。As a high-speed memory device, a high-speed and expensive memory (for example, an SRAM) is used. A large-capacity and inexpensive memory (for example, DRAM) is used as a low-speed memory device. This makes it possible to optimize a memory device forming a memory map.
【００１５】前記アクセス制御ユニットは、第１のバス
を介して前記高速メモリデバイスに接続されており、第
２のバスを介して前記低速メモリデバイスに接続されて
いてもよい。The access control unit may be connected to the high-speed memory device via a first bus, and may be connected to the low-speed memory device via a second bus.
【００１６】このようなバス構成によれば、伝送速度が
互いに異なるデータが同一バス上に現れることがない。
これにより、データのコンフリクトを回避することが容
易となり、アクセス制御ユニットにおけるデータの入出
力制御も容易となる。According to such a bus configuration, data having different transmission speeds does not appear on the same bus.
This makes it easier to avoid data conflicts, and facilitates data input / output control in the access control unit.
【００１７】前記アクセス制御ユニットは、前記第１の
バスに対してデータの入出力を行うコントローラと、前
記第１のバス上のデータの伝送速度を変換し、前記第１
のバス上のデータを変換された伝送速度で前記第２のバ
ス上に載置するトランシーバとを備えていてもよい。The access control unit converts a data transmission rate of the data on the first bus with a controller that inputs and outputs data to and from the first bus.
And a transceiver that places data on the second bus at a converted transmission rate on the second bus.
【００１８】このような構成によれば、データの処理を
制御するコントローラは、第１のバス用のポートを有し
ていれば足りる。従って、市販されている１ポートのコ
ントローラを流用することが可能となる。According to such a configuration, it is sufficient for the controller for controlling data processing to have a port for the first bus. Therefore, a commercially available one-port controller can be used.
【００１９】前記第１のバスの長さは、前記第２のバス
の長さより小さいことが好ましい。第１のバスの長さを
短くすることにより、高速メモリデバイスの入力端で発
生し得る信号の反射を抑制することができる。第２のバ
スの長さを長くすることにより、第２のバスに多数のメ
モリデバイスを接続することができる。これにより、メ
モリの大容量化を図ることができる。Preferably, the length of the first bus is smaller than the length of the second bus. By reducing the length of the first bus, signal reflection that may occur at the input end of the high-speed memory device can be suppressed. By increasing the length of the second bus, a large number of memory devices can be connected to the second bus. Thereby, the capacity of the memory can be increased.
【００２０】前記トランシーバは、前記第１のバス上の
データを蓄える先入れ先出しバッファを含んでいること
が好ましい。[0020] Preferably, said transceiver includes a first-in first-out buffer for storing data on said first bus.
【００２１】このような構成によれば、第１のバス上の
データが先入れ先出しバッファにいったん蓄えられるた
め、第１のバス上のデータを常に高速に伝送することが
できる。According to such a configuration, since the data on the first bus is temporarily stored in the first-in first-out buffer, the data on the first bus can always be transmitted at a high speed.
【００２２】前記コントローラは、前記トランシーバに
制御信号を出力し、前記トランシーバは、前記制御信号
に応じて前記第１のバス上のデータの伝送速度を変換し
てもよい。[0022] The controller may output a control signal to the transceiver, and the transceiver may convert a transmission rate of data on the first bus according to the control signal.
【００２３】このような構成によれば、コントローラ
は、所望のタイミングでデータをトランシーバに対して
送受信することができる。これにより、第１のバスおよ
び第２のバスの使用効率を向上させることができる。According to such a configuration, the controller can transmit and receive data to and from the transceiver at a desired timing. Thereby, the use efficiency of the first bus and the second bus can be improved.
【００２４】前記第２のバスに、前記低速メモリデバイ
スを増設するためのコネクタが接続されていてもよい。[0024] A connector for adding the low-speed memory device may be connected to the second bus.
【００２５】このような構成によれば、低速メモリデバ
イスを含むモジュールカードをコネクタに差し込むこと
によって、低速メモリデバイスの増設を行うことができ
る。コネクタは、第２のバスに接続されるため、コネク
タなどで発生する反射やノイズは抑制される。その結
果、データ伝送に支障が生じることはない。前記メモリ
マップのメモリ領域へのデータの格納は、ユーザーの指
示に応じて行われてもよい。According to such a configuration, a low-speed memory device can be added by inserting a module card including a low-speed memory device into the connector. Since the connector is connected to the second bus, reflection and noise generated at the connector and the like are suppressed. As a result, there is no problem in data transmission. The storage of the data in the memory area of the memory map may be performed according to a user's instruction.
【００２６】このような構成によれば、ユーザーが所望
するデータ（プログラム）を高速メモリ領域または低速
メモリ領域にマッピングすることが可能になる。これに
より、ユーザーの嗜好を反映したメモリマップの使い方
を実現することができる。According to such a configuration, data (program) desired by the user can be mapped to the high-speed memory area or the low-speed memory area. Thereby, it is possible to realize the usage of the memory map reflecting the user's preference.
【００２７】前記メモリマップのメモリ領域は、ユーザ
ーの指示に応じて組み替えれられてもよい。The memory area of the memory map may be rearranged according to a user's instruction.
【００２８】このような構成によれば、互いに分散する
高速メモリ領域を組み合わせることにより、１つの連続
する高速メモリ領域とすることができる。これにより、
大容量を必要とするデータ（プログラム）を高速メモリ
領域に格納することが可能になる。According to such a configuration, one continuous high-speed memory area can be formed by combining the high-speed memory areas dispersed with each other. This allows
Data (programs) requiring a large capacity can be stored in a high-speed memory area.
【００２９】なお、本明細書では、「データ」とは、デ
ータとプログラムとを含む概念を示す用語であると定義
される。In this specification, "data" is defined as a term indicating a concept including data and a program.
【００３０】[0030]
【発明の実施の形態】以下、図面を参照しながら、本発
明の実施の形態を説明する。Embodiments of the present invention will be described below with reference to the drawings.
【００３１】（実施の形態１）図１は、本発明の実施の
形態１のデータ記憶装置１００の構成を示す。(Embodiment 1) FIG. 1 shows a configuration of a data storage device 100 according to Embodiment 1 of the present invention.
【００３２】データ記憶装置１００は、高速メモリデバ
イス２および１０と、低速メモリデバイス４、６、８、
１２、１４および１６とを含む。高速メモリデバイス２
および１０は、低速メモリデバイス４、６、８、１２、
１４および１６よりも高速に動作する。高速メモリデバ
イスは、例えば、ＳＲＡＭ(Static Random Access Memo
ry)である。低速メモリデバイスは、例えば、ＤＲＡＭ
(Dynamic Random Access Memory)である。メモリデバイ
ス２、４、６、８、１０、１２、１４および１６によっ
てデータ記憶装置１００のメモリマップが形成される。The data storage device 100 includes high-speed memory devices 2 and 10 and low-speed memory devices 4, 6, 8,.
12, 14 and 16. High-speed memory device 2
And 10 are slow memory devices 4, 6, 8, 12,
It operates faster than 14 and 16. A high-speed memory device is, for example, an SRAM (Static Random Access Memory).
ry). Low-speed memory devices are, for example, DRAM
(Dynamic Random Access Memory). The memory devices 2, 4, 6, 8, 10, 12, 14, and 16 form a memory map of the data storage device 100.
【００３３】データ記憶装置１００は、高速メモリデバ
イス２および１０に対するアクセスと低速メモリデバイ
ス４、６、８、１２、１４および１６に対するアクセス
とを制御するアクセス制御ユニット２０をさらに含む。
アクセス制御ユニット２０は、導電ライン２６を介して
高速メモリデバイス２および１０に接続されており、導
電ライン２８を介して低速メモリデバイス４、６、８、
１２、１４および１６に接続されている。Data storage device 100 further includes an access control unit 20 for controlling access to high speed memory devices 2 and 10 and access to low speed memory devices 4, 6, 8, 12, 14 and 16.
The access control unit 20 is connected to the high-speed memory devices 2 and 10 via a conductive line 26 and the low-speed memory devices 4, 6, 8,.
12, 14, and 16.
【００３４】導電ライン２６は、高速メモリデバイス２
および１０が高速に動作する場合において高速メモリデ
バイス２および１０の入力端で信号の反射が発生しない
ように十分に短い長さを有するように形成されている。
導電ライン２６は、高速メモリデバイス用のバス（高速
バス）として機能する。The conductive line 26 is connected to the high-speed memory device 2.
And 10 are formed to have a sufficiently short length so that signal reflection does not occur at the input terminals of the high-speed memory devices 2 and 10 when operating at high speed.
The conductive line 26 functions as a bus (high-speed bus) for a high-speed memory device.
【００３５】導電ライン２８は、導電ライン２６より長
い長さを有するように形成されている。これにより、導
電ライン２６に比べて、導電ライン２８に多数のメモリ
デバイスを接続することが可能になる。導電ライン２８
は、低速メモリデバイス用のバス（低速バス）として機
能する。The conductive line 28 is formed to have a longer length than the conductive line 26. Thus, a larger number of memory devices can be connected to the conductive line 28 than to the conductive line 26. Conductive line 28
Functions as a low-speed memory device bus (low-speed bus).
【００３６】アクセス制御ユニット２０は、データ記憶
装置１００に接続されているプロセッサ３０に対してデ
ータの入出力を行うコントローラ４０と、コントローラ
４０の制御の下で導電ライン２６に対してデータの入出
力を行う高速ポート５０と、コントローラ４０の制御の
下で導電ライン２８に対してデータの入出力を行う低速
ポート５２とを含む。The access control unit 20 includes a controller 40 for inputting and outputting data to and from the processor 30 connected to the data storage device 100, and an input and output of data for the conductive line 26 under the control of the controller 40. And a low-speed port 52 for inputting and outputting data to and from the conductive line 28 under the control of the controller 40.
【００３７】コントローラ４０は、プロセッサ３０から
論理アドレスを受け取り、その論理アドレスを解析する
ことにより、高速メモリデバイスをアクセスするか低速
メモリデバイスをアクセスするかを決定し、その決定に
応じて高速ポート５０または低速ポート５２のいずれか
を駆動する。このようにして、メモリデバイス２、４、
６、８、１０、１２、１４および１６がアクセスされ
る。The controller 40 receives a logical address from the processor 30 and analyzes the logical address to determine whether to access a high-speed memory device or a low-speed memory device. Alternatively, one of the low-speed ports 52 is driven. In this way, the memory devices 2, 4,
6, 8, 10, 12, 14 and 16 are accessed.
【００３８】図２は、データ記憶装置１００のメモリマ
ップの構成を示す。図２に示されるように、メモリマッ
プは、少なくとも高速メモリ領域と低速メモリ領域とに
分割されている。高速メモリ領域は、高速メモリデバイ
スによって高速にアクセスされる領域である。低速メモ
リ領域は、低速メモリデバイスによって低速にアクセス
される領域である。FIG. 2 shows the configuration of the memory map of the data storage device 100. As shown in FIG. 2, the memory map is divided into at least a high-speed memory area and a low-speed memory area. The high-speed memory area is an area that is accessed at high speed by a high-speed memory device. The low-speed memory area is an area that is accessed at a low speed by a low-speed memory device.
【００３９】図２に示される例では、高速メモリデバイ
ス２および１０は、高速メモリ領域に割り当てられてい
る。低速メモリデバイス４、６、８、１２、１４および
１６は、低速メモリ領域に割り当てられている。In the example shown in FIG. 2, the high-speed memory devices 2 and 10 are allocated to a high-speed memory area. The low speed memory devices 4, 6, 8, 12, 14 and 16 are allocated to the low speed memory area.
【００４０】このように、メモリマップをアクセス速度
に応じて階層化することにより、メモリアクセスを最適
化することができる。例えば、メモリアクセスの頻度が
高いデータが高速メモリ領域に格納され、メモリアクセ
スの頻度が低いデータが低速メモリ領域に格納される。
メモリアクセス頻度が高いデータとしては、例えば、Ｏ
Ｓ用のデータや特定アプリケーションのデータがある。As described above, the memory access can be optimized by hierarchizing the memory map according to the access speed. For example, data with a high frequency of memory access is stored in a high-speed memory area, and data with a low frequency of memory access is stored in a low-speed memory area.
Examples of data with a high memory access frequency include, for example, O
There is data for S and data for a specific application.
【００４１】図１を再び参照して、アクセス制御ユニッ
ト２０は、高速メモリ領域に対するアクセス速度と低速
メモリ領域に対するアクセス速度とが異なるように、メ
モリデバイス２、４、６、８、１０、１２、１４および
１６に対するアクセスを制御する。アクセス制御ユニッ
ト２０のコントローラ４０は、プロセッサ３０からのプ
ログラム（データ）をデータ記憶装置１００にロードす
る際に、そのプログラム（データ）を高速メモリ領域に
格納すべきか、低速メモリ領域に格納すべきかを決定す
る。このことは、プロセッサ３０とデータ記憶装置１０
０とを含むシステム全体の処理を高速化するのに役立
つ。例えば、キャッシュヒットミスが発生した場合で
も、高速に処理すべきデータを高速メモリデバイス２お
よび１０から素早く伝送することができる。Referring again to FIG. 1, the access control unit 20 controls the memory devices 2, 4, 6, 8, 10, 12, 12 so that the access speed to the high-speed memory area is different from the access speed to the low-speed memory area. Control access to 14 and 16. When loading the program (data) from the processor 30 into the data storage device 100, the controller 40 of the access control unit 20 determines whether the program (data) should be stored in the high-speed memory area or the low-speed memory area. decide. This means that the processor 30 and the data storage 10
This is useful for speeding up the processing of the entire system including 0. For example, even when a cache hit miss occurs, data to be processed at high speed can be transmitted from the high-speed memory devices 2 and 10 quickly.
【００４２】なお、実施の形態１では、データ記憶装置
１００はメモリデバイス２、４、６、８、１０、１２、
１４および１６を含み、メモリデバイス２、４、６、
８、１０、１２、１４および１６によってメモリマップ
が形成される例を説明した。あるいは、データ記憶装置
１００は単一のメモリデバイスを含んでいてもよい。こ
の場合には、その単一のメモリデバイスによってアクセ
ス速度に応じて階層化されたメモリマップを形成するよ
うにすればよい。In the first embodiment, the data storage device 100 has the memory devices 2, 4, 6, 8, 10, 12,
14 and 16, the memory devices 2, 4, 6,
The example in which the memory map is formed by 8, 10, 12, 14, and 16 has been described. Alternatively, data storage device 100 may include a single memory device. In this case, a memory map hierarchized according to the access speed by the single memory device may be formed.
【００４３】図１３は、単一のメモリデバイス７０を含
むデータ記憶装置４００の構成を示す。メモリデバイス
７０は、高速メモリアレイ７６と低速メモリアレイ７８
とを含む。高速メモリアレイ７６と低速メモリアレイ７
８とによってメモリマップが形成される。メモリマップ
は、図２に示されるように、少なくとも高速メモリ領域
と低速メモリ領域とに分割されている。高速メモリアレ
イ７６は、１以上の高速メモリ領域に割り当てられてい
る。低速メモリアレイ７８は、１以上の低速メモリ領域
に割り当てられている。FIG. 13 shows a configuration of a data storage device 400 including a single memory device 70. The memory device 70 includes a high-speed memory array 76 and a low-speed memory array 78.
And High-speed memory array 76 and low-speed memory array 7
8 form a memory map. As shown in FIG. 2, the memory map is divided into at least a high-speed memory area and a low-speed memory area. The high-speed memory array 76 is allocated to one or more high-speed memory areas. The low-speed memory array 78 is allocated to one or more low-speed memory areas.
【００４４】アクセス制御ユニット２０は、高速メモリ
領域に対するアクセス速度と低速メモリ領域に対するア
クセス速度とが異なるように、高速メモリアレイ７６に
対するアクセスと低速メモリアレイ７８に対するアクセ
スとを制御する。高速ポート５０と高速メモリアレイ７
６に接続されている高速入出力インタフェース７２との
間で導電ライン２６を介してデータの入出力が行われ
る。低速ポート５２と低速メモリアレイ７８に接続され
ている低速入出力インタフェース７４との間で導電ライ
ン２８を介してデータの入出力が行われる。高速ポート
５０と低速ポート５２とは、コントローラ４０によって
制御される。The access control unit 20 controls access to the high-speed memory array 76 and access to the low-speed memory array 78 so that the access speed to the high-speed memory area is different from the access speed to the low-speed memory area. High-speed port 50 and high-speed memory array 7
Data is input / output to / from the high-speed input / output interface 72 connected to the communication line 6 via the conductive line 26. Data is input and output between the low-speed port 52 and the low-speed input / output interface 74 connected to the low-speed memory array 78 via the conductive line 28. The high-speed port 50 and the low-speed port 52 are controlled by the controller 40.
【００４５】このようにして、単一のメモリデバイス７
０によってアクセス速度に応じて階層化されたメモリマ
ップが形成される。In this way, a single memory device 7
0 forms a memory map hierarchized according to the access speed.
【００４６】図１４は、単一のメモリデバイス７０を含
むデータ記憶装置５００の構成を示す。図１４に示され
る例では、プロセッサ３０とデータ記憶装置５００とが
単一の半導体チップ５０２上に形成される。この場合に
は、高速ポート５０が高速メモリアレイ７６を直接にア
クセスし、低速ポート５２が低速メモリアレイ７８を直
接にアクセスする。このような構成によっても、アクセ
ス速度に応じて階層化されたメモリマップを形成するこ
とができる。FIG. 14 shows a configuration of a data storage device 500 including a single memory device 70. In the example shown in FIG. 14, the processor 30 and the data storage device 500 are formed on a single semiconductor chip 502. In this case, the high-speed port 50 directly accesses the high-speed memory array 76, and the low-speed port 52 directly accesses the low-speed memory array 78. Even with such a configuration, a memory map hierarchized according to the access speed can be formed.
【００４７】（実施の形態２）図３は、本発明の実施の
形態２のデータ記憶装置２００の構成を示す。(Embodiment 2) FIG. 3 shows a configuration of a data storage device 200 according to Embodiment 2 of the present invention.
【００４８】データ記憶装置２００は、高速メモリデバ
イス２および１０と、低速メモリデバイス４、６、８、
１２、１４および１６とを含む。高速メモリデバイス２
および１０は、低速メモリデバイス４、６、８、１２、
１４および１６よりも高速に動作する。高速メモリデバ
イスは、例えば、ＳＲＡＭである。低速メモリデバイス
は、例えば、ＤＲＡＭである。メモリデバイス２、４、
６、８、１０、１２、１４および１６によってメモリマ
ップが形成される。The data storage device 200 includes high-speed memory devices 2 and 10 and low-speed memory devices 4, 6, 8,
12, 14 and 16. High-speed memory device 2
And 10 are slow memory devices 4, 6, 8, 12,
It operates faster than 14 and 16. The high-speed memory device is, for example, an SRAM. The low-speed memory device is, for example, a DRAM. Memory devices 2, 4,
6, 8, 10, 12, 14 and 16 form a memory map.
【００４９】データ記憶装置２００は、高速メモリデバ
イス２および１０に対するアクセスと低速メモリデバイ
ス４、６、８、１２、１４および１６に対するアクセス
とを制御するアクセス制御ユニット２２をさらに含む。
アクセス制御ユニット２２は、プロセッサ３０に対して
データの入出力を行うコントローラ４２と、データの伝
送速度を変換するトランシーバ９０とを含む。Data storage device 200 further includes an access control unit 22 for controlling access to high speed memory devices 2 and 10 and access to low speed memory devices 4, 6, 8, 12, 14, and 16.
The access control unit 22 includes a controller 42 for inputting and outputting data to and from the processor 30, and a transceiver 90 for converting a data transmission speed.
【００５０】コントローラ４２とトランシーバ９０と高
速メモリデバイス２および１０とは、導電ライン２６を
介して相互に接続されている。トランシーバ９０と低速
メモリデバイス４、６、８、１２、１４および１６と
は、導電ライン２８を介して相互に接続されている。The controller 42, transceiver 90, and high speed memory devices 2 and 10 are interconnected via conductive lines 26. Transceiver 90 and low speed memory devices 4, 6, 8, 12, 14 and 16 are interconnected via conductive lines 28.
【００５１】このように、導電ラインは、トランシーバ
９０によって導電ライン２６と導電ライン２８とに区分
される。As described above, the conductive line is divided by the transceiver 90 into the conductive line 26 and the conductive line 28.
【００５２】導電ライン２６は、導電ライン２８よりコ
ントローラ４２の近くに配置される。導電ライン２６
は、高速メモリデバイス２および１０が高速に動作する
場合において高速メモリデバイス２および１０の入力端
で信号の反射が発生しないように十分に短い長さを有す
るように形成される。このように導電ライン２６を形成
することにより、信号の反射やノイズを抑えることがで
きる。その結果、導電ライン２６を通って伝送されるデ
ータの伝送速度を２００ＭＨｚまで高めることが可能に
なる。The conductive line 26 is disposed closer to the controller 42 than the conductive line 28 is. Conductive line 26
Is formed to have a sufficiently short length so that signal reflection does not occur at the input terminals of the high-speed memory devices 2 and 10 when the high-speed memory devices 2 and 10 operate at high speed. By forming the conductive lines 26 in this manner, signal reflection and noise can be suppressed. As a result, the transmission speed of data transmitted through the conductive line 26 can be increased to 200 MHz.
【００５３】導電ライン２８は、導電ライン２６よりコ
ントローラ４２から遠くに配置される。導電ライン２８
の長さは、導電ライン２６の長さより長い。導電ライン
２８には、６個の低速メモリデバイス４、６、８、１
２、１４および１６が接続されている。導電ライン２８
を通って伝送されるデータの伝送速度は、反射やノイズ
により１００ＭＨｚまでしか高めることはできない。し
かし、導電ライン２８は、導電ライン２６に比べて３倍
のメモリ容量を扱うことができる。The conductive line 28 is arranged farther from the controller 42 than the conductive line 26 is. Conductive line 28
Is longer than the length of the conductive line 26. The conductive line 28 has six low speed memory devices 4, 6, 8, 1
2, 14, and 16 are connected. Conductive line 28
The transmission rate of the data transmitted through the antenna can only be increased to 100 MHz due to reflection and noise. However, the conductive line 28 can handle three times the memory capacity of the conductive line 26.
【００５４】導電ライン２８には、メモリデバイスを増
設するための増設用コネクタ６０がさらに接続されてい
る。少なくとも１つの低速メモリデバイスを含むモジュ
ールカード８０を増設用コネクタ６０に差し込むことに
よって、データ記憶装置２００のメモリ容量を増加させ
ることができる。An additional connector 60 for adding a memory device is further connected to the conductive line 28. By inserting the module card 80 including at least one low-speed memory device into the additional connector 60, the memory capacity of the data storage device 200 can be increased.
【００５５】図４は、データが高速メモリ領域に伝送さ
れる場合において、導電ライン２６を通って伝送される
データのデータ伝送サイクルを示す。データが高速メモ
リ領域に伝送される場合には、導電ライン２６上のデー
タは、２００ＭＨｚのデータ伝送速度で伝送される。従
って、導電ライン２６に接続される高速メモリデバイス
２および１０は、２００ＭＨｚのアクセス速度でアクセ
スされる。このように、高速メモリデバイス２および１
０にアクセスする場合には、データはトランシーバ９０
を通過しない。FIG. 4 shows a data transmission cycle of data transmitted through the conductive line 26 when data is transmitted to the high-speed memory area. When data is transmitted to the high-speed memory area, the data on the conductive line 26 is transmitted at a data transmission speed of 200 MHz. Therefore, the high speed memory devices 2 and 10 connected to the conductive line 26 are accessed at an access speed of 200 MHz. Thus, the high-speed memory devices 2 and 1
0 to access transceiver 90
Do not pass.
【００５６】図５は、データが低速メモリ領域に伝送さ
れる場合におけるデータ転送サイクルを示す。セクショ
ン６００は、導電ライン２６を通って伝送されるデータ
のデータ伝送サイクルを示す。導電ライン２６上のデー
タは、１００ＭＨｚのデータ伝送速度で伝送する場合と
等価となるように間欠的に伝送される。FIG. 5 shows a data transfer cycle when data is transmitted to the low-speed memory area. Section 600 shows a data transmission cycle for data transmitted over conductive line 26. The data on the conductive line 26 is transmitted intermittently so as to be equivalent to the case of transmitting at a data transmission speed of 100 MHz.
【００５７】図５のセクション６０２は、導電ライン２
８を通って伝送されるデータのデータ伝送サイクルを示
す。導電ライン２８上のデータは、１００ＭＨｚのデー
タ伝送速度で連続的に伝送される。従って、導電ライン
２８に接続される低速メモリデバイス４、６、８、１
２、１４および１６は、１００ＭＨｚのアクセス速度で
アクセスされる。The section 602 in FIG.
8 shows a data transmission cycle for data transmitted through 8. The data on the conductive line 28 is transmitted continuously at a data transmission rate of 100 MHz. Therefore, the low-speed memory devices 4, 6, 8, 1 connected to the conductive line 28
2, 14, and 16 are accessed at an access speed of 100 MHz.
【００５８】トランシーバ９０は、導電ライン２６を通
って伝送されるデータのデータ伝送サイクル（セクショ
ン６００）を導電ライン２８を通って伝送されるデータ
のデータ伝送サイクル（セクション６０２）に変換す
る。このようにして、トランシーバ９０は、導電ライン
２６上のデータの伝送速度を変換し、導電ライン２６上
のデータを変換された伝送速度で導電ライン２８の上に
載置する。なお、導電ライン２８から導電ライン２６に
データを伝送する場合には、トランシーバ９０は上述し
た動作の逆の動作を行う。Transceiver 90 converts the data transmission cycle of data transmitted over conductive line 26 (section 600) into a data transmission cycle of data transmitted over conductive line 28 (section 602). In this manner, transceiver 90 converts the transmission rate of data on conductive line 26 and places the data on conductive line 26 on conductive line 28 at the converted transmission rate. When data is transmitted from the conductive line 28 to the conductive line 26, the transceiver 90 performs an operation reverse to the above-described operation.
【００５９】導電ライン２６と導電ライン２８との間で
データが伝送される方向や、導電ライン２６と導電ライ
ン２８との間でデータを伝送する場合の待ち時間など
は、コントローラ４２からトランシーバ９０に供給され
る制御信号２４（図３）によって制御される。The direction in which data is transmitted between the conductive lines 26 and 28 and the waiting time when data is transmitted between the conductive lines 26 and 28 are determined from the controller 42 to the transceiver 90. It is controlled by the supplied control signal 24 (FIG. 3).
【００６０】コントローラ４２は、制御信号２４を用い
てトランシーバ９０を制御する。このような制御が、導
電ライン２６上のデータおよび導電ライン２８上のデー
タを効率よく伝送することを可能にする。その結果、シ
ステムのパフォーマンスが向上する。さらに、コントロ
ーラ４２は、制御信号２４を用いて、メモリデバイスへ
の書き込みデータとメモリデバイスからの読み出しデー
タとが衝突することを防止することができる。The controller 42 controls the transceiver 90 using the control signal 24. Such control allows data on the conductive line 26 and data on the conductive line 28 to be transmitted efficiently. As a result, the performance of the system is improved. Further, the controller 42 can use the control signal 24 to prevent data written to the memory device from colliding with data read from the memory device.
【００６１】データ記憶装置２００のメモリマップは、
図２に示されるメモリマップと同一である。メモリマッ
プをアクセス速度に応じて階層化することにより、メモ
リアクセスを最適化することができる。The memory map of the data storage device 200 is
This is the same as the memory map shown in FIG. By tiering the memory map according to the access speed, memory access can be optimized.
【００６２】図６は、トランシーバ９０の代わりにデー
タ記憶装置２００において使用され得るトランシーバ９
２の構成を示す。トランシーバ９２は、制御信号２４を
受け取る制御ユニット９４と、先入れ先出し（ＦＩＦ
Ｏ）バッファ９６とを含む。ＦＩＦＯバッファ９６の動
作は、制御ユニット９４によって制御される。FIG. 6 shows a transceiver 9 that can be used in data storage 200 instead of transceiver 90.
2 is shown. Transceiver 92 includes a control unit 94 that receives control signal 24 and a first-in first-out (FIF)
O) A buffer 96 is included. The operation of the FIFO buffer 96 is controlled by the control unit 94.
【００６３】トランシーバ９２内にＦＩＦＯバッファ９
６を設けることにより、導電ライン２６上のデータをＦ
ＩＦＯバッファ９６内に順次蓄えることができる。この
ようにして、導電ライン２６からＦＩＦＯバッファ９６
にデータを２００ＭＨｚのデータ伝送速度で連続的に伝
送することが可能になる。ＦＩＦＯバッファ９６に蓄え
られたデータは、１００ＭＨｚのデータ伝送サイクルで
連続的に導電ライン２８に伝送される。The FIFO buffer 9 in the transceiver 92
6, the data on the conductive line 26 is
They can be sequentially stored in the IFO buffer 96. In this way, the FIFO buffer 96 can be
It is possible to continuously transmit data at a data transmission speed of 200 MHz. The data stored in FIFO buffer 96 is continuously transmitted to conductive line 28 in a 100 MHz data transmission cycle.
【００６４】図７は、ＦＩＦＯバッファ９６を含むトラ
ンシーバ９２が使用される場合において、データが低速
メモリ領域に伝送される場合におけるデータ転送サイク
ルを示す。セクション７００は、導電ライン２６を通っ
て伝送されるデータのデータ伝送サイクルを示す。導電
ライン２６上のデータは、２００ＭＨｚのデータ伝送速
度で伝送される。FIG. 7 shows a data transfer cycle when data is transmitted to a low-speed memory area when transceiver 92 including FIFO buffer 96 is used. Section 700 shows a data transmission cycle for data transmitted over conductive line 26. The data on the conductive line 26 is transmitted at a data transmission rate of 200 MHz.
【００６５】図７のセクション７０２は、導電ライン２
８を通って伝送されるデータのデータ伝送サイクルを示
す。導電ライン２８上のデータは、１００ＭＨｚのデー
タ伝送速度で連続的に伝送される。The section 702 in FIG.
8 shows a data transmission cycle for data transmitted through 8. The data on the conductive line 28 is transmitted continuously at a data transmission rate of 100 MHz.
【００６６】トランシーバ９２（図６）は、導電ライン
２６を通って伝送されるデータのデータ伝送サイクル
（セクション７００）を導電ライン２８を通って伝送さ
れるデータのデータ伝送サイクル（セクション７０２）
に変換する。このようにして、トランシーバ９２は、導
電ライン２６上のデータの伝送速度を変換し、導電ライ
ン２６上のデータを変換された伝送速度で導電ライン２
８の上に載置する。なお、導電ライン２８から導電ライ
ン２６にデータを伝送する場合には、トランシーバ９２
は上述した動作の逆の動作を行う。Transceiver 92 (FIG. 6) converts the data transmission cycle of data transmitted over conductive line 26 (section 700) to the data transmission cycle of data transmitted over conductive line 28 (section 702).
Convert to In this manner, transceiver 92 converts the transmission rate of data on conductive line 26 and converts the data on conductive line 26 to conductive line 2 at the converted transmission rate.
8 on top. When data is transmitted from the conductive line 28 to the conductive line 26, the transceiver 92
Performs the reverse operation of the above operation.
【００６７】トランシーバ９２内にＦＩＦＯバッファ９
６を設けることにより、データを高速メモリ領域に伝送
するか低速メモリ領域に伝送するかにかかわらず、導電
ライン２６上のデータは、２００ＭＨｚのデータ伝送速
度で連続的に伝送される。これにより、効率のよいデー
タ伝送が実現される。The FIFO buffer 9 in the transceiver 92
By providing 6, the data on the conductive line 26 is continuously transmitted at a data transmission rate of 200 MHz, regardless of whether the data is transmitted to the high-speed memory area or the low-speed memory area. Thereby, efficient data transmission is realized.
【００６８】上述したように、データ記憶装置２００
（図３）によれば、高速メモリ領域と低速メモリ領域と
を含むメモリマップを形成することにより、メモリマッ
プをアクセス速度に応じて階層化することができる。ど
のメモリ領域にデータ（プログラムを含む）をロードす
るかは、プロセッサ３０やコントローラ４２によってハ
ードウェア的に決定され得る。あるいは、ウィンドウメ
ニューを用いて、どのメモリ領域にデータ（プログラム
を含む）をロードするかをユーザーが指示するようにし
てもよい。ウィンドウメニューは、プロセッサ３０に接
続された表示装置（図示せず）の画面上に表示される。
ユーザーからの指示は、キーボードやマウスなどの入力
装置（図示せず）を介してプロセッサ３０に入力され
る。As described above, the data storage device 200
According to FIG. 3, by forming a memory map including a high-speed memory area and a low-speed memory area, the memory map can be hierarchized according to the access speed. Which memory area is loaded with data (including a program) can be determined in hardware by the processor 30 or the controller 42. Alternatively, a user may use a window menu to specify in which memory area data (including a program) is to be loaded. The window menu is displayed on a screen of a display device (not shown) connected to the processor 30.
Instructions from the user are input to the processor 30 via input devices (not shown) such as a keyboard and a mouse.
【００６９】図８は、ウィンドウメニューの例を示す。
図８に示される例では、「ＣＡＤ」、「メール」、「ワ
ープロ」、「Ｄｅｓｋ Ｔｏｐ Ｐｕｂｌｉｓｈ」、
「表計算」という５つのアプリケーションプログラムが
起動されている。これら５つのアプリケーションプログ
ラムのうち、「ＣＡＤ」、「Ｄｅｓｋ Ｔｏｐ Ｐｕｂ
ｌｉｓｈ」という２つのアプリケーションプログラムが
高速メモリ領域に割り当てられ、残りの３つのアプリケ
ーションプログラムが低速メモリ領域に割り当てられて
いる。FIG. 8 shows an example of the window menu.
In the example shown in FIG. 8, “CAD”, “mail”, “word processor”, “Desk Top Publish”,
Five application programs called “spreadsheet” are activated. Among these five application programs, "CAD" and "Desk Top Pub"
Two application programs “light” are allocated to the high-speed memory area, and the remaining three application programs are allocated to the low-speed memory area.
【００７０】アプリケーションプログラムのメモリ領域
への割り当ては、例えば、ウィンドウメニュー中の速度
ボタンをクリックすることによって変更される。「高
速」と表示されている速度ボタンをクリックすると、対
応するアプリケーションプログラムの割り当てが高速メ
モリ領域から低速メモリ領域に変更される。その結果、
その速度ボタンの表示が「高速」から「低速」に変更さ
れる。「低速」と表示されている速度ボタンをクリック
すると、対応するアプリケーションプログラムの割り当
てが低速メモリ領域から高速メモリ領域に変更される。
その結果、その速度ボタンの表示が「低速」から「高
速」に変更される。The assignment of the application program to the memory area is changed, for example, by clicking a speed button in a window menu. When a speed button displayed as "high speed" is clicked, the assignment of the corresponding application program is changed from the high speed memory area to the low speed memory area. as a result,
The display of the speed button is changed from "high speed" to "low speed". When a speed button displayed as "low speed" is clicked, the assignment of the corresponding application program is changed from the low speed memory area to the high speed memory area.
As a result, the display of the speed button is changed from "low speed" to "high speed".
【００７１】ユーザーは、プログラムの使用頻度や、プ
ログラムを実行するのに必要とされる容量や好みなどに
応じて、どのプログラムをどのメモリ領域にロードする
かを指示する。The user instructs which program is to be loaded into which memory area according to the frequency of use of the program, the capacity required for executing the program, the preference, and the like.
【００７２】図９は、ウィンドウメニューの他の例を示
す。例えば、「動画再生」というアプリケーションプロ
グラムのように、大量のメモリ領域を必要とするアプリ
ケーションプログラムを起動する場合には、そのアプリ
ケーションプログラムを互いに分散する２つの高速メモ
リ領域に割り当てることができない。この場合には、互
いに分散する２つの高速メモリ領域を１つの連続した高
速メモリ領域にリマップする必要がある。このようなリ
マップは、ユーザーからの指示に従って実行される。FIG. 9 shows another example of the window menu. For example, when starting an application program that requires a large amount of memory area, such as an application program called “moving picture reproduction”, the application program cannot be allocated to two high-speed memory areas distributed to each other. In this case, it is necessary to remap two high-speed memory areas that are mutually dispersed to one continuous high-speed memory area. Such remapping is performed according to an instruction from the user.
【００７３】図１０は、ユーザーからの指示に従ってリ
マップされたメモリマップの構成を示す。図１０に示さ
れるように、高速メモリデバイス２のメモリ領域との高
速メモリデバイス１０のメモリ領域とが１つの連続する
高速メモリ領域に組み替えられる。このようなメモリ領
域の組み替えは、コントローラ４２によって実行され
る。FIG. 10 shows a configuration of a memory map remapped according to an instruction from a user. As shown in FIG. 10, the memory area of the high-speed memory device 2 and the memory area of the high-speed memory device 10 are rearranged into one continuous high-speed memory area. Such rearrangement of the memory area is executed by the controller 42.
【００７４】このように、ソフトウェア的、かつ、シス
テム的なユーザーとのインターフェースにより、ユーザ
ーの嗜好を反映したより的を得たメモリマップの使い方
を実現することができる。As described above, by using the software-based and system-based interface with the user, it is possible to realize a more appropriate use of the memory map that reflects the user's preference.
【００７５】なお、実施の形態２では、データ記憶装置
２００はメモリデバイス２、４、６、８、１０、１２、
１４および１６を含み、メモリデバイス２、４、６、
８、１０、１２、１４および１６によってメモリマップ
が形成される例を説明した。あるいは、データ記憶装置
２００は単一のメモリデバイスを含んでいてもよい。こ
の場合には、実施の形態１と同様にして、その単一のメ
モリデバイスによってアクセス速度に応じて階層化され
たメモリマップを形成するようにすればよい。In the second embodiment, the data storage device 200 has the memory devices 2, 4, 6, 8, 10, 12,
14 and 16, the memory devices 2, 4, 6,
The example in which the memory map is formed by 8, 10, 12, 14, and 16 has been described. Alternatively, data storage device 200 may include a single memory device. In this case, similarly to the first embodiment, a memory map hierarchized according to the access speed by the single memory device may be formed.
【００７６】[0076]
【発明の効果】以上のように、本発明のデータ記憶装置
によれば、メモリ容量を損なうことなくメモリマップを
アクセス速度に応じて階層化することができる。これに
より、メモリアクセスを最適化することができる。その
結果、システム全体の処理効率が向上する。本発明のデ
ータ記憶装置をコンピュータや民生機器等に組み込むこ
とにより、それらの商品価値を高めることができる。As described above, according to the data storage device of the present invention, the memory map can be hierarchized according to the access speed without impairing the memory capacity. Thereby, memory access can be optimized. As a result, the processing efficiency of the entire system is improved. By incorporating the data storage device of the present invention into a computer, a consumer device, or the like, the commercial value of the device can be increased.
【図１】本発明の実施の形態１のデータ記憶装置の構成
を示す図である。FIG. 1 is a diagram showing a configuration of a data storage device according to a first embodiment of the present invention.
【図２】図１に示されるデータ記憶装置のメモリマップ
の構成を示す図である。FIG. 2 is a diagram showing a configuration of a memory map of the data storage device shown in FIG. 1;
【図３】本発明の実施の形態２のデータ記憶装置の構成
を示す図である。FIG. 3 is a diagram showing a configuration of a data storage device according to a second embodiment of the present invention.
【図４】データが高速メモリ領域に伝送される場合にお
いて、導電ラインを通って伝送されるデータのデータ伝
送サイクルを示す図である。FIG. 4 is a diagram illustrating a data transmission cycle of data transmitted through a conductive line when data is transmitted to a high-speed memory area.
【図５】データが低速メモリ領域に伝送される場合にお
いて、導電ラインを通って伝送されるデータのデータ転
送サイクルを示す図である。FIG. 5 is a diagram illustrating a data transfer cycle of data transmitted through a conductive line when data is transmitted to a low-speed memory area.
【図６】図３に示されるデータ記憶装置において使用さ
れるトランシーバの構成を示す図である。FIG. 6 is a diagram showing a configuration of a transceiver used in the data storage device shown in FIG. 3;
【図７】トランシーバが図６に示される構造を有し、デ
ータが低速メモリ領域に伝送される場合において、導電
ラインを通って伝送されるデータのデータ転送サイクル
を示す図である。7 is a diagram showing a data transfer cycle of data transmitted through a conductive line when the transceiver has the structure shown in FIG. 6 and data is transmitted to a low-speed memory area.
【図８】ウィンドウメニューの例を示す図である。FIG. 8 is a diagram illustrating an example of a window menu.
【図９】ウィンドウメニューの他の例を示す図である。FIG. 9 is a diagram showing another example of the window menu.
【図１０】ユーザーからの指示に従ってリマップされた
図３に示されるデータ記憶装置のメモリマップの構成を
示す図である。FIG. 10 is a diagram showing a configuration of a memory map of the data storage device shown in FIG. 3 remapped according to an instruction from a user.
【図１１】従来のデータ記憶装置の構成を示す図であ
る。FIG. 11 is a diagram showing a configuration of a conventional data storage device.
【図１２】図１１に示される従来のデータ記憶装置のメ
モリマップの構成を示す図である。FIG. 12 is a diagram showing a configuration of a memory map of the conventional data storage device shown in FIG. 11;
【図１３】単一のメモリデバイスを含むデータ記憶装置
の構成を示す図である。FIG. 13 is a diagram showing a configuration of a data storage device including a single memory device.
【図１４】単一のメモリデバイスを含むデータ記憶装置
の他の構成を示す図である。FIG. 14 is a diagram showing another configuration of a data storage device including a single memory device.
１００、２００、４００、５００ データ記憶装置 ２、１０ 高速メモリデバイス ４、６、８、１２、１４、１６ 低速メモリデバイス ２６、２８ 導電ライン ２０、２２ アクセス制御ユニット ４０、４２ コントローラ ９０、９２ トランシーバ ９４ 制御ユニット ９６ ＦＩＦＯバッファ １５０ キャシュメモリ 100, 200, 400, 500 Data storage device 2, 10 High speed memory device 4, 6, 8, 12, 14, 16 Low speed memory device 26, 28 Conductive line 20, 22 Access control unit 40, 42 Controller 90, 92 Transceiver 94 Control unit 96 FIFO buffer 150 Cache memory
Claims (10)
を少なくとも有するメモリマップを形成する少なくとも
１つのメモリデバイスと、 前記第１のメモリ領域に対するアクセス速度と前記第２
のメモリ領域に対するアクセス速度とが異なるように、
前記少なくとも１つのメモリデバイスに対するアクセス
を制御するアクセス制御ユニットとを備えたデータ記憶
装置。At least one memory device forming a memory map having at least a first memory area and a second memory area; an access speed to the first memory area; and a second memory device.
So that the access speed to the memory area of
An access control unit for controlling access to the at least one memory device.
モリデバイスと低速メモリデバイスとによって形成され
ており、 前記高速メモリデバイスは、前記低速メモリデバイスよ
り高速に動作し、 前記高速メモリデバイスは、前記第１のメモリ領域に割
り当てられており、前記低速メモリデバイスは、前記第
２のメモリ領域に割り当てられている、請求項１に記載
のデータ記憶装置。2. The memory map is formed by at least a high-speed memory device and a low-speed memory device. The high-speed memory device operates at a higher speed than the low-speed memory device. 2. The data storage device according to claim 1, wherein the low-speed memory device is allocated to the second memory area. 3.
スを介して前記高速メモリデバイスに接続されており、
第２のバスを介して前記低速メモリデバイスに接続され
ている、請求項２に記載のデータ記憶装置。3. The access control unit is connected to the high-speed memory device via a first bus,
3. The data storage device according to claim 2, wherein the data storage device is connected to the low-speed memory device via a second bus.
ーラと、 前記第１のバス上のデータの伝送速度を変換し、前記第
１のバス上のデータを変換された伝送速度で前記第２の
バス上に載置するトランシーバとを備えている、請求項
３に記載のデータ記憶装置。4. An access control unit, comprising: a controller that inputs and outputs data to and from the first bus; and a controller that converts a transmission rate of data on the first bus; 4. The data storage device according to claim 3, further comprising a transceiver for loading data on the second bus at a converted transmission rate.
スの長さより小さい、請求項３に記載のデータ記憶装
置。5. The data storage device according to claim 3, wherein a length of said first bus is smaller than a length of said second bus.
のデータを蓄える先入れ先出しバッファを含む、請求項
４に記載のデータ記憶装置。6. The data storage device according to claim 4, wherein said transceiver includes a first-in first-out buffer for storing data on said first bus.
に制御信号を出力し、前記トランシーバは、前記制御信
号に応じて前記第１のバス上のデータの伝送速度を変換
する、請求項４に記載のデータ記憶装置。7. The data according to claim 4, wherein the controller outputs a control signal to the transceiver, and the transceiver converts a transmission rate of data on the first bus according to the control signal. Storage device.
イスを増設するためのコネクタが接続されている、請求
項３に記載のデータ記憶装置。8. The data storage device according to claim 3, wherein a connector for adding said low-speed memory device is connected to said second bus.
タの格納は、ユーザーの指示に応じて行われる、請求項
１に記載のデータ記憶装置。9. The data storage device according to claim 1, wherein the storage of the data in the memory area of the memory map is performed according to a user's instruction.
ーザーの指示に応じて組み替えれられる、請求項１に記
載のデータ記憶装置。10. The data storage device according to claim 1, wherein a memory area of the memory map is rearranged according to a user's instruction.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19476598A JPH1185611A (en) | 1997-07-15 | 1998-07-09 | Data storage device |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9-189398 | 1997-07-15 | ||
| JP18939897 | 1997-07-15 | ||
| JP19476598A JPH1185611A (en) | 1997-07-15 | 1998-07-09 | Data storage device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1185611A true JPH1185611A (en) | 1999-03-30 |
Family
ID=26505451
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19476598A Pending JPH1185611A (en) | 1997-07-15 | 1998-07-09 | Data storage device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1185611A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100738781B1 (en) | 2006-07-06 | 2007-07-12 | 주식회사 대우일렉트로닉스 | Method for controlling an access time in a memory |
| JP2013128213A (en) * | 2011-12-19 | 2013-06-27 | Ricoh Co Ltd | Image forming apparatus and image forming method |
-
1998
- 1998-07-09 JP JP19476598A patent/JPH1185611A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100738781B1 (en) | 2006-07-06 | 2007-07-12 | 주식회사 대우일렉트로닉스 | Method for controlling an access time in a memory |
| JP2013128213A (en) * | 2011-12-19 | 2013-06-27 | Ricoh Co Ltd | Image forming apparatus and image forming method |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990412 |