JPH118546A - Cmos回路 - Google Patents
Cmos回路Info
- Publication number
- JPH118546A JPH118546A JP10114600A JP11460098A JPH118546A JP H118546 A JPH118546 A JP H118546A JP 10114600 A JP10114600 A JP 10114600A JP 11460098 A JP11460098 A JP 11460098A JP H118546 A JPH118546 A JP H118546A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- pmos
- nmos
- pmos transistor
- mos
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Logic Circuits (AREA)
Abstract
去でき、ノイズに強い信頼性の高い半導体集積回路を提
供する。 【解決手段】CMOSノイズ除去回路において、PMO
SトランジスタP1,P2またはNMOSトランジスタ
N1,N2を複数個直列接続して、直列接続されたPM
OSトランジスタP1,P2またはNMOSトランジス
タN1,N2のスイッチング速度又はスイッチング時期
を互いに異ならせる。
Description
いられるCMOS回路に関する。
られていたCMOSで構成される回路(インバータ)で
ある。図10に示すように、ソースを電源電圧Vccに接
続したPMOSトランジスタP1と、ソースを接地した
NMOSトランジスタN1の各々のゲートが共通の入力
端子に接続され、PMOSトランジスタP1と、NMOSト
ランジスタN1の各々のドレインが共通の出力端子に接
続されて、インバータ回路が構成されている。入力端子
に入力される入力信号の電圧に応じて“High”レベルま
たは“Low ”レベルの出力信号を出力端子から出力す
る。即ち、入力信号が論理しきい値電圧VLTよりも高
い場合には、PMOSトランジスタP1はオフ状態、N
MOSトランジスタN1はオン状態となり、出力端子か
ら“Low ”レベルの出力信号を出力する。また、入力信
号が論理しきい値電圧VLTよりも低い場合には、PM
OSトランジスタP1はオン状態、NMOSトランジス
タN1はオフ状態となり、出力端子から“High”レベル
の出力信号を出力する。
ノイズが図11のノイズ1またはノイズ3の様にノイズ
のピーク電圧が論理しきい値電圧VLTに達しない場
合、PMOSトランジスタP1及びNMOSトランジス
タN1はスイッチング動作を行わないため、出力信号に
ノイズが伝達することはない。しかし、ノイズ2または
ノイズ4の様にノイズのピーク電圧が論理しきい値電圧
VLTに達する場合、PMOSトランジスタP1及びN
MOSトランジスタN1はスイッチング動作を行い、ノ
イズ5またはノイズ6の様に、ノイズは出力信号に伝達
される。このインバータの構成は「日立LCDコントロ
ーラ/ドライバLSIデータブック 第8版」に記載さ
れている。
いられていたノイズ除去を目的とした回路の1つで、シ
ュミットトリガ回路である。図12の回路は、入力電圧
にヒステリシス特性、すなわち2つの論理しきい値電圧
を有し、入力信号が第1の論理しきい値電圧VIHより
も高い場合には、出力端子から“Low ”レベルの出力信
号を出力する。また、入力信号が第2の論理しきい値電
圧VILよりも低い場合には、出力端子から“High”レ
ベルの出力信号を出力する。この時、「第2の論理しき
い値電圧VIL」<「第1の論理しきい値電圧VIH」
の関係がある。入力信号にノイズが入力された場合、そ
のノイズが図13のノイズ1またはノイズ3の様にノイ
ズのピーク電圧が第1の論理しきい値電圧VIHまたは
第2の論理しきい値電圧VILに達しない場合、出力信
号にノイズが伝達することはない。しかし、ノイズ2ま
たはノイズ4の様にノイズのピーク電圧が第1の論理し
きい値電圧VIHまたは第2の論理しきい値電圧VIL
に達する場合、ノイズ5またはノイズ6の様に、ノイズ
は出力信号に伝達される。図10に示した従来回路にく
らべ、第1の論理しきい値電圧VIHが論理しきい値電
圧VLTよりVccに近い、また第2の論理しきい値電圧
VILが論理しきい値電圧VLTよりGNDに近いた
め、ノイズの除去の能力が高い、シュミットトリガ回路
の特性の詳細は例えば「日立TTLデータブックHD7
4/74S/74LS/74AS/75/26/29シ
リーズ 第4版」の「HD74LS14」、また「日立
高速CMOSロジックデータブック HD74HCシリ
ーズ」の「HD74HC14」に記載されている。
において、ノイズのピーク電圧が論理しきい値電圧VL
Tを超えない場合には、出力信号にノイズが伝達されな
いが、ノイズのピーク電圧が論理しきい値電圧VLTを
超える場合は、出力信号にノイズが伝達されてしまう。
おいて、ノイズのピーク電圧が第1の論理しきい値電圧
VIHもしくは、第2の論理しきい値電圧VILを超え
ない場合には、出力信号にノイズが伝達されないが、ノ
イズのピーク電圧が第1の論理しきい値電圧VIHもし
くは、第2の論理しきい値電圧VILを超える場合に
は、出力信号にノイズが伝達されてしまい、半導体集積
回路が誤動作するおそれがある。
回路の第1の論理しきい値電圧VIHをVcc電位に近づ
け、更に第2の論理しきい値電圧VILをGND電位に
近づける様にすれば、ノイズに対する感度が下がる。し
かし、この様な入力回路を備えた半導体集積回路に対し
て、他の半導体集積回路の出力を接続した場合、Vcc又
はGNDの電位に限りなく近い出力を発生しなければな
らなく、この様な出力特性を有する半導体集積回路は、
あまり現実的ではない。
路においては、第1導電型の第1のMOSトランジスタ
及び第2のMOSトランジスタの直列回路と、この直列
回路の第2のMOSトランジスタ側に接続される少なく
とも1個の第2導電型のMOSトランジスタとを有し、
直列回路と第2導電型のMOSトランジスタとを接続し
た回路が電源と接地の間に接続される。さらに、第1の
MOSトランジスタのスイッチング速度又はスイッチン
グ時期を第2のMOSトランジスタのそれと異ならせる
ための手段を備える。ここでMOSトランジスタの導電
型はPチャネル型あるいはNチャネル型であり、第1導
電型と第2導電型は互いに反対導電型である。
び第2のMOSトランジスタのスイッチング速度又はス
イッチング時期が異なるので、 CMOS回路がノイズ
に応答し難くなりノイズの除去が可能となる。
具体的な構成は、第1のPMOSトランジスタと第2の
PMOSトランジスタと第1のNMOSトランジスタと
第2のNMOSトランジスタを備え、第2のPMOSト
ランジスタと第2のNMOSトランジスタの各々のドレ
インが共通の出力端子に接続され、第2のPMOSトラ
ンジスタのソースが第1のPMOSトランジスタのドレ
インに接続され、第1のPMOSトランジスタのソース
が電源電圧に接続され、第2のNMOSトランジスタの
ソースが第1のNMOSトランジスタのドレインに接続
され、第1のNMOSトランジスタのソースが接地され
る。
ジスタの直列回路と、第1及び第2のNMOSトランジ
スタの直列回路とが、第2のPMOSトランジスタ側お
よび第2のNMOSトランジスタ側で接続される。さら
に、本CMOS回路は、第1のPMOSトランジスタお
よび第1のNMOSトランジスタのスイッチング速度又
はスイッチング時期を、それぞれ第2のPMOSトラン
ジスタおよび第2のNMOSトランジスタのスイッチン
グ速度又はスイッチング時期と異ならしめるための手段
を備える。
続される第1のPMOSトランジスタおよび第2のPM
OSトランジスタのスイッチング速度又はスイッチング
時期が互いに異なり、かつ第1のNMOSトランジスタ
および第2のNMOSトランジスタのスイッチング速度
又はスイッチング時期が互いに異なるので、正負両極性
のノイズを除去することができる。
ある。図1において、PMOSトランジスタP1と、N
MOSトランジスタN1と、PMOSトランジスタP2
と、NMOSトランジスタN2の各々のゲートが入力端
子に接続され、PMOSトランジスタP2と、NMOS
トランジスタN2の各々のドレインが出力端子に接続さ
れ、PMOSトランジスタP2のソースがPMOSトラ
ンジスタP1のドレインに接続され、PMOSトランジ
スタP1のソースが電源電圧Vccに接続され、NMOS
トランジスタN2のソースがNMOSトランジスタN1
のドレインに接続され、NMOSトランジスタN1のソ
ースが接地されている。
トランジスタP2と、NMOSトランジスタN1および
NMOSトランジスタN2はチャネル抵抗やゲートしき
い値電圧を調節して、各MOSトランジスタ自体のスイ
ッチング速度に差を生じさせる。
タP2におけるゲート長Lとゲート幅Wの比L/Wを、
PMOSトランジスタP1のL/Wよりも大きくして、
PMOSトランジスタP2のチャネル抵抗をPMOSトラン
ジスタP1よりも大きくすることで、PMOSトランジ
スタP2のスイッチング速度をPMOSトランジスタP
1よりも遅くすることができる。同様にして、NMOS
トランジスタN2のスイッチング速度をNMOSトラン
ジスタN1よりも遅くすることができる。また、ゲート
しきい値電圧を調整するために、MOSトランジスタの
チャネル部分に不純物イオンをイオン打ち込みするが、
このイオン打ち込み量を、PMOSトランジスタP1よ
りもPMOSトランジスタP2の方を多くすると、PM
OSトランジスタP2の方がゲートしきい値電圧が大き
くなり、PMOSトランジスタP2のスイッチング速度
をPMOSトランジスタP1よりも遅くすることができ
る。同様にして、NMOSトランジスタN2のスイッチ
ング速度をNMOSトランジスタN1よりも遅くするこ
とができる。なお、PMOSトランジスタP2のゲート
酸化膜厚さをPMOSトランジスタP1のそれよりも大
きくしても、PMOSトランジスタP2のゲートしきい値電
圧をPMOSトランジスタP1よりも大きくすることが
できる。さらに、ゲート容量(C)とゲート抵抗(R)
によって決まるCR時定数を、PMOSトランジスタP
1よりもPMOSトランジスタP2の方を長くすること
によっても、PMOSトランジスタP2のスイッチング
速度をPMOSトランジスタP1より遅くすることがで
きる。同様にして、NMOSトランジスタN2のスイッ
チング速度をNMOSトランジスタN1よりも遅くする
ことができる。ゲート容量を変える場合は、PMOSト
ランジスタP2及びNMOSトランジスタN2のゲート
酸化膜をそれぞれPMOSトランジスタP1及びNMO
SトランジスタN1よりも薄くするか、PMOSトラン
ジスタP2及びNMOSトランジスタN2のMOSゲー
トの面積をそれぞれPMOSトランジスタP1及びNM
OSトランジスタN1よりも広くする。すなわち、PM
OSトランジスタP2及びNMOSトランジスタN2の
ゲート容量をそれぞれPMOSトランジスタP1及びN
MOSトランジスタN1よりも大きくする。また、ゲー
ト抵抗を変える場合は、共通ゲート配線部からPMOS
トランジスタP2及びNMOSトランジスタN2の各セ
ルに至るまでのゲート配線の長さlと幅wの比l/w
を、それぞれPMOSトランジスタP1及びNMOSト
ランジスタN1よりも大きくする。すなわち、PMOS
トランジスタP2及びNMOSトランジスタN2のゲー
ト配線抵抗をそれぞれPMOSトランジスタP1及びN
MOSトランジスタN1よりも大きくする。
抵抗を変えても良い。すなわち、PMOSトランジスタ
P2及びNMOSトランジスタN2のゲート配線の比抵
抗をそれぞれPMOSトランジスタP1及びNMOSト
ランジスタN1よりも大きくする。比抵抗を変える具体
的手段としては、ゲート配線の材料を変えること、ポリ
シリコンゲート配線への不純物(例えばリン)のドーピ
ング量を変えること、比抵抗を低くしたい方のポリシリ
コンゲートの表面にメタルシリサイドを形成すること、
などがある。なお、上述したスイッチング速度を変える
ための種々の手段は、複数の手段を併用しても良い。
トランジスタN1のスイッチング速度がTdだけ速い場
合を示す。ノイズのない正常に動作している場合、例え
ば入力端子に“Low ”レベルが入力され安定している場
合はPMOSトランジスタP1とPMOSトランジスタ
P2がオンし、NMOSトランジスタN1とNMOSトラン
ジスタN2がオフし出力端子からは“High”レベルが出
力されている。また、入力端子に“High”レベルが入力
され安定している場合はPMOSトランジスタP1とP
MOSトランジスタP2がオフし、NMOSトランジス
タN1とNMOSトランジスタN2がオンし出力端子からは
“Low ”レベルが出力されている。これはインバータ回
路の基本機能である。
の入力信号と出力信号、および各MOSトランジスタの
スイッチング動作を示す。ノイズ1が入力されるとNMOS
トランジスタN1がまずオフし、その後Tdだけ遅れて
NMOSトランジスタN2がオフする。また、PMOS
トランジスタP1がまずオンし、その後Tdだけ遅れて
PMOSトランジスタP2がオンする。この時PMOS
トランジスタP1とPMOSトランジスタP2が同時に
オンすることはない、このため、出力端子が電源電圧V
ccに接続されないので出力端子は電源電圧Vccにならな
い。すなわち、「PMOSトランジスタP1がオンし、
NMOSトランジスタN1がオフする」状態と「PMO
SトランジスタP2がオンし、NMOSトランジスタN
2がオフする」状態は同時に起こらないため、出力端子
が電源電圧Vccに接続されず、ノイズ1は出力端子へ伝
達されない。
ランジスタN1がまずオンし、その後Tdだけ遅れてN
MOSトランジスタN2がオンする。また、PMOSト
ランジスタP1がまずオフし、その後Tdだけ遅れてP
MOSトランジスタP2がオフする。この時NMOSト
ランジスタN1とNMOSトランジスタN2が同時にオ
ンすることはない、このため、出力端子が接地電位GN
Dに接続されないので出力端子は接地電位GNDになら
ない。すなわち、「PMOSトランジスタP1がオフ
し、NMOSトランジスタN1がオンする」状態と「P
MOSトランジスタP2がオフし、NMOSトランジス
タN2がオンする」状態は同時に起こらないため、出力
端子が接地電位GNDに接続されず、ノイズ2は出力端
子へ伝達されない。この様に各MOSトランジスタのス
イッチング速度に差を持たせることにより、論理しきい
値電圧を超えるノイズが入力されても本実施例の回路
は、ノイズを除去することができる。
などの外部ノイズ除去回路を、半導体集積回路の入力部
に外付けする必要がないので、応用装置のサイズを大き
くせずに、応用装置の耐ノイズ性能を向上できる。ま
た、本実施例の手段は、MOSトランジスタ自体が備え
るものであり、後述する信号遅延回路に比べ、スイッチ
ング素子などの回路要素の増加を伴わない。従って、本
実施例を半導体集積回路装置に適用すれば、半導体チッ
プサイズを大きくすることなく、ノイズに強い半導体集
積回路装置を実現できる。
ンジスタP2およびNMOSトランジスタN2のスイッ
チング速度をそれぞれ外側のPMOSトランジスタP1
およびNMOSトランジスタN1よりも遅くしたが、逆
に外側のPMOSトランジスタP1およびNMOSトラ
ンジスタN1のスイッチング速度の方を遅くしても良
い。但し、図1の実施例の場合には、遅延時間の間、出
力はフローティング電位となるが、P1とP2の接続点
の電位はVccとなり、N1とN2の接続点の電位はGN
Dとなるので、より安定したノイズ除去が可能である。
例の回路図である。この例では実施例1の様にMOSト
ランジスタ自体にスイッチング速度に差を持たせるので
はなく、各MOSトランジスタのゲート入力信号にスイッ
チング時期の差を持たせて本発明の実現したものであ
る。図3において、PMOSトランジスタP1と、NM
OSトランジスタN1の各々のゲートと、遅延回路1の
入力が入力端子に接続され、PMOSトランジスタP2と、
NMOSトランジスタN2と各々のゲートが遅延回路1
の出力に接続され、PMOSトランジスタP2と、NM
OSトランジスタN2の各々のドレインが出力端子に接
続され、PMOSトランジスタP2のソースがPMOSトラ
ンジスタP1のドレインに接続され、PMOSトランジ
スタP1のソースが電源電圧Vccに接続され、NMOS
トランジスタN2のソースがNMOSトランジスタN1
のドレインに接続され、NMOSトランジスタN1のソ
ースが接地されている。また遅延回路1によって、PM
OSトランジスタP1およびNMOSトランジスタN1
よりPMOSトランジスタP2およびNMOSトランジ
スタN2のスイッチング時期がTdだけ遅くなるように
構成されている。
回路1によって入力信号がPMOSトランジスタP1お
よびNMOSトランジスタN1に達する時間とPMOS
トランジスタP2およびNMOSトランジスタN2に達
する時間に差が生じることにより、実施例1と同じ効果
を得ることができる。従って図2を用いて本実施例の動
作を説明することができる。図2の動作説明は実施例1
と同じなので割愛する。
CMOSインバータを偶数段カスケードに接続して実現
できる。あるいは、抵抗と容量を用いて遅延回路を実現
しても良い。
本実施例のような遅延回路を用いる手段と、図1の実施
例のような素子構造自体による手段を併用しても良い。
このような併用によれば、集積回路のレイアウトや製造
プロセス上の種々の制約があっても、設定できるTdの
自由度を比較的大きくすることができる。
ND論理ゲートに適用した第3の実施例の回路図であ
る。図4において、PMOSトランジスタP1と、NM
OSトランジスタN1と、PMOSトランジスタP2
と、NMOSトランジスタN2の各々のゲートが入力端
子1に接続され、PMOSトランジスタP2と、NMO
SトランジスタN2の各々のドレインが出力端子に接続
され、PMOSトランジスタP2のソースがPMOSト
ランジスタP1のドレインに接続され、PMOSトラン
ジスタP1のソースが電源電圧Vccに接続され、NMO
SトランジスタN2のソースがNMOSトランジスタN
1のドレインに接続され、NMOSトランジスタN1の
ソースがNMOSトランジスタN4のドレインに接続さ
れている。一方、PMOSトランジスタP3と、NMOSト
ランジスタN3と、PMOSトランジスタP4と、NM
OSトランジスタN4の各々のゲートが入力端子2に接
続され、PMOSトランジスタP4のドレインが出力端
子に接続され、PMOSトランジスタP4のソースがP
MOSトランジスタP3のドレインに接続され、PMO
SトランジスタP3のソースが電源電圧Vccに接続さ
れ、NMOSトランジスタN4のソースがNMOSトラ
ンジスタN3のドレインに接続され、NMOSトランジ
スタN3のソースが接地電位GNDに接続されている。
トランジスタP2と、PMOSトランジスタP3および
PMOSトランジスタP4と、NMOSトランジスタN
1およびNMOSトランジスタN2と、NMOSトラン
ジスタN3およびNMOSトランジスタN4はゲート幅
やゲート長、またはイオン打ち込み量を調節してスイッ
チング速度に差を生じさせている。PMOSトランジス
タP1,PMOSトランジスタP3,NMOSトランジ
スタN1,NMOSトランジスタN3のスイッチング速
度が、PMOSトランジスタP2,PMOSトランジス
タP4,NMOSトランジスタN2,NMOSトランジスタ
N4よりもTdだけ速い場合とする。
きは、各々のMOSトランジスタは図5の真理値表の備
考欄に示すような動作をし、2入力NAND論理ゲート
の機能を果たしている。ここで、入力端子2には“Hig
h”レベルが入力されていて変化しないとし、入力端子
1にノイズが入った場合を例に取って考える。入力端子
2には“High”レベルが入力されているので、PMOS
トランジスタP3およびPMOSトランジスタP4は常
時オフしており、NMOSトランジスタN3およびNM
OSトランジスタN4は常時オンしている。この時入力
端子1にノイズが入力されたときの入力信号,出力信
号、および各MOSトランジスタの動作を図6に示す。
ノイズ1が入力されるとNMOSトランジスタN1がま
ずオフし、その後Tdだけ遅れてNMOSトランジスタ
N2がオフする。また、PMOSトランジスタP1がま
ずオンし、その後Tdだけ遅れてPMOSトランジスタ
P2がオンする。この時PMOSトランジスタP1とP
MOSトランジスタP2が同時にオンすることはない、
このため、出力端子が電源電圧Vccに接続されないので
出力端子は電源電圧Vccにならない。すなわち、「PM
OSトランジスタP1がオンし、NMOSトランジスタ
N1がオフする」状態と「PMOSトランジスタP2が
オンし、NMOSトランジスタN2がオフする」状態は
同時に起こらないため、出力端子が電源電圧Vccに接続
されず、ノイズ1は出力端子へ伝達されない。
ランジスタN1がまずオンし、その後Tdだけ遅れてN
MOSトランジスタN2がオンする。また、PMOSト
ランジスタP1がまずオフし、その後Tdだけ遅れてP
MOSトランジスタP2がオフする。この時NMOSト
ランジスタN1とNMOSトランジスタN2が同時にオ
ンすることはない、このため、出力端子が接地電位GN
Dに接続されないので出力端子は接地電位GNDになら
ない。すなわち、「PMOSトランジスタP1がオフ
し、NMOSトランジスタN1がオンする」状態と「P
MOSトランジスタP2がオフし、NMOSトランジス
タN2がオンする」状態は同時に起こらないため、出力
端子が接地電位GNDに接続されず、ノイズ2は出力端
子へ伝達されない。
力されていて変化しないとし、入力端子1にノイズが入
った場合を例に取って考える。この時、入力端子2には
“Low ”レベルが入力され、PMOSトランジスタP3
およびPMOSトランジスタP4は常時オンしており、
NMOSトランジスタN3およびNMOSトランジスタ
N4は常時オフしているので、入力端子1の入力信号の
状態にかかわらず出力端子は“High”レベルを出力す
る。更に、入力レベルを固定しておく端子とノイズの入
力される端子が逆になった場合、すなわち入力端子1に
は“High”レベルが入力されていて変化しないとし、入
力端子2にノイズが入った場合を例に取って考えても、
PMOSトランジスタP3,NMOSトランジスタN
3,PMOSトランジスタP4,NMOSトランジスタN4
が各々、前述したPMOSトランジスタP1,NMOS
トランジスタN1,PMOSトランジスタP2,NMO
SトランジスタN2の働きと同様の動作をするので、ノ
イズを出力端子に伝達しない。この様に各MOSトラン
ジスタのスイッチング速度に差を持たせることにより、
論理しきい値電圧を超えるノイズを除去することができ
る。
例の回路図である。この例ではMOSトランジスタ自体
にスイッチング速度の差を持たせるのではなく、各MO
Sトランジスタのゲート入力信号にスイッチング時期の
差を持たせて2入力NAND論理ゲートを実現したもの
である。図7において、PMOSトランジスタP1のゲ
ートと、NMOSトランジスタN1のゲートと、遅延回
路2の入力と、遅延回路4の入力が入力端子1に接続さ
れ、遅延回路4の出力とNMOSトランジスタN2のゲ
ート,遅延回路2の出力とPMOSトランジスタP2の
ゲートが接続され、PMOSトランジスタP2,PMOSト
ランジスタP4,NMOSトランジスタN2の各々のド
レインが出力端子に接続され、PMOSトランジスタP
2のソースがPMOSトランジスタP1のドレインに接続さ
れ、PMOSトランジスタP1のソースが電源電圧Vcc
に接続され、NMOSトランジスタN2のソースがNM
OSトランジスタN1のドレインに接続され、NMOS
トランジスタN1のソースがNMOSトランジスタN4
のドレイに接続されている。一方、PMOSトランジス
タP3のゲートと、NMOSトランジスタN3のゲート
と、遅延回路3の入力と、遅延回路5の入力が入力端子
2に接続され、遅延回路5の出力とNMOSトランジス
タN4のゲート,遅延回路3の出力とPMOSトランジ
スタP4のゲートが接続され、PMOSトランジスタP
4のソースがPMOSトランジスタP3のドレインに接
続され、PMOSトランジスタP3のソースが電源電圧
Vccに接続され、NMOSトランジスタN4のソースが
NMOSトランジスタN3のドレインに接続され、NM
OSトランジスタN3のソースが接地されている。
延回路5は入力信号と出力信号に遅延時間Tdを発生さ
せる。したがって、遅延回路2によりPMOSトランジ
スタP1とPMOSトランジスタP2,遅延回路3によ
りPMOSトランジスタP3とPMOSトランジスタP
4,遅延回路4によりNMOSトランジスタN1とNM
OSトランジスタN2,遅延回路5によりNMOSトラ
ンジスタN3とNMOSトランジスタN4にスイッチング時
期の差Tdを生じさせることができる。このため、実施
例3と同じ効果を得ることができ、ノイズ除去の動作は
図6で表わすことができる。図6の動作説明は実施例3
と同じなので割愛する。
ジスタP2のゲートに接続した遅延回路2とNMOSト
ランジスタN2のゲートに接続した遅延回路4を独立に
備えているが、1つであっても本発明の意図するところ
に変わりはなく、共通に構成できる。また、遅延回路3
と遅延回路5についても1つであっても良い。
の実施例として、本発明を実施したCMOS回路を用い
た半導体集積回路の1例を示す。本実施例の半導体集積
回路は、演算処理部CPU及びROMやRAMといった
メモリ部を有するマイクロコンピュータであり、その入
力ポート部に本発明によるCMOS回路が用いられてい
る。入力ポート部の詳細は本図に示すとおりであるが、
入力端子に保護回路,出力バッファ回路及び入力バッフ
ァ回路が接続され、入力バッファ回路には論理合わせの
ためのインバータ回路が接続される。インバータ回路と
信号の処理を行う複数の論理回路との間に、本発明によ
るCMOS回路が接続されて入力信号のノイズが除去さ
れる。本実施例においては、図示するように、図3の実
施例のような遅延回路を用いたCMOS回路が適用され
ている。なお、他の実施例のCMOS回路を適用しても
良い。本実施例によれば、入力信号が、複数の論理回路
に分配される前に本発明によるCMOS回路によってノ
イズが除去されるので、比較的大きなノイズのもとでも
誤動作しにくいマイクロコンピュータを実現することが
できる。なお、本発明によるCMOS回路は、本実施例
に限らず、他の半導体集積回路にも適用できる。
較的大きなノイズが入力されてもノイズを除去でき、ノ
イズに強い信頼性の高い半導体集積回路が実現可能とな
る。
例を示す回路図である。
イズ除去回路の動作を説明するための波形図である。
例を示す回路図である。
例を示す回路図である。
例の真理値表である。
イズ除去回路の動作を説明するための波形図である。
例を示す回路図である。
示す図である。
る。
図である。
ある。
図である。
4…PMOSトランジスタ、N1,N2,N3,N4…
NMOSトランジスタ。
Claims (24)
- 【請求項1】第1導電型の第1のMOSトランジスタ及
び第2のMOSトランジスタの直列回路と、前記直列回
路の前記第2のMOSトランジスタ側に接続される少な
くとも1個の第2導電型のMOSトランジスタとを有
し、 前記直列回路と前記第2導電型のMOSトランジスタと
を接続した回路が電源と接地の間に接続され、 前記第1のMOSトランジスタのスイッチング速度又は
スイッチング時期を前記第1のMOSトランジスタのそ
れと異ならせるための手段を備えることを特徴とするC
MOS回路。 - 【請求項2】請求項1において、前記手段を前記第1及
び第2のMOSトランジスタ自体に備えることを特徴と
するCMOS回路。 - 【請求項3】請求項2において、前記手段が、前記第1
のMOSトランジスタのチャネル抵抗を、前記第2のM
OSトランジスタのチャネル抵抗と異ならしめることで
あることを特徴とするCMOS回路。 - 【請求項4】請求項2において、前記手段が、前記第1
のMOSトランジスタのゲートしきい値電圧を、前記第
2のMOSトランジスタのゲートしきい値電圧と異なら
しめることであることを特徴とするCMOS回路。 - 【請求項5】請求項2において、前記手段が、前記第1
のMOSトランジスタのゲート容量及びゲート抵抗から
決まる時定数を、それぞれ前記第2のMOSトランジス
タの前記時定数と異ならしめることであることを特徴と
するCMOS回路。 - 【請求項6】請求項1において、前記手段により、前記
第2のMOSトランジスタのスイッチング速度又はスイ
ッチング時期が、前記第1のMOSトランジスタおよび
前記第2のNMOSトランジスタのスイッチング速度又
はスイッチング時期よりも遅くなることを特徴とするC
MOS回路。 - 【請求項7】請求項6において、前記手段が、前記第2
のMOSトランジスタのチャネル抵抗を、前記第1のP
MOSトランジスタのチャネル抵抗よりも大きくするこ
とを特徴とするCMOS回路。 - 【請求項8】請求項6において、前記手段が、前記第2
のMOSトランジスタのゲートしきい値電圧を、前記第
1のMOSトランジスタのゲートしきい値電圧よりも大
きくすることを特徴とするCMOS回路。 - 【請求項9】請求項6において、前記手段が、前記第2
のMOSトランジスタのゲート容量及びゲート抵抗から
決まる時定数を、前記第1のMOSトランジスタの前記
時定数よりも大きくすることを特徴とするCMOS回
路。 - 【請求項10】請求項1において、前記手段が信号遅延
回路であることを特徴とするCMOS回路。 - 【請求項11】請求項10において、第1および第2の
MOSトランジスタのゲートに入力端子を共通に接続
し、前記信号遅延回路が前記入力端子と第2のPMOS
トランジスタのゲートとの間に接続されることを特徴と
するCMOS回路。 - 【請求項12】第1のPMOSトランジスタと第2のP
MOSトランジスタと第1のNMOSトランジスタと第
2のNMOSトランジスタを備え、前記第2のPMOS
トランジスタと前記第2のNMOSトランジスタの各々
のドレインが共通の出力端子に接続され、前記第2のP
MOSトランジスタのソースが前記第1のPMOSトラ
ンジスタのドレインに接続され、前記第1のPMOSト
ランジスタのソースが電源電圧に接続され、前記第2の
NMOSトランジスタのソースが前記第1のNMOSト
ランジスタのドレインに接続され、前記第1のNMOS
トランジスタのソースが接地され、 前記第1のPMOSトランジスタおよび前記第1のNM
OSトランジスタとのスイッチング速度又はスイッチン
グ時期を、それぞれ前記第2のPMOSトランジスタお
よび前記第2のNMOSトランジスタのスイッチング速
度又はスイッチング時期と異ならしめるための手段を備
えることを特徴とするCMOS回路。 - 【請求項13】請求項12において、前記手段を前記各
MOSトランジスタ自体に備えることを特徴とするCM
OS回路。 - 【請求項14】請求項13において、前記手段が、前記
第1のPMOSトランジスタおよび前記第1のNMOS
トランジスタのチャネル抵抗を、それぞれ前記第2のP
MOSトランジスタおよび前記第2のNMOSトランジ
スタのチャネル抵抗と異ならしめることであることを特
徴とするCMOS回路。 - 【請求項15】請求項13において、前記手段が、前記
第1のPMOSトランジスタおよび前記第1のNMOS
トランジスタのゲートしきい値電圧を、それぞれ前記第
2のPMOSトランジスタおよび前記第2のNMOSト
ランジスタのゲートしきい値電圧と異ならしめることで
あることを特徴とするCMOS回路。 - 【請求項16】請求項13において、前記手段が、前記
第1のPMOSトランジスタおよび前記第1のNMOS
トランジスタのゲート容量及びゲート抵抗から決まる時
定数を、それぞれ前記第2のPMOSトランジスタおよ
び前記第2のNMOSトランジスタの前記時定数と異な
らしめることであることを特徴とするCMOS回路。 - 【請求項17】請求項12において、前記手段により、
前記第2のPMOSトランジスタおよび前記第2のNM
OSトランジスタとのスイッチング速度又はスイッチン
グ時期が、それぞれ前記第1のPMOSトランジスタお
よび前記第1のNMOSトランジスタのスイッチング速
度又はスイッチング時期よりも遅くなることを特徴とす
るCMOS回路。 - 【請求項18】請求項17において、前記手段が、前記
第2のPMOSトランジスタおよび前記第2のNMOS
トランジスタとのチャネル抵抗を、それぞれ前記第1の
PMOSトランジスタおよび前記第1のNMOSトラン
ジスタのチャネル抵抗よりも大きくすることを特徴とす
るCMOS回路。 - 【請求項19】請求項17において、前記手段が、前記
第2のPMOSトランジスタおよび前記第2のNMOS
トランジスタとのゲートしきい値電圧を、それぞれ前記
第1のPMOSトランジスタおよび前記第1のNMOS
トランジスタのゲートしきい値電圧よりも大きくするこ
とを特徴とするCMOS回路。 - 【請求項20】請求項17において、前記手段が、前記
第2のPMOSトランジスタおよび前記第2のNMOS
トランジスタのゲート容量及びゲート抵抗から決まる時
定数を、それぞれ前記第2のPMOSトランジスタおよ
び前記第2のNMOSトランジスタの前記時定数よりも
大きくすることを特徴とするCMOS回路。 - 【請求項21】請求項12において、前記手段が信号遅
延回路であることを特徴とするCMOS回路。 - 【請求項22】請求項21において、第1のPMOSト
ランジスタおよび第1のNMOSトランジスタのゲート
に入力端子を共通に接続し、前記入力端子に接続した前
記信号遅延回路を設け、前記信号遅延回路の出力を第2
のPMOSトランジスタおよび第2のNMOSトランジ
スタのゲートに接続したことを特徴とするCMOS回
路。 - 【請求項23】請求項21において、第2のPMOSト
ランジスタおよび第2のNMOSトランジスタのゲート
に入力端子を共通に接続し、更に前記入力端子に接続し
た前記信号遅延回路を設け、前記信号遅延回路の出力を
第1のPMOSトランジスタおよび第1のNMOSトラ
ンジスタのゲートに接続したことを特徴とするCMOS
回路。 - 【請求項24】2入力以上のCMOSで構成される論理
ゲート(例えば、2NAND,3NAND,2NOR,3N
OR等)において、1入力に対して接地側にNMOSト
ランジスタを2つ直列に、電源電圧側にPMOSトラン
ジスタを2つ直列に接続し、直列に接続された各々のN
MOSトランジスタおよびPMOSトランジスタのスイ
ッチング速度又はスイッチング時期に差を生じさせる機
能を備え、前記スイッチング速度又はスイッチング時期
に差を生じさせる機能は、MOSトランジスタ自体に備
えるか、もしくは、遅延回路を有することにより実現し
たことを特徴とするCMOS回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10114600A JPH118546A (ja) | 1997-04-24 | 1998-04-24 | Cmos回路 |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10705997 | 1997-04-24 | ||
JP9-107059 | 1997-04-24 | ||
JP10114600A JPH118546A (ja) | 1997-04-24 | 1998-04-24 | Cmos回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH118546A true JPH118546A (ja) | 1999-01-12 |
Family
ID=26447125
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10114600A Pending JPH118546A (ja) | 1997-04-24 | 1998-04-24 | Cmos回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH118546A (ja) |
Cited By (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4701440A (en) * | 1983-07-22 | 1987-10-20 | Hoechst Aktiengesellschaft | Insulin derivatives, processes for their preparation and their use, and pharmaceutical agents for the treatment of diabetes mellitus |
US6359510B1 (en) | 1999-09-10 | 2002-03-19 | Kabushiki Kaisha Toshiba | Amplifier circuit |
JP2003518799A (ja) * | 1999-12-22 | 2003-06-10 | テレフオンアクチーボラゲット エル エム エリクソン(パブル) | 小さな高調波成分を有する低電力信号ドライバ |
JP2006066484A (ja) * | 2004-08-25 | 2006-03-09 | Mitsubishi Heavy Ind Ltd | 半導体回路 |
JP2008502287A (ja) * | 2004-06-08 | 2008-01-24 | トランスメータ・コーポレーション | ワイヤ遷移を検出し支援する回路および方法 |
JP2008136192A (ja) * | 2006-10-27 | 2008-06-12 | Honeywell Internatl Inc | Set耐性レジスタ |
JP2009130441A (ja) * | 2007-11-20 | 2009-06-11 | Fujitsu Microelectronics Ltd | データ保持回路 |
JP2009188904A (ja) * | 2008-02-08 | 2009-08-20 | Seiko Epson Corp | 遅延回路 |
JP2011024216A (ja) * | 2004-02-04 | 2011-02-03 | Japan Aerospace Exploration Agency | Soi構造シングルイベント耐性のnand素子、及びnor素子 |
JP2011176870A (ja) * | 2004-12-13 | 2011-09-08 | Semiconductor Energy Lab Co Ltd | 半導体装置及び電子機器 |
WO2022196303A1 (ja) * | 2021-03-18 | 2022-09-22 | ローム株式会社 | 遅延回路および半導体装置 |
-
1998
- 1998-04-24 JP JP10114600A patent/JPH118546A/ja active Pending
Cited By (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4701440A (en) * | 1983-07-22 | 1987-10-20 | Hoechst Aktiengesellschaft | Insulin derivatives, processes for their preparation and their use, and pharmaceutical agents for the treatment of diabetes mellitus |
US6359510B1 (en) | 1999-09-10 | 2002-03-19 | Kabushiki Kaisha Toshiba | Amplifier circuit |
JP2003518799A (ja) * | 1999-12-22 | 2003-06-10 | テレフオンアクチーボラゲット エル エム エリクソン(パブル) | 小さな高調波成分を有する低電力信号ドライバ |
JP4819275B2 (ja) * | 1999-12-22 | 2011-11-24 | テレフオンアクチーボラゲット エル エム エリクソン(パブル) | 小さな高調波成分を有する低電力信号ドライバ |
JP2011024216A (ja) * | 2004-02-04 | 2011-02-03 | Japan Aerospace Exploration Agency | Soi構造シングルイベント耐性のnand素子、及びnor素子 |
JP2008502287A (ja) * | 2004-06-08 | 2008-01-24 | トランスメータ・コーポレーション | ワイヤ遷移を検出し支援する回路および方法 |
JP2011244480A (ja) * | 2004-06-08 | 2011-12-01 | Intellectual Venture Funding Llc | ワイヤ遷移を検出し支援する回路および方法 |
JP2006066484A (ja) * | 2004-08-25 | 2006-03-09 | Mitsubishi Heavy Ind Ltd | 半導体回路 |
JP2011176870A (ja) * | 2004-12-13 | 2011-09-08 | Semiconductor Energy Lab Co Ltd | 半導体装置及び電子機器 |
JP2014017887A (ja) * | 2004-12-13 | 2014-01-30 | Semiconductor Energy Lab Co Ltd | 半導体装置及び電子機器 |
JP2008136192A (ja) * | 2006-10-27 | 2008-06-12 | Honeywell Internatl Inc | Set耐性レジスタ |
JP2009130441A (ja) * | 2007-11-20 | 2009-06-11 | Fujitsu Microelectronics Ltd | データ保持回路 |
JP2009188904A (ja) * | 2008-02-08 | 2009-08-20 | Seiko Epson Corp | 遅延回路 |
WO2022196303A1 (ja) * | 2021-03-18 | 2022-09-22 | ローム株式会社 | 遅延回路および半導体装置 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR100471741B1 (ko) | Cmos회로 | |
JPH118546A (ja) | Cmos回路 | |
JP2720816B2 (ja) | BiMOS集積回路 | |
US7084464B2 (en) | Library of cells for use in designing sets of domino logic circuits in a standard cell library, or the like, and method for using same | |
US5614842A (en) | Semiconductor integrated circuit with buffer circuit and manufacturing method thereof | |
JPH1117520A (ja) | レベルシフタ回路 | |
KR100431568B1 (ko) | 고 저항 또는 고 커패시턴스 신호 라인용 저감 전압입력/저감 전압 출력 리피터 및 그 방법 | |
US6437604B1 (en) | Clocked differential cascode voltage switch with pass gate logic | |
JP2771375B2 (ja) | レベルシフト回路 | |
JPH0620176B2 (ja) | 遅延回路 | |
JP3119177B2 (ja) | 半導体装置 | |
JPH11307652A (ja) | 論理演算回路 | |
JP3110360B2 (ja) | パワーオンリセット回路 | |
JP4368029B2 (ja) | データバス制御回路 | |
JP3111592B2 (ja) | 半導体集積回路装置 | |
JP3698929B2 (ja) | 半導体記憶装置 | |
US7098698B2 (en) | Semiconductor integrated circuit device and sense amplifier of memory | |
JP3475214B2 (ja) | 半導体集積回路装置並びに信号伝送方法および信号伝送システム | |
JPH09162400A (ja) | Misトランジスタおよびそれを用いた半導体集積回路装置 | |
JP3436210B2 (ja) | 半導体集積回路 | |
JP2739801B2 (ja) | クロックドライバ回路 | |
JP4296242B2 (ja) | オプション設定回路 | |
JPH0241025A (ja) | 排他的論理和回路 | |
JPH0637623A (ja) | 半導体集積回路装置 | |
JP2000353949A (ja) | 論理回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050314 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050314 |
|
RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20050314 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060925 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20061003 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061204 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20070327 |