JPH118376A - Semiconductor element - Google Patents
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- JPH118376A JPH118376A JP15820497A JP15820497A JPH118376A JP H118376 A JPH118376 A JP H118376A JP 15820497 A JP15820497 A JP 15820497A JP 15820497 A JP15820497 A JP 15820497A JP H118376 A JPH118376 A JP H118376A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、主に電力分野に用
いられる静電誘導サイリスタ等の半導体素子に関するも
のである。The present invention relates to a semiconductor device such as an electrostatic induction thyristor mainly used in the electric power field.
【０００２】[0002]
【従来の技術】自己消弧型の半導体デバイスは、電力変
換が容易で種々の応用機器に使用されているが、電気エ
ネルギーを高効率利用するために高速動作が可能で低損
失なデバイスの開発が行われている。2. Description of the Related Art Self-extinguishing type semiconductor devices are easily used for power conversion and are used in various application equipment. However, in order to use electric energy with high efficiency, high-speed operation and low-loss devices have been developed. Has been done.
【０００３】半導体デバイスのうち静電誘導サイリスタ
(以下、ＳＩサイリスタと称する)は、高電圧・大電流領
域において高速動作が可能な次世代の電力用半導体デバ
イスとして注目されている。ＳＩサイリスタを電力分野
へ適用させるためには、現在ゲート・ターンオフ・サイ
リスタ(以下、ＧＴＯと称する)では達成されているピー
ク繰り返しオフ電圧が４５００Ｖ、繰り返し可制御電流
が３０００Ａクラス以上のデバイスの出現が要望されて
いる。[0003] Static induction thyristor among semiconductor devices
(Hereinafter, referred to as SI thyristor) has attracted attention as a next-generation power semiconductor device capable of high-speed operation in a high-voltage / large-current region. In order to apply the SI thyristor to the power field, the emergence of a device having a peak repetition off voltage of 4500 V and a repetition controllable current of 3000 A class or more currently achieved in a gate turn-off thyristor (hereinafter, referred to as GTO). Requested.
【０００４】図１１は、現在用いられているＳＩサイリ
スタの端部付近の断面構造を説明するための概略図を示
すものである。図１１において、符号１はＮ-型半導体
基板(例えば、円盤状)を示し、そのＮ-型半導体基板１
の一方の主面(以下、下面と称する)側にＰ型半導体のア
ノード層(アノード領域：以下、Ｐ型アノード層と称す
る)２を形成する。前記Ｎ-型半導体基板１の他方の主面
(以下、上面と称する)側において、その上面側の中央部
にはＰ型半導体のゲート層(ゲート領域：以下Ｐ型ゲー
ト層と称する)４とＮ型半導体のカソード層(カソード領
域：以下、Ｎ型カソード層と称する)５が一定の距離を
隔てて交互に配列するように(スリット状に)形成して、
端部にはＰ型半導体の拡散層(以下、Ｐ型ガードリング
層と称する)６ｊを一定の距離を隔てて複数形成する。
なお、図中の符号４ｊは、素子の外周部に最も近いＰ型
半導体のゲート層(以下、最外Ｐ型ゲート層と称する)を
示すものである。FIG. 11 is a schematic view for explaining a cross-sectional structure near an end of a currently used SI thyristor. 11, reference numeral 1 is N - type semiconductor substrate (e.g., disc-shaped) indicates, the N - type semiconductor substrate 1
An anode layer (anode region: hereinafter, referred to as a P-type anode layer) 2 of a P-type semiconductor is formed on one of the main surfaces (hereinafter, referred to as a lower surface). The other main surface of the N - type semiconductor substrate 1
On the (upper surface) side, a P-type semiconductor gate layer (gate region: hereinafter referred to as P-type gate layer) 4 and an N-type semiconductor cathode layer (cathode region: (N-type cathode layer) 5 are formed so as to be alternately arranged at a certain distance (in a slit shape),
A plurality of P-type semiconductor diffusion layers (hereinafter, referred to as P-type guard ring layers) 6j are formed at end portions at a predetermined distance.
Reference numeral 4j in the figure indicates a P-type semiconductor gate layer closest to the outer peripheral portion of the element (hereinafter, referred to as an outermost P-type gate layer).
【０００５】そして、前記Ｐ型アノード層２にはアノー
ド金属電極３、前記Ｐ型ゲート層４と最外Ｐ型ゲート層
４ｊとにはゲート金属電極７を、前記Ｎ型カソード層５
にはカソード金属電極８をそれぞれ設けて、素子の中央
部がＳＩサイリスタチャネル部(以下、チャネル部と称
する)Ａ、このチャネル部Ａの外周部がフィールドリミ
ッティングリング部(以下、ガードリング部と称する)Ｂ
から成るＳＩサイリスタ１９を構成する。前記ＳＩサイ
リスタ１９は、図中の点線で囲まれた単位ＳＩサイリス
タ部２０(単位チャネル部)を複数個並列に動作させるこ
とにより、その電流容量を増やすことが可能となる。The P-type anode layer 2 has an anode metal electrode 3, the P-type gate layer 4 and the outermost P-type gate layer 4j have a gate metal electrode 7, and the N-type cathode layer 5
Are provided with a cathode metal electrode 8, respectively, and a central portion of the device is an SI thyristor channel portion (hereinafter, referred to as a channel portion) A, and an outer peripheral portion of the channel portion A is a field limiting ring portion (hereinafter, referred to as a guard ring portion). B)
Is constituted. The current capacity of the SI thyristor 19 can be increased by operating a plurality of unit SI thyristor units 20 (unit channel units) surrounded by a dotted line in the drawing in parallel.
【０００６】以上示したようにＳＩサイリスタ１９は、
他の電力用半導体素子と比較して変換効率が高い。その
ため、高圧大容量のＳＩサイリスタの作製が可能となれ
ば、エネルギー応用分野における進歩が期待できる。As described above, the SI thyristor 19 is
The conversion efficiency is higher than other power semiconductor elements. Therefore, if it becomes possible to manufacture a high-voltage, large-capacity SI thyristor, progress in the energy application field can be expected.
【０００７】[0007]
【発明が解決しようとする課題】ＳＩサイリスタ１９
は、一般的に数千から数万個の単位ＳＩサイリスタ部２
０から成り、その各々の単位ＳＩサイリスタ部２０を並
列に動作させることにより大電流をオン・オフさせるこ
とが可能な素子である。ＳＩサイリスタ１９の最大可制
御電流(ターンオフ電流)を向上させるために、素子面積
を大きくして単位ＳＩサイリスタ部２０の個数を増やす
手段が採られている。SUMMARY OF THE INVENTION SI thyristor 19
Is generally thousands to tens of thousands of unit SI thyristor units 2
0, which is a device capable of turning on / off a large current by operating each unit SI thyristor unit 20 in parallel. In order to improve the maximum controllable current (turn-off current) of the SI thyristor 19, means for increasing the element area and increasing the number of the unit SI thyristors 20 is adopted.
【０００８】図１１に示したようなＳＩサイリスタ１９
を高耐圧化させるにはベース領域を厚く、かつガードリ
ング部のＰ型ガードリング層を深く形成することが考え
られるが、そのＰ型ガードリング層を深く形成する必要
性として、以下に示す２つの理由がある。An SI thyristor 19 as shown in FIG.
In order to increase the breakdown voltage, it is considered that the base region is thick and the P-type guard ring layer in the guard ring portion is formed deep. However, it is necessary to form the P-type guard ring layer deep as follows. There are two reasons.
【０００９】理由１；ガードリング部の電圧阻止能力が
向上する。Reason 1: The voltage blocking capability of the guard ring portion is improved.
【００１０】理由２；Ｐ型ガードリング層に形成される
空乏層を広げることが可能となる。Reason 2: The depletion layer formed in the P-type guard ring layer can be expanded.
【００１１】前記理由１において、接合の拡散深さ(曲
率／空乏層幅)の比が小さくなるほど(実際の耐圧／理論
耐圧)の比が小さくなるとされている。すなわち、素子
が高耐圧化になるほど空乏層が広くなり、それに伴い接
合の拡散深さを深くする必要性があることを示してい
る。ガードリング部に分担される電圧は素子全体にかか
る耐圧と比較して小さいが、Ｐ型ガードリング層１つ当
たりの電圧阻止能力が低い場合、必要なＰ型ガードリン
グ層の数が増えてしまい現実的ではない。前記理由２に
おいては、より多くのＰ型ガードリング層に電圧を分担
することができれば、その分だけ素子を高耐圧化にする
ことが容易となることを示している。[0011] In the reason 1, the ratio of (actual breakdown voltage / theoretical breakdown voltage) becomes smaller as the ratio of the junction diffusion depth (curvature / depletion layer width) becomes smaller. In other words, it indicates that the depletion layer becomes wider as the breakdown voltage of the element increases, and accordingly, it is necessary to increase the diffusion depth of the junction. The voltage shared by the guard ring portion is smaller than the withstand voltage applied to the entire device, but if the voltage blocking capability per P-type guard ring layer is low, the number of required P-type guard ring layers increases. Not realistic. The reason 2 indicates that if the voltage can be shared by more P-type guard ring layers, it becomes easier to increase the breakdown voltage of the element by that much.
【００１２】しかし、ガードリング部のＰ型ガードリン
グ層とチャネル部のＰ型ゲート層は同時に形成されるた
め、それらＰ型ガードリング層の深さとＰ型ゲート層と
の深さが同じになってしまう。また、拡散は等方的な現
象であるため、例えばゲート層が深く形成されると、そ
のゲート層の幅も広くなってしまう。ゆえに、単位ＳＩ
サイリスタ部の面積が増加してしまい、その単位ＳＩサ
イリスタ部の個数が減少し、ＳＩサイリスタの電流容量
を低下させてしまうことになる。However, since the P-type guard ring layer in the guard ring portion and the P-type gate layer in the channel portion are formed at the same time, the depths of the P-type guard ring layer and the P-type gate layer become the same. Would. Further, since diffusion is an isotropic phenomenon, for example, when a gate layer is formed deeply, the width of the gate layer also increases. Therefore, the unit SI
The area of the thyristor part increases, and the number of the unit SI thyristor parts decreases, so that the current capacity of the SI thyristor decreases.
【００１３】そこで、ガードリング部のＰ型ガードリン
グ層とチャネル部のＰ型ゲート層とをそれぞれ異なる熱
処理工程により形成する方法が考えられる。この方法に
より、図１２に示すように、たとえガードリング部Ｂの
Ｐ型ガードリング層６ｋが深く形成されても、チャネル
部ＡのＰ型ゲート層４の深さに影響を及ぼすことがなく
なるが、熱処理工程数が増えてしまう問題が生じる。な
お、図１２に示す符号４ｋは、素子の高耐圧化のために
Ｐ型ガードリング層６と同じ深さに形成された最外Ｐ型
ゲート層を示すものである。図１２に示したＳＩサイリ
スタ１９におけるガードリング部Ｂを上面からみた１／
４平面図を図１３に示す。図１３に示すように、Ｎ-型
半導体基板１の上面側に連続した(例えば、リング状)Ｐ
型ガードリング層６ｋが形成される。Therefore, a method of forming the P-type guard ring layer in the guard ring portion and the P-type gate layer in the channel portion by different heat treatment steps can be considered. With this method, as shown in FIG. 12, even if the P-type guard ring layer 6k in the guard ring portion B is formed deep, the P-type gate layer 4 in the channel portion A is not affected. In addition, there is a problem that the number of heat treatment steps increases. Reference numeral 4k shown in FIG. 12 indicates the outermost P-type gate layer formed at the same depth as the P-type guard ring layer 6 for increasing the breakdown voltage of the device. Guard ring portion B in SI thyristor 19 shown in FIG.
FIG. 13 shows four plan views. As shown in FIG. 13, N - -type semiconductor substrate contiguous to the upper surface side of one (e.g., ring-shaped) P
A mold guard ring layer 6k is formed.
【００１４】通常、高耐圧素子におけるガードリング部
のＰ型ガードリング層を形成するためのＰ型拡散は、１
０００℃以上の温度で数時間熱処理により行われてい
る。半導体素子は、高純度で結晶性の高い半導体結晶ウ
ェハーに対して種々の熱処理を加えることにより作製さ
れるため、その熱処理工程を経るにつれて前記半導体結
晶ウェハーの結晶性が損なわれてしまう。その結果、半
導体素子の性能を劣化させて歩留まりを低下させてしま
う。また、熱処理工程数の増加に伴い、製造コストが上
昇する問題が生じる。ゆえに、高性能で歩留まりの高い
半導体素子を作製するには、熱処理工程数を減らすこと
が重要となる。Usually, the P-type diffusion for forming the P-type guard ring layer in the guard ring portion in the high breakdown voltage element is 1
The heat treatment is performed at a temperature of 000 ° C. or more for several hours. Since a semiconductor element is manufactured by performing various heat treatments on a semiconductor crystal wafer having high purity and high crystallinity, the crystallinity of the semiconductor crystal wafer is deteriorated as the heat treatment step is performed. As a result, the performance of the semiconductor element is degraded and the yield is reduced. In addition, there is a problem that the manufacturing cost increases as the number of heat treatment steps increases. Therefore, in order to manufacture a semiconductor element with high performance and high yield, it is important to reduce the number of heat treatment steps.
【００１５】本発明は、前記課題に基づいて成されたも
のであり、単位ＳＩサイリスタ部の面積を縮小させるこ
となく、ガードリング部のＰ型ガードリング層の深さを
チャネル部のＰ型ゲート層の深さと比較して深くし、結
晶欠陥の少ない高性能で歩留まりを高くすることがで
き、かつ経済的に有利となることを特徴とする半導体素
子を提供することにある。The present invention has been made on the basis of the above-mentioned problems, and has been made to reduce the depth of the P-type guard ring layer of the guard ring portion without reducing the area of the unit SI thyristor portion. It is an object of the present invention to provide a semiconductor element characterized by being deeper than a layer, being capable of improving yield with high performance with few crystal defects, and being economically advantageous.
【００１６】[0016]
【課題を解決するための手段】本発明は、前記課題の解
決を図るために、第１発明はＮ型半導体基板の一方の主
面側にＰ型アノード領域、その他方の主面側の中央部に
はＮ型カソード領域をそれぞれ備えるとともに、前記ア
ノード領域とカソード領域との間に電流経路となるＮ型
高比抵抗領域と電流のオン・オフ制御を行うためのＰ型
ゲート領域とを備え、Ｐ型ゲート領域とＮ型カソード領
域とを一定間隔を隔てて交互に配列し、前記Ｐ型ゲート
領域の外周側に、１つ以上のＰ型ガードリング層を設け
て成る半導体素子において、前記Ｐ型ガードリング層に
は、あらかじめＮ型半導体基板の表面にエッチングによ
り同じ深さの溝を形成しておき、前記Ｐ型ゲート領域と
同じ熱処理によりＰ型ガードリング層を拡散させて、Ｐ
型ゲート領域よりＰ型ガードリング層が深く形成される
ことを特徴とする。According to a first aspect of the present invention, a P-type anode region is provided on one main surface of an N-type semiconductor substrate, and a center is provided on the other main surface. The portion includes an N-type cathode region, an N-type high specific resistance region serving as a current path between the anode region and the cathode region, and a P-type gate region for controlling on / off of current. A semiconductor element comprising a P-type gate region and an N-type cathode region alternately arranged at a predetermined interval, and one or more P-type guard ring layers provided on an outer peripheral side of the P-type gate region. In the P-type guard ring layer, a groove having the same depth is formed in advance on the surface of the N-type semiconductor substrate by etching, and the P-type guard ring layer is diffused by the same heat treatment as in the P-type gate region.
The P-type guard ring layer is formed deeper than the P-type gate region.
【００１７】第２発明は、前記第１発明において、前記
ガードリング層は外周部に近づくにつれてそのガードリ
ング層の間隔が広くなることを特徴とする。According to a second aspect of the present invention, in the first aspect, the guard ring layer is provided such that the distance between the guard ring layers becomes larger as approaching an outer peripheral portion.
【００１８】第３発明は、前記第１，２発明において、
前記ガードリング層は前記溝の底部から拡散させて形成
されることを特徴とする。According to a third aspect, in the first and second aspects,
The guard ring layer is formed by diffusing from the bottom of the groove.
【００１９】第４発明は、前記第１〜３発明において、
前記溝は素子の外周部に近づくにつれて深さが浅くなる
ように形成されることを特徴とする。According to a fourth aspect, in the first to third aspects,
The groove is formed so that the depth becomes shallower as approaching the outer peripheral portion of the element.
【００２０】第５発明は、前記第１〜４発明において、
前記溝は不連続に形成し、その不連続部分が隣り合うガ
ードリング層の不連続部分と重ならないように形成した
ことを特徴とする。According to a fifth aspect, in the first to fourth aspects,
The groove is formed discontinuously, and the discontinuous portion is formed so as not to overlap with the discontinuous portion of the adjacent guard ring layer.
【００２１】第６発明は、Ｎ型半導体基板の一方の主面
側にＰ型アノード領域、その他方の主面側の中央部には
Ｎ型カソード領域をそれぞれ備えるとともに、前記アノ
ード領域とカソード領域との間に電流経路となるＮ型高
比抵抗領域と電流のオン・オフ制御を行うためのＰ型ゲ
ート領域とを備え、Ｐ型ゲート領域とＮ型カソード領域
とを一定間隔を隔てて交互に配列し、前記Ｐ型ゲート領
域の外周側に、１つ以上のＰ型ガードリング層を有する
ガードリング部を設けて成る半導体素子において、前記
ガードリング部は、エッチングにより段部を形成しその
エッチングした面にＰ型ガードリング層を形成して、前
記Ｐ型ゲート領域よりＰ型ガードリング層が深く形成さ
れることを特徴とする。According to a sixth aspect of the present invention, a P-type anode region is provided on one main surface side of an N-type semiconductor substrate, and an N-type cathode region is provided at a central portion on the other main surface side. An N-type high-resistivity region serving as a current path between the P-type gate region and a P-type gate region for on / off control of a current. The P-type gate region and the N-type cathode region are alternately spaced at a constant interval. And a guard ring portion having one or more P-type guard ring layers on the outer peripheral side of the P-type gate region, wherein the guard ring portion forms a step portion by etching. A P-type guard ring layer is formed on the etched surface, and the P-type guard ring layer is formed deeper than the P-type gate region.
【００２２】第７発明は、前記第６発明において、前記
エッチングした面は素子の外周部に近づくにつれて深さ
が浅くなるように形成したことを特徴とする。A seventh invention is characterized in that in the sixth invention, the etched surface is formed so that the depth becomes shallower as approaching the outer peripheral portion of the element.
【００２３】第８発明は、前記第６，７発明において、
前記ガードリング層を不連続に形成し、その不連続部分
が隣り合うガードリング層の不連続部分と重ならないよ
うに形成したことを特徴とする。According to an eighth aspect, in the sixth and seventh aspects,
The guard ring layer is formed discontinuously, and the discontinuous portion is formed so as not to overlap with the discontinuous portion of an adjacent guard ring layer.
【００２４】第９発明は、前記第１〜８発明において、
前記ガードリング層に形成された溝に、フィールドプレ
ートを挿設し、そのガードリング層が形成された素子の
端部の表面を、半絶縁性膜と絶縁膜とから成る多層膜で
被覆したことを特徴とする。According to a ninth aspect, in the first to eighth aspects,
A field plate is inserted into the groove formed in the guard ring layer, and the surface of the end portion of the element on which the guard ring layer is formed is covered with a multilayer film including a semi-insulating film and an insulating film. It is characterized by.
【００２５】第１０発明は、前記第９発明において、前
記ガードリング層のうち素子の外周部に最も近いガード
リング層の外周側にＮ型拡散層を形成し、このＮ型拡散
層に形成された溝にプレートを挿設したことを特徴とす
る。In a tenth aspect based on the ninth aspect, an N-type diffusion layer is formed on an outer peripheral side of the guard ring layer closest to an outer peripheral portion of the device in the guard ring layer. The plate is inserted in the groove.
【００２６】第１１発明は、前記第１〜１０発明におい
て、前記Ｎ型高比抵抗領域と前記Ｐ型アノード領域との
間にＮバッファ層を設けた構造にしたことを特徴とす
る。An eleventh invention is characterized in that in the first to tenth inventions, an N buffer layer is provided between the N-type high resistivity region and the P-type anode region.
【００２７】第１２発明は、前記第１１発明において、
前記Ｎ型高比抵抗領域または前記Ｎバッファ層と前記ア
ノード領域に設けられたアノード電極とに、Ｎ型短絡層
を設けたことを特徴とする。According to a twelfth aspect, in the eleventh aspect,
An N-type short-circuit layer is provided in the N-type high specific resistance region or the N-buffer layer and the anode electrode provided in the anode region.
【００２８】第１３発明は、Ｎ型半導体基板の一方の主
面側にＰ型アノード領域、その他方の主面側の中央部に
はＮ型カソード領域をそれぞれ備えるとともに、前記ア
ノード領域とカソード領域との間に電流経路となるＮ型
高比抵抗領域と電流のオン・オフ制御を行うためのＰ型
ゲート領域とを備え、Ｐ型ゲート領域とＮ型カソード領
域とを一定間隔を隔てて交互に配列し、前記Ｐ型ゲート
領域の外周側に、１つ以上のＰ型ガードリング層を有す
るガードリング部を設けて成る半導体素子において、前
記Ｐ型ゲート領域と前記ガードリング部との間にダイオ
ードを設け、そのダイオードと前記Ｐ型ゲート領域に
は、前記Ｐ型ガードリング層を有する分離部を設けたこ
とを特徴とする。According to a thirteenth invention, a P-type anode region is provided on one main surface side of an N-type semiconductor substrate, and an N-type cathode region is provided at a central portion on the other main surface side. An N-type high-resistivity region serving as a current path between the P-type gate region and a P-type gate region for on / off control of a current. The P-type gate region and the N-type cathode region are alternately spaced at a constant interval. And a guard ring portion having at least one P-type guard ring layer on the outer peripheral side of the P-type gate region, wherein a guard ring portion is provided between the P-type gate region and the guard ring portion. A diode is provided, and an isolation portion having the P-type guard ring layer is provided between the diode and the P-type gate region.
【００２９】第１４発明は、前記第１３発明において、
前記分離部あるいはガードリング部に前記第１〜１０発
明のいずれかを適用させたことを特徴とする。According to a fourteenth aspect, in the thirteenth aspect,
The present invention is characterized in that any one of the first to tenth aspects is applied to the separating portion or the guard ring portion.
【００３０】[0030]
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて説明する。なお、図１１〜図１３と同一のも
のには同一符号を付して、その説明を省略する。Embodiments of the present invention will be described below with reference to the drawings. The same components as those in FIGS. 11 to 13 are denoted by the same reference numerals, and description thereof will be omitted.
【００３１】図１は、本発明の実施の第１形態における
ＳＩサイリスタの一部分の断面構造を説明するための概
略図を示すものである。図１において、Ｎ-型半導体基
板１の下面側にＰ型アノード層２を形成する。そして、
前記Ｎ-型半導体基板１の上面側において、あらかじめ
最外Ｐ型ゲート層４ａが形成される部分とＰ型ガードリ
ング層６ａが形成される部分(素子端部)とに、図示しな
いマスク酸化膜を用いてトレンチエッチング等により溝
(トレンチ溝)９ａを形成する。FIG. 1 is a schematic diagram for explaining a sectional structure of a part of the SI thyristor according to the first embodiment of the present invention. In FIG. 1, a P-type anode layer 2 is formed on the lower surface side of an N − -type semiconductor substrate 1. And
On the upper surface side of the N − type semiconductor substrate 1, a mask oxide film (not shown) is formed in a portion where the outermost P type gate layer 4 a is formed in advance and a portion where the P type guard ring layer 6 a is formed (element end). Groove by trench etching etc.
(Trench groove) 9a is formed.
【００３２】ゲート金属電極７を設ける部分と前記トレ
ンチ溝９ａとを同時に熱処理によりＰ型拡散させて、そ
れぞれＰ型ゲート層４(最外Ｐ型ゲート層４ａを含む)と
Ｐ型ガードリング層６ａを形成すると、Ｐ型ゲート層４
よりも最外Ｐ型ゲート層４ａとＰ型ガードリング層６ａ
とが深く形成される。そして、図１１に示すＳＩサイリ
スタ１９のように、素子中央部に形成された各Ｐ型ゲー
ト層４(最外Ｐ型ゲート層４ａを含む)の間にＮ型カソー
ド層５をそれぞれ形成し、前記アノード層２にアノード
金属電極３、前記Ｐ型ゲート層４と最外Ｐ型ゲート層４
ａとにゲート金属電極７、前記Ｎ型カソード層５にカソ
ード金属電極８を設けて、素子の中央部がチャネル部
Ａ、素子の端部がガードリング部Ｂから成るＳＩサイリ
スタ１９を構成する。The portion where the gate metal electrode 7 is provided and the trench 9a are simultaneously subjected to P-type diffusion by heat treatment, so that the P-type gate layer 4 (including the outermost P-type gate layer 4a) and the P-type guard ring layer 6a are respectively formed. Is formed, the P-type gate layer 4
Outermost P-type gate layer 4a and P-type guard ring layer 6a
Are formed deeply. Then, like the SI thyristor 19 shown in FIG. 11, an N-type cathode layer 5 is formed between each of the P-type gate layers 4 (including the outermost P-type gate layer 4a) formed in the central portion of the element, The anode layer 2 has an anode metal electrode 3, the P-type gate layer 4 and the outermost P-type gate layer 4.
a, a gate metal electrode 7 is provided on the N-type cathode layer 5 to form an SI thyristor 19 having a channel portion A at the center of the device and a guard ring portion B at the end of the device.
【００３３】前記熱処理において、トレンチエッチング
した際に用いたマスク酸化膜を使用することができるた
め、余分な酸化膜形成工程数を削減することができる。
なお、図１に示すＰ型ガードリング層６ａの間隔は等間
隔に記載されているが、その間隔を例えば素子の外周部
に近くなるにつれて広げるような不等間隔にして作製し
たＳＩサイリスタにおいても、本実施の第１形態は有効
である。In the heat treatment, the mask oxide film used for the trench etching can be used, so that the number of extra steps for forming the oxide film can be reduced.
Although the intervals between the P-type guard ring layers 6a shown in FIG. 1 are described as being equal, for example, even in an SI thyristor manufactured with unequal intervals, for example, the intervals are increased toward the outer periphery of the element. The first embodiment is effective.
【００３４】図２は、図１に示すＳＩサイリスタのガー
ドリング部Ｂの１／４平面図を示すものである。図２に
示すように、前記トレンチ溝９ａは連続した溝(リング
状)に形成され、そのトレンチ溝９ａをＰ型拡散するこ
とにより、Ｐ型ガードリング層６ａが形成される。FIG. 2 is a quarter plan view of the guard ring portion B of the SI thyristor shown in FIG. As shown in FIG. 2, the trench 9a is formed in a continuous groove (ring shape), and the P-type guard ring layer 6a is formed by P-type diffusion of the trench 9a.
【００３５】図３は、本発明の実施の第２形態における
ＳＩサイリスタの一部分の断面構造を説明するための概
略図を示すものである。図３において、実施の第１形態
と同じくＮ-型半導体基板１の下面側にＰ型アノード層
２を形成する。そして、Ｎ-型半導体基板１の上面側に
おいて、あらかじめ最外Ｐ型ゲート層４ｂが形成される
部分とＰ型ガードリング層６ｂが形成される部分(素子
端部)とに、マスク酸化膜を用いてトレンチエッチング
してトレンチ溝９ｂを形成する。FIG. 3 is a schematic diagram for explaining a cross-sectional structure of a part of the SI thyristor according to the second embodiment of the present invention. In FIG. 3, a P-type anode layer 2 is formed on the lower surface side of an N − type semiconductor substrate 1 as in the first embodiment. Then, on the upper surface side of the N - type semiconductor substrate 1, a mask oxide film is previously formed on a portion where the outermost P-type gate layer 4b is formed and a portion where the P-type guard ring layer 6b is formed (element end portion). To form a trench 9b.
【００３６】前記ゲート金属電極７を設ける部分とトレ
ンチ溝９ｂの底部とを同時に熱処理によりＰ型拡散させ
て、それぞれＰ型ゲート層４(最外Ｐ型ゲート層４ｂを
含む)とＰ型ガードリング層６ｂを形成する。トレンチ
溝９ｂの底部から拡散させたことにより、実施の第１形
態と比較して、Ｐ型ガードリング層６ｂの幅を狭くする
ことができるため、その狭くした分だけガードリング部
Ｂの有効面積を改善することができる。The P-type gate layer 4 (including the outermost P-type gate layer 4b) and the P-type guard ring are simultaneously diffused by heat treatment in the portion where the gate metal electrode 7 is provided and the bottom of the trench 9b. The layer 6b is formed. By diffusing from the bottom of the trench 9b, the width of the P-type guard ring layer 6b can be reduced as compared with the first embodiment, so that the effective area of the guard ring portion B is reduced by the reduced amount. Can be improved.
【００３７】図４は、実施の第３形態におけるＳＩサイ
リスタの一部分の断面構造を説明するための概略図を示
すものである。図４において、実施の第１形態と同じ
く、Ｎ-型半導体基板１の下面側にＰ型アノード層２を
形成する。Ｎ-型半導体基板１の上面側において、あら
かじめ最外Ｐ型ゲート層４ｃが形成される部分とＰ型ガ
ードリング層６ｃが形成される部分とをトレンチエッチ
ングして、トレンチ溝９ｃを形成する。その際、前記ト
レンチ溝９ｃの深さが、素子の外周部に近くなるにつれ
て浅くなるようにトレンチエッチングする。そして、前
記ゲート金属電極７を設ける部分とトレンチ溝９ｃとを
同時に熱処理によりＰ型拡散させて、それぞれＰ型ゲー
ト層４(最外Ｐ型ゲート層４ｃを含む)とＰ型ガードリン
グ層６ｃを形成する。FIG. 4 is a schematic diagram for explaining a cross-sectional structure of a part of the SI thyristor according to the third embodiment. In FIG. 4, a P-type anode layer 2 is formed on the lower surface side of an N − -type semiconductor substrate 1 as in the first embodiment. On the upper surface side of the N - type semiconductor substrate 1, a portion where the outermost P-type gate layer 4c is formed and a portion where the P-type guard ring layer 6c is formed are trench-etched in advance to form a trench 9c. At this time, trench etching is performed so that the depth of the trench 9c becomes shallower as it approaches the outer peripheral portion of the element. Then, the portion where the gate metal electrode 7 is to be provided and the trench 9c are simultaneously P-type diffused by heat treatment to form the P-type gate layer 4 (including the outermost P-type gate layer 4c) and the P-type guard ring layer 6c, respectively. Form.
【００３８】素子を耐圧印加させると、Ｎ型ベース層８
に広がる空乏層の幅は素子の外周部に近くなるにつれて
実質的に狭くなるとともに、Ｐ型ガードリング層６ｃに
広がる空乏層の幅も素子の外周部に近くなるにつれて実
質的に狭くなる。本実施の第３形態のようにＰ型ガード
リング層６ｃの深さを素子の外周部に近くなるにつれて
逐次浅くなるように形成することにより、電界緩和効果
が向上して素子をより高耐圧化させることが可能とな
る。When a breakdown voltage is applied to the element, the N-type base layer 8
The width of the depletion layer that spreads out becomes substantially smaller as it approaches the outer periphery of the element, and the width of the depletion layer that spreads over the P-type guard ring layer 6c also becomes substantially smaller as it gets closer to the outer periphery of the element. By forming the P-type guard ring layer 6c such that the depth of the P-type guard ring layer 6c gradually decreases as it approaches the outer peripheral portion of the element as in the third embodiment, the effect of reducing the electric field is improved, and the element can be made more withstand voltage. It is possible to do.
【００３９】図５は、本発明の実施の第４形態における
ＳＩサイリスタの一部分の断面構造を説明するための概
略図を示すものである。図５において、Ｎ-型半導体基
板１の上面側にトレンチ溝を形成する代わりに、あらか
じめＮ-型半導体基板１の上面における最外Ｐ型ゲート
層４ｄが形成される部分から素子外周部にかけてトレン
チエッチングして、最外Ｐ型ゲート層４ｄに段部１０ｄ
を形成する。FIG. 5 is a schematic diagram for explaining a sectional structure of a part of an SI thyristor according to a fourth embodiment of the present invention. In FIG. 5, instead of forming a trench on the upper surface side of the N - type semiconductor substrate 1, a trench is formed in advance from the portion where the outermost P-type gate layer 4d is formed on the upper surface of the N - type semiconductor substrate 1 to the outer peripheral portion of the element. Etching is applied to the outermost P-type gate layer 4d to form a step 10d.
To form
【００４０】そして、ゲート金属電極７を形成する部分
とＰ型ガードリング層６ｄを形成する部分とを同時に熱
処理してＰ型拡散させて、それぞれＰ型ゲート層４(最
外Ｐ型ゲート層４ｄを含む)とＰ型ガードリング層６ｄ
を形成する。前記トレンチエッチングで用いたマスク酸
化膜を前記熱処理で共用することはできないが、例えば
実施の第１形態のようにトレンチ溝９ｃとＰ型ガードリ
ング層６ｃに対してマスク酸化膜を微細に重ね合わせる
必要がなくなる利点がある。The portion where the gate metal electrode 7 is to be formed and the portion where the P-type guard ring layer 6d is to be formed are simultaneously heat-treated and P-type diffused, so that the P-type gate layer 4 (the outermost P-type gate layer 4d) is formed. And the P-type guard ring layer 6d
To form Although the mask oxide film used in the trench etching cannot be shared by the heat treatment, the mask oxide film is finely overlapped with the trench 9c and the P-type guard ring layer 6c as in the first embodiment, for example. This has the advantage of eliminating the need.
【００４１】図６は、本発明の実施の第５形態における
ＳＩサイリスタの一部分の断面構造を説明するための概
略図を示すものである。図６において、Ｎ-型半導体基
板１の上面側にトレンチ溝を形成する代わりに、最外Ｐ
型ゲート層４ｅが形成される部分から素子外周部にかけ
て、かつ素子外周部に近くなるにつれて浅くトレンチエ
ッチングして、最外Ｐ型ゲート層４ｅに段部１０ｅを形
成する。そして、ゲート金属電極７が形成される部分と
Ｐ型ガードリング層６ｅが形成される部分とを同時に熱
処理してＰ型拡散させて、それぞれＰ型ゲート層４(最
外Ｐ型ゲート層４ｅを含む)とＰ型ガードリング層６ｅ
を形成する。FIG. 6 is a schematic diagram for explaining a sectional structure of a part of an SI thyristor according to a fifth embodiment of the present invention. In FIG. 6, instead of forming a trench on the upper surface side of the N - type semiconductor substrate 1, the outermost P
A trench 10e is formed in the outermost P-type gate layer 4e by trench etching from the portion where the mold gate layer 4e is formed to the outer peripheral portion of the element and as it approaches the outer peripheral portion of the element. Then, the portion where the gate metal electrode 7 is formed and the portion where the P-type guard ring layer 6e is formed are simultaneously heat-treated and P-type diffused, and the P-type gate layer 4 (the outermost P-type gate layer 4e is formed). And P-type guard ring layer 6e
To form
【００４２】以上示したように本実施の第５形態におい
て、Ｐ型ガードリング層６ｅが素子外周部に近くなるに
つれて浅くなるように形成されるため、前記実施の第３
形態同様に電界緩和効果が向上して素子をより高耐圧化
させることが可能となる。As described above, in the fifth embodiment, the P-type guard ring layer 6e is formed so as to be shallower as it gets closer to the outer peripheral portion of the element.
As in the case of the embodiment, the effect of relaxing the electric field is improved, so that the element can have a higher withstand voltage.
【００４３】半導体素子を製造する際、ナトリウムイオ
ン等の可動イオンが素子表面に付着することが知られて
いる。その可動イオンの影響により、耐圧印加時の素子
表面近辺における空乏層の形状が変化して、素子の耐圧
を不安定にさせてしまう問題が生じる。前記可動イオン
の影響を緩和させる方法として、フィールドプレート構
造およびＳＩＰＯＳ構造等が一般的に知られている。そ
こで、本発明の実施の第６形態により、フィールドプレ
ート構造およびＳＩＰＯＳ構造等を組み合わせたものを
用いて構成したＳＩサイリスタを下記の図７に基づいて
説明する。When a semiconductor device is manufactured, it is known that mobile ions such as sodium ions adhere to the surface of the device. Due to the influence of the mobile ions, the shape of the depletion layer in the vicinity of the element surface at the time of application of the withstand voltage changes, causing a problem that the withstand voltage of the element becomes unstable. As a method of alleviating the influence of the mobile ions, a field plate structure, a SIPOS structure, and the like are generally known. Therefore, an SI thyristor configured using a combination of a field plate structure, a SIPOS structure, and the like according to a sixth embodiment of the present invention will be described with reference to FIG.
【００４４】図７は、本発明の実施の第６形態における
ＳＩサイリスタの一部分の断面構造を説明するための概
略図を示すものである。図７において、まず実施の第１
形態同様に、Ｎ-型半導体基板１の下面側にＰ型アノー
ド層２を形成する。Ｎ-型半導体基板１の上面側におい
て、あらかじめ最外Ｐ型ゲート層４ｆが形成される部分
とＰ型ガードリング層６ｆが形成される部分とにトレン
チ溝９ｆを形成する。そして、ゲート金属電極７を設け
る部分と前記トレンチ溝９ｆとを同時に熱処理によりＰ
型拡散させて、それぞれＰ型ゲート層４(最外Ｐ型ゲー
ト層４ｆを含む)とＰ型ガードリング層６ｆを形成す
る。FIG. 7 is a schematic diagram illustrating a cross-sectional structure of a part of an SI thyristor according to a sixth embodiment of the present invention. In FIG. 7, first, the first
Similarly, the P-type anode layer 2 is formed on the lower surface side of the N − -type semiconductor substrate 1. On the upper surface side of N − type semiconductor substrate 1, trench grooves 9f are previously formed in a portion where outermost P-type gate layer 4f is formed and a portion where P-type guard ring layer 6f is formed. Then, the portion where the gate metal electrode 7 is to be provided and the trench 9f are simultaneously subjected to heat treatment to form P
Diffusion is performed to form a P-type gate layer 4 (including the outermost P-type gate layer 4f) and a P-type guard ring layer 6f, respectively.
【００４５】そして、前記実施の第１形態のＳＩサイリ
スタのように、素子の中央部に形成された各Ｐ型ゲート
層４(最外Ｐ型ゲート層４ｆを含む)の間にそれぞれＮ型
カソード層５を形成する。素子の外周部に最も近いＰ型
ガードリング層(最外Ｐ型ガードリング層)６ｆ1の外周
側には、空乏層の広がりを制御するためのＮ型拡散層１
１を形成する。次に、Ｎ-型半導体基板１の上面側表面
に酸化膜等の絶縁膜１２を被覆し、ゲート金属電極７，
カソード金属電極８，後述するフィールドプレート１
３，後述するプレート１４を設ける部分に対して前記絶
縁膜１２をエッチングする。そして、前記Ｐ型ゲート層
４(最外Ｐ型ゲート層４ｆを含む)にはゲート金属電極
７、前記Ｎ型カソード層５にはカソード金属電極８をそ
れぞれ設ける。Then, like the SI thyristor according to the first embodiment, the N-type cathodes are provided between the respective P-type gate layers 4 (including the outermost P-type gate layer 4f) formed at the center of the device. The layer 5 is formed. Nearest P-type guard ring layers in the outer peripheral portion of the element on the outer peripheral side of the (outermost P type guard ring layer) 6f 1, N-type diffusion layer for controlling the spread of the depletion layer 1
Form one. Next, an insulating film 12 such as an oxide film is coated on the upper surface of the N − type semiconductor substrate 1 to form a gate metal electrode 7,
Cathode metal electrode 8, field plate 1 described later
3. The insulating film 12 is etched in a portion where a plate 14 described later is provided. The P-type gate layer 4 (including the outermost P-type gate layer 4f) is provided with a gate metal electrode 7, and the N-type cathode layer 5 is provided with a cathode metal electrode 8.
【００４６】前記トレンチ溝９ｆには、印加電界により
素子表面の性質を制御する金属電極から成る断面Ｌ字形
状のフィールドプレート１３を設ける。前記Ｎ型拡散層
１１には、空乏層の広がりを制御する断面Ｌ字形状のプ
レート１４を設ける。前記プレート１４により、空乏層
の広がりによる素子の耐圧の劣化を防ぐことができる。
なお前記プレート１４には、等電位リング(Equi Potent
ial Ring)を用いることが好ましい。そして、最外Ｐ型
ゲート層４ｆのゲート金属電極２ｆの中央部付近から素
子外周部にかけて、シリコン窒化膜等の半絶縁膜とシリ
コン酸化膜等の絶縁膜とから成る多層膜１５を被覆して
ＳＩサイリスタ１９を構成する。The trench groove 9f is provided with a field plate 13 having an L-shaped cross section made of a metal electrode for controlling the properties of the element surface by an applied electric field. The N-type diffusion layer 11 is provided with a plate 14 having an L-shaped cross section for controlling the spread of the depletion layer. The plate 14 can prevent deterioration of the breakdown voltage of the device due to the expansion of the depletion layer.
The plate 14 has an equipotential ring (Equi Potent
ial Ring). Then, a multilayer film 15 composed of a semi-insulating film such as a silicon nitride film and an insulating film such as a silicon oxide film is coated from the vicinity of the center of the gate metal electrode 2f of the outermost P-type gate layer 4f to the periphery of the element. The SI thyristor 19 is configured.
【００４７】このようにＳＩサイリスタ１９を構成する
ことにより、素子表面の可動イオンの耐圧により起こる
素子の劣化を防ぐことができ、その素子を高信頼性化さ
せることができる。By configuring the SI thyristor 19 in this manner, it is possible to prevent the deterioration of the element caused by the withstand voltage of the movable ions on the element surface, and to improve the reliability of the element.
【００４８】図８は、本発明の実施の第７形態における
ＳＩサイリスタのガードリング部の１／４平面図を示す
ものである。図８において、Ｎ-型半導体基板１の上面
側、かつ最外Ｐ型ゲート層４ｇおよびその外周側には、
不連続にトレンチ溝９ｇを形成する。なお、不連続に形
成された前記トレンチ溝９ｇは、後述するＰ型ガードリ
ング層６ｇのトレンチ溝９ｇと重ならないように形成さ
れる。すなわち、各々のトレンチ溝９ｇが放射方向に見
て重ならないように形成される。そして、図２に示す最
外Ｐ型ゲート層４ａとＰ型ガードリング層６ａとを形成
するように、最外Ｐ型ゲート層４ｇおよびその外周側を
Ｐ型拡散して最外Ｐ型ゲート層４ｇとＰ型ガードリング
層６ｇを形成する。FIG. 8 is a quarter plan view of a guard ring portion of an SI thyristor according to a seventh embodiment of the present invention. In FIG. 8, on the upper surface side of the N − type semiconductor substrate 1, and on the outermost P type gate layer 4g and its outer peripheral side,
The trench 9g is formed discontinuously. The discontinuous trench 9g is formed so as not to overlap with a trench 9g of a P-type guard ring layer 6g described later. That is, the trenches 9g are formed such that they do not overlap in the radial direction. Then, the outermost P-type gate layer 4g and the outer peripheral side thereof are subjected to P-type diffusion so as to form the outermost P-type gate layer 4a and the P-type guard ring layer 6a shown in FIG. 4 g and a P-type guard ring layer 6 g are formed.
【００４９】このように各々のトレンチ溝９ｇが放射方
向に見て重ならないように形成したことにより、前記実
施の第１形態におけるＳＩサイリスタと同様に耐圧印加
時における素子の端面電界緩和効果が得られるととも
に、トレンチ溝を形成したことにより発生する応力(半
導体ウェハーを変形させる原因となる力)を、実施の第
１形態におけるＳＩサイリスタと比較して約半分に低減
させることができる。なお、本実施の第７形態を、前記
実施の第２，第４，第６に対して適用できることが確認
されている。Since the trenches 9g are formed so as not to overlap in the radial direction in this manner, the effect of reducing the electric field at the end face of the element when a withstand voltage is applied can be obtained as in the case of the SI thyristor in the first embodiment. In addition, the stress (force causing deformation of the semiconductor wafer) generated by forming the trench can be reduced to about half as compared with the SI thyristor in the first embodiment. It has been confirmed that the seventh embodiment can be applied to the second, fourth, and sixth embodiments.
【００５０】図９は、本発明の実施の第８形態における
ＳＩサイリスタのガードリング部の１／４平面図を示す
ものである。図９において、前記実施の第４形態に示す
ようにＮ-型半導体基板１の上面側、かつ最外Ｐ型ゲー
ト層４ｈの外周側をトレンチエッチングして、最外Ｐ型
ゲート層４ｈに段部１０ｈを形成し、Ｐ型ガードリング
層６ｈを不連続に形成する。なお、不連続に形成された
前記Ｐ型ゲート層４ｈは、隣り合うガードリング層６ｈ
と重ならないように形成される。すなわち、各々のＰ型
ガードリング層６ｈが放射方向に見て重ならないように
形成される。FIG. 9 is a quarter plan view of a guard ring portion of an SI thyristor according to an eighth embodiment of the present invention. In FIG. 9, as shown in the fourth embodiment, the upper surface of the N − type semiconductor substrate 1 and the outer peripheral side of the outermost P-type gate layer 4h are subjected to trench etching to form a step on the outermost P-type gate layer 4h. The portion 10h is formed, and the P-type guard ring layer 6h is formed discontinuously. The P-type gate layer 4h formed discontinuously is adjacent to the guard ring layer 6h.
Formed so as not to overlap. That is, the P-type guard ring layers 6h are formed so as not to overlap in the radial direction.
【００５１】このように、各々のＰ型ガードリング層６
ｈが放射方向に見て重ならないように形成したことによ
り、前記実施の第１形態および第７形態におけるＳＩサ
イリスタと同様に耐圧印加時における素子の端面電界緩
和効果が得られるとともに、Ｐ型ガードリング層６を形
成する際のＰ型拡散により発生するＰ型不純物による半
導体素子の結晶歪みを、前記実施の第１形態および第７
形態におけるＳＩサイリスタ比較して約半分に低減させ
ることができる。As described above, each P-type guard ring layer 6
Since the h is formed so as not to overlap in the radial direction, the effect of reducing the end face electric field of the element at the time of applying a breakdown voltage can be obtained as in the case of the SI thyristors in the first and seventh embodiments. The crystal distortion of the semiconductor element due to the P-type impurity generated by the P-type diffusion when forming the ring layer 6 is reduced by the first embodiment and the seventh embodiment.
It can be reduced to about half as compared with the SI thyristor in the embodiment.
【００５２】以上、本実施の第１〜第８形態に示したガ
ードリング層はリング状であるが、矩形状の素子のコー
ナー部に対して曲率を有する矩形状のガードリング層を
形成する際に本実施の第１〜第８形態を適用することが
できる。また、Ｎ型ベース層にＮバッファ層を付加した
構造，Ｐ型エミッタ層とＮ型ベース層が短絡されている
構造の素子や、ガードリング部を構成する電力用ダイオ
ードにおいても前記実施の第１〜８形態を適用できるこ
とは明らかである。As described above, the guard ring layers shown in the first to eighth embodiments are ring-shaped. However, when forming a rectangular guard ring layer having a curvature with respect to a corner of a rectangular element. The first to eighth embodiments can be applied to the present embodiment. The first embodiment is also applicable to an element having a structure in which an N buffer layer is added to an N-type base layer, a structure in which a P-type emitter layer and an N-type base layer are short-circuited, and a power diode constituting a guard ring portion. It is clear that ~ 8 configurations can be applied.
【００５３】図１０は、本発明の実施の第９形態におけ
るＳＩサイリスタとダイオードとを逆並列に集積して成
る逆導通型ＳＩサイリスタの一部分の断面構造を説明す
るための概略図を示すものである。図１０において、本
実施の形態における逆導通型ＳＩサイリスタは、その素
子の中央部から端部にかけて、チャネル部Ａ，分離部
Ｃ，ダイオード部Ｄ，ガードリング部Ｂにより構成さ
れ、前記分離部Ｃをガードリングが設けられた構造にす
ることにより、ＳＩサイリスタのＰ型ゲート層とダイオ
ードのＰ型アノード層とを分離したものである。FIG. 10 is a schematic diagram for explaining a cross-sectional structure of a part of a reverse conducting SI thyristor obtained by integrating an SI thyristor and a diode in anti-parallel according to a ninth embodiment of the present invention. is there. In FIG. 10, the reverse conducting SI thyristor according to the present embodiment includes a channel section A, an isolation section C, a diode section D, and a guard ring section B from the center to the end of the element. Has a structure in which a guard ring is provided to separate the P-type gate layer of the SI thyristor and the P-type anode layer of the diode.
【００５４】まず、Ｎ-型半導体基板１の下面側にＰ型
のアノード層２を形成する。前記Ｎ-型半導体基板１の
上面側において、分離部Ｃとガードリング部Ｂを構成す
る部分にトレンチエッチングによりトレンチ溝９ｉを形
成してから、Ｎ-型半導体基板１の上面側を同時に熱処
理により拡散させて、チャネル部Ａを構成する部分にＰ
型ゲート層４を、分離部Ｃを構成する部分にＰ型ガード
リング層６ｉを、ダイオード部Ｄを構成する部分にＰ型
アノード層１６を、ガードリング部Ｂを構成する部分に
Ｐ型ガードリング層６ｉをそれぞれ形成する。なお、チ
ャネル部Ａを構成する部分に形成された各Ｐ型ゲート層
４(最外Ｐ型ゲート層４ｉを含む)の間には、それぞれＮ
型カソード層５が形成される。First, a P-type anode layer 2 is formed on the lower surface side of an N − -type semiconductor substrate 1. On the upper surface side of the N − type semiconductor substrate 1, a trench 9i is formed by trench etching in a portion forming the isolation portion C and the guard ring portion B, and then the upper surface side of the N − type semiconductor substrate 1 is simultaneously subjected to heat treatment. After diffusion, P
Mold gate layer 4, a P-type guard ring layer 6i in a portion forming a separation portion C, a P-type anode layer 16 in a portion forming a diode portion D, and a P-type guard ring in a portion forming a guard ring portion B. Each of the layers 6i is formed. It should be noted that N is provided between each P-type gate layer 4 (including the outermost P-type gate layer 4i) formed in the portion constituting the channel portion A.
A mold cathode layer 5 is formed.
【００５５】そして、前記Ｐ型アノード層２にはＳＩサ
イリスタのアノード電極とダイオードのカソード電極と
を兼ねる共通電極１７を、Ｐ型ゲート層４(最外Ｐ型ゲ
ート層４ｉを含む)にはゲート金属電極７を、Ｎ型カソ
ード層５にはカソード金属電極８を、Ｐ型アノード層１
６にはアノード電極１８をそれぞれ設けて、逆導通型Ｓ
Ｉサイリスタを構成する。The P-type anode layer 2 has a common electrode 17 serving as both the anode electrode of the SI thyristor and the cathode electrode of the diode, and the P-type gate layer 4 (including the outermost P-type gate layer 4i) has a gate. Metal electrode 7, cathode metal electrode 8 for N-type cathode layer 5, P-type anode layer 1
6 are provided with anode electrodes 18, respectively, to provide a reverse conducting S
Construct an I-thyristor.
【００５６】[0056]
【発明の効果】以上示したように本発明によれば、ＳＩ
サイリスタチャネル部の単位面積を損なうことなく、高
耐圧に適したガードリング層とゲート層とを同時の熱処
理により拡散させて形成することができるため、結晶欠
陥が比較的少ない、かつ高性能で歩留まりの高い素子を
作製することができる。As described above, according to the present invention, the SI
Since the guard ring layer and the gate layer suitable for high withstand voltage can be diffused and formed by simultaneous heat treatment without losing the unit area of the thyristor channel portion, the crystal defect is relatively small, the yield is high and the yield is high. Can be manufactured.
【００５７】ゆえに、熱処理工程数を削減することがで
きるため、加工コストを低減させて経済的に有利とな
る。Therefore, the number of heat treatment steps can be reduced, and the processing cost is reduced, which is economically advantageous.
【図１】本発明の実施の第１形態におけるＳＩサイリス
タの一部分の断面構造を説明するための概略図。FIG. 1 is a schematic diagram for explaining a cross-sectional structure of a part of an SI thyristor according to a first embodiment of the present invention.
【図２】図１に示すＳＩサイリスタのガードリング部の
１／４平面図。FIG. 2 is a quarter plan view of a guard ring portion of the SI thyristor shown in FIG.
【図３】本発明の実施の第２形態におけるＳＩサイリス
タの一部分の断面構造を説明するための概略図。FIG. 3 is a schematic diagram illustrating a cross-sectional structure of a part of an SI thyristor according to a second embodiment of the present invention.
【図４】本発明の実施の第３形態におけるＳＩサイリス
タの一部分の断面構造を説明するための概略図。FIG. 4 is a schematic diagram illustrating a cross-sectional structure of a part of an SI thyristor according to a third embodiment of the present invention.
【図５】本発明の実施の第４形態におけるＳＩサイリス
タの一部分の断面構造を説明するための概略図。FIG. 5 is a schematic diagram illustrating a cross-sectional structure of a part of an SI thyristor according to a fourth embodiment of the present invention.
【図６】本発明の実施の第５形態におけるＳＩサイリス
タの一部分の断面構造を説明するための概略図。FIG. 6 is a schematic diagram illustrating a cross-sectional structure of a part of an SI thyristor according to a fifth embodiment of the present invention.
【図７】本発明の実施の第６形態におけるＳＩサイリス
タの一部分の断面構造を説明するための概略図。FIG. 7 is a schematic diagram illustrating a cross-sectional structure of a part of an SI thyristor according to a sixth embodiment of the present invention.
【図８】本発明の実施の第７形態におけるＳＩサイリス
タのガードリング部の１／４平面図。FIG. 8 is a quarter plan view of a guard ring portion of an SI thyristor according to a seventh embodiment of the present invention.
【図９】本発明の実施の第８形態におけるＳＩサイリス
タのガードリング部の１／４平面図。FIG. 9 is a quarter plan view of a guard ring portion of an SI thyristor according to an eighth embodiment of the present invention.
【図１０】本発明の実施の第９形態におけるＳＩサイリ
スタとダイオードとを逆並列に集積した逆導通ＳＩサイ
リスタの一部分の断面構造を説明するための概略図。FIG. 10 is a schematic diagram illustrating a cross-sectional structure of a part of a reverse conducting SI thyristor in which an SI thyristor and a diode according to a ninth embodiment of the present invention are integrated in anti-parallel.
【図１１】従来周知のＳＩサイリスタの一部分の断面構
造を説明するための概略図。FIG. 11 is a schematic diagram for explaining a cross-sectional structure of a part of a conventionally well-known SI thyristor.
【図１２】従来周知のＰ型ゲート層の深さとＰ型ガード
リング層の深さとが異なるＳＩサイリスタの一部分の断
面構造を説明するための概略図。FIG. 12 is a schematic diagram for explaining a cross-sectional structure of a part of an SI thyristor in which the depth of a conventionally known P-type gate layer and the depth of a P-type guard ring layer are different.
【図１３】図１２に示すＳＩサイリスタのガードリング
部Ｂの１／４平面図。FIG. 13 is a quarter plan view of a guard ring portion B of the SI thyristor shown in FIG.
１…Ｎ-型半導体基板 ２…Ｐ型アノード層 ３…アノード金属電極 ４…Ｐ型ゲート層 ４ａ〜４ｋ…最外Ｐ型ゲート層 ５…Ｎ型カソード層 ６ａ〜６ｋ…Ｐ型ガードリング層 ６ｆ1…最外Ｐ型ガードリング層 ７…ゲート金属電極 ８…カソード金属電極 ９ａ〜９ｃ，９ｆ，９ｇ，９ｉ…トレンチ溝 １０ｄ，１０ｅ，１０ｈ…段部 １１…Ｎ型拡散層 １２…絶縁膜 １３…フィールドプレート １４…プレート １５…多層膜 １６…Ｐ型アノード層(ダイオード部Ｄ) １７…共通電極(ＳＩサイリスタとダイオード) １８…アノード電極(ダイオード) １９…ＳＩサイリスタ ２０…単位ＳＩサイリスタ Ａ…チャネル部 Ｂ…ガードリング部 Ｃ…分離部 Ｄ…ダイオード部DESCRIPTION OF SYMBOLS 1 ... N - type semiconductor substrate 2 ... P type anode layer 3 ... Anode metal electrode 4 ... P type gate layer 4a-4k ... Outermost P type gate layer 5 ... N type cathode layer 6a-6k ... P type guard ring layer 6f Reference Signs List 1 outermost P-type guard ring layer 7 gate metal electrode 8 cathode metal electrode 9a to 9c, 9f, 9g, 9i trench groove 10d, 10e, 10h step portion 11 N-type diffusion layer 12 insulating film 13 ... Field plate 14 ... Plate 15 ... Multilayer film 16 ... P-type anode layer (diode part D) 17 ... Common electrode (SI thyristor and diode) 18 ... Anode electrode (diode) 19 ... SI thyristor 20 ... Unit SI thyristor A ... Channel Part B: Guard ring part C: Separation part D: Diode part
Claims (14)
導体のアノード領域、その他方の主面側の中央部にはＮ
型半導体のカソード領域をそれぞれ備えるとともに、前
記Ｐ型半導体のアノード領域とＮ型半導体のカソード領
域との間に電流経路となるＮ型高比抵抗領域と電流のオ
ン・オフ制御を行うためのＰ型半導体のゲート領域とを
備え、前記Ｐ型半導体のゲート領域とＮ型半導体のカソ
ード領域とを一定間隔を隔てて交互に配列し、前記Ｐ型
半導体のゲート領域の外周側に、１つ以上のＰ型半導体
のガードリング層を設けて成る半導体素子において、 前記Ｐ型半導体のガードリング層には、あらかじめＮ型
半導体基板の表面にエッチングにより同じ深さの溝を形
成しておき、前記Ｐ型半導体のゲート領域と同じ熱処理
によりＰ型半導体のガードリング層を拡散させて、Ｐ型
半導体のゲート領域よりＰ型半導体のガードリング層が
深く形成されることを特徴とする半導体素子。1. An anode region of a P-type semiconductor on one main surface of an N-type semiconductor substrate, and an N-type semiconductor region on a central portion of the other main surface.
An N-type high resistivity region serving as a current path between the anode region of the P-type semiconductor and the cathode region of the N-type semiconductor; A gate region of the P-type semiconductor, and a gate region of the P-type semiconductor and a cathode region of the N-type semiconductor are alternately arranged at a constant interval. In the semiconductor device provided with the P-type semiconductor guard ring layer, the P-type semiconductor guard ring layer is formed in advance with a groove having the same depth by etching on the surface of the N-type semiconductor substrate. The guard ring layer of the P-type semiconductor is diffused by the same heat treatment as the gate region of the P-type semiconductor, and the guard ring layer of the P-type semiconductor is formed deeper than the gate region of the P-type semiconductor. A semiconductor element characterized by the above-mentioned.
につれてそのガードリング層の間隔が広くなることを特
徴とする請求項１記載の半導体素子。2. The semiconductor device according to claim 1, wherein an interval between the guard ring layers increases as approaching an outer peripheral portion.
ら拡散させて形成されることを特徴とする請求項１，２
記載の半導体素子。3. The device according to claim 1, wherein the guard ring layer is formed by diffusing from a bottom of the groove.
The semiconductor element as described in the above.
て深さが浅くなるように形成されることを特徴とする請
求項１〜３記載の半導体素子。4. The semiconductor device according to claim 1, wherein said groove is formed so that its depth becomes shallower as approaching an outer peripheral portion of said device.
分が隣り合うガードリング層の不連続部分と重ならない
ように形成したことを特徴とする請求項１〜４記載の半
導体素子。5. The semiconductor device according to claim 1, wherein said groove is formed discontinuously so that the discontinuous portion does not overlap with a discontinuous portion of an adjacent guard ring layer.
導体のアノード領域、その他方の主面側の中央部にはＮ
型半導体のカソード領域をそれぞれ備えるとともに、前
記Ｐ型半導体のアノード領域とＮ型半導体のカソード領
域との間に電流経路となるＮ型高比抵抗領域と電流のオ
ン・オフ制御を行うためのＰ型半導体のゲート領域とを
備え、Ｐ型半導体のゲート領域とＮ型半導体のカソード
領域とを一定間隔を隔てて交互に配列し、前記Ｐ型半導
体のゲート領域の外周側に、１つ以上のＰ型半導体のガ
ードリング層を有するガードリング部を設けて成る半導
体素子において、 前記ガードリング部は、エッチングにより段部を形成し
そのエッチングした面にＰ型半導体のガードリング層を
形成して、前記Ｐ型半導体のゲート領域よりＰ型半導体
のガードリング層が深く形成されることを特徴とする半
導体素子。6. An anode region of a P-type semiconductor on one main surface side of an N-type semiconductor substrate, and N-type semiconductor region on a central portion on the other main surface side.
An N-type high resistivity region serving as a current path between the anode region of the P-type semiconductor and the cathode region of the N-type semiconductor; A gate region of a P-type semiconductor, and a gate region of a P-type semiconductor and a cathode region of an N-type semiconductor are alternately arranged at a constant interval. In a semiconductor device including a guard ring portion having a P-type semiconductor guard ring layer, the guard ring portion forms a step portion by etching, and forms a P-type semiconductor guard ring layer on the etched surface. A semiconductor device, wherein a guard ring layer of a P-type semiconductor is formed deeper than a gate region of the P-type semiconductor.
に近づくにつれて深さが浅くなるように形成したことを
特徴とする請求項６記載の半導体素子。7. The semiconductor device according to claim 6, wherein the etched surface is formed so that the depth decreases as approaching an outer peripheral portion of the device.
その不連続部分が隣り合うガードリング層の不連続部分
と重ならないように形成したことを特徴とする請求項
６，７記載の半導体素子。8. The method according to claim 8, wherein the guard ring layer is formed discontinuously,
8. The semiconductor device according to claim 6, wherein the discontinuous portion is formed so as not to overlap with a discontinuous portion of an adjacent guard ring layer.
フィールドプレートを挿設し、そのガードリング層が形
成された素子の端部の表面を、半絶縁性膜と絶縁膜とか
ら成る多層膜で被覆したことを特徴とする請求項１〜８
記載の半導体素子。9. A groove formed in the guard ring layer,
9. The device according to claim 1, wherein a field plate is inserted, and a surface of an end portion of the element on which the guard ring layer is formed is covered with a multilayer film including a semi-insulating film and an insulating film.
The semiconductor element as described in the above.
部に最も近いガードリング層の外周側にＮ型半導体の拡
散層を形成し、このＮ型半導体の拡散層に形成された溝
にプレートを挿設したことを特徴とする請求項９記載の
半導体素子。10. An N-type semiconductor diffusion layer is formed on the outer periphery of the guard ring layer closest to the outer periphery of the element in the guard ring layer, and a plate is formed in a groove formed in the N-type semiconductor diffusion layer. The semiconductor device according to claim 9, wherein the semiconductor device is inserted.
アノード領域との間にＮバッファ層を設けた構造にした
ことを特徴とする請求項１〜１０記載の半導体素子。11. The semiconductor device according to claim 1, wherein an N buffer layer is provided between said N-type high resistivity region and an anode region of a P-type semiconductor.
ッファ層と前記アノード領域に設けられたアノード電極
とに、Ｎ型短絡層を設けたことを特徴とする請求項１１
記載の半導体素子。12. An N-type short-circuit layer is provided in the N-type high resistivity region or the N-buffer layer and an anode electrode provided in the anode region.
The semiconductor element as described in the above.
半導体のアノード領域、その他方の主面側の中央部には
Ｎ型半導体のカソード領域をそれぞれ備えるとともに、
前記Ｐ型半導体のアノード領域とＮ型半導体のカソード
領域との間に電流経路となるＮ型高比抵抗領域と電流の
オン・オフ制御を行うためのＰ型半導体のゲート領域と
を備え、Ｐ型半導体のゲート領域とＮ型半導体のカソー
ド領域とを一定間隔を隔てて交互に配列し、前記Ｐ型半
導体のゲート領域の外周側に、１つ以上のＰ型半導体の
ガードリング層を有するガードリング部を設けて成る半
導体素子において、 前記Ｐ型半導体のゲート領域と前記ガードリング部との
間にダイオードを設け、そのダイオードと前記Ｐ型半導
体のゲート領域には、前記Ｐ型半導体のガードリング層
を有する分離部を設けたことを特徴とする半導体素子。13. An N-type semiconductor substrate comprising an anode region of a P-type semiconductor on one main surface side and a cathode region of an N-type semiconductor at a central portion on the other main surface side.
An N-type high-resistivity region serving as a current path between the P-type semiconductor anode region and the N-type semiconductor cathode region; and a P-type semiconductor gate region for performing on / off control of current. A gate region of a p-type semiconductor and a cathode region of an n-type semiconductor are alternately arranged at regular intervals, and a guard ring having at least one guard ring layer of a p-type semiconductor on the outer peripheral side of the gate region of the p-type semiconductor In a semiconductor device provided with a ring portion, a diode is provided between the gate region of the P-type semiconductor and the guard ring portion, and a guard ring of the P-type semiconductor is provided in the diode and the gate region of the P-type semiconductor. A semiconductor device comprising a separation portion having a layer.
前記請求項１〜１０のいずれかを適用させたことを特徴
とする請求項１３記載の半導体素子。14. The semiconductor device according to claim 13, wherein any one of claims 1 to 10 is applied to said separation portion or guard ring portion.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15820497A JPH118376A (en) | 1997-06-16 | 1997-06-16 | Semiconductor element |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15820497A JPH118376A (en) | 1997-06-16 | 1997-06-16 | Semiconductor element |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH118376A true JPH118376A (en) | 1999-01-12 |
Family
ID=15666566
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15820497A Pending JPH118376A (en) | 1997-06-16 | 1997-06-16 | Semiconductor element |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH118376A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112768506A (en) * | 2021-01-08 | 2021-05-07 | 滁州华瑞微电子科技有限公司 | Groove terminal structure and preparation method thereof |
-
1997
- 1997-06-16 JP JP15820497A patent/JPH118376A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112768506A (en) * | 2021-01-08 | 2021-05-07 | 滁州华瑞微电子科技有限公司 | Groove terminal structure and preparation method thereof |
| CN112768506B (en) * | 2021-01-08 | 2023-12-12 | 滁州华瑞微电子科技有限公司 | Groove terminal structure and preparation method thereof |
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