JPH117790A - 読み出し専用メモリ - Google Patents
読み出し専用メモリInfo
- Publication number
- JPH117790A JPH117790A JP16167997A JP16167997A JPH117790A JP H117790 A JPH117790 A JP H117790A JP 16167997 A JP16167997 A JP 16167997A JP 16167997 A JP16167997 A JP 16167997A JP H117790 A JPH117790 A JP H117790A
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- JP
- Japan
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- nmos
- logic
- precharge
- sense amplifier
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- Prior art date
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Abstract
(57)【要約】
【課題】高速読み出しと、ＨＩＧＨ読み出しの安定動作
の両立ができなかった。 【解決手段】プリチャージレベルに近いレベルにセンス
アンプの入力レベルを設計しても、論理１を読み出せる
よう、センスアンプの出力側をプリチャージのコントロ
ール信号と同じ信号にて、プルダウンすることでＨＩＧ
Ｈ読み出しの安定動作を可能にすることが達成できる。 【効果】本発明の読み出し専用メモリによれば、センス
アンプの出力をプルダウンすることで、プリチャージ回
路を構成しているＮＭＯＳのしきいち電圧ＶＴＨ変動に
関わらず、論理１のデータ伝達が行える。さらに本発明
は、使用される電源電圧が３．０Ｖのような、低電圧使
用時に高速かつ安定動作を可能とする手段である。
の両立ができなかった。 【解決手段】プリチャージレベルに近いレベルにセンス
アンプの入力レベルを設計しても、論理１を読み出せる
よう、センスアンプの出力側をプリチャージのコントロ
ール信号と同じ信号にて、プルダウンすることでＨＩＧ
Ｈ読み出しの安定動作を可能にすることが達成できる。 【効果】本発明の読み出し専用メモリによれば、センス
アンプの出力をプルダウンすることで、プリチャージ回
路を構成しているＮＭＯＳのしきいち電圧ＶＴＨ変動に
関わらず、論理１のデータ伝達が行える。さらに本発明
は、使用される電源電圧が３．０Ｖのような、低電圧使
用時に高速かつ安定動作を可能とする手段である。
Description
【０００１】
【発明の属する技術分野】本発明は、ＴＶゲームをはじ
めとするコンピュータやマルチメディアなどのグラフィ
ックスを表示するための画像データを処理するのに必要
となるマイクロコードに使用される読み出し専用メモリ
において、高速にＨＩＧＨ、ＬＯＷのデータを安定的に
読み出すための手段に関するものである。
めとするコンピュータやマルチメディアなどのグラフィ
ックスを表示するための画像データを処理するのに必要
となるマイクロコードに使用される読み出し専用メモリ
において、高速にＨＩＧＨ、ＬＯＷのデータを安定的に
読み出すための手段に関するものである。
【０００２】
【従来の技術】従来の読み出し専用メモリ（以下、ＲＯ
Ｍと記す。）は、実際の半導体集積回路として構成する
場合、メモリセルアレイの面積でチップの面積が決まる
といっても過言ではない。また、ＭＯＳの特性として、
このメモリセルは移動度が大きいＮＭＯＳで構成される
のが、トランジスタサイズが小さくて、面積が小さくて
すむ。よってこのメモリセルに接続するプリチャージ回
路、及びカラムゲートもＮＭＯＳで構成されている。こ
のカラムゲートに接続されるセンスアンプは、安価に構
成されるインバータが主流である。
Ｍと記す。）は、実際の半導体集積回路として構成する
場合、メモリセルアレイの面積でチップの面積が決まる
といっても過言ではない。また、ＭＯＳの特性として、
このメモリセルは移動度が大きいＮＭＯＳで構成される
のが、トランジスタサイズが小さくて、面積が小さくて
すむ。よってこのメモリセルに接続するプリチャージ回
路、及びカラムゲートもＮＭＯＳで構成されている。こ
のカラムゲートに接続されるセンスアンプは、安価に構
成されるインバータが主流である。
【０００３】
【発明が解決しようとする課題】図２に、従来のＲＯＭ
の構成回路図を示す。従来の回路構成では、センスアン
プの入力レベルのうち、ＬＯＷレベルは、ビットライン
負荷に充電された電荷を、選択されたメモリセルが論理
０の場合、このＮＭＯＳメモリセルがＯＮすることによ
りＧＮＤラインに放電する動作で決定される。実質ＲＯ
Ｍのアクセスタイムは、この放電時間で決まる。ＨＩＧ
Ｈレベルは、ビットライン負荷に充電された電荷が、選
択されたメモリセルが論理１の場合、ＧＮＤへの放電経
路がないため、このプリチャージレベルで決定される。
の構成回路図を示す。従来の回路構成では、センスアン
プの入力レベルのうち、ＬＯＷレベルは、ビットライン
負荷に充電された電荷を、選択されたメモリセルが論理
０の場合、このＮＭＯＳメモリセルがＯＮすることによ
りＧＮＤラインに放電する動作で決定される。実質ＲＯ
Ｍのアクセスタイムは、この放電時間で決まる。ＨＩＧ
Ｈレベルは、ビットライン負荷に充電された電荷が、選
択されたメモリセルが論理１の場合、ＧＮＤへの放電経
路がないため、このプリチャージレベルで決定される。
【０００４】これら従来の回路技術では、センスアンプ
の入力の論理レベルをＧＮＤレベルより約０．７Ｖほど
高いレベルに設計するのが常であり、この場合アクセス
タイムは、プリチャージレベルから約０．７Ｖまでは、
センスアンプが応答しないため、アクセスタイムは延び
てしまい高速読み出しには適していなかった。
の入力の論理レベルをＧＮＤレベルより約０．７Ｖほど
高いレベルに設計するのが常であり、この場合アクセス
タイムは、プリチャージレベルから約０．７Ｖまでは、
センスアンプが応答しないため、アクセスタイムは延び
てしまい高速読み出しには適していなかった。
【０００５】また、このセンスアンプの入力の論理レベ
ルをプリチャージレベルに近づけると、放電によるアク
セスタイムは短縮されるが、ＮＭＯＳの直列接続により
プリチャージレベルが、ＶＤＤ−（２＊ＶＴＮ）のレベ
ルにまで落ち込むため、センスアンプがＨＩＧＨレベル
を認識できないという欠点があった。
ルをプリチャージレベルに近づけると、放電によるアク
セスタイムは短縮されるが、ＮＭＯＳの直列接続により
プリチャージレベルが、ＶＤＤ−（２＊ＶＴＮ）のレベ
ルにまで落ち込むため、センスアンプがＨＩＧＨレベル
を認識できないという欠点があった。
【０００６】したがって本発明の目的は、読み出し専用
メモリにおいて、高速読み出しが可能な状態において
も、プリチャージレベルをセンスアンプに伝えること
で、ＨＩＧＨ読み出しの安定動作を可能にするための手
段を提供することにある。
メモリにおいて、高速読み出しが可能な状態において
も、プリチャージレベルをセンスアンプに伝えること
で、ＨＩＧＨ読み出しの安定動作を可能にするための手
段を提供することにある。
【０００７】
【課題を解決するための手段】本発明の読み出し専用メ
モリでは、プリチャージレベルに近いレベルにセンスア
ンプの入力レベルを設計しても、論理１を読み出せるよ
う、センスアンプの出力側をプリチャージのコントロー
ル信号と同じ信号にて、プルダウンすることでＨＩＧＨ
読み出しの安定動作を可能にすることが達成できる。
モリでは、プリチャージレベルに近いレベルにセンスア
ンプの入力レベルを設計しても、論理１を読み出せるよ
う、センスアンプの出力側をプリチャージのコントロー
ル信号と同じ信号にて、プルダウンすることでＨＩＧＨ
読み出しの安定動作を可能にすることが達成できる。
【０００８】
【作用】本発明の構成によれば、アクセスタイムを決定
するプリチャージからの放電を短時間で検知するため
に、センスアンプの論理レベルをプリチャージレベルに
近いレベルに設計でき、アクセスタイムを短くできると
いう作用も達成できる。また、センスアンプに直列接続
しているプリチャージ及びカラムゲートのＮＭＯＳトラ
ンジスタのＶＴＨ変動でセンスアンプがＨＩＧＨレベル
を認識できなくなることはなく、プロセスマージンに対
しても安定動作を可能にできる。また、本発明の手段
は、新たにコントロール信号を設ける必要もなく、また
接続するプルダウントランジスタもＮＭＯＳで構成する
ことができ、面積的にも従来例と同サイズで実現可能で
ある。
するプリチャージからの放電を短時間で検知するため
に、センスアンプの論理レベルをプリチャージレベルに
近いレベルに設計でき、アクセスタイムを短くできると
いう作用も達成できる。また、センスアンプに直列接続
しているプリチャージ及びカラムゲートのＮＭＯＳトラ
ンジスタのＶＴＨ変動でセンスアンプがＨＩＧＨレベル
を認識できなくなることはなく、プロセスマージンに対
しても安定動作を可能にできる。また、本発明の手段
は、新たにコントロール信号を設ける必要もなく、また
接続するプルダウントランジスタもＮＭＯＳで構成する
ことができ、面積的にも従来例と同サイズで実現可能で
ある。
【０００９】
【発明の実施の形態】図１が本発明の回路構成を示す図
である。１はＮＭＯＳで作られたプリチャージ回路、２
はＮＭＯＳで作られたメモリセルアレイ、３はＮＭＯＳ
で作られたカラムゲートであり、これらのうち１のプリ
チャージ回路と３のカラムゲートは、その回路が属する
４のビットラインに直列接続されている。実際のＲＯＭ
のデータとしてのプログラムの仕方は、ＡＬ配線切り替
え、または選択コンタクト切り替えなどにより、論理１
の場合、２のＮＭＯＳメモリセルは、４のビットライン
に対して非接続、論理０の場合、２のＮＭＯＳメモリセ
ルは、４のビットラインに対して接続させるということ
で行っている。５はセンスアンプとして用いるインバー
タである。６はＨＩＧＨレベルを保持するためのＰＭＯ
Ｓで作られた帰還回路である。
である。１はＮＭＯＳで作られたプリチャージ回路、２
はＮＭＯＳで作られたメモリセルアレイ、３はＮＭＯＳ
で作られたカラムゲートであり、これらのうち１のプリ
チャージ回路と３のカラムゲートは、その回路が属する
４のビットラインに直列接続されている。実際のＲＯＭ
のデータとしてのプログラムの仕方は、ＡＬ配線切り替
え、または選択コンタクト切り替えなどにより、論理１
の場合、２のＮＭＯＳメモリセルは、４のビットライン
に対して非接続、論理０の場合、２のＮＭＯＳメモリセ
ルは、４のビットラインに対して接続させるということ
で行っている。５はセンスアンプとして用いるインバー
タである。６はＨＩＧＨレベルを保持するためのＰＭＯ
Ｓで作られた帰還回路である。
【００１０】１のプリチャージ回路がＯＮしていると
き、つまりプリチャージ期間は、３のカラムゲートは非
選択状態にあるため、４のビットライン自身と、それに
接続している３のカラムゲートのドレイン容量と、２の
うちの論理０をプログラムされたメモリセルのドレイン
容量に対して充電している。このとき電源電圧にＮＭＯ
Ｓが接続されているため、４のビットライン電位はＶＤ
Ｄ−２＊ＶＴＮまでしか上がらない。電源電圧が５Ｖの
場合、４のビットライン電位は約３．６Ｖ、電源電圧が
３Ｖの場合、約１．６Ｖである。
き、つまりプリチャージ期間は、３のカラムゲートは非
選択状態にあるため、４のビットライン自身と、それに
接続している３のカラムゲートのドレイン容量と、２の
うちの論理０をプログラムされたメモリセルのドレイン
容量に対して充電している。このとき電源電圧にＮＭＯ
Ｓが接続されているため、４のビットライン電位はＶＤ
Ｄ−２＊ＶＴＮまでしか上がらない。電源電圧が５Ｖの
場合、４のビットライン電位は約３．６Ｖ、電源電圧が
３Ｖの場合、約１．６Ｖである。
【００１１】ＲＥＡＤ期間になると、１のプリチャージ
ＮＭＯＳはＯＦＦして、３のカラムゲートがＯＮする。
選択された２のメモリセルが論理０の場合、４のビット
ラインに蓄えられた電荷は、メモリセルを通ってＧＮＤ
に放電する。この４のビットラインの電位降下を５のセ
ンスアンプが検知することで論理０を読み出している。
この電位降下を高速に検知するためには、５のセンスア
ンプの論理レベルを電源電圧に関わらず、約ＶＤＤ／２
のレベルに設計する。電源電圧が３Ｖの場合、４のビッ
トラインレベルが１．６Ｖから下がったところで５のセ
ンスアンプは、検知可能となる。
ＮＭＯＳはＯＦＦして、３のカラムゲートがＯＮする。
選択された２のメモリセルが論理０の場合、４のビット
ラインに蓄えられた電荷は、メモリセルを通ってＧＮＤ
に放電する。この４のビットラインの電位降下を５のセ
ンスアンプが検知することで論理０を読み出している。
この電位降下を高速に検知するためには、５のセンスア
ンプの論理レベルを電源電圧に関わらず、約ＶＤＤ／２
のレベルに設計する。電源電圧が３Ｖの場合、４のビッ
トラインレベルが１．６Ｖから下がったところで５のセ
ンスアンプは、検知可能となる。
【００１２】論理１の場合、４のビットラインの充電レ
ベルがそのまま５のセンスアンプの入力レベルとなるた
め、１のプリチャージＮＭＯＳのＶＴＨが高くなると、
４のビットラインの充電レベルが、５のセンスアンプの
論理レベルより下がることがある。これだと、論理１を
読み出す動作が正常に行われない。
ベルがそのまま５のセンスアンプの入力レベルとなるた
め、１のプリチャージＮＭＯＳのＶＴＨが高くなると、
４のビットラインの充電レベルが、５のセンスアンプの
論理レベルより下がることがある。これだと、論理１を
読み出す動作が正常に行われない。
【００１３】この５のセンスアンプの出力に接続した、
７のＮＭＯＳトランジスターが上記不具合を解消する。
つまり、プリチャージ期間にこの７のプルダウンをＯＮ
させることで、５のセンスアンプの入力レベルを強制的
に論理１にするのである。こうすることで、１のプリチ
ャージＮＭＯＳのＶＴＨ変動に関わらず、論理１の正常
読み出し動作が可能となる。このため、論理０を高速に
読み出すために設定した５のセンスアンプの論理レベル
を下げることを必要としないため、アクセスタイムを遅
らせるという副作用も発生しない。また、１のプリチャ
ージＮＭＯＳと７のプルダウンＮＭＯＳのコントロール
信号は、共通でよいため面積的な制約も少ない。
７のＮＭＯＳトランジスターが上記不具合を解消する。
つまり、プリチャージ期間にこの７のプルダウンをＯＮ
させることで、５のセンスアンプの入力レベルを強制的
に論理１にするのである。こうすることで、１のプリチ
ャージＮＭＯＳのＶＴＨ変動に関わらず、論理１の正常
読み出し動作が可能となる。このため、論理０を高速に
読み出すために設定した５のセンスアンプの論理レベル
を下げることを必要としないため、アクセスタイムを遅
らせるという副作用も発生しない。また、１のプリチャ
ージＮＭＯＳと７のプルダウンＮＭＯＳのコントロール
信号は、共通でよいため面積的な制約も少ない。
【００１４】
【発明の効果】本発明の読み出し専用メモリによれば、
前記の説明のようにセンスアンプの出力をプルダウンす
ることで、プリチャージを構成しているＮＭＯＳのＶＴ
Ｈ変動に関わらず、論理１のデータ伝達が行えることが
本発明の効果である。さらに本発明は、使用される電源
電圧が３．０Ｖのような、低電圧使用時に高速かつ安定
動作を可能とする手段である。
前記の説明のようにセンスアンプの出力をプルダウンす
ることで、プリチャージを構成しているＮＭＯＳのＶＴ
Ｈ変動に関わらず、論理１のデータ伝達が行えることが
本発明の効果である。さらに本発明は、使用される電源
電圧が３．０Ｖのような、低電圧使用時に高速かつ安定
動作を可能とする手段である。
【図１】本発明による読み出し専用メモリの回路図。
【図２】従来の読み出し専用メモリの回路図。
１・・・ＮＭＯＳプリチャージ回路 ２・・・ＮＭＯＳメモリセルアレイ ３・・・ＮＭＯＳカラムゲート ４・・・ビットライン ５・・・センスアンプインバータ ６・・・ＰＭＯＳ帰還回路 ７・・・ＮＭＯＳプルダウン回路
Claims (3)
- 【請求項１】読み出し専用メモリにおいて、ＮＭＯＳで
構成された、プリチャージ回路、メモリセルアレイ、カ
ラムゲートを有する読み出し専用メモリ。 - 【請求項２】請求項１記載の読み出し専用メモリにおい
て、このカラムゲートの後にＬＯＷレベル、ＨＩＧＨレ
ベル検出用のセンスアンプと、このセンスアンプの後に
ＰＭＯＳによる帰還回路を有する読み出し専用メモリ。 - 【請求項３】請求項１及び請求項２記載の読み出しメモ
リにおいて、このセンスアンプの出力のノードに、ＮＭ
ＯＳで構成されたプルダウン回路を有することを特徴と
した読み出し専用メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16167997A JPH117790A (ja) | 1997-06-18 | 1997-06-18 | 読み出し専用メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16167997A JPH117790A (ja) | 1997-06-18 | 1997-06-18 | 読み出し専用メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH117790A true JPH117790A (ja) | 1999-01-12 |
Family
ID=15739791
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16167997A Withdrawn JPH117790A (ja) | 1997-06-18 | 1997-06-18 | 読み出し専用メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH117790A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030053594A (ko) * | 2001-12-22 | 2003-07-02 | 삼성전자주식회사 | 커플링 효과를 감쇄시킬 수 있는 데이터 출력방법 및출력회로 |
-
1997
- 1997-06-18 JP JP16167997A patent/JPH117790A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030053594A (ko) * | 2001-12-22 | 2003-07-02 | 삼성전자주식회사 | 커플링 효과를 감쇄시킬 수 있는 데이터 출력방법 및출력회로 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040924 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20041005 |
|
| A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20041104 |