JPH1174505A - Semiconductor device - Google Patents
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- JPH1174505A JPH1174505A JP9231009A JP23100997A JPH1174505A JP H1174505 A JPH1174505 A JP H1174505A JP 9231009 A JP9231009 A JP 9231009A JP 23100997 A JP23100997 A JP 23100997A JP H1174505 A JPH1174505 A JP H1174505A
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は半導体装置に係り、
詳しくは半導体装置のチップ上に形成されるＭＯＳ型等
の電界効果トランジスタ（ＦＥＴ）のレイアウトに関す
るものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device,
More specifically, the present invention relates to a layout of a field effect transistor (FET) such as a MOS type formed on a chip of a semiconductor device.
【０００２】近年の半導体装置においては、高集積化及
び高速化が進められ、半導体装置のチップ上に形成され
るトランジスタの数が多くなると共に、配置上の制約が
多くなってきている。このため、多くのトランジスタを
効率よく配置して形成することができると共に、配置上
の制約を受けにくいレイアウトのトランジスタが要求さ
れている。2. Description of the Related Art In recent semiconductor devices, higher integration and higher speed have been promoted, and the number of transistors formed on a chip of the semiconductor device has been increased, and restrictions on the arrangement have been increased. For this reason, there is a demand for a transistor having a layout in which a large number of transistors can be efficiently arranged and formed, and the layout is not easily restricted.
【０００３】[0003]
【従来の技術】従来、半導体装置には、内部回路が出力
する複数の出力信号を装置の外部に出力するために複数
の出力回路が設けられている。複数の出力回路は、同じ
特性の信号を出力するため、同じ出力特性を有する。ま
た、出力回路は、高く駆動能力が求められる。高い駆動
能力の出力回路は、ゲート幅の大きな１つの出力トラン
ジスタ又は複数のトランジスタにより構成される回路セ
ルを、複数個並列に配置して構成される。また、同じ出
力特性の出力回路は、上下方向、左右方向に対称に形成
された複数の出力トランジスタ，回路セルにより構成さ
れる。2. Description of the Related Art Conventionally, a semiconductor device is provided with a plurality of output circuits for outputting a plurality of output signals output from an internal circuit to the outside of the device. The plurality of output circuits have the same output characteristics because they output signals having the same characteristics. In addition, the output circuit is required to have high driving capability. An output circuit with high driving capability is configured by arranging a plurality of circuit cells each including one output transistor or a plurality of transistors having a large gate width in parallel. An output circuit having the same output characteristics is composed of a plurality of output transistors and circuit cells formed symmetrically in the vertical and horizontal directions.
【０００４】[0004]
【発明が解決しようとする課題】ところで、出力回路
は、チップ面積の縮小化や、パッケージのピン配置等の
制限により、９０度回転した形状に形成しなければなら
ない場合がある。例えば、図９の半導体装置１１では、
図において上下辺に沿って配置された出力回路１２ａ，
１２ｂは、上下対称な形状に形成される。また、左右辺
に沿って配置された出力回路１２ｃ，１２ｄは、左右対
称な形状に形成される。更に、出力回路１２ｃ，１２ｄ
は、出力回路１２ａ，１２ｂを９０度回転した形状に形
成される。Incidentally, the output circuit may need to be formed in a shape rotated by 90 degrees due to a reduction in the chip area and restrictions on the pin arrangement of the package in some cases. For example, in the semiconductor device 11 of FIG.
In the drawing, output circuits 12a arranged along upper and lower sides,
12b is formed in a vertically symmetric shape. The output circuits 12c and 12d arranged along the left and right sides are formed in a symmetrical shape. Further, output circuits 12c and 12d
Are formed in a shape obtained by rotating the output circuits 12a and 12b by 90 degrees.
【０００５】しかしながら、出力回路１２ａ〜１２ｄを
構成するトランジスタは、同じ特性となるように同じ大
きさに形成されるが、差異を生じる場合がある。例え
ば、図１０（ａ）（ｂ）のトランジスタ１５，１６は、
同じウェハ上に同じ大きさで形成されている。しかし、
両トランジスタ１５，１６は、特性に差異を生じてい
る。この特性の差異は、ウェハの結晶方向の違いによっ
て不純物拡散に方向性を生じることに起因する。拡散の
方向性は、キャリアの移動に影響するため、トランジス
タを形成する方向によって特性に差異を生じる。そのた
め、トランジスタの大きさを変更したり、出力回路のレ
イアウトを変更する等の手間がかかっていた。即ち、従
来のトランジスタは、配置に制約を受ける。[0005] However, the transistors constituting the output circuits 12a to 12d are formed in the same size so as to have the same characteristics, but a difference may occur. For example, the transistors 15 and 16 in FIGS.
They are formed in the same size on the same wafer. But,
The two transistors 15 and 16 have different characteristics. This difference in characteristics is due to the fact that the direction of impurity diffusion is caused by the difference in the crystal direction of the wafer. Since the directionality of diffusion affects the movement of carriers, characteristics are different depending on the direction in which the transistor is formed. Therefore, it has been troublesome to change the size of the transistor or change the layout of the output circuit. That is, the arrangement of the conventional transistor is restricted.
【０００６】そこで、図１０（ｃ）に示すように、ゲー
ト電極Ｇを格子状に形成したトランジスタ１７が考えら
れる。このトランジスタ１７は、ソース領域Ｓの上下方
向と左右方向にドレイン領域Ｄが形成されているため、
９０度回転して形成しても元のトランジスタと同等の特
性が得られる。しかし、このトランジスタ１７は、上下
方向に沿って形成したゲートＧと左右方向に沿って形成
したゲートＧを共通にしなければならないため、各ゲー
トＧの電位を別々に制御する用途には、使用しにくく、
トランジスタを形成する領域が大きくなるため、配置効
率が悪くなる。このことは、チップ面積を大きくし、半
導体装置のコストを上昇させる。Therefore, as shown in FIG. 10C, a transistor 17 in which the gate electrodes G are formed in a lattice pattern is considered. In this transistor 17, since the drain region D is formed in the vertical direction and the horizontal direction of the source region S,
Even if the transistor is formed by being rotated by 90 degrees, characteristics equivalent to those of the original transistor can be obtained. However, in the transistor 17, since the gate G formed along the up-down direction and the gate G formed along the left-right direction must be common, it is not used for the purpose of controlling the potential of each gate G separately. Difficult,
Since the region where the transistor is formed is large, the arrangement efficiency is deteriorated. This increases the chip area and increases the cost of the semiconductor device.
【０００７】本発明は上記問題点を解決するためになさ
れたものであって、その目的は配置による特性の差異を
抑えることのできる半導体装置を提供することにある。SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and an object of the present invention is to provide a semiconductor device capable of suppressing a difference in characteristics due to arrangement.
【０００８】[0008]
【課題を解決するための手段】上記目的を達成するた
め、請求項１に記載の発明は、ゲート電極を挟んだ位置
の半導体層に、ソース領域又はドレイン領域となる第１
の領域とドレイン領域又はソース領域となる第２の領域
を備えた半導体装置において、前記ゲート電極を他のゲ
ート電極から独立した実質的に正方形枠状に形成し、該
ゲート電極により囲まれた領域を第１の領域とし、該第
１の領域に対して前記ゲート電極の各辺を挟むように前
記第２領域を形成し、ゲート電極下の半導体層をチャネ
ルとした。In order to achieve the above object, according to the first aspect of the present invention, there is provided a semiconductor device at a position sandwiching a gate electrode, the first region being a source region or a drain region.
And a second region serving as a drain region or a source region, wherein the gate electrode is formed in a substantially square frame shape independent of other gate electrodes, and a region surrounded by the gate electrode Was defined as a first region, the second region was formed so as to sandwich each side of the gate electrode with respect to the first region, and a semiconductor layer below the gate electrode was defined as a channel.
【０００９】請求項２に記載の発明は、請求項１に記載
の半導体装置において、前記正方形枠状のゲート電極
を、１つの対角線方向に沿ってゲート電極のコーナ部が
重なるように複数縦列接続した。According to a second aspect of the present invention, in the semiconductor device according to the first aspect, a plurality of the square frame-shaped gate electrodes are connected in tandem such that corner portions of the gate electrodes overlap in one diagonal direction. did.
【００１０】請求項３に記載の発明は、請求項１又は２
に記載の半導体装置において、前記ゲート電極の各辺が
半導体装置を形成する基板の結晶方向に対して４５度の
角度を成すように形成した。[0010] The invention described in claim 3 is the invention according to claim 1 or 2.
In the semiconductor device described in the above, each side of the gate electrode is formed so as to form an angle of 45 degrees with a crystal direction of a substrate forming the semiconductor device.
【００１１】請求項４に記載の発明は、請求項２又は３
に記載の半導体装置よりなるトランジスタを、前記第２
領域を離間させて複数並列に配置した。請求項５に記載
の発明は、請求項２又は３に記載の半導体装置よりなる
トランジスタを複数並列に配置し、隣接するトランジス
タにて間の第２の領域を共有するとともに、該第２領域
を共有する２つのトランジスタのゲート電極を離間させ
て配置した。The invention according to claim 4 is the invention according to claim 2 or 3.
2. The transistor comprising the semiconductor device according to the
A plurality of regions were arranged in parallel with a space between them. According to a fifth aspect of the present invention, a plurality of transistors each including the semiconductor device according to the second or third aspect are arranged in parallel, and adjacent transistors share a second region between the transistors. The gate electrodes of the two transistors shared are arranged to be separated from each other.
【００１２】請求項６に記載の発明は、請求項２乃至５
のうちの何れか１項に記載の半導体装置において、前記
ゲート電極を接続するコーナ部の下にはチャネルを形成
しないようにした。The invention according to claim 6 is the invention according to claims 2 to 5
In the semiconductor device according to any one of the above, no channel is formed below a corner portion connecting the gate electrode.
【００１３】（作用）従って、請求項１に記載の発明に
よれば、半導体装置には、ゲート電極を挟んだ位置の半
導体層にソース領域又はドレイン領域となる第１の領域
とドレイン領域又はソース領域となる第２の領域が備え
られる。そして、ゲート電極を他のゲート配線から独立
して実質的に正方形枠状に形成したので、配置を９０度
回転させても、ゲート電極の形状、及び、ゲート電極に
囲まれた第１の領域と、そのゲート電極を挟む第２の領
域の相対位置が変化しないため、配置による特性の差異
が少ない。According to the first aspect of the present invention, in a semiconductor device, a first region serving as a source region or a drain region and a drain region or a source are provided in a semiconductor layer at a position sandwiching a gate electrode. A second area serving as an area is provided. Further, since the gate electrode is formed in a substantially square frame shape independently of other gate wirings, even if the arrangement is rotated by 90 degrees, the shape of the gate electrode and the first region surrounded by the gate electrode Since the relative position of the second region sandwiching the gate electrode does not change, the difference in characteristics due to the arrangement is small.
【００１４】請求項２に記載の発明によれば、正方形枠
状のゲート電極が、１つの対角線方向に沿ってゲート電
極のコーナ部が重なるように複数縦列接続され、配置に
よる特性の差異が少なく、ゲート電極の実効ゲート幅が
大きくなる。According to the second aspect of the present invention, a plurality of square frame-shaped gate electrodes are connected in tandem such that corner portions of the gate electrodes overlap in one diagonal direction, and the difference in characteristics due to the arrangement is small. As a result, the effective gate width of the gate electrode increases.
【００１５】請求項３に記載の発明によれば、ゲート電
極の各辺が半導体装置を形成する基板の結晶方向に対し
て４５度の角度を成すように形成したため、配置を変更
しても結晶方向に対するゲート電極の角度が変化しない
ので、結晶方向に基づく特性の差異が少ない。According to the third aspect of the present invention, each side of the gate electrode is formed so as to form an angle of 45 degrees with the crystal direction of the substrate forming the semiconductor device. Since the angle of the gate electrode with respect to the direction does not change, there is little difference in characteristics based on the crystal direction.
【００１６】請求項４に記載の発明によれば、配置によ
る特性の差異が少ない半導体装置よりなるトランジスタ
が、第２領域を離間させて複数並列に配置される。請求
項５に記載の発明によれば、請求項２又は３に記載の半
導体装置よりなるトランジスタが複数並列に配置され
る。隣接するトランジスタにて間の第２の領域が共有さ
れるとともに、第２領域を共有する２つのトランジスタ
のゲート電極が離間されて配置され、各ゲート電極を個
別に制御することが可能となる。According to the fourth aspect of the present invention, a plurality of transistors, each of which is made of a semiconductor device and has a small difference in characteristics depending on the arrangement, are arranged in parallel with the second region being separated. According to a fifth aspect of the present invention, a plurality of transistors each including the semiconductor device according to the second or third aspect are arranged in parallel. The second region between the adjacent transistors is shared, and the gate electrodes of the two transistors sharing the second region are arranged apart from each other, so that each gate electrode can be individually controlled.
【００１７】請求項６に記載の発明によれば、ゲート電
極を接続するコーナ部の下にはチャネルを形成しないよ
うにしたため、コーナ部を挟む第２の領域が分離され、
配置による特性の差異が更に抑えられる。According to the sixth aspect of the present invention, since no channel is formed below the corner connecting the gate electrode, the second region sandwiching the corner is separated.
The difference in characteristics due to the arrangement is further suppressed.
【００１８】[0018]
【発明の実施の形態】以下、本発明を具体化した一実施
の形態を図１〜図８従って説明する。図１は、ＭＯＳ型
トランジスタ２１のレイアウトを示す概略平面図であ
る。トランジスタ２１は、正方形枠状のゲート電極２２
を備える。ゲート電極２２は、各辺がウェハの結晶方向
（図１において矢印２３の方向）に対して４５度傾けて
形成されている。DESCRIPTION OF THE PREFERRED EMBODIMENTS One embodiment of the present invention will be described below with reference to FIGS. FIG. 1 is a schematic plan view showing a layout of the MOS transistor 21. The transistor 21 has a square frame-shaped gate electrode 22.
Is provided. The gate electrode 22 is formed such that each side is inclined by 45 degrees with respect to the crystal direction of the wafer (the direction of arrow 23 in FIG. 1).
【００１９】尚、トランジスタ２１は、結晶方向に沿っ
た辺を有する半導体チップ上に形成されている。そし
て、半導体装置を構成する一般的なＭＯＳ型トランジス
タは、ゲート電極２２が結晶方向又は結晶方向と直交す
る方向に沿って形成されている。The transistor 21 is formed on a semiconductor chip having a side along the crystal direction. In a general MOS transistor constituting a semiconductor device, the gate electrode 22 is formed along a crystal direction or a direction perpendicular to the crystal direction.
【００２０】ゲート電極２２により囲まれた領域の半導
体層はドレイン領域２４となり、そのドレイン領域２４
に接続されるドレインコンタクト２５が形成されてい
る。従って、ゲート電極２２は、ドレインコンタクト２
５を中心に、そのコンタクト２５を囲むように形成され
ている。The semiconductor layer in a region surrounded by the gate electrode 22 becomes a drain region 24, and the drain region 24
Is formed. Therefore, the gate electrode 22 is connected to the drain contact 2
The contact 5 is formed around the contact 5.
【００２１】ゲート電極２２の各辺外側の位置の半導体
層には、それぞれ矩形状のソース領域２６が形成され、
各ソース領域２６にそれぞれ接続されるソースコンタク
ト２７が形成されている。尚、ゲート電極２２により囲
まれた領域をソース領域２６とし、ゲート電極２２の各
辺外側をドレイン領域２４としてもよい。A rectangular source region 26 is formed in the semiconductor layer at a position outside each side of the gate electrode 22, respectively.
Source contacts 27 connected to the respective source regions 26 are formed. Note that the region surrounded by the gate electrode 22 may be the source region 26, and the outside of each side of the gate electrode 22 may be the drain region 24.
【００２２】ゲート電極２２には、正方形の１つの対角
線の方向（図において上下方向）に沿って形成されたゲ
ート配線２８が接続されている。トランジスタ２１を制
御する回路、例えば図示しない内部回路は、ゲート配線
２８を介してゲート電極２２の電位を制御する。ドレイ
ンコンタクト２５には、ゲート電極２２よりも上層に形
成されたドレイン配線２９が接続されている。また、各
ソースコンタクト２７は、ゲート電極２２よりも上層に
形成されたソース配線３０により接続されている。The gate electrode 22 is connected to a gate wiring 28 formed along one diagonal of the square (vertical direction in the figure). A circuit that controls the transistor 21, for example, an internal circuit (not shown) controls the potential of the gate electrode 22 via the gate wiring 28. To the drain contact 25, a drain wiring 29 formed above the gate electrode 22 is connected. Each source contact 27 is connected by a source wiring 30 formed in a layer above the gate electrode 22.
【００２３】図１に示されるレイアウトのトランジスタ
２１は、ドレイン領域２４及びソース領域２６に拡散さ
れる不純物によってＰチャネルＭＯＳトランジスタ又は
ＮチャネルＭＯＳトランジスタとして動作する。例え
ば、ドレイン領域２４及びソース領域２６は、半導体装
置の製造工程において、Ｎ型拡散領域とするべくアンチ
モン等の不純物が拡散される。ゲート電極２２の下の半
導体層には、ゲート電極２２の電位によりチャネルが形
成される。これによりトランジスタ２１は、Ｎチャネル
ＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタとい
う）として動作する。The transistor 21 having the layout shown in FIG. 1 operates as a P-channel MOS transistor or an N-channel MOS transistor due to impurities diffused in the drain region 24 and the source region 26. For example, impurities such as antimony are diffused into the drain region 24 and the source region 26 in order to form an N-type diffusion region in a semiconductor device manufacturing process. In the semiconductor layer below the gate electrode 22, a channel is formed by the potential of the gate electrode 22. Thereby, the transistor 21 operates as an N-channel MOS transistor (hereinafter, referred to as an NMOS transistor).
【００２４】このトランジスタ２１は、図２（ａ）に示
すように、ゲートＧ及びドレインＤが接続された４つの
ＮＭＯＳトランジスタＴＮ１〜ＴＮ４と等価となる。そ
して、図１のソース配線３０は、各ＮＭＯＳトランジス
タＴＮ１〜ＴＮ４のソースＳを接続する。従って、トラ
ンジスタ２１は、４つのＮＭＯＳトランジスタＴＮ１〜
ＴＮ４を並列に接続した構成となる。This transistor 21 is equivalent to four NMOS transistors TN1 to TN4 to which a gate G and a drain D are connected, as shown in FIG. Then, the source wiring 30 of FIG. 1 connects the sources S of the NMOS transistors TN1 to TN4. Therefore, the transistor 21 includes four NMOS transistors TN1 to TN1.
TN4 is connected in parallel.
【００２５】また、ドレイン領域２４及びソース領域２
６は、半導体装置の製造工程において、Ｐ型拡散領域と
するべくホウ素等の不純物が拡散される。これにより、
トランジスタ２１は、ＰチャネルＭＯＳトランジスタ
（以下、ＰＭＯＳトランジスタという）として動作す
る。このトランジスタ２１は、図２（ｂ）に示すよう
に、ゲートＧ及びドレインＤが接続された４つのＰＭＯ
ＳトランジスタＴＰ１〜ＴＰ４と等価となる。そして、
図１のソース配線３０は、各ＰＭＯＳトランジスタＴＰ
１〜ＴＰ４のソースＳを接続する。従って、トランジス
タ２１は、４つのＰＭＯＳトランジスタＴＰ１〜ＴＰ４
を並列接続した構成となる。The drain region 24 and the source region 2
6, in the manufacturing process of the semiconductor device, impurities such as boron are diffused to form a P-type diffusion region. This allows
The transistor 21 operates as a P-channel MOS transistor (hereinafter, referred to as a PMOS transistor). As shown in FIG. 2B, this transistor 21 has four PMOs each having a gate G and a drain D connected to each other.
This is equivalent to the S transistors TP1 to TP4. And
The source line 30 in FIG.
Sources S1 to TP4 are connected. Therefore, the transistor 21 includes four PMOS transistors TP1 to TP4
Are connected in parallel.
【００２６】さて、上記のように構成されたトランジス
タ２１は、ゲート電極２２の各辺が結晶方向に対して４
５度傾いているため、９０度回転した形状に形成しても
結晶方向に対するゲート電極２２の形状は変わらない。
また、ゲート電極２２に対するドレイン領域２４及びソ
ース領域２６の相対位置は、回転させる前と変わらな
い。従って、トランジスタ２１は、９０度回転された形
状に形成されても、特性がほとんど変化しない。即ち、
トランジスタ２１は、配置の制約を受けにくい構造とな
っている。In the transistor 21 configured as described above, each side of the gate electrode 22 has a width of 4 with respect to the crystal direction.
Since it is tilted by 5 degrees, the shape of the gate electrode 22 with respect to the crystal direction does not change even if it is formed into a shape rotated by 90 degrees.
Further, the relative positions of the drain region 24 and the source region 26 with respect to the gate electrode 22 are the same as before rotation. Therefore, even if the transistor 21 is formed in a shape rotated by 90 degrees, the characteristics hardly change. That is,
The transistor 21 has a structure that is not easily restricted by arrangement.
【００２７】また、上記のトランジスタ２１における実
効ゲート幅は、正方形枠状のゲート電極２２における各
辺の長さの和とほぼ等しい。そして、従来のトランジス
タ１５，１６（図１０（ａ）（ｂ）参照）を同じ実効ゲ
ート幅に形成した場合、そのドレイン領域の接合面積
は、本実施形態のトランジスタ２１におけるドレイン領
域２４の接合面積よりはるかに大きい。また、従来のト
ランジスタとして２つのゲート電極を平行に形成し、ゲ
ート電極に挟まれた領域をドレイン領域として接合面積
を小さくしているものがある。しかし、この従来のトラ
ンジスタにおいてもドレイン領域の接合面積は、本実施
形態のトランジスタ２１におけるドレイン領域２４の接
合面積よりも大きい。The effective gate width of the transistor 21 is substantially equal to the sum of the lengths of the sides of the square frame-shaped gate electrode 22. When the conventional transistors 15 and 16 (see FIGS. 10A and 10B) are formed to have the same effective gate width, the junction area of the drain region is equal to the junction area of the drain region 24 in the transistor 21 of the present embodiment. Much larger than. In addition, there is a conventional transistor in which two gate electrodes are formed in parallel and a junction area is reduced by using a region sandwiched between the gate electrodes as a drain region. However, also in this conventional transistor, the junction area of the drain region is larger than the junction area of the drain region 24 in the transistor 21 of the present embodiment.
【００２８】即ち、本実施形態のトランジスタ２１は、
同じ実効ゲート幅に形成されたゲート電極を有する従来
のトランジスタに比べて、ドレイン領域２４の接合面積
が小さい。接合面積の縮小は、ドレイン容量を少なく
し、負荷容量の低減を図る上で有効である。負荷容量の
小さなトランジスタは、高速に動作する。従って、本実
施形態のトランジスタ２１は、従来のトランジスタに比
べて高速動作に適している。That is, the transistor 21 of the present embodiment comprises:
The junction area of the drain region 24 is smaller than that of a conventional transistor having a gate electrode formed with the same effective gate width. Reducing the junction area is effective in reducing the drain capacitance and reducing the load capacitance. A transistor with a small load capacity operates at high speed. Therefore, the transistor 21 of the present embodiment is more suitable for high-speed operation than a conventional transistor.
【００２９】上記のように構成されたトランジスタ２１
は、図３の出力トランジスタ３１を構成するために用い
られる。図９の出力回路１２ｂには、１つ又は複数の出
力トランジスタ３１が設けられる。尚、上記のトランジ
スタ２１を、以下基本トランジスタ２１という。The transistor 21 configured as described above
Are used to configure the output transistor 31 of FIG. The output circuit 12b in FIG. 9 includes one or more output transistors 31. Note that the above transistor 21 is hereinafter referred to as a basic transistor 21.
【００３０】図３は、出力トランジスタ３１の概略レイ
アウト図である。出力トランジスタ３１は、複数の基本
トランジスタ２１により構成される。複数の基本トラン
ジスタ２１は、ゲート電極２２の対角線方向に沿って１
列に配列される。隣接する基本トランジスタ２１は、ゲ
ート電極２２のコーナ部２２ａが重なるように配置され
る。従って、隣接した基本トランジスタ２１は、ゲート
電極２２がコーナ部２２ａの重なりによって接続されて
いる。即ち、対角線方向に沿って１列に配列された全て
の基本トランジスタ２１のゲート電極２２が、その配列
された対角線方向の対角となるコーナ部２２ａにおいて
互いに接続されている。FIG. 3 is a schematic layout diagram of the output transistor 31. The output transistor 31 includes a plurality of basic transistors 21. The plurality of basic transistors 21 are arranged along the diagonal direction of the gate electrode 22.
Arranged in columns. Adjacent basic transistors 21 are arranged such that corner portions 22a of gate electrode 22 overlap. Therefore, the gate electrodes 22 of the adjacent basic transistors 21 are connected by the overlapping of the corner portions 22a. That is, the gate electrodes 22 of all the basic transistors 21 arranged in one row along the diagonal direction are connected to each other at the arranged diagonal corners 22a.
【００３１】隣接して配置された２つの基本トランジス
タ２１間のソース領域２６は、両基本トランジスタ２１
に共有されている。１列に配列された複数の基本トラン
ジスタ２１のドレインコンタクト２５は、ドレイン配線
２９に接続されている。図示しない内部回路の出力信号
が、ドレイン配線２９及び各ドレインコンタクト２５を
介して各基本トランジスタ２１のドレイン領域２４に印
加される。The source region 26 between the two basic transistors 21 arranged adjacent to each other is
Shared to. The drain contacts 25 of the plurality of basic transistors 21 arranged in one column are connected to a drain wiring 29. An output signal of an internal circuit (not shown) is applied to the drain region 24 of each basic transistor 21 via the drain wiring 29 and each drain contact 25.
【００３２】さて、上記のように構成されたトランジス
３１は、構成する基本トランジスタ２１のゲート電極２
２の各辺が結晶方向に対して４５度傾いているため、９
０度回転した形状に形成しても結晶方向に対するゲート
電極２２の形状は変わらない。また、ゲート電極２２に
対するドレイン領域２４及びソース領域２６の相対位置
は、回転させる前と変わらない。従って、出力トランジ
スタ３１は、９０度回転された形状に形成されても、特
性がほとんど変化しない。即ち、出力トランジスタ３１
は、配置の制約を受けにくい構造となっている。従っ
て、図９の各出力回路１２ｂのレイアウトを９０度回転
させることで他の出力回路１２ｃ，１２ｄを形成するこ
とができるので、レイアウトを変更する手間がかからな
い。尚、出力回路１２ａは、出力回路１２ｂを上下方向
に反転させて形成される。The transistor 31 constructed as described above is connected to the gate electrode 2 of the basic transistor 21 constituting the transistor 31.
Since each side of 2 is inclined 45 degrees with respect to the crystal direction, 9
Even if the gate electrode 22 is formed in a shape rotated by 0 degrees, the shape of the gate electrode 22 with respect to the crystal direction does not change. Further, the relative positions of the drain region 24 and the source region 26 with respect to the gate electrode 22 are the same as before rotation. Therefore, even if the output transistor 31 is formed in a shape rotated by 90 degrees, the characteristics hardly change. That is, the output transistor 31
Has a structure that is less susceptible to placement restrictions. Therefore, since the other output circuits 12c and 12d can be formed by rotating the layout of each output circuit 12b of FIG. 9 by 90 degrees, there is no need to change the layout. The output circuit 12a is formed by inverting the output circuit 12b in the vertical direction.
【００３３】また、出力トランジスタ３１における実効
ゲート幅は、正方形枠状のゲート電極２２を対角線方向
に沿ってコーナ部２２ａが重なるように接続しているた
め、大きくなる。しかも、各基本トランジスタ２１のド
レイン領域２４の接合面積が小さいため、出力トランジ
スタ３１は高速動作に適している。The effective gate width of the output transistor 31 increases because the square frame-shaped gate electrodes 22 are connected so that the corners 22a overlap each other along the diagonal direction. Moreover, since the junction area of the drain region 24 of each basic transistor 21 is small, the output transistor 31 is suitable for high-speed operation.
【００３４】別の形態として、図４は、図９の出力回路
１２ｂの一部レイアウト図であって、図３において隣接
する出力トランジスタ３１のソース領域２６を共通にし
たレイアウト図である。As another form, FIG. 4 is a partial layout diagram of the output circuit 12b of FIG. 9, and is a layout diagram in which the source region 26 of the adjacent output transistor 31 in FIG. 3 is shared.
【００３５】このとき、隣接する出力トランジスタ３１
は、ゲート電極２２が離間するように配置される。ゲー
ト電極２２は、予め設定されたデザインルールに基づい
て、そのルールを満足する最小間隔となるように形成さ
れる。更に、隣接する出力トランジスタ３１は、間のソ
ース領域２６を共有する。また、ソース領域２６は、ゲ
ート電極２２を離間させることで、１つの連続する領域
として形成される。At this time, the adjacent output transistor 31
Are arranged such that the gate electrodes 22 are separated from each other. The gate electrode 22 is formed based on a preset design rule so as to have a minimum interval satisfying the rule. Furthermore, adjacent output transistors 31 share a source region 26 therebetween. The source region 26 is formed as one continuous region by separating the gate electrode 22.
【００３６】このとき、図４に示すように、出力トラン
ジスタ３１を、基本トランジスタ２１が配列された方向
を示す対角線に沿ってずらして配置する。詳しくは、基
本トランジスタ２１のゲート電極２２は正方形に形成さ
れているため、基本トランジスタ２１を配列する方向を
示す第１対角線と、その第１対角線と直交する第２対角
線を有する。各出力トランジスタ３１は、第２対角線方
向に沿って配列されている。At this time, as shown in FIG. 4, the output transistors 31 are displaced along a diagonal line indicating the direction in which the basic transistors 21 are arranged. Specifically, since the gate electrode 22 of the basic transistor 21 is formed in a square shape, it has a first diagonal line indicating the direction in which the basic transistors 21 are arranged, and a second diagonal line orthogonal to the first diagonal line. Each output transistor 31 is arranged along the second diagonal direction.
【００３７】図４において右端から左端に向かって順番
に第１〜第５出力トランジスタ３１ａ〜３１ｅとする。
第２出力トランジスタ３１ｂは、第１出力トランジスタ
３１ａに対して第１対角線に沿って図面下方にずらして
配置されている。第３出力トランジスタ３１ｃは、第２
出力トランジスタ３１ｂに対して、第１対角線に沿って
図面上方にずらして配置されている。尚、第３出力トラ
ンジスタ３１ｃは、第１対角線方向において、第１出力
トランジスタ３１ａと同じ位置に配置されている。In FIG. 4, the first to fifth output transistors 31a to 31e are arranged in order from the right end to the left end.
The second output transistor 31b is arranged to be shifted downward in the drawing along the first diagonal line with respect to the first output transistor 31a. The third output transistor 31c is connected to the second output transistor 31c.
The output transistor 31b is arranged to be shifted upward in the drawing along the first diagonal line with respect to the output transistor 31b. The third output transistor 31c is arranged at the same position as the first output transistor 31a in the first diagonal direction.
【００３８】同様に、第４出力トランジスタ３１ｄは、
第３出力トランジスタ３１ｃに対して図面下方にずらし
て配置されると共に、第２出力トランジスタ３１ｂと第
１対角線方向において同じ位置に配置されている。更
に、第５出力トランジスタ３１ｅは、第４出力トランジ
スタ３１ｄに対して上方にずらして配置されると共に、
第１，第３出力トランジスタ３１ａ，３１ｃと第１対角
線方向において同じ位置に位置に配置されている。Similarly, the fourth output transistor 31d is
The third output transistor 31c is arranged so as to be shifted downward in the drawing and at the same position as the second output transistor 31b in the first diagonal direction. Further, the fifth output transistor 31e is arranged to be shifted upward with respect to the fourth output transistor 31d,
The first and third output transistors 31a and 31c are arranged at the same position in the first diagonal direction.
【００３９】即ち、各出力トランジスタ３１ａ〜３１ｅ
は、第１対角線方向に沿って交互にずらして配置されて
いる。このように各出力トランジスタ３１ａ〜３１ｅを
ずらして配置することにより、ずらさないで配置する場
合に比べて各トランジスタ３１ａ〜３１ｅの間隔がせま
くなる。このことは、複数の出力トランジスタ３１の占
有面積を小さくするのに有効となる。That is, each of the output transistors 31a to 31e
Are alternately displaced along the first diagonal direction. By arranging the output transistors 31a to 31e in such a manner, the intervals between the transistors 31a to 31e become narrower than in the case where the output transistors 31a to 31e are arranged without being shifted. This is effective in reducing the area occupied by the plurality of output transistors 31.
【００４０】さて、図４の如く配列された出力トランジ
スタ３１ａ〜３１ｅは、９０度回転して配置しても、ゲ
ート電極２２の形状は変化しない。そして、そのゲート
電極２２を挟んだソース領域とドレイン領域の位置関係
は回転する前と何ら変わりない。従って、回転する前の
出力トランジスタ３１ａ〜３１ｅの特性と、回転した後
の特性はほぼ同じとなるため、特性の差異を抑える事が
できる。The shape of the gate electrode 22 does not change even if the output transistors 31a to 31e arranged as shown in FIG. The positional relationship between the source region and the drain region with the gate electrode 22 interposed therebetween is not different from that before rotation. Therefore, the characteristics of the output transistors 31a to 31e before rotation are almost the same as the characteristics after rotation, so that a difference in characteristics can be suppressed.
【００４１】尚、上記の出力トランジスタ３１ａ〜３１
ｅにおいて、ソース領域とドレイン領域を入れ替えて実
施してもよい。即ち、配線２９，３０に供給する信号を
入れ替えて動作させる。このようにしても、図４におけ
るソース領域２６の面積は、隣接する出力トランジスタ
のゲート電極２２が近づけて形成されているため、小さ
い。そのため、ソース領域とドレイン領域を入れ替えて
も、ドレイン領域の接合面積は大きくならないので、高
速に動作させることが可能な出力トランジスタを構成す
ることができる。The output transistors 31a to 31
In e, the source region and the drain region may be exchanged. That is, the operation is performed by exchanging signals supplied to the wirings 29 and 30. Even in this case, the area of the source region 26 in FIG. 4 is small because the gate electrodes 22 of the adjacent output transistors are formed close to each other. Therefore, even if the source region and the drain region are exchanged, the junction area of the drain region does not increase, so that an output transistor that can operate at high speed can be configured.
【００４２】このように構成された第１〜第５出力トラ
ンジスタ３１ａ〜３１ｅは、ゲート電極２８及びドレイ
ン配線２９が接続されていない。そのため、図示しない
内部回路は、各出力トランジスタ３１ａ〜３１ｅを個別
に制御する。このような出力トランジスタ３１ａ〜３１
ｅは、例えば、図５のＤ／Ａ変換器に用いられる。In the first to fifth output transistors 31a to 31e thus configured, the gate electrode 28 and the drain wiring 29 are not connected. Therefore, an internal circuit (not shown) controls each of the output transistors 31a to 31e individually. Such output transistors 31a to 31
e is used, for example, in the D / A converter of FIG.
【００４３】このＤ／Ａ変換器は、予め分圧比が設定さ
れた複数の分圧抵抗４１を備える。各分圧抵抗４１に
は、一対のＰＭＯＳトランジスタとＮＭＯＳトランジス
タよりなるトランスファゲート４２を介して１つの外部
端子４３に接続されている。トランスファゲート４２を
構成するトランジスタは、図４の如く配置された２ｎ個
の出力トランジスタ３１（ｎは分圧抵抗４１の数であ
り、それぞれｎ個のＰ，ＮＭＯＳトランジスタ）であ
る。即ち、各出力トランジスタ３１のドレインは分圧抵
抗４１にそれぞれ接続され、全てのソースは外部端子４
３に接続されている。内部回路は、各出力トランジスタ
３１のゲート電位を制御して出力トランジスタ３１より
なるトランスファゲート４２をオンオフ制御する。そし
て、オンとなったトランスファゲート４２を介して分圧
抵抗４１の分圧電圧が外部端子４３に現れる。This D / A converter has a plurality of voltage dividing resistors 41 whose voltage dividing ratio is set in advance. Each voltage dividing resistor 41 is connected to one external terminal 43 via a transfer gate 42 composed of a pair of a PMOS transistor and an NMOS transistor. The transistors forming the transfer gate 42 are 2n output transistors 31 (n is the number of voltage dividing resistors 41, and each is n P and NMOS transistors) arranged as shown in FIG. That is, the drain of each output transistor 31 is connected to the voltage dividing resistor 41, and all the sources are connected to the external terminal 4.
3 is connected. The internal circuit controls the gate potential of each output transistor 31 to turn on and off the transfer gate 42 including the output transistor 31. Then, the divided voltage of the voltage dividing resistor 41 appears at the external terminal 43 via the transfer gate 42 which is turned on.
【００４４】このように、図４に示すレイアウトに形成
された出力トランジスタ３１は、ゲート電極２２の電位
を個別に制御することができる。尚、図４の出力トラン
ジスタ３１ａ〜３１ｅは、第１対角線方向に沿って上方
又は下方へ交互にずらして配置したが、図６に示すよう
に、複数の出力トランジスタ３１を、基本トランジスタ
２１を配列した第１対角線方向に沿って同じ方向にずら
して配列してもよい。As described above, the output transistors 31 formed in the layout shown in FIG. 4 can individually control the potential of the gate electrode 22. Although the output transistors 31a to 31e in FIG. 4 are alternately shifted upward or downward along the first diagonal direction, as shown in FIG. In the same direction along the first diagonal direction.
【００４５】ところで、図３，４，６に示す出力トラン
ジスタ３１において、図７に示すように、ゲート電極２
２が接続されたコーナ部２２ａにおいてチャネルを形成
しないようにする。例えば、図８に示すように、ゲート
電極２２の下に形成される酸化膜５１の厚みを、コーナ
部２２ａの部分５２だけ厚くする。これにより、コーナ
部２２ａの下にはチャネルが形成されなくなる。このこ
とは、出力トランジスタ３１を形成する方向に対する特
性の変化を低減するのに効果がある。By the way, in the output transistor 31 shown in FIGS. 3, 4 and 6, as shown in FIG.
No channel is formed in the corner portion 22a to which 2 is connected. For example, as shown in FIG. 8, the thickness of the oxide film 51 formed below the gate electrode 22 is increased only in the portion 52 of the corner portion 22a. As a result, no channel is formed below the corner portion 22a. This is effective in reducing a change in characteristics in the direction in which the output transistor 31 is formed.
【００４６】即ち、コーナ部２２ａにチャネルが形成さ
れると、そのコーナ部２２ａを挟むソース領域（図面に
おいて左右のソース領域）２６が形成されたチャネルを
介して導通する。このソース領域が導通する方向は、出
力トランジスタ３１を９０度回転させると、その回転と
ともに９０度回転する。即ち、９０度回転された出力ト
ランジスタ３１において、回転する前の導通方向と直交
する方向にソース領域２６が導通する事になる。このソ
ース領域２６の導通によって出力トランジスタ３１の特
性に差異を生じる。従って、コーナ部２２ａにチャネル
が形成しないようにすることは、ソース領域２６の導通
がなくなるので、出力トランジスタの特性の差異を抑え
ることに有効となる。即ち、コーナ部２２ａの下にチャ
ネルを形成しないようにすることで、出力トランジスタ
３１の配置の制約を更に少なくすることができる。That is, when a channel is formed in the corner portion 22a, conduction is made through the channel in which the source regions (left and right source regions in the drawing) 26 sandwiching the corner portion 22a are formed. When the output transistor 31 is rotated by 90 degrees, the direction in which the source region conducts is rotated by 90 degrees with the rotation. That is, in the output transistor 31 rotated by 90 degrees, the source region 26 conducts in a direction orthogonal to the conduction direction before the rotation. The conduction of the source region 26 causes a difference in the characteristics of the output transistor 31. Therefore, preventing the channel from being formed in the corner portion 22a is effective in suppressing the difference in the characteristics of the output transistors since the conduction of the source region 26 is eliminated. That is, by not forming a channel below the corner portion 22a, restrictions on the arrangement of the output transistor 31 can be further reduced.
【００４７】以上記述したように、本実施の形態によれ
ば、以下の効果を奏する。 ○トランジスタ２１及びそのトランジスタ２１をレイア
ウトの単位として形成される出力トランジスタ３１は、
正方形枠状のゲート電極２２を備える。ゲート電極２２
の各辺が結晶方向に対して４５度傾いているため、９０
度回転した形状に形成しても結晶方向に対するゲート電
極２２の形状は変わらない。また、ゲート電極２２に対
するドレイン領域２４及びソース領域２６の相対位置
は、回転させる前と変わらない。その結果、トランジス
タ２１は、９０度回転された形状に形成されても特性の
差異を抑えることができ、配置の制約を受けにくくする
ことができる。As described above, the present embodiment has the following advantages. The transistor 21 and the output transistor 31 formed using the transistor 21 as a layout unit are:
A gate electrode 22 having a square frame shape is provided. Gate electrode 22
Are inclined 45 degrees with respect to the crystal direction.
The shape of the gate electrode 22 with respect to the crystal direction does not change even if it is formed in a shape rotated by degrees. Further, the relative positions of the drain region 24 and the source region 26 with respect to the gate electrode 22 are the same as before rotation. As a result, even if the transistor 21 is formed in a shape rotated by 90 degrees, the difference in characteristics can be suppressed, and the transistor 21 can be less likely to be restricted by the arrangement.
【００４８】○トランジスタ２１及び出力トランジスタ
３１は、ドレインコンタクト２５を囲むようにして正方
形枠状のゲート電極２２が形成されているため、ドレイ
ン領域２４の接合面積が小さくなる。その結果、高速動
作に適したトランジスタ２１及び出力トランジスタ３１
を構成することができる。In the transistor 21 and the output transistor 31, the square frame-shaped gate electrode 22 is formed so as to surround the drain contact 25, so that the junction area of the drain region 24 is reduced. As a result, the transistor 21 and the output transistor 31 suitable for high-speed operation
Can be configured.
【００４９】○ゲート電極２２を接続するコーナ部２２
ａの下の部分５２の厚みを厚くしてコーナ部２２ａの下
にチャネルを形成しないようにした。その結果、コーナ
部２２ａを挟むソース領域２６が分離されて導通がなく
なるので、ソース領域２６の導通による特性の差異を抑
えることができる。The corner portion 22 for connecting the gate electrode 22
The thickness of the portion 52 below the portion a is increased so that no channel is formed below the corner portion 22a. As a result, the source region 26 sandwiching the corner portion 22a is separated and no conduction occurs, so that a difference in characteristics due to conduction of the source region 26 can be suppressed.
【００５０】[0050]
【発明の効果】以上詳述したように、本発明によれば、
配置による特性の差異を抑えることの可能な半導体装置
を提供することができる。As described in detail above, according to the present invention,
A semiconductor device capable of suppressing a difference in characteristics due to arrangement can be provided.
【図１】 一実施形態のＭＯＳ型トランジスタのレイア
ウト図。FIG. 1 is a layout diagram of a MOS transistor according to an embodiment.
【図２】 (a)(b)は、一実施形態のＭＯＳ型トランジス
タの等価回路図。FIGS. 2A and 2B are equivalent circuit diagrams of a MOS transistor according to an embodiment.
【図３】 一実施形態のトランジスタを縦列接続したレ
イアウト図。FIG. 3 is a layout diagram in which transistors of one embodiment are connected in cascade;
【図４】 一実施形態のトランジスタを縦横に配列した
レイアウト図。FIG. 4 is a layout diagram in which transistors of one embodiment are arranged vertically and horizontally.
【図５】 図４のトランジスタを利用したＤ／Ａ変換器
の一部回路図。FIG. 5 is a partial circuit diagram of a D / A converter using the transistor of FIG.
【図６】 図４の別の配列を示すレイアウト図。FIG. 6 is a layout diagram showing another arrangement of FIG. 4;
【図７】 別のトランジスタの一部拡大レイアウト図。FIG. 7 is a partially enlarged layout diagram of another transistor.
【図８】 図７のＡ−Ａ線断面図。FIG. 8 is a sectional view taken along line AA of FIG. 7;
【図９】 半導体装置の概略レイアウト図。FIG. 9 is a schematic layout diagram of a semiconductor device.
【図１０】 (a) 〜(c) は、従来のＭＯＳ型トランジス
タのレイアウト図。10A to 10C are layout diagrams of a conventional MOS transistor.
２２ ゲート電極 ２４ 第１又は第２の領域としてのドレイン領域 ２６ 第２又は第１の領域としてのソース領域 22 gate electrode 24 drain region as first or second region 26 source region as second or first region
Claims (6)
ソース領域又はドレイン領域となる第１の領域とドレイ
ン領域又はソース領域となる第２の領域を備えた半導体
装置において、 前記ゲート電極を他のゲート電極から独立した実質的に
正方形枠状に形成し、該ゲート電極により囲まれた領域
を第１の領域とし、該第１の領域に対して前記ゲート電
極の各辺を挟むように前記第２領域を形成し、ゲート電
極下の半導体層をチャネルとした半導体装置。1. A semiconductor layer at a position sandwiching a gate electrode,
In a semiconductor device including a first region serving as a source region or a drain region and a second region serving as a drain region or a source region, the gate electrode is formed in a substantially square frame shape independent of other gate electrodes. A region surrounded by the gate electrode is defined as a first region, and the second region is formed so as to sandwich each side of the gate electrode with respect to the first region. Semiconductor device.
ってゲート電極のコーナ部が重なるように複数縦列接続
した半導体装置。2. The semiconductor device according to claim 1, wherein a plurality of the square frame-shaped gate electrodes are connected in tandem so that corner portions of the gate electrodes overlap in one diagonal direction.
いて、 前記ゲート電極の各辺が半導体装置を形成する基板の結
晶方向に対して４５度の角度を成すように形成した半導
体装置。3. The semiconductor device according to claim 1, wherein each side of the gate electrode forms an angle of 45 degrees with a crystal direction of a substrate forming the semiconductor device.
なるトランジスタを、前記第２領域を離間させて複数並
列に配置した半導体装置。4. A semiconductor device in which a plurality of transistors each comprising the semiconductor device according to claim 2 or 3 are arranged in parallel with the second region being separated.
なるトランジスタを複数並列に配置し、隣接するトラン
ジスタにて間の第２の領域を共有するとともに、該第２
領域を共有する２つのトランジスタのゲート電極を離間
させて配置した半導体装置。5. A semiconductor device according to claim 2, wherein a plurality of transistors are arranged in parallel, and adjacent transistors share a second region between the transistors.
A semiconductor device in which gate electrodes of two transistors sharing a region are arranged apart from each other.
載の半導体装置において、前記ゲート電極を接続するコ
ーナ部の下にはチャネルを形成しないようにした半導体
装置。6. The semiconductor device according to claim 2, wherein a channel is not formed below a corner portion connecting the gate electrode.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9231009A JPH1174505A (en) | 1997-08-27 | 1997-08-27 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9231009A JPH1174505A (en) | 1997-08-27 | 1997-08-27 | Semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1174505A true JPH1174505A (en) | 1999-03-16 |
Family
ID=16916825
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9231009A Withdrawn JPH1174505A (en) | 1997-08-27 | 1997-08-27 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1174505A (en) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
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-
1997
- 1997-08-27 JP JP9231009A patent/JPH1174505A/en not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
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| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20041102 |