JPH1174278A - Semiconductor device and its manufacture - Google Patents
Semiconductor device and its manufactureInfo
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- JPH1174278A JPH1174278A JP23126097A JP23126097A JPH1174278A JP H1174278 A JPH1174278 A JP H1174278A JP 23126097 A JP23126097 A JP 23126097A JP 23126097 A JP23126097 A JP 23126097A JP H1174278 A JPH1174278 A JP H1174278A
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- insulating film
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- collector layer
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体基板からエ
ミッタ電位を取出す構造のトランジスタを含む半導体装
置及びその製造方法に関する。The present invention relates to a semiconductor device including a transistor having a structure for extracting an emitter potential from a semiconductor substrate, and a method of manufacturing the same.
【０００２】[0002]
【従来の技術】図８はこの種の従来の半導体装置の構成
を示し、このうち、（ａ）はその縦断面図で、（ｂ）は
この半導体装置をリードフレームに装着した平面図であ
る。この半導体装置はｎｐｎ型のトランジスタを含んで
いるものとする。2. Description of the Related Art FIG. 8 shows the structure of a conventional semiconductor device of this type, in which (a) is a longitudinal sectional view and (b) is a plan view in which the semiconductor device is mounted on a lead frame. . It is assumed that this semiconductor device includes an npn-type transistor.
【０００３】ここで、図８（ａ）に示したように、比較
的低濃度のｐ型半導体基板１にｎ型埋め込み領域４が形
成され、その表面部にｎ型エピタキシャル層５が積層さ
れている。そして、ｎ型エピタキシャル層５の表面の一
部にｐ型ベース領域10が、その側端部にｐ型ベース取り
出し領域９がそれぞれ形成されている。また、ｐ型ベー
ス領域10の中央部にｎ型エミッタ領域11が形成されてい
る。Here, as shown in FIG. 8A, an n-type buried region 4 is formed in a relatively low-concentration p-type semiconductor substrate 1, and an n-type epitaxial layer 5 is laminated on the surface thereof. I have. A p-type base region 10 is formed on a part of the surface of the n-type epitaxial layer 5, and a p-type base extraction region 9 is formed on a side end thereof. An n-type emitter region 11 is formed at the center of the p-type base region 10.
【０００４】また、ｎ型エピタキシャル層５を縦方向に
貫通して、ｐ型半導体基板１に到達するｐ型分離領域７
と、ｎ型埋め込み領域４に到達するｎ型コレクタ取り出
し領域８とが形成されている。そして、ｎ型エピタキシ
ャル層５の表面には酸化シリコン膜でなる絶縁膜６が形
成されている。A p-type isolation region 7 penetrating the n-type epitaxial layer 5 in the vertical direction and reaching the p-type semiconductor substrate 1 is provided.
And an n-type collector extraction region 8 reaching the n-type buried region 4. On the surface of the n-type epitaxial layer 5, an insulating film 6 made of a silicon oxide film is formed.
【０００５】さらに、ｎ型エミッタ領域11上の絶縁膜６
の一部が開口されてそこにエミッタ電極12が接続される
と共に、このエミッタ電極12にエミッタ配線電極18が施
されている。ｐ型ベース取り出し領域９上の絶縁膜６の
一部も開口されてそこにベース電極13が接続されると共
に、このベース電極13にベース配線電極16が接続されて
いる。そして、ｎ型コレクタ取り出し領域８上の一部も
開口されてコレクタ電極14が接続されると共に、コレク
タ配線電極17が接続されている。Further, the insulating film 6 on the n-type emitter region 11
Is opened, and the emitter electrode 12 is connected thereto, and the emitter electrode 12 is provided with an emitter wiring electrode 18. A part of the insulating film 6 on the p-type base extraction region 9 is also opened, and a base electrode 13 is connected thereto, and a base wiring electrode 16 is connected to the base electrode 13. A part of the n-type collector extraction region 8 is also opened to connect the collector electrode 14 and the collector wiring electrode 17.
【０００６】なお、ｐ型分離領域７上の絶縁膜６も開口
され、ここに電極15が接続されると共に、バイアス配線
電極19が接続されている。The insulating film 6 on the p-type isolation region 7 is also opened, where the electrode 15 is connected and the bias wiring electrode 19 is connected.
【０００７】上述した、ベース配線電極16、コレクタ配
線電極17及びエミッタ配線電極18は、図８（ｂ）に示し
たように、それぞれボンディング・パッドに接続され、
このうち、ベース配線電極16が接続されたボンディング
・パッドは、ボンディング・ワイヤ20によってベース・
リードフレーム23に接続されている。コレクタ配線電極
17が接続されたボンディング・パッドは、ボンディング
・ワイヤ21によってコレクタ・リードフレーム24に接続
されている。さらに、エミッタ配線電極18が接続された
ボンディング・パッドは、ボンディング・ワイヤ22によ
ってエミッタ・リードフレーム25に接続されている。The above-described base wiring electrode 16, collector wiring electrode 17, and emitter wiring electrode 18 are connected to bonding pads, respectively, as shown in FIG.
The bonding pad to which the base wiring electrode 16 is connected is connected to the base pad by the bonding wire 20.
It is connected to the lead frame 23. Collector wiring electrode
The bonding pad 17 is connected to a collector lead frame 24 by a bonding wire 21. Further, the bonding pad to which the emitter wiring electrode 18 is connected is connected to the emitter lead frame 25 by a bonding wire 22.
【０００８】図９はこの種の従来のもう一つの半導体装
置の構成を示し、このうち、（ａ）はその縦断面図で、
（ｂ）はこの半導体装置をリードフレームに装着した平
面図である。この半導体装置はｎｐｎ型のトランジスタ
を含んでいるものとする。FIG. 9 shows the structure of another conventional semiconductor device of this type, in which (a) is a longitudinal sectional view thereof.
(B) is a plan view in which the semiconductor device is mounted on a lead frame. It is assumed that this semiconductor device includes an npn-type transistor.
【０００９】ここで、図９（ａ）に示したように、高濃
度ｐ型半導体基板101 上に比較的低濃度のｐ型エピタシ
ャル層102 を形成した後、高濃度ｐ型引き出し領域103
が形成されている。以下、図８を用いて説明したと同様
に、ｐ型エピタシャル層102の一部にｎ型埋め込み領域1
04 が形成され、これらの表面部にｎ型エピタキシャル
層105 が形成されている。そして、ｎ型エピタキシャル
層105 の表面の一部にｐ型ベース領域110 が、その側端
部にｐ型ベース取り出し領域109 がそれぞれ形成されて
いる。また、ｐ型ベース領域110 の中央部にｎ型エミッ
タ領域111 が形成されている。Here, as shown in FIG. 9A, after forming a relatively low-concentration p-type epitaxial layer 102 on a high-concentration p-type semiconductor substrate 101, a high-concentration p-type lead region 103 is formed.
Are formed. Hereinafter, as described with reference to FIG. 8, n-type buried region 1 is formed in a part of p-type epitaxial layer 102.
04 are formed, and an n-type epitaxial layer 105 is formed on these surface portions. A p-type base region 110 is formed on a part of the surface of the n-type epitaxial layer 105, and a p-type base extraction region 109 is formed on a side end thereof. An n-type emitter region 111 is formed at the center of the p-type base region 110.
【００１０】また、ｎ型エピタキシャル層105 を縦方向
に貫通して、高濃度ｐ型引き出し領域103 に到達するｐ
型分離領域（換言すればｐ型引出し層）107 と、ｎ型埋
め込み領域104 に到達するｎ型コレクタ取り出し領域10
8 とが形成されている。そして、ｎ型エピタキシャル層
105 の表面には絶縁膜106 が形成されている。Further, the p-type semiconductor penetrates the n-type epitaxial layer 105 in the vertical direction and reaches the high-concentration p-type lead region 103.
The type separation region (in other words, the p-type extraction layer) 107 and the n-type collector extraction region 10 reaching the n-type buried region 104
8 are formed. And an n-type epitaxial layer
An insulating film 106 is formed on the surface of 105.
【００１１】さらに、ｎ型エミッタ領域111 上の絶縁膜
106 の一部が開口されてそこにエミッタ電極112 が接続
されると共に、このエミッタ電極112 にエミッタ配線電
極118 が施されている。ｐ型ベース取り出し領域109 上
の絶縁膜106 の一部も開口されてそこにベース電極113
が接続されると共に、このベース電極113 にベース配線
電極116 が接続されている。そして、ｎ型コレクタ取り
出し領域108 上の一部も開口されてコレクタ電極114 が
接続されると共に、コレクタ配線電極117 が接続されて
いる。Further, an insulating film on the n-type emitter region 111
A part of the opening 106 is opened and an emitter electrode 112 is connected to the opening, and an emitter wiring electrode 118 is formed on the emitter electrode 112. A part of the insulating film 106 on the p-type base extraction region 109 is also opened and a base electrode 113 is formed there.
Are connected, and a base wiring electrode 116 is connected to the base electrode 113. A part of the n-type collector extraction region 108 is also opened, and the collector electrode 114 is connected and the collector wiring electrode 117 is connected.
【００１２】この場合、エミッタ配線電極118 は、高濃
度ｐ型引き出し層107 上の絶縁膜106 の一部を開口して
設けた電極115 に接続されている。In this case, the emitter wiring electrode 118 is connected to an electrode 115 provided by opening a part of the insulating film 106 on the high-concentration p-type extraction layer 107.
【００１３】上述した、ベース配線電極116 及びコレク
タ配線電極117 は、図９（ｂ）に示したように、それぞ
れボンディング・パッドに接続され、このうち、ベース
配線電極116 が接続されたボンディング・パッドは、ボ
ンディング・ワイヤ20によってベース・リードフレーム
23に接続されている。コレクタ配線電極117 が接続され
たボンディング・パッドは、ボンディング・ワイヤ21に
よってコレクタ・リードフレーム24に接続されている。The above-mentioned base wiring electrode 116 and collector wiring electrode 117 are connected to bonding pads, respectively, as shown in FIG. 9B. Of these, the bonding pad to which the base wiring electrode 116 is connected is connected. Is the base lead frame by bonding wire 20
Connected to 23. The bonding pad to which the collector wiring electrode 117 is connected is connected to the collector lead frame 24 by a bonding wire 21.
【００１４】[0014]
【発明が解決しようとする課題】図８に示した従来の半
導体装置においては、エミッタ・リードフレーム25上に
ｎｐｎ型の高周波トランジスタを装着し、ボンディング
・ワイヤ22にてエミッタボンディング・パッドとエミッ
タ・リードフレーム25とを接続している。このため、ボ
ンディング・ワイヤ22のインピーダンスによって高周波
特性の劣化が問題となることがあった。In the conventional semiconductor device shown in FIG. 8, an npn-type high-frequency transistor is mounted on an emitter lead frame 25, and an emitter bonding pad and an emitter pad are connected by bonding wires 22. The lead frame 25 is connected. For this reason, the impedance of the bonding wire 22 may cause a problem of deterioration of the high frequency characteristics.
【００１５】これに対して、図９に示したもう一つの従
来の半導体装置は、エミッタ電極112 から、配線電極11
8 と、高濃度ｐ型引き出し層107 ，103 及び高濃度ｐ型
半導体基板101 とを介して、エミッタ・リードフレーム
25に接続する構成であるため、図８に示すボンディング
・ワイヤ22を除去することができる。この結果、エミッ
タ・ボンディング・ワイヤの持っていたインピーダンス
が実質的に無くなるので、高周波特性を改善することが
できる。On the other hand, another conventional semiconductor device shown in FIG.
8 and the high-concentration p-type lead-out layers 107 and 103 and the high-concentration p-type semiconductor substrate 101 via the emitter / lead frame.
25, the bonding wire 22 shown in FIG. 8 can be removed. As a result, the impedance of the emitter bonding wire is substantially eliminated, so that high-frequency characteristics can be improved.
【００１６】しかし、これでもなお、エミッタ電極112
から高濃度ｐ型引き出し層107 上の電極115 への配線電
極118 による自己インダクタンスや、ベース取り出し領
域109 、ｐ型ベース領域110 あるいはｎ型エピタキシャ
ル層105 との寄生容量が問題になったり、配線電極118
によるチップ面積の増加も問題になったりすることがあ
った。However, even in this case, the emitter electrode 112
The self-inductance of the wiring electrode 118 to the electrode 115 on the high-concentration p-type extraction layer 107 from the substrate, the parasitic capacitance with the base extraction region 109, the p-type base region 110, or the n-type epitaxial layer 105 may cause problems. 118
In some cases, an increase in the chip area due to the problem may be a problem.
【００１７】本発明は上記の課題を解決するためになさ
れたもので、エミッタ電極に対する配線のインダクタン
スと、ベース取り出し領域及びコレクタ層に対する寄生
容量とを低減することにより、高周波特性を向上させる
ことのできる半導体装置及びその製造方法を提供するこ
とを目的とする。SUMMARY OF THE INVENTION The present invention has been made to solve the above-mentioned problems, and an object of the present invention is to improve high-frequency characteristics by reducing the inductance of wiring to an emitter electrode and the parasitic capacitance to a base extraction region and a collector layer. It is an object of the present invention to provide a semiconductor device and a method for manufacturing the same.
【００１８】[0018]
【課題を解決するための手段】本発明の請求項１に記載
の半導体装置は、半導体基板からエミッタ電位を取出す
構造のトランジスタを含むものにおいて、半導体基板上
に形成されたコレクタ層と、コレクタ層の表面部に形成
されたベース領域と、ベース領域の表面部に形成された
エミッタ領域と、ベース領域及びコレクタ層を縦貫し、
一端部がエミッタ領域に接続され、他端部が半導体基板
に接続され、ベース領域及びコレクタ層とは絶縁膜を介
して埋設された接続電極と、ベース領域に接続されたベ
ース電極と、コレクタ層に接続されたコレクタ電極と、
を備えることを特徴とするものである。According to a first aspect of the present invention, there is provided a semiconductor device including a transistor having a structure for extracting an emitter potential from a semiconductor substrate, comprising: a collector layer formed on the semiconductor substrate; A base region formed on a surface portion of the base region, an emitter region formed on a surface portion of the base region, a base region and a collector layer,
One end is connected to the emitter region, the other end is connected to the semiconductor substrate, the base region and the collector layer are buried through an insulating film, a connection electrode, a base electrode connected to the base region, and a collector layer. A collector electrode connected to
It is characterized by having.
【００１９】本発明の請求項２に記載の半導体装置の製
造方法は、半導体基板からエミッタ電位を取出す構造の
トランジスタを含むものにおいて、半導体基板上にコレ
クタ層を形成する段階と、コレクタ層の表面に第１の絶
縁膜を形成する段階と、第１の絶縁膜を通して、コレク
タ層の表面部に選択的にベース領域を形成する段階と、
第１の絶縁膜、ベース領域及びコレクタ層を縦貫して半
導体基板に到達する溝を穿設する段階と、溝に面した第
１の絶縁膜の縁部を所定の幅で除去し、溝の内面部にお
けるベース領域の表面を露呈させる段階と、第１の絶縁
膜の形成面を除き、溝の内周面に第２の絶縁膜を形成す
る段階と、表面部がベース領域の表面と略一致するよう
に、溝に接続電極を埋設する段階と、露呈したベース領
域の表面部に不純物を導入してエミッタ領域を形成する
段階と、第１の絶縁膜を選択的に開口し、ベース領域に
ベース電極を接続し、コレクタ層にコレクタ電極を接続
すると共に、接続電極とエミッタ領域とにエミッタ電極
を共通接続する段階と、を備えたことを特徴とするもの
である。According to a second aspect of the present invention, there is provided a method for manufacturing a semiconductor device including a transistor having a structure for extracting an emitter potential from a semiconductor substrate, wherein a collector layer is formed on the semiconductor substrate, and a surface of the collector layer is formed. Forming a first insulating film, and selectively forming a base region on a surface portion of the collector layer through the first insulating film.
Forming a groove extending vertically through the first insulating film, the base region and the collector layer to reach the semiconductor substrate; removing an edge of the first insulating film facing the groove with a predetermined width; Exposing the surface of the base region in the inner surface portion, forming the second insulating film on the inner peripheral surface of the groove except for the surface on which the first insulating film is formed, and Burying the connection electrode in the groove so as to match, forming an emitter region by introducing an impurity into the exposed surface of the base region, selectively opening the first insulating film, And a step of connecting the collector electrode to the collector layer and commonly connecting the emitter electrode to the connection electrode and the emitter region.
【００２０】本発明の請求項３に記載の半導体装置の製
造方法は、請求項２に記載のものにおいて、第１の絶縁
膜が、コレクタ層の表面に形成された酸化シリコン膜で
あることを特徴とするものである。According to a third aspect of the present invention, in the method for manufacturing a semiconductor device according to the second aspect, the first insulating film is a silicon oxide film formed on a surface of the collector layer. It is a feature.
【００２１】本発明の請求項４に記載の半導体装置の製
造方法は、請求項２に記載のものにおいて、第１の絶縁
膜が、コレクタ層の表面に形成された酸化シリコン膜
と、この酸化シリコン膜上に形成された窒化シリコン膜
とでなることを特徴とするものである。According to a fourth aspect of the present invention, in the method for manufacturing a semiconductor device according to the second aspect, the first insulating film includes a silicon oxide film formed on the surface of the collector layer, And a silicon nitride film formed on the silicon film.
【００２２】本発明の請求項５に記載の半導体装置の製
造方法は、請求項２ないし４のいずれかに記載のものに
おいて、第２の絶縁膜が酸化シリコン膜であることを特
徴とするものである。According to a fifth aspect of the present invention, in the method of manufacturing a semiconductor device according to the second aspect, the second insulating film is a silicon oxide film. It is.
【００２３】本発明の請求項６に記載の半導体装置の製
造方法は、半導体基板からエミッタ電位を取出す構造の
トランジスタを含むものにおいて、半導体基板上にコレ
クタ層を形成する段階と、コレクタ層の表面に第１の絶
縁膜を形成する段階と、第１の絶縁膜を通して、コレク
タ層の表面部に選択的にベース領域を形成する段階と、
第１の絶縁膜上に第２の絶縁膜を形成する段階と、第２
の絶縁膜、第１の絶縁膜、ベース領域及びコレクタ層を
縦貫して半導体基板に到達する溝を穿設する段階と、溝
に面した第１の絶縁膜の縁部をを所定の幅で除去し、溝
の内面部におけるベース領域の表面を露呈させる段階
と、第２の絶縁膜を除去する段階と、第１の絶縁膜の形
成面を除き、溝の内周面に第３の絶縁膜を形成する段階
と、表面部がベース領域の表面と略一致するように、溝
に接続電極を埋設する段階と、露呈したベース領域の表
面部に不純物を導入してエミッタ領域を形成する段階
と、第１の絶縁膜を選択的に開口し、ベース領域にベー
ス電極を接続し、コレクタ層にコレクタ電極を接続する
と共に、接続電極とエミッタ領域とにエミッタ電極を共
通接続する段階と、を備えたことを特徴とするものであ
る。According to a sixth aspect of the present invention, there is provided a method of manufacturing a semiconductor device including a transistor having a structure for extracting an emitter potential from a semiconductor substrate, wherein a collector layer is formed on the semiconductor substrate; Forming a first insulating film, and selectively forming a base region on a surface portion of the collector layer through the first insulating film.
Forming a second insulating film on the first insulating film;
Forming a groove extending through the insulating film, the first insulating film, the base region, and the collector layer to reach the semiconductor substrate; and forming an edge of the first insulating film facing the groove with a predetermined width. Removing, exposing the surface of the base region in the inner surface of the groove, removing the second insulating film, and removing the third insulating film on the inner peripheral surface of the groove except for the surface on which the first insulating film is formed. Forming a film, burying a connection electrode in the groove so that the surface portion substantially matches the surface of the base region, and introducing an impurity into the exposed surface portion of the base region to form an emitter region Selectively opening the first insulating film, connecting the base electrode to the base region, connecting the collector electrode to the collector layer, and commonly connecting the emitter electrode to the connection electrode and the emitter region. It is characterized by having.
【００２４】本発明の請求項７に記載の半導体装置の製
造方法は、請求項６に記載のものにおいて、第１及び第
３の絶縁膜は酸化シリコン膜であり、第２の絶縁膜は窒
化シリコン膜であることを特徴とするものである。According to a seventh aspect of the present invention, in the method for manufacturing a semiconductor device according to the sixth aspect, the first and third insulating films are silicon oxide films, and the second insulating film is nitrided. It is characterized by being a silicon film.
【００２５】[0025]
【発明の実施の形態】以下、本発明を好適な実施形態に
基づいて詳細に説明する。図１は本発明の一実施形態の
構成を示す縦断面図である。この実施形態はｎｐｎ型の
トランジスタを備えたものを示している。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, the present invention will be described in detail based on preferred embodiments. FIG. 1 is a longitudinal sectional view showing the configuration of one embodiment of the present invention. This embodiment shows one having an npn-type transistor.
【００２６】ここで、高濃度のｐ型半導体基板201 上に
低濃度のｐ型エピタシャル層202 が積層されている。ｐ
型エピタシャル層202 の一部にｎ型埋め込み領域204 が
形成され、これらの表面部にコレクタ層としてのｎ型エ
ピタキシャル層205 が積層されている。そして、ｎ型エ
ピタキシャル層205 の表面の一部にｐ型ベース領域210
が、その側端部にｐ型ベース取り出し領域209 がそれぞ
れ形成されている。また、ｐ型ベース領域210 の中央部
にｎ型エミッタ領域211 が形成されている。Here, a low-concentration p-type epitaxial layer 202 is laminated on a high-concentration p-type semiconductor substrate 201. p
An n-type buried region 204 is formed in a part of the type epitaxial layer 202, and an n-type epitaxial layer 205 as a collector layer is laminated on a surface portion thereof. Then, a p-type base region 210 is formed on a part of the surface of the n-type epitaxial layer 205.
However, a p-type base extraction region 209 is formed at each side end. An n-type emitter region 211 is formed at the center of the p-type base region 210.
【００２７】また、ｎ型エピタキシャル層205 を縦方向
に貫通して、ｎ型埋め込み領域204に到達するｎ型コレ
クタ取り出し領域208 が形成されている。そして、ｎ型
エピタキシャル層205 の表面には絶縁膜としての酸化シ
リコン膜206 が形成されている。Further, an n-type collector extraction region 208 which penetrates the n-type epitaxial layer 205 in the vertical direction and reaches the n-type buried region 204 is formed. On the surface of the n-type epitaxial layer 205, a silicon oxide film 206 as an insulating film is formed.
【００２８】この実施形態の最大の特徴は、エミッタ領
域211 の中央部から高濃度ｐ型半導体基板201 に到達す
るまで、周囲に酸化シリコン膜226 を介挿させて接続電
極227 が埋め込まれている点にある。The greatest feature of this embodiment is that the connection electrode 227 is buried around the periphery from the center of the emitter region 211 through the silicon oxide film 226 until it reaches the high-concentration p-type semiconductor substrate 201. On the point.
【００２９】そして、接続電極227 の部分を含めたｎ型
エミッタ領域211 上の酸化シリコン膜206 が開口されて
そこにエミッタ電極212 が接続されている。また、前述
したように、ｐ型ベース取り出し領域209 上の酸化シリ
コン膜206 の一部が開口されてそこにベース電極213 が
接続されると共に、このベース電極213 にベース配線電
極216 が接続されている。そして、ｎ型コレクタ取り出
し領域208 上の一部が開口されてコレクタ電極214 が接
続されると共に、コレクタ配線電極217 が接続されてい
る。The silicon oxide film 206 on the n-type emitter region 211 including the connection electrode 227 is opened, and the emitter electrode 212 is connected thereto. Further, as described above, a part of the silicon oxide film 206 on the p-type base extraction region 209 is opened and a base electrode 213 is connected thereto, and a base wiring electrode 216 is connected to the base electrode 213. I have. Then, a part of the n-type collector extraction region 208 is opened and the collector electrode 214 is connected, and the collector wiring electrode 217 is connected.
【００３０】上述した、半導体基板201 はエミッタ・リ
ードフレームに搭載され、ベース配線電極216 及びコレ
クタ配線電極217 は図９（ｂ）に示したと同様に、それ
ぞれボンディング・パッドに接続され、このうち、ベー
ス配線電極216 が接続されたボンディング・パッドは、
ボンディング・ワイヤによってベース・リードフレーム
に接続され、コレクタ配線電極217 が接続されたボンデ
ィング・パッドは、ボンディング・ワイヤによってコレ
クタ・リードフレームに接続されている。The above-described semiconductor substrate 201 is mounted on the emitter lead frame, and the base wiring electrode 216 and the collector wiring electrode 217 are connected to bonding pads, respectively, as shown in FIG. The bonding pad to which the base wiring electrode 216 is connected is
The bonding pad connected to the base lead frame by the bonding wire and connected to the collector wiring electrode 217 is connected to the collector lead frame by the bonding wire.
【００３１】この図１に示した構成によれば、エミッタ
領域211 と接続電極227 とがエミッタ電極212 によって
接続され、接続電極227 が高濃度ｐ型半導体基板201 に
接続されているため、例えば、図９に示したように、エ
ミッタ電極からトランジスタの外側の高濃度ｐ型引き出
し層まで配線電極を引き回すことなしに、直接、エミッ
タから高濃度ｐ型半導体基板に導通させることができ
る。この結果、エミッタ電極に対する配線電極のインダ
クタンスと、ベース取り出し領域及びコレクタ層に対す
る寄生容量とを低減することができ、高周波特性を向上
させることができる。According to the configuration shown in FIG. 1, the emitter region 211 and the connection electrode 227 are connected by the emitter electrode 212, and the connection electrode 227 is connected to the high-concentration p-type semiconductor substrate 201. As shown in FIG. 9, it is possible to directly connect the emitter to the high-concentration p-type semiconductor substrate without routing the wiring electrode from the emitter electrode to the high-concentration p-type extraction layer outside the transistor. As a result, the inductance of the wiring electrode with respect to the emitter electrode and the parasitic capacitance with respect to the base extraction region and the collector layer can be reduced, and the high-frequency characteristics can be improved.
【００３２】次に、図１に示した半導体装置の具体的な
製造方法について、図２ないし図５を参照して以下に説
明する。先ず、図２（ａ）に示すように、高濃度ｐ型半
導体基板201 を用意し、この高濃度ｐ型半導体基板201
上に比較的低濃度のｐ型エピタキシャル層202 を形成し
た後、酸化シリコン膜206aを形成する。そして、この酸
化シリコン膜206aのうち、ｎ型埋め込み層の形成予定領
域を部分的に開口し、この開口を通してひ素Ａsやアン
チモンＳb 等のｎ型不純物を導入して拡散させることに
よりｎ型埋め込み層204aを形成する。次に、図２（ｂ）
に示すように、酸化シリコン膜206aを除去した後、ｐ型
エピタキシャル層202 の表面にｎ型エピタキシャル層20
5 を形成する。このとき、ｎ型埋め込み層204aのｎ型不
純物がｎ型エピタキシャル層205 にも拡散し、ｐ型エピ
タキシャル層202 及びｎ型エピタキシャル層205 に跨が
ったｎ型埋め込み層204 が形成される。そして、酸化シ
リコン膜206 を形成した後、図示省略のレジスト膜の披
着と選択的な開口により、リンＰをイオン注入し、拡散
させることによってｎ型コレクタ引き出し層208 を形成
する。さらに、レジスト膜の披着と選択的な開口によ
り、ホウ素Ｂをイオン注入し、拡散させることによって
高濃度ｐ型ベース引き出し層209 を形成し、これと同様
にもう一回選択的にホウ素Ｂをイオン注入し、拡散させ
ることによって、ｐ型ベース領域210 を形成する。次
に、図２（ｃ）に示すように、酸化シリコン膜206 上に
窒化シリコン膜206bを披着させた後、レジスト膜の披着
と選択的な開口、並びに、窒化シリコンエッチング、酸
化シリコンエッチング及びシリコンエッチングにより、
この窒化シリコン膜206b、酸化シリコン膜206 、ｐ型ベ
ース領域210 、ｎ型エピタキシャル層205 、ｎ型埋め込
み層204 及びｐ型エピタキシャル層202 を縦貫し、高濃
度ｐ型半導体基板201 に到達する溝220 を形成する。Next, a specific method of manufacturing the semiconductor device shown in FIG. 1 will be described below with reference to FIGS. First, as shown in FIG. 2A, a high-concentration p-type semiconductor substrate 201 is prepared.
After a relatively low concentration p-type epitaxial layer 202 is formed thereon, a silicon oxide film 206a is formed. In the silicon oxide film 206a, a region where an n-type buried layer is to be formed is partially opened, and an n-type impurity such as arsenic As or antimony Sb is introduced and diffused through the opening to form an n-type buried layer. Form 204a. Next, FIG.
After removing the silicon oxide film 206a, the n-type epitaxial layer 20 is formed on the surface of the p-type epitaxial layer 202 as shown in FIG.
Form 5 At this time, the n-type impurity of the n-type buried layer 204a also diffuses into the n-type epitaxial layer 205, and the n-type buried layer 204 extending over the p-type epitaxial layer 202 and the n-type epitaxial layer 205 is formed. After the formation of the silicon oxide film 206, phosphorus n is ion-implanted and diffused through the deposition of a resist film (not shown) and a selective opening to form an n-type collector lead layer 208. Further, by depositing a resist film and selectively opening, boron B is ion-implanted and diffused to form a high-concentration p-type base extraction layer 209, and similarly, boron B is selectively removed once again. P-type base region 210 is formed by ion implantation and diffusion. Next, as shown in FIG. 2C, after a silicon nitride film 206b is deposited on the silicon oxide film 206, a resist film is deposited and selective openings are formed, and silicon nitride etching and silicon oxide etching are performed. And by silicon etching,
A groove 220 which runs through the silicon nitride film 206b, the silicon oxide film 206, the p-type base region 210, the n-type epitaxial layer 205, the n-type buried layer 204 and the p-type epitaxial layer 202 and reaches the high-concentration p-type semiconductor substrate 201 To form
【００３３】次に、図３（ａ）に示すように、窒化シリ
コン膜206bに対してその全面に等方性エッチングを施す
ことによって、その厚さを薄くするだけでなく、エミッ
タを形成するために予定した幅ＤE だけ溝220 の縁部を
後退させる。次に、図３（ｂ）に示すように、窒化シリ
コン膜206bをマスクとして、酸化シリコン膜206 をエッ
チングすることにより酸化シリコン膜206 の縁端部を幅
ＤE だけ後退させる。すなわち、溝220 に面した窒化シ
リコン膜206b及び酸化シリコン膜206 の縁部を所定の幅
ＤE だけ除去する。この結果、エミッタを形成すべき領
域だけ、ｐ型ベース領域210 を露呈させることができ
る。続いて、図３（ｃ）に示すように、窒化シリコン膜
206bを除去する。なお、窒化シリコン膜206bをシリコン
酸化膜と同様な絶縁膜として残して他の製造工程で使用
することもできる。次に、図４（ａ）に示すように、溝
220 の内面全体に亘って熱酸化シリコン膜226aを薄く形
成し、さらに、図４（ｂ）に示すように、溝220 の内面
及び酸化シリコン膜206 の表面の全体に亘って、酸化シ
リコン膜226bを厚く堆積させる。続いて、異方性エッチ
ングを行うことによって、図４（ｃ）に示すように、溝
220の底面に高濃度ｐ型半導体基板201 が露出し、溝220
の内周面のみに酸化シリコン膜226 が付着した状態に
する。さらに、図４（ｄ）に示すように、高濃度にｐ型
にドープされたポリシリコン、あるいは、高融点シリサ
イド電極材227aを堆積させる。Next, as shown in FIG. 3A, the entire surface of the silicon nitride film 206b is subjected to isotropic etching to not only reduce its thickness but also form an emitter. The edge of the groove 220 is retracted by the predetermined width DE . Next, as shown in FIG. 3B, by using the silicon nitride film 206b as a mask, the silicon oxide film 206 is etched to retreat the edge of the silicon oxide film 206 by the width DE . That is, the edges of the silicon nitride film 206b and the silicon oxide film 206 facing the groove 220 are removed by a predetermined width DE . As a result, the p-type base region 210 can be exposed only in the region where the emitter is to be formed. Subsequently, as shown in FIG.
Remove 206b. Note that the silicon nitride film 206b can be left as an insulating film similar to the silicon oxide film and used in another manufacturing process. Next, as shown in FIG.
A thin thermal oxide silicon film 226a is formed over the entire inner surface of the silicon oxide film 220, and as shown in FIG. 4B, the silicon oxide film 226b is formed over the entire inner surface of the groove 220 and the entire surface of the silicon oxide film 206. Is deposited thickly. Subsequently, by performing anisotropic etching, as shown in FIG.
The high-concentration p-type semiconductor substrate 201 is exposed at the bottom of
The silicon oxide film 226 is adhered only to the inner peripheral surface of the substrate. Further, as shown in FIG. 4D, polysilicon doped with a high concentration of p-type or a high melting point silicide electrode material 227a is deposited.
【００３４】さらに、図５（ａ）に示すように、レジス
ト膜228 を披着させ、レジスト膜228 、高融点シリサイ
ド電極材227aを同じエッチング速度でエッチングするこ
とにより、図５（ｂ）に示したように、酸化シリコン膜
226 を介して溝の内部に埋め込まれた接続電極227 を形
成する。次に、図５（ｃ）に示すように、レジスト膜の
披着、開口及びエッチングにより、ｎ型コレクタ引き出
し層208 及び高濃度ｐ型ベース引き出し層209 上の酸化
シリコン膜206 を部分的に開口してポリシリコン層229
を堆積させる。さらに、レジスト膜の披着、開口と併せ
て、電極227 の周囲のエミッタ領域及びｎ型コレクタ引
き出し層208 上にひ素Ａs 等のｎ型不純物をイオン注入
し、高濃度ｐ型ベース引き出し層209 上にホウ素Ｂ等の
ｐ型不純物をイオン注入し、続いて、熱拡散を行うこと
によって、エミッタ領域211 を形成する。次に、図５
（ｄ）に示すように、ポリシリコンを選択的にエッチン
グすることにより、エミッタ電極212 、ベース電極213
及びコレクタ電極214 を形成する。Further, as shown in FIG. 5A, a resist film 228 is deposited, and the resist film 228 and the high-melting-point silicide electrode material 227a are etched at the same etching rate, so that the structure shown in FIG. As mentioned, the silicon oxide film
A connection electrode 227 buried inside the groove is formed via 226. Next, as shown in FIG. 5C, the silicon oxide film 206 on the n-type collector lead layer 208 and the high-concentration p-type base lead layer 209 is partially opened by depositing a resist film, opening and etching. Polysilicon layer 229
Is deposited. Further, along with the deposition of the resist film and the opening, an n-type impurity such as arsenic As is ion-implanted into the emitter region around the electrode 227 and the n-type collector extraction layer 208 to form a high-concentration p-type base extraction layer 209. Then, a p-type impurity such as boron B is ion-implanted, followed by thermal diffusion to form an emitter region 211. Next, FIG.
As shown in (d), the polysilicon is selectively etched to form an emitter electrode 212 and a base electrode 213.
And a collector electrode 214 are formed.
【００３５】図示を省略するが、その後、アルミニュー
ム等の金属を蒸着した後、エッチングを行うことによっ
て、図１に示したベース配線電極216 、コレクタ配線電
極217 及びエミッタ配線電極218 を形成する。Although not shown, a metal such as aluminum is vapor-deposited and then etched to form the base wiring electrode 216, the collector wiring electrode 217, and the emitter wiring electrode 218 shown in FIG.
【００３６】かくして、図２ないし図５を用いて説明し
た工程によって、図１に縦断面図で示した、トランジス
タを有する半導体装置が得られる。Thus, by the steps described with reference to FIGS. 2 to 5, a semiconductor device having a transistor shown in a longitudinal sectional view in FIG. 1 is obtained.
【００３７】なお、溝220 に面した絶縁膜の縁端部を除
去してエミッタ形成領域221 を露呈させる方法は、図３
を用いて説明した方法に限らず、例えば、図６又は図７
に示した方法を採用することもできる。The method of removing the edge of the insulating film facing the groove 220 to expose the emitter forming region 221 is described in FIG.
Is not limited to the method described with reference to FIG.
Can be adopted.
【００３８】このうち、図６に示した方法は、窒化シリ
コン膜206b、酸化シリコン膜206 、ｎ型エピタキシャル
層205 、ｎ型埋め込み層204 及びｐ型エピタキシャル層
202を縦貫する溝220 を堀った後、同図（ａ）に示すよ
うに、窒化シリコン膜206bをマスクとして酸化シリコン
膜206 を等方性エッチング（サイドエッチング）をする
ことによって酸化シリコン膜206 を後退させ、その後、
窒化シリコン膜206bを除去して同図（ｂ）に示すよう
に、エミッタ形成領域221 を露呈させている。Among them, the method shown in FIG. 6 employs a silicon nitride film 206b, a silicon oxide film 206, an n-type epitaxial layer 205, an n-type buried layer 204, and a p-type epitaxial layer.
After digging a groove 220 extending longitudinally through the silicon oxide film 206, the silicon oxide film 206 is isotropically etched (side-etched) using the silicon nitride film 206b as a mask as shown in FIG. , Then
The silicon nitride film 206b is removed to expose the emitter formation region 221 as shown in FIG.
【００３９】図７は窒化シリコン膜は形成せずに、酸化
シリコン膜206 に対して全面に等方性エッチングを施す
ことにより、厚さ方向と併せて溝220 の縁部から幅ＤE
だけ後退させてエミッタ形成領域221 を露呈させてい
る。FIG. 7 shows that the entire surface of the silicon oxide film 206 is isotropically etched without forming the silicon nitride film, and the width D E from the edge of the groove 220 together with the thickness direction.
The emitter formation region 221 is exposed only by being retracted.
【００４０】図６又は図７に示す方法を採用したとして
も、図１に縦断面図で示した、トランジスタを有する半
導体装置が得られる。Even if the method shown in FIG. 6 or FIG. 7 is adopted, a semiconductor device having a transistor shown in a longitudinal sectional view in FIG. 1 can be obtained.
【００４１】なお、上記実施形態では、ｎｐｎ型のトラ
ンジスタを含む半導体装置について説明したが、ｐｎｐ
型のトランジスタを含むものにおいては、ｎ型不純物の
代わりにｐ型不純物を、逆にｐ型不純物の代わりにｎ型
不純物を用いて製造することは言うまでもない。In the above embodiment, the semiconductor device including the npn-type transistor has been described.
It is needless to say that a transistor including a p-type transistor is manufactured using a p-type impurity instead of an n-type impurity, and conversely using an n-type impurity instead of a p-type impurity.
【００４２】[0042]
【発明の効果】以上の説明によって明らかなように、本
発明によれば、エミッタ電極に対する配線のインダクタ
ンスと、ベース取り出し領域及びコレクタ層に対する寄
生容量とを低減することにより、高周波特性を向上させ
ることのできる半導体装置及びその製造方法を提供する
ことができる。As is apparent from the above description, according to the present invention, the high-frequency characteristics can be improved by reducing the inductance of the wiring to the emitter electrode and the parasitic capacitance to the base extraction region and the collector layer. And a method of manufacturing the same can be provided.
【図１】本発明に係る半導体装置の一実施形態の構成を
示す縦断面図。FIG. 1 is a longitudinal sectional view showing a configuration of an embodiment of a semiconductor device according to the present invention.
【図２】本発明に係る半導体装置の製造方法を説明する
ために、製造工程の一部を示した縦断面図。FIG. 2 is a longitudinal sectional view showing a part of a manufacturing process for explaining a method of manufacturing a semiconductor device according to the present invention.
【図３】本発明に係る半導体装置の製造方法を説明する
ために、製造工程の一部を示した縦断面図。FIG. 3 is a longitudinal sectional view showing a part of a manufacturing process for explaining a method of manufacturing a semiconductor device according to the present invention.
【図４】本発明に係る半導体装置の製造方法を説明する
ために、製造工程の一部を示した縦断面図。FIG. 4 is a longitudinal sectional view showing a part of a manufacturing process for describing a method of manufacturing a semiconductor device according to the present invention.
【図５】本発明に係る半導体装置の製造方法を説明する
ために、製造工程の一部を示した縦断面図。FIG. 5 is a longitudinal sectional view showing a part of a manufacturing process for explaining a method of manufacturing a semiconductor device according to the present invention.
【図６】本発明に係る半導体装置の他の製造方法を説明
するために、製造工程の一部を示した縦断面図。FIG. 6 is a longitudinal sectional view showing a part of a manufacturing process for explaining another method for manufacturing a semiconductor device according to the present invention.
【図７】本発明に係る半導体装置のもう一つ他の製造方
法を説明するために、製造工程の一部を示した縦断面
図。FIG. 7 is a longitudinal sectional view showing a part of a manufacturing process for explaining another method for manufacturing a semiconductor device according to the present invention.
【図８】従来の半導体装置の構成例を示す縦断面図及び
その装着状態を示す平面図。FIG. 8 is a longitudinal sectional view showing a configuration example of a conventional semiconductor device and a plan view showing a mounted state thereof.
【図９】従来の半導体装置の他の構成例を示す縦断面図
及びその装着状態を示す平面図。FIG. 9 is a longitudinal sectional view showing another configuration example of a conventional semiconductor device and a plan view showing a mounted state thereof.
２０１ 高濃度ｐ型半導体基板 ２０２ ｐ型エピタキシャル層 ２０４ ｎ型埋め込み層 ２０５ ｎ型エピタキシャル層（コレクタ層） ２０６ 酸化シリコン膜 ２０８ ｎ型コレクタ引き出し層 ２０９ 高濃度ｐ型ベース引き出し層 ２１０ ｐ型ベース領域 ２１１ エミッタ領域 ２１２ エミッタ電極 ２１３ ベース電極 ２１４ コレクタ電極 ２２０ 溝 ２２１ エミッタ形成領域 ２２６ 酸化シリコン膜 ２２７ 接続電極 Reference Signs List 201 high-concentration p-type semiconductor substrate 202 p-type epitaxial layer 204 n-type buried layer 205 n-type epitaxial layer (collector layer) 206 silicon oxide film 208 n-type collector extraction layer 209 high-concentration p-type base extraction layer 210 p-type base region 211 Emitter region 212 Emitter electrode 213 Base electrode 214 Collector electrode 220 Groove 221 Emitter formation region 226 Silicon oxide film 227 Connection electrode
Claims (7)
のトランジスタを含む半導体装置において、 前記半導体基板上に形成されたコレクタ層と、 前記コレクタ層の表面部に形成されたベース領域と、 前記ベース領域の表面部に形成されたエミッタ領域と、 前記ベース領域及びコレクタ層を縦貫し、一端部が前記
エミッタ領域に接続され、他端部が前記半導体基板に接
続され、前記ベース領域及びコレクタ層とは絶縁膜を介
して埋設された接続電極と、 前記ベース領域に接続されたベース電極と、 前記コレクタ層に接続されたコレクタ電極と、 を備えることを特徴とする半導体装置。1. A semiconductor device including a transistor having a structure for extracting an emitter potential from a semiconductor substrate, a collector layer formed on the semiconductor substrate, a base region formed on a surface portion of the collector layer, and the base region. An emitter region formed on the surface of the base region and the base region and the collector layer, one end is connected to the emitter region, the other end is connected to the semiconductor substrate, and the base region and the collector layer A semiconductor device, comprising: a connection electrode buried via an insulating film; a base electrode connected to the base region; and a collector electrode connected to the collector layer.
のトランジスタを含む半導体装置の製造方法において、 半導体基板上にコレクタ層を形成する段階と、 前記コレクタ層の表面に第１の絶縁膜を形成する段階
と、 前記第１の絶縁膜を通して、前記コレクタ層の表面部に
選択的にベース領域を形成する段階と、 前記第１の絶縁膜、ベース領域及びコレクタ層を縦貫し
て前記半導体基板に到達する溝を穿設する段階と、 前記溝に面した前記第１の絶縁膜の縁部を所定の幅で除
去し、前記溝の内面部における前記ベース領域の表面を
露呈させる段階と、 前記第１の絶縁膜の形成面を除き、前記溝の内周面に第
２の絶縁膜を形成する段階と、 表面部が前記ベース領域の表面と略一致するように、前
記溝に接続電極を埋設する段階と、 露呈した前記ベース領域の表面部に不純物を導入してエ
ミッタ領域を形成する段階と、 前記第１の絶縁膜を選択的に開口し、前記ベース領域に
ベース電極を接続し、前記コレクタ層にコレクタ電極を
接続すると共に、前記接続電極と前記エミッタ領域とに
エミッタ電極を共通接続する段階と、 を備えたことを特徴とする半導体装置の製造方法。2. A method of manufacturing a semiconductor device including a transistor having a structure for extracting an emitter potential from a semiconductor substrate, comprising: forming a collector layer on the semiconductor substrate; and forming a first insulating film on a surface of the collector layer. Selectively forming a base region on a surface portion of the collector layer through the first insulating film; and arriving at the semiconductor substrate vertically through the first insulating film, the base region and the collector layer. Forming a groove to be formed, removing an edge of the first insulating film facing the groove with a predetermined width, and exposing a surface of the base region in an inner surface of the groove; Forming a second insulating film on the inner peripheral surface of the groove except for the surface on which the insulating film is formed, and burying a connection electrode in the groove such that a surface portion substantially coincides with a surface of the base region. Stage and reveal Introducing an impurity into the surface of the base region to form an emitter region; selectively opening the first insulating film, connecting a base electrode to the base region, and forming a collector electrode on the collector layer. Connecting the emitter electrode to the connection electrode and the emitter region in common with the connection electrode and the emitter region.
面に形成された酸化シリコン膜であることを特徴とする
請求項２に記載の半導体装置の製造方法。3. The method according to claim 2, wherein said first insulating film is a silicon oxide film formed on a surface of said collector layer.
面に形成された酸化シリコン膜と、この酸化シリコン膜
上に形成された窒化シリコン膜とでなることを特徴とす
る請求項２に記載の半導体装置の製造方法。4. The semiconductor device according to claim 2, wherein the first insulating film comprises a silicon oxide film formed on a surface of the collector layer and a silicon nitride film formed on the silicon oxide film. 13. The method for manufacturing a semiconductor device according to item 5.
ことを特徴とする請求項２ないし４のいずれかに記載の
半導体装置の製造方法。5. The method of manufacturing a semiconductor device according to claim 2, wherein said second insulating film is a silicon oxide film.
のトランジスタを含む半導体装置の製造方法において、 半導体基板上にコレクタ層を形成する段階と、 前記コレクタ層の表面に第１の絶縁膜を形成する段階
と、 前記第１の絶縁膜を通して、前記コレクタ層の表面部に
選択的にベース領域を形成する段階と、 前記第１の絶縁膜上に第２の絶縁膜を形成する段階と、 前記第２の絶縁膜、前記第１の絶縁膜、ベース領域及び
コレクタ層を縦貫して前記半導体基板に到達する溝を穿
設する段階と、 前記溝に面した前記第１の絶縁膜の縁部をを所定の幅で
除去し、前記溝の内面部における前記ベース領域の表面
を露呈させる段階と、 前記第２の絶縁膜を除去する段階と、 前記第１の絶縁膜の形成面を除き、前記溝の内周面に第
３の絶縁膜を形成する段階と、 表面部が前記ベース領域の表面と略一致するように、前
記溝に接続電極を埋設する段階と、 露呈した前記ベース領域の表面部に不純物を導入してエ
ミッタ領域を形成する段階と、 前記第１の絶縁膜を選択的に開口し、前記ベース領域に
ベース電極を接続し、前記コレクタ層にコレクタ電極を
接続すると共に、前記接続電極と前記エミッタ領域とに
エミッタ電極を共通接続する段階と、 を備えたことを特徴とする半導体装置の製造方法。6. A method of manufacturing a semiconductor device including a transistor having a structure for extracting an emitter potential from a semiconductor substrate, comprising: forming a collector layer on the semiconductor substrate; and forming a first insulating film on a surface of the collector layer. Forming a base region selectively on the surface of the collector layer through the first insulating film; forming a second insulating film on the first insulating film; Forming a groove extending through the insulating film, the first insulating film, the base region, and the collector layer to reach the semiconductor substrate; and forming an edge of the first insulating film facing the groove. Removing at a predetermined width, exposing the surface of the base region in the inner surface portion of the groove; removing the second insulating film; and excluding the surface on which the first insulating film is formed, A third insulating film on the inner peripheral surface of the groove Forming a connection electrode in the trench such that a surface portion substantially matches the surface of the base region; and introducing an impurity into the exposed surface portion of the base region to form an emitter region. And selectively opening the first insulating film, connecting a base electrode to the base region, connecting a collector electrode to the collector layer, and sharing an emitter electrode for the connection electrode and the emitter region. Connecting the semiconductor device to a semiconductor device.
膜であり、前記第２の絶縁膜は窒化シリコン膜であるこ
とを特徴とする請求項６に記載の半導体装置の製造方
法。7. The method according to claim 6, wherein the first and third insulating films are silicon oxide films, and the second insulating film is a silicon nitride film.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23126097A JPH1174278A (en) | 1997-08-27 | 1997-08-27 | Semiconductor device and its manufacture |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23126097A JPH1174278A (en) | 1997-08-27 | 1997-08-27 | Semiconductor device and its manufacture |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1174278A true JPH1174278A (en) | 1999-03-16 |
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ID=16920837
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| JP23126097A Pending JPH1174278A (en) | 1997-08-27 | 1997-08-27 | Semiconductor device and its manufacture |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1174278A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100879886B1 (en) | 2007-08-24 | 2009-01-22 | 주식회사 동부하이텍 | Semiconductor device and method for manufacturing the same |
-
1997
- 1997-08-27 JP JP23126097A patent/JPH1174278A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100879886B1 (en) | 2007-08-24 | 2009-01-22 | 주식회사 동부하이텍 | Semiconductor device and method for manufacturing the same |
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