JPH1174104A - Multiply connected network chip part and its manufacture - Google Patents

Multiply connected network chip part and its manufacture

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JPH1174104A
JPH1174104A JP9234020A JP23402097A JPH1174104A JP H1174104 A JPH1174104 A JP H1174104A JP 9234020 A JP9234020 A JP 9234020A JP 23402097 A JP23402097 A JP 23402097A JP H1174104 A JPH1174104 A JP H1174104A
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JP
Japan
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connection
chip
substrate
holes
electric element
Prior art date
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Withdrawn
Application number
JP9234020A
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Japanese (ja)
Inventor
Koji Azuma
紘二 東
Ichiro Ishiyama
一郎 石山
Ichiro Nagare
一郎 流
Morikatsu Yamazaki
盛勝 山崎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hokuriku Electric Industry Co Ltd
Original Assignee
Hokuriku Electric Industry Co Ltd
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Publication date
Application filed by Hokuriku Electric Industry Co Ltd filed Critical Hokuriku Electric Industry Co Ltd
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Publication of JPH1174104A publication Critical patent/JPH1174104A/en
Withdrawn legal-status Critical Current

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    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/341—Surface mounted components
    • H05K3/3431—Leadless components

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  • Details Of Resistors (AREA)
  • Apparatuses And Processes For Manufacturing Resistors (AREA)
  • Non-Adjustable Resistors (AREA)

Abstract

PROBLEM TO BE SOLVED: To provide a multiply connected network chip part whose fixing area is small as compared with that of the conventional one. SOLUTION: A plurality of through-holes 11a-11f for connection which penetrate the chip-like substrates 31 -33 are formed through a laminate 5 where a plurality of chip-like substrates 31 , 32 , 33 are stacked and built into an unified body. Electrode portions serving as a plurality of soldering lands are formed on the substrate surface, which is positioned outside the laminating direction of the chip-like substrate 33 positioned at one end of the laminating direction of the laminate 5, corresponding to the through-holes 11a-11f for connection. Conductive paths 12a-12f are formed in the through-holes 11a-11f, respectively and electrically connected to the respective electrode portions. Electrode portions 91a , 91d ,... of electric element members 21 ,... formed on the chip-like substrates 31 -33 are connected electrically to the corresponding electrode portions via the conductive paths 12a-12f.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は、少なくとも一方の
基板面上に抵抗体，コンデンサ素子等の電気素子体が形
成されてなる複数枚のチップ状基板が積層されて一体化
された積層体を有する多連ネットワークチップ部品及び
その製造方法に関するものである。BACKGROUND OF THE INVENTION The present invention relates to a laminated body in which a plurality of chip-like substrates each having an electric element body such as a resistor and a capacitor element formed on at least one substrate surface are laminated and integrated. The present invention relates to a multiple network chip component and a method of manufacturing the same.

【０００２】[0002]

【従来の技術】従来の一般的な多連チップ部品または多
連ネットワークチップ部品は、１枚のセラミックス基板
の基板面に複数の抵抗体、コンデンサ素子等の複数の電
気素子体が形成され、基板の両端部には対応する電気素
子体に接続された複数の接続電極が形成された構造を有
している。2. Description of the Related Art In a conventional general multiple chip component or multiple network chip component, a plurality of electrical elements such as a plurality of resistors and capacitors are formed on a substrate surface of a single ceramic substrate. Have a structure in which a plurality of connection electrodes connected to the corresponding electric element body are formed.

【０００３】[0003]

【発明が解決しようとす課題】従来の多連チップ部品ま
たは多連ネットワークチップ部品では、平面的に電気素
子体を配置するため、比較的大きな取付け面積を必要と
する。そのためこの部品を回路基板上に実装する際に実
装密度を上げることが難しかった。A conventional multiple chip component or multiple network chip component requires a relatively large mounting area for arranging the electric elements in a plane. Therefore, it has been difficult to increase the mounting density when mounting this component on a circuit board.

【０００４】本発明の目的は、従来よりも取付け面積が
小さくて済む多連ネットワークチップ部品及びその製造
方法を提供することにある。An object of the present invention is to provide a multiple network chip component requiring a smaller mounting area than the conventional one and a method for manufacturing the same.

【０００５】本発明の他の目的は、電気素子体を立体的
に配置して取付け面積を小さくした多連ネットワークチ
ップ部品を提供することにある。Another object of the present invention is to provide a multiple network chip component in which electric elements are three-dimensionally arranged to reduce the mounting area.

【０００６】[0006]

【課題を解決するための手段】本発明は、少なくとも一
方の基板面上に抵抗体，コンデンサ素子等の電気素子体
が形成されてなる複数枚のチップ状基板が積層されて一
体化された積層体を有する多連ネットワークチップ部品
を対象とする。通常、複数枚のチップ状基板は、プリプ
レグや接着剤等の絶縁層を介して接合されるが、チップ
状基板自身が接合性を有する場合には、このような絶縁
層を介在することなく接合される。抵抗体，コンデンサ
素子等の電気素子体は、厚膜形成技術、薄膜形成技術を
用いて形成される。なお、各チップ状態基板の基板面上
には電気素子体の電極部も形成されている。電極部も厚
膜形成技術、薄膜形成技術を用いて形成することができ
るが、銅張り基板を用いる場合には、銅箔によって電極
部を形成してもよいのは勿論である。According to the present invention, there is provided a laminated substrate in which a plurality of chip-like substrates each having an electric element body such as a resistor and a capacitor element formed on at least one substrate surface are laminated and integrated. It is intended for multiple network chip components having a body. Usually, a plurality of chip-shaped substrates are joined via an insulating layer such as a prepreg or an adhesive. However, when the chip-shaped substrate itself has a bonding property, it is joined without such an insulating layer interposed. Is done. Electrical elements such as resistors and capacitor elements are formed by using a thick-film forming technique or a thin-film forming technique. Note that electrode portions of the electric element body are also formed on the substrate surface of each chip state substrate. The electrode portion can also be formed using a thick film forming technology or a thin film forming technology. However, when a copper-clad substrate is used, the electrode portion may be formed of a copper foil.

【０００７】本発明においては、複数枚のチップ状基板
を貫通する複数の接続用貫通孔または接続用溝部を積層
体に形成する。接続用貫通孔は積層体の内部に形成さ
れ、接続用溝部は積層体の外周面に積層方向に沿って形
成される。前述の絶縁層を用いて積層体を形成する場合
には、絶縁層は接続用貫通孔または接続用溝部を実質的
に塞がない形状に設けられる。そして積層体の積層方向
の少なくとも一方の端部に位置するチップ状基板（部品
が実装される回路基板の上に載置される側のチップ状基
板）の積層方向外側に位置する基板面（実装面）には、
複数の接続用貫通孔または接続用溝部に対応して（また
は隣接して）複数の半田付けランドが形成されている。
積層体の積層方向の他方の端部側に位置するチップ状基
板の積層方向外側の基板面上にも半田付けランドを形成
してよい。このようにすると、上下方向の方向性を問わ
ずに半田付けすることも可能になる。In the present invention, a plurality of connection through holes or connection grooves penetrating a plurality of chip-like substrates are formed in the laminate. The connection through-hole is formed inside the laminate, and the connection groove is formed on the outer peripheral surface of the laminate along the laminating direction. When a laminate is formed using the above-described insulating layer, the insulating layer is provided in a shape that does not substantially block the connection through-hole or the connection groove. Then, a substrate surface (mounting surface) located outside the lamination direction of the chip substrate (the chip substrate placed on the circuit board on which components are mounted) located at at least one end in the lamination direction of the laminate. Surface)
A plurality of solder lands are formed corresponding to (or adjacent to) the plurality of connection through holes or the connection grooves.
The soldering lands may be formed also on the substrate surface located on the other end side in the stacking direction of the stacked body in the stacking direction of the chip-shaped substrate. This makes it possible to perform soldering regardless of the vertical direction.

【０００８】そして複数の接続用貫通孔または接続用溝
部の内部には、対応する半田付けランドに電気的に接続
された導電路をそれぞれ形成する。そして複数のチップ
状基板に形成した電気素子体の電極部を、この導電路を
介して対応する半田付けランドに電気的に接続する。導
電路は、厚膜導体（導電性ペーストを用いて形成する導
体）または薄膜導体（メッキ、スパッタリング、蒸着等
の薄膜形成技術により形成される導体）により形成され
る。本発明によれば、立体的に配置された複数の電気素
子体の電極部は、それぞれ導電路により積層体の積層方
向の一方の端部の端面上に位置する対応する半田付けラ
ンドに電気的に接続される。そのため立体的に配置され
る電気素子体の数を増やしても、積層されるチップ状基
板の大きさ（面積）は、必要な複数の半田付けランドが
形成可能な大きさ（面積）であればよく、従来のように
平面的に電気素子体を並べる構成と比べると、部品の取
付け面積を大幅に小さくできる。そのため電子部品の回
路基板上への実装密度を上げることができる。In each of the plurality of connection through holes or connection grooves, a conductive path electrically connected to the corresponding soldering land is formed. Then, the electrode portions of the electric element body formed on the plurality of chip-shaped substrates are electrically connected to the corresponding solder lands via the conductive paths. The conductive path is formed of a thick-film conductor (a conductor formed using a conductive paste) or a thin-film conductor (a conductor formed by a thin-film forming technique such as plating, sputtering, or vapor deposition). According to the present invention, the electrode portions of the plurality of three-dimensionally arranged electric element bodies are electrically connected to the corresponding soldering lands located on the end face of one end in the stacking direction of the stacked body by the conductive paths. Connected to. Therefore, even if the number of electric element bodies arranged three-dimensionally is increased, the size (area) of the chip-shaped substrate to be laminated is a size (area) capable of forming a plurality of necessary soldering lands. Often, the mounting area of components can be significantly reduced as compared with a conventional configuration in which electric elements are arranged in a plane. Therefore, the mounting density of the electronic components on the circuit board can be increased.

【０００９】半田付けランドの数が多くなると、隣接す
る半田付けランド間の距離が短くなって半田付けランド
間における半田の短絡が発生する。これを防止するため
に、チップ状基板の大きさをある程度大きくしてもいよ
いが、半田付けランド間における半田の短絡を防止する
ために、半田付けランド間に短絡（橋絡）防止用の凸条
部を絶縁性ペースト等を用いて形成しておけば、チップ
状基板の大きさをあまり大きくしなくても、半田付けラ
ンド間における半田の短絡（橋絡）を防止できる。When the number of soldering lands increases, the distance between adjacent soldering lands decreases, and a short circuit of solder occurs between the soldering lands. In order to prevent this, the size of the chip-shaped substrate may be increased to some extent. However, in order to prevent a short circuit of the solder between the soldering lands, a protrusion for preventing a short circuit (bridge) between the soldering lands. If the strips are formed using an insulating paste or the like, it is possible to prevent a short circuit (bridge) of the solder between the soldering lands without increasing the size of the chip-shaped substrate.

【００１０】積層体には、接続用貫通孔及び接続用溝部
の少なくとも一方が形成されていればよく、両者が混在
して形成されていてもよい。It is sufficient that at least one of the connection through hole and the connection groove is formed in the laminate, and both may be formed in a mixed manner.

【００１１】また積層されるチップ状基板に形成される
電気素子体の種類も、１種類ではなく、複数種類の電気
素子体が１つのチップ状基板に形成されていてもよい。
更に積層されるチップ状基板毎に電気素子体が異なって
いてもよい。またネットワークの回路構成に応じて、１
つの導電路または１つの半田付けランドに２枚以上のチ
ップ状基板に形成された電気素子体の電極部が電気的に
接続されてもよい。[0011] Further, the type of the electric element body formed on the chip-shaped substrate to be laminated is not limited to one kind, but a plurality of kinds of electric element bodies may be formed on one chip-shaped substrate.
Further, the electric element body may be different for each chip-shaped substrate to be laminated. Also, depending on the circuit configuration of the network, 1
The electrode portions of the electric element body formed on two or more chip-shaped substrates may be electrically connected to one conductive path or one soldering land.

【００１２】チップ状基板の形状は任意であるが、輪郭
形状が円形または正多角形形状をなす複数枚のチップ状
基板をその中心を一致させるように積層して積層体を構
成してよい。このようにすると積層体は角柱状または円
柱状になり、外観がシンプルで取扱いが容易になる。な
お後に説明する電気素子体付き大形基板を複数枚接合し
た後に、そこからネットワークチップ部品をカットする
する場合には、積層体の形状（チップ状基板の形状）は
任意である。Although the shape of the chip-shaped substrate is arbitrary, a laminate may be formed by stacking a plurality of chip-shaped substrates having a circular or regular polygonal contour so that their centers are aligned. By doing so, the laminate becomes a prismatic or cylindrical shape, and its appearance is simple and handling is easy. When a plurality of large substrates with an electric element body to be described later are joined and a network chip component is cut therefrom, the shape of the laminate (the shape of the chip-like substrate) is arbitrary.

【００１３】チップ状基板の輪郭形状を円形または正多
角形形状とした場合において、複数枚のチップ状基板に
は、チップ状基板の中心を中心とする仮想円に沿って周
方向に等しい間隔をあけて偶数個の接続用貫通孔または
接続用溝部を形成する。また電気素子体は前記中心を間
にして対向する一対の接続用貫通孔または接続用溝部の
内部にそれぞれ電極部を臨ませるように形成する。この
ようにすると、チップ状基板を所定角度ずつチップ状基
板の中心を中心にして回転させて回し積みすることによ
り、各チップ状基板の電気素子体を順次対応する半田付
けランドに接続することができる。そして複数枚のチッ
プ状基板を、各チップ状基板に形成した偶数個の接続用
貫通孔または接続用溝部が積層方向に整合し且つ整合し
た複数の接続用貫通孔または接続用溝部が積層体を積層
方向に貫通する複数本の接続用貫通孔または接続用溝部
の一部を構成するように積層する。その上で、前述と同
様に導電路を形成して複数のチップ状基板に形成した電
気素子体の電極部を、導電路を介して対応する半田付け
ランドに電気的に接続する。In the case where the contour shape of the chip-like substrate is circular or regular polygonal, the plurality of chip-like substrates are equally spaced in the circumferential direction along a virtual circle centered on the center of the chip-like substrate. An even number of connection through holes or connection grooves are formed by opening. Further, the electric element body is formed such that the electrode portions face the inside of the pair of connection through holes or connection groove portions facing each other with the center therebetween. By doing so, the chip-shaped substrates are rotated and stacked around the center of the chip-shaped substrate by a predetermined angle, so that the electric element bodies of each chip-shaped substrate can be sequentially connected to the corresponding soldering lands. it can. Then, a plurality of chip-shaped substrates, an even number of connection through-holes or connection grooves formed on each chip-shaped substrate are aligned in the laminating direction, and a plurality of aligned connection through-holes or connection grooves are aligned to form a stacked body. The layers are stacked so as to form a part of a plurality of connection through holes or connection grooves penetrating in the stacking direction. Then, the electrode portions of the electric element body formed on the plurality of chip-shaped substrates by forming the conductive paths as described above are electrically connected to the corresponding soldering lands via the conductive paths.

【００１４】複数の電気素子体の一端が共通接続された
ネットワークを構成する場合には、次のように構成す
る。まず複数枚のチップ状基板には、チップ状基板の中
心に中心貫通孔を形成し、前記中心を中心とする仮想円
に沿って周方向に等しい間隔をあけて複数個の接続用貫
通孔または接続用溝部が形成する。そして電気素子体は
中心貫通孔と１つの接続用貫通孔または接続用溝部の内
部にそれぞれ電極部を臨ませるように形成する。その上
で、複数枚のチップ状基板を、各チップ状基板に形成し
た中心貫通孔、複数個の接続用貫通孔または接続用溝部
を積層方向に整合し且つ整合した中心貫通孔、複数の接
続用貫通孔または接続用溝部が積層体を積層方向に貫通
する複数本の接続用貫通孔または接続用溝部の一部を構
成するように積層して積層体を形成する。その他の点は
前述のものと同様に構成する。When forming a network in which one ends of a plurality of electric element bodies are connected in common, the configuration is as follows. First, in a plurality of chip-shaped substrates, a central through-hole is formed at the center of the chip-shaped substrate, and a plurality of connection through-holes or a plurality of connection through-holes are formed at equal intervals in a circumferential direction along a virtual circle centered on the center. A connection groove is formed. Then, the electric element body is formed so that the electrode portion faces each of the center through hole and one connection through hole or connection groove portion. Then, the plurality of chip-shaped substrates are aligned with the center through-hole formed in each chip-shaped substrate, the plurality of connection through-holes or the connection groove in the stacking direction, and the plurality of connection are formed. The laminated body is formed by laminating so that the through holes or the connecting grooves form a part of the plurality of connecting through holes or the connecting grooves penetrating the laminate in the laminating direction. Other points are the same as those described above.

【００１５】多連ネットワークチップ部品を大量生産す
る場合には、次のようにして製造すればよい。まず複数
枚のチップ状基板を切り出すことができる大形基板の前
記複数のチップ状基板が切り出される複数の領域の表面
に所定の間隔をあけて一対の半田付けランドを形成し、
複数の領域の裏面に前記一対の半田付けランドと対向す
る一対の半田付けランドを形成し、複数の領域に前記一
対の半田付けランドを貫通する一対の接続用貫通孔を含
むｎ個（ｎは６以上の偶数）の接続用貫通孔を、一対の
接続用貫通孔間の寸法を直径寸法とする仮想円に沿って
周方向に等しい間隔をあけて形成し、複数の領域にそれ
ぞれ一対の半田付けランドに跨がって電気素子体を形成
して電気素子体付きの大形基板を作る（大形基板製造工
程）。この大形基板製造工程により、複数の領域に形成
される一対の半田付けランドの位置が異なるｎ／２種類
の電気素子体付き大形基板を作る。そしてこれら電気素
子体付き大形基板の複数の領域に対応する複数の対応領
域を備えて該複数の対応領域に前記電気素子体付き大形
基板の前記複数の領域に形成された前記複数の接続用貫
通孔に整合する複数の対応貫通孔を形成した大形プリプ
レグを間に介してｎ／２種類の前記電気素子体付き大形
基板を積層して大形積層基板を形成する。次に、ｎ／２
種類の電気素子体付き大形基板の各接続用貫通孔が整合
されて大形積層基板に形成された複数の接続用貫通孔内
に、厚膜形成技術または薄膜形成技術を用いて前記電気
素子体付き大形積層基板の積層方向の少なくとも一方の
端部に位置する前記電気素子体付き大形積層基板の積層
方向外側に位置する基板面に設けられている前記各電極
部よりなる半田付けランドと電気的に接続される導電路
を形成する。最後に、大形積層基板を構成する電気素子
体付き大形基板の前記複数の領域からチップ状基板を切
り出すように大形積層基板を積層方向にカットして多連
ネットワークチップ部品を製造する。When mass-producing multiple network chip components, they may be manufactured as follows. First, a pair of solder lands are formed at predetermined intervals on the surface of a plurality of regions where the plurality of chip-shaped substrates are cut out of a large-sized substrate that can cut out a plurality of chip-shaped substrates,
A pair of soldering lands opposed to the pair of soldering lands is formed on the back surface of the plurality of regions, and a plurality of n (n is a number) including a pair of connection through holes penetrating the pair of soldering lands in the plurality of regions. (Even numbers of 6 or more) are formed at equal intervals in the circumferential direction along an imaginary circle whose diameter is the dimension between the pair of connection through holes, and a pair of solders is formed in each of the plurality of regions. An electric element body is formed so as to straddle the attachment land to make a large substrate with the electric element body (large substrate manufacturing process). By this large-sized substrate manufacturing process, n / 2 types of large-sized substrates with electric element bodies having different positions of a pair of soldering lands formed in a plurality of regions are manufactured. And a plurality of corresponding regions corresponding to a plurality of regions of the large substrate with electric element body, wherein the plurality of connections formed in the plurality of regions of the large substrate with electric element body are provided in the plurality of corresponding regions. A large laminated substrate is formed by stacking n / 2 types of large substrates with electric elements through a large prepreg having a plurality of corresponding through holes aligned with the through holes. Next, n / 2
The electric element is formed by using a thick-film forming technique or a thin-film forming technique in a plurality of connecting through-holes formed in a large-sized laminated substrate in which respective connecting through-holes of a large-sized substrate with electric element bodies are aligned. A soldering land comprising the electrode portions provided on a board surface located on the outer side in the laminating direction of the large laminated board with electric element located at at least one end in the laminating direction of the large laminated board with laminated body Forming a conductive path that is electrically connected to the conductive path. Finally, the large-sized laminated substrate is cut in the stacking direction so as to cut out the chip-shaped substrate from the plurality of regions of the large-sized substrate with the electric element body constituting the large-sized laminated substrate, thereby manufacturing a multiple network chip component.

【００１６】[0016]

【発明の実施の形態】図１乃至図６は、本発明に係る多
連ネットワークチップ部品における実施の形態の第１例
を示したものである。FIG. 1 to FIG. 6 show a first example of an embodiment of a multiple network chip component according to the present invention.

【００１７】この多連ネットワークチップ部品１は、一
方の基板面上に抵抗体，コンデンサ素子等の電気素子体
２1 ，２2 ，２3 が形成され且つ輪郭形状が正六角形形
状をなす同じ大きさの複数枚のチップ状基板３1 ，
３2 ，３3 がその中心を一致させるようにして絶縁層４
1 ，４2 を介して積層されて一体化された積層体５によ
り構成されている。The multiple network chip component 1 has the same size in which electrical elements 2 1 , 2 2 , 2 3 such as resistors and capacitor elements are formed on one substrate surface and the contour shape is a regular hexagonal shape. A plurality of chip-shaped substrates 3 1 ,
3 2, 3 3 is the insulating layer 4 so as to match the center
1, 4 is constituted 2 by the laminate 5 which is integrated are stacked through the.

【００１８】本例では、電気素子体２1 〜２3 が抵抗体
で形成されている例を示している。このような抵抗体よ
りなる電気素子体２1 〜２3 は、厚膜形成技術や薄膜形
成技術等を用いてチップ状基板３1 〜３3 上に形成され
ている。チップ状基板３1 〜３3 の材質は任意である
が、従来と同様のシート状のセラミックス基板や、耐熱
性を有する液晶ポリマーのような樹脂系の基板等で形成
されている。電気素子体２1 〜２3 の表面は、樹脂の被
覆体からなるオーバーコート層６で覆われている（図５
参照）。[0018] In this embodiment, an example in which the electric element body 2 1 to 2 3 is formed by the resistor. Such electric element body 2 1 to 2 3 consisting of resistors, such is formed on the chip-shaped substrate 3 1 to 3 3 using thick-film forming technique and a thin film forming technique or the like. The material of the chip-substrate 3 1 to 3 3 are optional, conventional and similar sheet-shaped ceramic substrate is formed of a substrate of resin such as liquid crystal polymer having heat resistance. Surface of the electric element body 2 1 to 2 3 is covered with an overcoat layer 6 made of a coating of the resin (FIG. 5
reference).

【００１９】これらチップ状基板３1 〜３3 には、その
中心Ｓを中心とする同じ半径の仮想円７（図３参照）に
沿って周方向に等しい間隔をあけて偶数個（本例では６
個）の接続用貫通孔８ａ〜８ｆが形成されている。各電
気素子体２1 〜２3 は、中心Ｓを間にして対向する一対
の接続用貫通孔（チップ状基板３1 では接続用貫通孔８
ａ，８ｄ、チップ状基板３2 では接続用貫通孔８ｂ，８
ｅ、チップ状基板３3では接続用貫通孔８ｃ，８ｅ）の
内部にそれぞれ電極部（チップ状基板３1 では電極部９
1a，９1d、チップ状基板３2 では電極部９2b，９2e、チ
ップ状基板３3では電極部９3c，９3f）を臨ませるよう
に形成されている。このように各電気素子体２1 〜２3
は、図３（Ａ）〜（Ｃ）に示すようにその両端の前述し
た電極部をチップ状基板３1 〜３3 毎に、チップ状基板
３1 では接続用貫通孔８ａ，８ｄ、チップ状基板３2 で
は接続用貫通孔８ｂ，８ｅ、チップ状基板３3 では接続
用貫通孔８ｃ，８ｅと違えることにより、各電気素子体
２1 〜２3 の向きが60°ずつ変えられている。[0019] These chip-like substrate 3 1 to 3 3, an even number (in this example at equidistant intervals in the circumferential direction along the same radius of the imaginary circle 7, around the center S (see FIG. 3) is 6
) Of connection through holes 8a to 8f. Each electrical element body 2 1 to 2 3, a pair of connection through opposed to between the center S hole (through-connection in the chip-shaped substrate 3 first hole 8
a, 8d, chip-like substrate 3 2 In connection through-hole 8b, 8
e, respectively electrode portion in the interior of the chip-like substrate 3 3 In connection through holes 8c, 8e) (chip-like substrate 3 1 The electrode portion 9
1a, 9 1d, are formed so as to face the chip-shaped substrate 3 2 The electrode portions 9 2b, 9 2e, chip-like substrate 3 3 The electrode portion 9 3c, a 9 3f). Thus the electric element assembly 2 1 to 2 3
Is FIG. 3 (A) ~ the above-mentioned electrode portions at both ends as shown in (C) for each chip-shaped substrate 3 1 to 3 3, chip-like substrate 3 1 In connection through holes 8a, 8d, chip-like substrate 3, 2 for connecting the through hole 8b, 8e, chip-like substrate 3 3 in connection through holes 8c, by made different and 8e, the orientation of each electric element assembly 2 1 to 2 3 is changed by 60 °.

【００２０】各電極部９1a，９1d、９2b，９2e、９3c，
９3fは、チップ状基板３1 では接続用貫通孔８ａ，８
ｄ、チップ状基板３2 では接続用貫通孔８ｂ，８ｅ、チ
ップ状基板３3 では接続用貫通孔８ｃ，８ｅの周囲を包
囲して、これらチップ状基板３1 〜３3 の縁部の上面と
下面とに設けられている。このような電極部９1a，
９1d、９2b，９2e、９3c，９3fは、例えば各チップ状基
板３1 〜３3 の両面に予め設けた銅箔をエッチングする
ことにより形成されている。これら電極部９1a，９1d、
９2b，９2e、９3c，９3fには、対応する電気素子体２1
〜２3 の両端が電気的に接続されている。Each of the electrode portions 9 1a , 9 1d , 9 2b , 9 2e , 9 3c ,
9 3f is a chip-shaped substrate 3 1 Connecting through holes 8a, 8
d, chip-like substrate 3 in the 2 connecting through holes 8b, 8e, chip-like substrate 3 3 In connection through holes 8c, surrounds the periphery of 8e, the upper surface of the edge of the chip-shaped substrate 3 1 to 3 3 And the lower surface. Such electrode portions 9 1a ,
9 1d, 9 2b, 9 2e , 9 3c, 9 3f is formed by etching the previously formed copper foil for example on both sides of each chip-shaped substrate 3 1 to 3 3. These electrode portions 9 1a , 9 1d ,
9 2b , 9 2e , 9 3c , and 9 3f have corresponding electric element bodies 2 1
To 2 3 of the both ends are electrically connected.

【００２１】絶縁層４1 ，４2 は、チップ状基板３1 〜
３3 がセラミックス基板で形成されている場合には、接
続性を考慮してセラミックスを用いることが好ましい。
この場合は、絶縁層４1 ，４2 を形成する材料として焼
成前の生のセラミックスシートを用いる。これら絶縁層
４1 ，４2 もチップ状基板３1 〜３3 と同じ大きさで正
六角形形状に形成され、各チップ状基板３1 〜３3 の接
続用貫通孔８ａ〜８ｆに対応して接続用貫通孔１０ａ〜
１０ｆがそれぞれ形成されている。The insulating layer 4 1, 4 2, chip-like substrate 3 1 -
If the 3 3 are formed in the ceramic substrate, it is preferable to use a ceramic in consideration of connectivity.
In this case, a raw ceramic sheet before firing is used as a material for forming the insulating layers 4 1 and 4 2 . These insulating layers 4 1, 4 2 are also formed in a regular hexagonal shape with the same size as the chip-like substrate 3 1 to 3 3, in correspondence with each chip-shaped substrate 3 1 to 3 3 of the connecting through holes 8a~8f Connection through holes 10a-
10f are respectively formed.

【００２２】このようなチップ状基板３1 〜３3 と絶縁
層４1 ，４2 とは、隣接するチップ状基板の間に絶縁層
が存在するように、また各チップ状基板３1 〜３3 と絶
縁層４1 ，４2 とに形成した偶数個の接続用貫通孔８ａ
〜８ｆ，１０ａ〜１０ｆが積層方向に整合し且つ整合し
たこれら接続用貫通孔が積層体５を積層方向に貫通する
複数本の接続用貫通孔１１ａ〜１１ｆを構成するように
積層されている。このようにしてチップ状基板３1 〜３
3 の間にセラミックスシートを介在させた状態で、その
積層方向から加圧しつつ加熱する工程で、該生のセラミ
ックスシートを焼成することにより各チップ状基板３1
〜３3 の層間が絶縁層４1 ，４2 を介して接合されて積
層体５が構成されている。[0022] Such a chip-like substrate 3 1 to 3 3 and the insulating layer 4 1, 4 2, as an insulating layer is present between the adjacent chip-like substrate, and each chip-shaped substrate 3 1 to 3 An even number of connecting through holes 8a formed in the insulating layers 3 and the insulating layers 4 1 and 4 2
8f and 10a to 10f are aligned in the stacking direction, and these aligned connection through holes are stacked so as to form a plurality of connection through holes 11a to 11f penetrating the laminate 5 in the stacking direction. In this way, the chip-like substrate 3 1 to 3
In the step of heating while pressing the ceramic sheet in the laminating direction with the ceramic sheet interposed between the chips 3, each chip-shaped substrate 3 1 is fired by firing the green ceramic sheet.
~ 3 3 layers laminated body 5 is joined through an insulating layer 4 1, 4 2 are formed.

【００２３】積層体５の積層方向の一方の端部に、換言
すれば積層体５の下端部に位置するチップ状基板３3 の
積層方向外側に位置する基板面には、図４（Ｃ）に示す
ように偶数個の接続用貫通孔１１ａ〜１１ｆの総てに対
応して偶数個の電極部９3a〜９3fが半田付けランドとし
て設けられている。[0023] One end of the stacking direction of the laminate 5, the substrate surface located in the stacking direction outside of the chip-substrate 3 3 located at the lower end of the laminated body 5 In other words, FIG. 4 (C) in response to all the even number of connection through holes 11a~11f an even number of electrode portions 9 3a to 9 3f is provided as a soldering land as shown in.

【００２４】複数本の接続用貫通孔１１ａ〜１１ｆの内
部には、対応する半田付けランドとしての電極部９3a〜
９3fに電気的に接続された導電路１２ａ〜１２ｆがそれ
ぞれ形成されている。これら導電路１２ａ〜１２ｆは、
厚膜導体（導電性ペーストを用いて形成する導体）また
は薄膜導体（メッキ、スパッタリング、蒸着等の薄膜形
成技術により形成される導体）により形成されている。
このような導電路１２ａ〜１２ｆの形成により、複数の
チップ状基板３1 〜３3 に形成された電気素子体２1 〜
２3 の電極部９1a，９1d、９2b，９2e、９3c，９3fが、
対応する導電路１２ａ〜１２ｆを介して、積層体５の積
層方向の一方の端部に位置するチップ状基板３3 の積層
方向外側に位置する基板面に設けられている対応する半
田付けランドとしての各電極部９3a〜９3fに電気的に接
続されている。[0024] Inside the plurality of connection through holes 11a to 11f, the electrode portions 9 3a ~ as the corresponding soldering lands
Electrically connected to conductive paths 12a~12f are formed on 9 3f. These conductive paths 12a to 12f are:
It is formed of a thick film conductor (a conductor formed using a conductive paste) or a thin film conductor (a conductor formed by a thin film forming technique such as plating, sputtering, or vapor deposition).
The formation of such a conductive path 12 a to 12 f, a plurality of chip-like substrate 3 1 to 3 3 to form electrical element body 2 1 -
2 3 electrode portion 9 1a, 9 1d, 9 2b , 9 2e, 9 3c, 9 3f is,
Via the corresponding conductive path 12 a to 12 f, as soldering lands corresponding provided on the substrate surface located in the stacking direction outside of the chip-substrate 3 3 located at one end of the stacking direction of the laminate 5 and it is electrically connected to the electrode portions 9 3a to 9 3f of.

【００２５】また、この積層体５の下端部に位置するチ
ップ状基板３3 の積層方向外側に位置する基板面には、
図４（Ｃ）に示すように隣接する半田付けランドとして
の電極部間、即ち隣接する半田付けランドとしての電極
部９3a〜９3f間に存在するようにして絶縁材料により橋
絡防止用の凸条部１３が放射状に形成されている。Further, the substrate surface located in the stacking direction outside of the chip-substrate 3 3 located at the lower end of the laminate 5,
Figure 4 between the electrodes of the soldering land adjacent as shown in (C), i.e. an insulating material so as to present between the electrode portion 9 3a to 9 3f as adjacent soldering lands for preventing bridging The ridges 13 are formed radially.

【００２６】このような構造の積層体５よりなる多連ネ
ットワークチップ部品１は、図１及び図２に示すよう
に、回路基板１４上に積層体５の積層方向が該回路基板
１４の板面に対して直交する向きとなるようにして、チ
ップ状基板３3 を下向きにして搭載される。回路基板１
４の板面には接続導体パターン１５ａ〜１５ｆが設けら
れ、これら接続導体パターン１５ａ〜１５ｆの端部は多
連ネットワークチップ部品１の半田付けランドとしての
電極部９3a〜９3fに対向し得るように設けられている。
接続導体パターン１５ａ〜１５ｆの端部と多連ネットワ
ークチップ部品１の半田付けランドとしての電極部９3a
〜９3fとは、対向部分でクリーム半田１６付けで接続さ
れている。As shown in FIGS. 1 and 2, the multiple network chip component 1 composed of the laminated body 5 having such a structure is arranged such that the lamination direction of the laminated body 5 is on the surface of the circuit board 14. as the orthogonal orientation relative to, it is mounted by a chip-like substrate 3 3 downwards. Circuit board 1
The fourth plate surface is provided connection conductor patterns 15a to 15f, the end portions of the connecting conductor patterns 15a to 15f may be opposed to the electrode portion 9 3a to 9 3f as multiple-network soldering lands of the chip component 1 It is provided as follows.
Electrode portion 9 3a as soldering land end of the connection conductor patterns 15a~15f and multiple-network chip components 1
The to 9 3f, they are connected by cream solder 16 with at opposing portions.

【００２７】このように回路基板１４の板面に対して上
方にチップ状基板３1 〜３3 が積層されていて電気素子
体２1 〜２3 が立体的に配置されている多連ネットワー
クチップ部品１によれば、平面的に電気素子体を配置し
ている従来の多連ネットワークチップ部品に比べて取付
け面積が小さくなる。このため立体的に配置される電気
素子体の数を増やしても、積層されるチップ状基板の大
きさ（面積）は、必要な複数の半田付けランドが形成可
能な大きさ（面積）であればよく、従来のように平面的
に電気素子体を並べる構成と比べると、部品の取付け面
積を大幅に小さくできる。そのため電子部品の回路基板
上への実装密度を上げることができる。The multiple-network chip in this way upwards have a chip-like substrate 3 1 to 3 3 are laminated electric element body with respect to the plate surface of the circuit board 14 2 1 to 2 3 is arranged three-dimensionally According to the component 1, the mounting area is smaller than that of the conventional multiple network chip component in which the electric element bodies are arranged in a plane. Therefore, even if the number of three-dimensionally arranged electric element bodies is increased, the size (area) of the chip-shaped substrate to be laminated is a size (area) capable of forming a plurality of necessary soldering lands. As compared with the conventional configuration in which the electric element bodies are arranged in a plane as in the related art, the mounting area of the components can be significantly reduced. Therefore, the mounting density of the electronic components on the circuit board can be increased.

【００２８】半田付けランドの数が多くなると、隣接す
る半田付けランド間の距離が短くなって半田付けランド
間における半田の短絡が発生する可能性が大きくなる
が、半田付けランド間における半田の短絡を防止するた
めに、半田付けランド間に短絡（橋絡）防止用の凸条部
１３を絶縁性ペースト等を用いて形成しておけば、チッ
プ状基板の大きさをあまり大きくしなくても、半田付け
ランド間における半田の短絡（橋絡）を防止できる。As the number of soldering lands increases, the distance between adjacent soldering lands becomes shorter and the possibility of short-circuiting between the soldering lands increases. In order to prevent the problem, if the protruding ridge 13 for preventing a short circuit (bridge) is formed between the soldering lands using an insulating paste or the like, the size of the chip-shaped substrate does not need to be too large. Also, it is possible to prevent a short circuit (bridge) of the solder between the soldering lands.

【００２９】また、チップ状基板３1 〜３3 の輪郭形状
を図示のような正六角形の如き正多角形形状とした場合
において、これらチップ状基板３1 〜３3 にその中心Ｓ
を中心とする仮想円７に沿って周方向に等しい間隔をあ
けて偶数個の接続用貫通孔８ａ〜８ｆを形成し、また電
気素子体２1 〜２3 は前記中心Ｓを間にして対向する一
対の接続用貫通孔８ａ，８ｄ、８ｂ，８ｅ、８ｃ，８ｆ
の内部にそれぞれ電極部９1a，９1d、９2b，９2e、
９3c，９3fを臨ませるように形成すると、チップ状基板
３1 〜３3 を所定角度（この場合は60°）ずつその中心
Ｓを中心にして回転させて回し積みすることにより、各
チップ状基板３1 〜３3 の電気素子体２1 〜２3 を、下
端のチップ状基板３3 の板面に設けられた順次対応する
半田付けランドとしての電極部９3a〜９3fに接続するこ
とができる。Further, in the case of a regular hexagonal such regular polygonal shape as shown chipped substrate 3 1 to 3 3 contour, the center S in these chip-like substrate 3 1 to 3 3
The at equidistant intervals in the imaginary circle 7 circumferentially along the centered form an even number of connection through holes 8 a to 8 f, also the electric element body 2 1 to 2 3 to between the center S counter Pair of connection through holes 8a, 8d, 8b, 8e, 8c, 8f
Inside each of the electrode portions 9 1a , 9 1d , 9 2b , 9 2e ,
9 When 3c, 9 formed so as to 3f the face (in this case 60 °) tip-like substrate 3 1 to 3 3 predetermined angle by loading turning by rotate about its center S, each chip the Jo substrate 3 1 to 3 3 of the electric element body 2 1 to 2 3 is connected to the electrode portion 9 3a to 9 3f as sequentially corresponding soldering land provided on the plate surface of the chip-substrate 3 3 of the lower end be able to.

【００３０】図７乃至図１０は、本発明に係る多連ネッ
トワークチップ部品１における実施の形態の第２例を示
したものである。FIGS. 7 to 10 show a second example of the embodiment of the multiple network chip component 1 according to the present invention.

【００３１】この多連ネットワークチップ部品１におい
ては、第１例でチップ状基板３1 〜３3 に設けられてい
た接続用貫通孔８ａ〜８ｆの代わりに接続用溝部８ａ´
〜８ｆ´がこれらチップ状基板３1 〜３3 の縁部に開口
させて設けられ、第１例で絶縁層４1 ，４2 に設けられ
ていた接続用貫通孔１０ａ〜１０ｆの代わりに接続用溝
部１０ａ´〜１０ｆ´がこれら絶縁層４1 ，４2 の縁部
に開口させて設けられている。このようなチップ状基板
３1 〜３3 と絶縁層４1 ，４2 とは、隣接するチップ状
基板の間に絶縁層が存在するように、また各チップ状基
板３1 〜３3 と絶縁層４1 ，４2 とに形成した偶数個の
接続用溝部８ａ´〜８ｆ´，１０ａ´〜１０ｆ´が積層
方向に整合し且つ整合したこれら接続用溝部が積層体５
を積層方向に延びる複数本の接続用溝部１１ａ´〜１１
ｆ´を構成するように積層されている。これら接続用溝
部１１ａ´〜１１ｆ´の内部には、対応する半田付けラ
ンドとしての電極部９3a〜９3fに電気的に接続された導
電路１２ａ〜１２ｆがそれぞれ形成されている。その他
の構成は、前述した第１例と同様になっており、対応す
る部分には同一符号を付けて示している。[0031] In this multiple-network chip components 1, grooves for connection instead of connection through holes 8a~8f which is provided in the chip-substrate 3 1 to 3 3 in the first embodiment 8a'
~8f' is provided is opened to the edge of the chip-shaped substrate 3 1 to 3 3, connected in place of the insulating layer 4 1, 4 through holes 10a~10f connection which is provided in the 2 in the first example use groove 10a'~10f' is provided is opened to the edge of the insulating layer 4 1, 4 2. Insulated from such a chip-shaped substrate 3 1 to 3 3 insulating layer 4 1, 4 2 and, as the insulating layer is present between the adjacent chip-like substrate and each chip-shaped substrate 3 1 to 3 3 The even number of connection grooves 8a 'to 8f' and 10a 'to 10f' formed in the layers 4 1 and 4 2 are aligned in the stacking direction, and the aligned connection grooves are stacked 5
Connecting grooves 11a 'to 11 extending in the stacking direction
f ′. These internal connection groove 11A'～11f', corresponding electrically connected to the electrode portion 9 3a to 9 3f as soldering lands has been conducting path 12a~12f are formed. Other configurations are the same as those of the above-described first example, and corresponding portions are denoted by the same reference numerals.

【００３２】このような構造でも、第１例と同様の効果
を得ることができる。特にこの例のように接続用溝部１
１ａ´〜１１ｆ´が積層体５の周囲の表面に開口させて
設けられていると、回路基板１４の接続導体パターン１
５ａ〜１５ｆの端部に対する半田付けランドとしての電
極部９3a〜９3fの半田１６付け接続をこれら溝を利用し
て容易に行うことができる。With such a structure, the same effect as in the first example can be obtained. In particular, as in this example, the connection groove 1
When 1 a ′ to 11 f ′ are provided in the peripheral surface of the laminate 5 so as to be open, the connection conductor pattern 1 of the circuit board 14
An electrode portion 9 3a to 9 3f of the solder 16 with the connection of the soldering land relative to the end of 5a~15f can be easily by taking advantage of these grooves.

【００３３】図１１は、本発明に係る多連ネットワーク
チップ部品１における実施の形態の第３例を示したもの
である。FIG. 11 shows a third embodiment of the multiple network chip component 1 according to the present invention.

【００３４】この多連ネットワークチップ部品１におい
ては、積層体５に設ける導電路１２ａ〜１２ｆが、前述
した第１例のように接続用貫通孔のみを利用して形成し
たり、前述した第２例のように接続用溝部のみを利用し
て形成するもと違って、接続用貫通孔１２ａ，１２ｃ，
１２ｅと接続用溝部１２ｂ´，１２ｄ´，１２ｆ´とが
交互に設けられて形成されている。その他の構成は、前
述した第１例，第２例と同様になっており、対応する部
分には同一符号を付けて示している。In the multiple network chip component 1, the conductive paths 12a to 12f provided in the multilayer body 5 are formed by using only the connection through holes as in the first example described above, or may be formed by using the second Unlike the example, which is formed using only the connection groove, the connection through holes 12a, 12c,
12e and connection grooves 12b ', 12d', 12f 'are provided alternately. Other configurations are the same as those of the first and second examples described above, and corresponding portions are denoted by the same reference numerals.

【００３５】このような構造でも、第１例や第２例と同
様の効果を得ることができる。With such a structure, the same effects as those of the first and second examples can be obtained.

【００３６】上記第１例〜第３例では、積層体５内に相
互に独立した電気素子体２1 〜２3が平行する向きで上
下に立体的に内蔵されている例について示したが、本発
明はこれに限定されるものではなく、次に示す第４例の
ように電気素子体２1 〜２3がスター結線で上下に立体
的に内蔵されているものもある。In the first to third examples described above, examples are shown in which the mutually independent electric element bodies 2 1 to 2 3 are vertically and three-dimensionally embedded in the laminate 5 in parallel directions. the present invention is not limited thereto, the fourth example electric element body 2 1 to 2 3, as shown below are some of which are built three-dimensionally vertically in star connection.

【００３７】図１２乃至図１５は、本発明に係る多連ネ
ットワークチップ部品１における実施の形態の第４例を
示したものである。FIGS. 12 to 15 show a fourth embodiment of the multiple network chip component 1 according to the present invention.

【００３８】この多連ネットワークチップ部品１におい
ては、図１３，図１４に示すように各チップ状基板３1
〜３3 の中心に接続用貫通孔８ｓがそれぞれ設けられ、
図１５に示すように各絶縁層４1 ，４2 の中心にも接続
用貫通孔１０ｓがそれぞれ設けられている。図１３，図
１４に示すように各チップ状基板３1 〜３3 の中心の上
下の面には、接続用貫通孔８ｓを包囲して電極部１７1
〜１７3 が設けられている。これらチップ状基板３1 〜
３3 の基板面上には、電気素子体２1a，２1b、２2a，２
2b、２3a，２3bが設けられている。電気素子体２1a〜２
3aは、チップ状基板３1 では図１３（Ａ）に示すように
接続用貫通孔８ｓと接続用貫通孔８ａとに跨がり、チッ
プ状基板３2 では図１３（Ｂ）に示すように接続用貫通
孔８ｓと接続用貫通孔８ｂとに跨がり、チップ状基板３
3 では図１３（Ｃ）に示すように接続用貫通孔８ｓと接
続用貫通孔８ｃとに跨がり、それらの内部にそれぞれ電
極部１７1 ，９1a、１７2 ，９2b、１７3 ，９3cを臨ま
せるように形成されている。各電極部１７1 ，９1a、１
７2 ，９2b、１７3 ，９3cは、チップ状基板３1 では接
続用貫通孔８ｓ，８ａ、チップ状基板３2 では接続用貫
通孔８ｓ，８ｂ、チップ状基板３3 では接続用貫通孔８
ｓ，８ｃの周囲を包囲して、これらチップ状基板３1 〜
３3 の上面と下面とに設けられている。また、電気素子
体２1b〜２3bは、チップ状基板３1 では図１３（Ａ）に
示すように接続用貫通孔８ｓと接続用貫通孔８ｄとに跨
がり、チップ状基板３2 では図１３（Ｂ）に示すように
接続用貫通孔８ｓと接続用貫通孔８ｅとに跨がり、チッ
プ状基板３3 では図１３（Ｃ）に示すように接続用貫通
孔８ｓと接続用貫通孔８ｆとに跨がり、それらの内部に
それぞれ電極部１７1 ，９1d、１７2 ，９2e、１７3 ，
９3fを臨ませるように形成されている。各電極部１
７1 ，９1d、１７2 ，９2e、１７3 ，９3fは、チップ状
基板３1 では接続用貫通孔８ｓ，８ｄ、チップ状基板３
2 では接続用貫通孔８ｓ，８ｅ、チップ状基板３3 では
接続用貫通孔８ｓ，８ｆの周囲を包囲して、これらチッ
プ状基板３1 〜３3 の上面と下面とに設けられている。
積層体５の積層方向の一方の端部に、換言すれば積層体
５の下端部に位置するチップ状基板３3の積層方向外側
に位置する基板面には、図１４（Ｃ）に示すように偶数
個の接続用貫通孔８ａ〜８ｆの総てに対応して偶数個の
電極部９3a〜９3fが半田付けランドとして設けられてい
る。[0038] In this multiple-network chip components 1, 13, the chip-like substrate shown in FIG. 14 3 1
Connection through hole 8s to ~ 3 3 of the center are respectively provided,
Each insulating layer 4 1, 4 through holes 10s for connection to second center as shown in FIG. 15, respectively. 13, the upper and lower surfaces of the center of each chip-shaped substrate 3 1 to 3 3 as shown in FIG. 14, the electrode portion 17 1 surrounding the connection through-hole 8s
To 17 3 is provided. These chip-like substrate 3 1 -
3 On the third substrate surface, an electric element assembly 2 1a, 2 1b, 2 2a , 2
2b , 23a and 23b are provided. Electric element body 2 1a to 2
3a is connected as shown in the chip-substrate 3 1 in FIG. 13 straddles on the connection through-hole 8a and the connecting through-hole 8s (A), a chip-like substrate 3 2 in FIG. 13 (B) The chip-shaped substrate 3 extends over the connecting through-hole 8s and the connecting through-hole 8b.
In FIG. 3 , as shown in FIG. 13 (C), it straddles the connection through-hole 8s and the connection through-hole 8c, and has the electrode portions 17 1 , 9 1a , 17 2 , 9 2b , 17 3 , 9 inside thereof. It is formed to face 3c . Each electrode part 17 1 , 9 1a , 1
7 2, 9 2b, 17 3 , 9 3c is a chip-shaped substrate 3 1 In connection through-hole 8s, 8a, chip-like substrate 3 at 2 connection holes 8s, 8b, through connecting the chip-like substrate 3 3 Hole 8
s, surrounds the periphery of 8c, these chip-like substrate 3 1 -
3 3 provided on the upper and lower surfaces. The electric element assembly 2 1b to 2 3b are chip-like substrate 3 1 in FIG. 13 straddles on the connection through-hole 8d and the connecting through hole 8s (A), the in chip-like substrate 3 2 Fig. 13 (B) connection through as shown in hole 8s and the connecting through hole 8e and the straddling, for connection with the connection through-hole 8s as shown in FIG. 13 (C) in the chip-shaped substrate 3 3 holes 8f And electrode portions 17 1 , 9 1d , 17 2 , 9 2e , 17 3 ,
It is formed so as to face the 9 3f. Each electrode part 1
7 1, 9 1d, 17 2 , 9 2e, 17 3, 9 3f is a chip-shaped substrate 3 1 In connection through-hole 8s, 8d, chip-like substrate 3
In 2 connection holes 8s, 8e, chip-like substrate 3 3 In connection through-hole 8s, surrounds the periphery of 8f, are provided on the upper and lower surfaces of the chip-shaped substrate 3 1 to 3 3.
At one end in the stacking direction of the laminate 5, the substrate surface located in the stacking direction outside of the chip-substrate 3 3 located at the lower end of the laminated body 5 In other words, as shown in FIG. 14 (C) an even number of electrode portions 9 3a to 9 3f are provided as the soldering lands corresponding to all the even number of connection through holes 8a~8f to.

【００３９】このようなチップ状基板３1 〜３3 と絶縁
層４1 ，４2 とが図１２に示すように交互に積層されて
一体化されてなる積層体５では、接続用貫通孔８ｓ，１
０ｓが積層方向に整合したこれら接続用貫通孔により、
積層体５を積層方向に貫通する１本の接続用貫通孔１１
ｓが構成されている。この接続用貫通孔１１ｓの内部に
も、対応する半田付けランドとしての電極部１７3 に電
気的に接続された導電路１２ｓが形成されている。[0039] In the multilayer body 5 formed by integrally stacked alternately as shown in such a chip-shaped substrate 3 1 to 3 3 and the insulating layer 4 1, 4 2 Togazu 12, connecting through hole 8s , 1
0s are aligned in the stacking direction by these connecting through holes,
One connection through-hole 11 penetrating the laminate 5 in the lamination direction
s is configured. Also inside the connection holes 11s, which are electrically connected to conductive paths 12s to the electrode portion 17 3 of the corresponding soldering lands are formed.

【００４０】このようにすると、電気素子体２1a〜２3a
及び２1b〜２3bを導電路１２ｓによるスター結線で上下
に立体的に内蔵させた多連ネットワークチップ部品１を
得ることができる。In this manner, the electric element bodies 2 1a to 2 3a
And 2 1b to 2 3b can a conductive path 12s by obtaining a multiple-network chip components 1 three-dimensionally is built up and down in star connection.

【００４１】また、積層されるチップ状基板３1 〜３3
に形成される電気素子体の種類は、上記例のような１種
類ではなく、複数種類の電気素子体が１つのチップ状基
板に形成されていてもよい。更に、積層されるチップ状
基板毎に電気素子体が異なっていてもよい。またネット
ワークの回路構成に応じて、１つの導電路または１つの
半田付けランドに２枚以上のチップ状基板に形成された
電気素子体の電極部が電気的に接続されてもよい。Further, the chip-shaped substrate 3 1 to 3 3 stacked
The type of the electric element body formed in (1) is not limited to one kind as in the above example, and a plurality of kinds of electric element bodies may be formed on one chip-shaped substrate. Further, the electric element body may be different for each chip-shaped substrate to be laminated. Further, depending on the circuit configuration of the network, the electrode portions of the electric element bodies formed on two or more chip-shaped substrates may be electrically connected to one conductive path or one soldering land.

【００４２】上記各例では、電極部をチップ状基板３1
〜３3 の上下の面に共に設けたが、一番下側のチップ状
基板３3 以外のチップ状基板３1 ，３2 では電極部をこ
れらチップ状基板の上面のみに設けてもよい。このよう
なチップ状基板３1 〜３3 を積層して積層体５を形成す
る場合には、前述した絶縁層４1 ，４2 を省略してその
代わり接着剤により一体化することができる。In each of the above examples, the electrode portion is connected to the chip-shaped substrate 3 1
Is provided together to 3 3 and below the plane of may be provided only on the upper surface of the chip-like substrates bottom side of the chip-substrate 3 3 chip-like substrate 3 1 other than, 3 2, electrode portions. When such a chip-shaped substrate 3 1 to 3 3 to form a laminate 5 and lamination can be integrated by alternatively adhesive omit insulating layer 4 1, 4 2 described above.

【００４３】また、各接続用貫通孔または接続用溝部に
対応して積層体５の一番下側のチップ状基板３3 の下面
に設けた半田付けランドとしての電極部９3a〜９3fと凸
条部１３とを、積層体５の一番上のチップ状基板３1 の
上面にも同様に設けることができる。このようにする
と、積層体５を上下の方向性を区別することなく、回路
基板１４に搭載することができる。[0043] Further, the electrode portion 9 3a to 9 3f as soldering land provided on the lower surface of the bottom side of the chip-substrate 3 3 of the laminated body 5 so as to correspond to each connection through hole or groove for connection and a convex portion 13 can be provided as well to the top of the upper surface of the chip-substrate 3 1 of the laminate 5. In this way, the stacked body 5 can be mounted on the circuit board 14 without distinguishing between the upper and lower directions.

【００４４】また、チップ状基板３1 〜３3 の形状は、
前述した正多角形に限らず、円形でもよい。さらに、こ
れらチップ状基板の積層枚数は、前述した３枚に限ら
ず、任意でよい。[0044] The shape of the chip-substrate 3 1 to 3 3,
The shape is not limited to the regular polygon described above, and may be a circle. Furthermore, the number of stacked chip-shaped substrates is not limited to the three described above, and may be any number.

【００４５】また、チップ状基板３1 〜３3 に設ける電
極部の形状は、図示したような四角形に限定されるもの
ではなく、円形等であってもよい。Further, the shape of the electrode portion provided on the chip-substrate 3 1 to 3 3 are not intended to be limited to a square as illustrated, may be circular or the like.

【００４６】次に、上述した如き多連ネットワークチッ
プ部品１の製造方法を、図１乃至図６に示す第１例の多
連ネットワークチップ部品１を例にとって、図１６〜図
２０を参照して説明する。Next, a method of manufacturing the multiple network chip component 1 as described above will be described with reference to FIGS. 16 to 20 taking the multiple network chip component 1 of the first example shown in FIGS. 1 to 6 as an example. explain.

【００４７】この場合には、図１６〜図１８に示すよう
な複数枚のチップ状基板を切り出すことができる大きさ
の大形基板１８Ａ，１８Ｂ，１８Ｃを、チップ状基板の
積層枚数だけ、この例では３枚用意する。In this case, the large substrates 18A, 18B, and 18C each having a size capable of cutting out a plurality of chip substrates as shown in FIGS. In the example, three sheets are prepared.

【００４８】１枚の大形基板１８Ａには、図１６に示す
ように複数のチップ状基板が切り出される複数の領域１
９，１９…を縦横に整列させて設け、これら領域１９，
１９…の表面に図３（Ａ）に相当する一対の電極部
９1a，９1dを所定の間隔をあけてそれぞれ設ける。ま
た、これら複数の領域１９，１９…の裏面にも、一対の
電極部９1a，９1dと対向する一対の電極部９1a，９1dを
形成する。As shown in FIG. 16, a plurality of areas 1 from which a plurality of chip-shaped substrates are cut out are formed on one large-sized substrate 18A.
9, 19,... Are arranged vertically and horizontally.
A pair of electrode portions 9 1a and 9 1d corresponding to FIG. 3 (A) are provided at predetermined intervals on the surface of. Also, a pair of electrode portions 9 1a , 9 1d facing the pair of electrode portions 9 1a , 9 1d is formed on the back surface of the plurality of regions 19, 19.

【００４９】他の１枚の大形基板１８Ｂには、図１７に
示すように複数のチップ状基板が切り出される複数の領
域１９，１９…を縦横に整列させて設け、これら領域１
９，１９…の表面に図３（Ｂ）に相当する一対の電極部
９2b，９2eを所定の間隔をあけてそれぞれ設ける。ま
た、これら複数の領域１９，１９…の裏面にも、一対の
電極部９2b，９2eと対向する一対の電極部９2b，９2eを
形成する。As shown in FIG. 17, a plurality of regions 19, 19,... From which a plurality of chip-shaped substrates are cut out are arranged on the other large substrate 18B in a matrix.
A pair of electrode portions 9 2b and 9 2e corresponding to FIG. 3B are provided on the surfaces of 9, 19... At predetermined intervals. Also, a pair of electrode portions 9 2b , 9 2e facing the pair of electrode portions 9 2b , 9 2e are formed on the back surfaces of the plurality of regions 19, 19.

【００５０】最後の１枚の大形基板１８Ｃには、図１８
に示すように複数のチップ状基板が切り出される複数の
領域１９，１９…を縦横に整列させて設け、これら領域
１９，１９…の表面に図３（Ｃ）に相当する一対の電極
部９3c，９3fを所定の間隔をあけてそれぞれ設ける。ま
た、これら複数の領域１９，１９…の裏面にも、一対の
電極部９3c，９3fと対向する一対の半田付けランドとし
ての電極部９3c，９3fを含む半田付けランドとしての電
極部９3a〜９3fを形成する。さらにこれら複数の領域１
９，１９…の裏面には、図４（Ｃ）に示すように隣接す
る半田付ランドとしての電極部間、即ち隣接する半田付
けランドとしての電極部９3a〜９3f間に存在するように
して絶縁材料により橋絡防止用の凸条部１３を放射状に
形成する。The last one large substrate 18C has
As shown in FIG. 3, a plurality of regions 19, 19... From which a plurality of chip-shaped substrates are cut out are arranged vertically and horizontally, and a pair of electrode portions 93c corresponding to FIG. , 93f are provided at predetermined intervals. Further, on the back surface of the plurality of regions 19, 19 ..., the electrode portion of the soldering land including the electrode portion 9 3c, 9 3f as a pair of soldering lands opposed to the pair of electrode members 9 3c, 9 3f 9 3a to 9 3f is formed. Further, these plural areas 1
9 and 19 in the ... rear surface of, so as to exist between 4 between the electrodes of the soldering lands adjacent as shown in (C), i.e. the electrode portion 9 3a to 9 3f as adjacent soldering land By using an insulating material, the ridges 13 for preventing bridging are formed radially.

【００５１】これら大形基板１８Ａ，１８Ｂ，１８Ｃの
各領域１９，１９…には、一対の電極部（大形基板１８
Ａでは電極部９1a，９1d、大形基板１８Ｂでは電極部９
2b，９2e、大形基板１８Ｃでは半田付けランドとしての
電極部９3c，９3f）を貫通する一対の接続用貫通孔（大
形基板１８Ａでは接続用貫通孔８ａ，８ｄ、大形基板１
８Ｂでは接続用貫通孔８ａ，８ｄ、大形基板１８Ｃでは
接続用貫通孔８ｃ，８ｆ）を含むｎ個（ｎは６以上の偶
数）、本例では６個の接続用貫通孔８ａ〜８ｆを、前述
した一対の接続用貫通孔間の寸法を直径寸法とする仮想
円７に沿って周方向に等しい間隔をあけて形成し、また
複数の領域１９，１９…にそれぞれ前述した一対の電極
部（大形基板１８Ａでは電極部９1a，９1d、大形基板１
８Ｂでは電極部９2b，９2e、大形基板１８Ｃでは半田付
けランドとしての電極部９3c，９3f）に跨がって電気素
子体（大形基板１８Ａでは電気素子体２1 、大形基板１
８Ｂでは電気素子体２2 、大形基板１８Ｃでは電気素子
体２3 ）を形成して電気素子体付き大形基板２０Ａ，２
０Ｂ，２０Ｃをそれぞれ作る（大形基板製造工程）。Each of the regions 19, 19,... Of the large substrates 18A, 18B, 18C has a pair of electrode portions (the large substrate 18).
A, the electrode portions 9 1a and 9 1d , and the large substrate 18B
2b , 9 2e , a pair of connection through holes (electrodes 9 3c , 9 3f ) as soldering lands in the large substrate 18C (connection through holes 8a, 8d in the large substrate 18A, and a large substrate 1).
8B, n (n is an even number equal to or greater than 6) including the connection through holes 8a and 8d and the connection through holes 8c and 8f in the large substrate 18C, and in this example, six connection through holes 8a to 8f. Are formed at equal intervals in the circumferential direction along an imaginary circle 7 whose diameter is the dimension between the pair of connection through holes described above, and the pair of electrode portions described above are provided in a plurality of regions 19, 19, respectively. (In the large substrate 18A, the electrode portions 9 1a and 9 1d and the large substrate 1
8B the electrode portion 9 2b, 9 2e, the electrode portion 9 3c as soldering land in large substrate 18C, 9 electric element assembly straddling 3f) (large board electrical element body 2 1, 18A, large Substrate 1
In FIG. 8B, the electric element body 2 2 is formed , and in the large substrate 18C, the electric element body 2 3 ) is formed.
0B and 20C are produced (large substrate manufacturing process).

【００５２】この電気素子体付き大形基板２０Ａ，２０
Ｂ，２０Ｃの製造工程により、複数の領域１９，１９…
に形成される一対の電極部の位置が異なるｎ／２種類、
本例ではｎ＝６ゆえ、３種類の電気素子体付き大形基板
２０Ａ，２０Ｂ，２０Ｃが得られる。The large substrates 20A and 20
Due to the manufacturing process of B, 20C, a plurality of regions 19, 19.
N / 2 types in which the positions of a pair of electrode portions formed in
In this example, since n = 6, three types of large substrates 20A, 20B, and 20C with electric element bodies can be obtained.

【００５３】次に、これら電気素子体付き大形基板２０
Ａ，２０Ｂ，２０Ｃの複数の領域１９，１９…に対応す
る図１９に示す如き複数の対応領域２１，２１…を備え
て該複数の対応領域２１，２１…に各電気素子体付き大
形基板２０Ａ，２０Ｂ，２０Ｃの複数の領域１９，１９
…に形成された複数の接続用貫通孔８ａ〜８ｆに整合す
る複数の対応貫通孔１０ａ〜１０ｆを形成した大形プリ
プレグ２２…を間に介してｎ／２種類、本例では３種類
の電気素子体付き大形基板２０Ａ，２０Ｂ，２０Ｃを積
層して図２０に示す如き大形積層基板２３を形成する。Next, these large-sized substrates 20 with electric element bodies will be described.
A plurality of corresponding regions 21, 21... Corresponding to the plurality of regions 19, 19A. Multiple areas 19, 19 of 20A, 20B, 20C
.., And in this example, three types of electricity through a large prepreg 22 having a plurality of corresponding through-holes 10a to 10f aligned with the plurality of connection through-holes 8a to 8f formed in the. The large substrates 20A, 20B, and 20C with element bodies are laminated to form a large laminated substrate 23 as shown in FIG.

【００５４】しかる後、３種類の電気素子体付き大形基
板２０Ａ，２０Ｂ，２０Ｃの各接続用貫通孔８ａ〜８ｆ
が整合されて大形積層基板２３に形成された複数の接続
用貫通孔１１ａ〜１１ｆ内に、厚膜形成技術または薄膜
形成技術を用いて対応する半田付けランドとしての電極
部９3a〜９3fと電気的に接続される導電路１２ａ〜１２
ｆを形成する。最後に、大形積層基板２３を構成する電
気素子体付き大形基板２０Ａ，２０Ｂ，２０Ｃの複数の
領域１９，１９…からチップ状基板３1 ，３2，３3 を
切り出すように大形積層基板２３を積層方向に正六角形
のカットラインＣａまたは円形のカットラインＣｂに沿
ってカットして図１に示す如き多連ネットワークチップ
部品１を製造する。Thereafter, the connection through holes 8a to 8f of the three types of large substrates 20A, 20B, and 20C with electric element bodies are provided.
More in connection through holes 11a to 11f, the electrode portion 9 3a to 9 3f as soldering lands corresponding with the thick-film forming technique or a thin film forming technique but formed large multilayer substrate 23 are aligned Paths 12a to 12 electrically connected to
Form f. Finally, the chip-shaped substrates 3 1 , 3 2 , 3 3 are cut out from the plurality of regions 19, 19... Of the large substrates 20 A, 20 B, 20 C with electric elements constituting the large laminated substrate 23. The substrate 23 is cut along the regular hexagonal cut line Ca or the circular cut line Cb in the laminating direction to manufacture the multiple network chip component 1 as shown in FIG.

【００５５】このようにして多連ネットワークチップ部
品１の製造を行うと、同じ構造のものを容易に量産する
ことができる。When the multiple network chip parts 1 are manufactured in this manner, the same structure can be easily mass-produced.

【００５６】[0056]

【発明の効果】本発明に係る多連ネットワークチップ部
品では、搭載すべき回路基板の板面に対して上方に複数
のチップ状基板が積層されていて、これらチップ状基板
に設けられた電気素子体が立体的に配置された構造にな
っているので、平面的に電気素子体を配置している従来
の多連ネットワークチップ部品に比べて取付け面積が小
さくなる利点がある。このため立体的に配置される電気
素子体の数を増やしても、積層されるチップ状基板の大
きさ（面積）は、必要な複数の半田付けランドが形成可
能な大きさ（面積）であればよく、従来のように平面的
に電気素子体を並べる構成と比べると、部品の取付け面
積を大幅に小さくでき、このため電子部品の回路基板上
への実装密度を上げることができる。In the multiple network chip component according to the present invention, a plurality of chip-like substrates are laminated above the board surface of the circuit board to be mounted, and the electric elements provided on these chip-like substrates are provided. Since the body has a three-dimensionally arranged structure, there is an advantage that the mounting area is smaller than that of a conventional multiple network chip component in which electric elements are arranged two-dimensionally. Therefore, even if the number of three-dimensionally arranged electric element bodies is increased, the size (area) of the chip-shaped substrate to be laminated is a size (area) capable of forming a plurality of necessary soldering lands. As compared with a conventional configuration in which the electric element bodies are arranged in a plane as in the related art, the mounting area of the components can be significantly reduced, so that the mounting density of the electronic components on the circuit board can be increased.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明に係る多連ネットワークチップ部品にお
ける実施の形態の第１例を回路基板上に搭載した状態を
示す斜視図である。FIG. 1 is a perspective view showing a state in which a first example of an embodiment of a multiple network chip component according to the present invention is mounted on a circuit board.

【図２】本発明に係る多連ネットワークチップ部品にお
ける実施の形態の第１例を回路基板上に搭載した状態を
示す側面図である。FIG. 2 is a side view showing a state in which the first example of the embodiment of the multiple network chip component according to the present invention is mounted on a circuit board.

【図３】（Ａ）〜（Ｃ）は図１に示す多連ネットワーク
チップ部品を構成している各チップ状基板の平面図であ
る。3 (A) to 3 (C) are plan views of each chip-like substrate constituting the multiple network chip component shown in FIG. 1;

【図４】（Ａ）〜（Ｃ）は図１に示す多連ネットワーク
チップ部品を構成している各チップ状基板の底面図であ
る。4 (A) to 4 (C) are bottom views of each chip-like substrate constituting the multiple network chip component shown in FIG. 1;

【図５】図３のＸ−Ｘ線断面図である。FIG. 5 is a sectional view taken along line XX of FIG. 3;

【図６】図１に示す多連ネットワークチップ部品で用い
ている絶縁層の平面図である。FIG. 6 is a plan view of an insulating layer used in the multiple network chip component shown in FIG.

【図７】本発明に係る多連ネットワークチップ部品にお
ける実施の形態の第２例を回路基板上に搭載した状態を
示す斜視図である。FIG. 7 is a perspective view showing a state in which a second example of the embodiment of the multiple network chip component according to the present invention is mounted on a circuit board.

【図８】（Ａ）〜（Ｃ）は図７に示す多連ネットワーク
チップ部品を構成している各チップ状基板の平面図であ
る。8 (A) to 8 (C) are plan views of each chip-like substrate constituting the multiple network chip component shown in FIG. 7;

【図９】（Ａ）〜（Ｃ）は図７に示す多連ネットワーク
チップ部品を構成している各チップ状基板の底面図であ
る。FIGS. 9A to 9C are bottom views of each chip-like substrate constituting the multiple network chip component shown in FIG. 7;

【図１０】図７に示す多連ネットワークチップ部品で用
いている絶縁層の平面図である。FIG. 10 is a plan view of an insulating layer used in the multiple network chip component shown in FIG. 7;

【図１１】本発明に係る多連ネットワークチップ部品に
おける実施の形態の第３例を回路基板上に搭載した状態
を示す斜視図である。FIG. 11 is a perspective view showing a state where a third example of the embodiment of the multiple network chip component according to the present invention is mounted on a circuit board.

【図１２】本発明に係る多連ネットワークチップ部品に
おける実施の形態の第４例を示す斜視図である。FIG. 12 is a perspective view showing a fourth example of the embodiment of the multiple network chip component according to the present invention.

【図１３】（Ａ）〜（Ｃ）は図１２に示す多連ネットワ
ークチップ部品を構成している各チップ状基板の平面図
である。13 (A) to 13 (C) are plan views of each chip-like substrate constituting the multiple network chip component shown in FIG. 12.

【図１４】（Ａ）〜（Ｃ）は図１２に示す多連ネットワ
ークチップ部品を構成している各チップ状基板の底面図
である。14 (A) to (C) are bottom views of each chip-like substrate constituting the multiple network chip component shown in FIG.

【図１５】図１２に示す多連ネットワークチップ部品で
用いている絶縁層の平面図である。FIG. 15 is a plan view of an insulating layer used in the multiple network chip component shown in FIG.

【図１６】本発明の製造方法で１枚目のチップ状基板を
切り出すために用いる大形基板の一例を示す平面図であ
る。FIG. 16 is a plan view showing an example of a large-sized substrate used for cutting out a first chip-shaped substrate in the manufacturing method of the present invention.

【図１７】本発明の製造方法で２枚目のチップ状基板を
切り出すために用いる大形基板の一例を示す平面図であ
る。FIG. 17 is a plan view showing an example of a large-sized substrate used for cutting out a second chip-shaped substrate by the manufacturing method of the present invention.

【図１８】本発明の製造方法で３枚目のチップ状基板を
切り出すために用いる大形基板の一例を示す平面図であ
る。FIG. 18 is a plan view showing an example of a large-sized substrate used for cutting out a third chip-shaped substrate by the manufacturing method of the present invention.

【図１９】本発明の製造方法で用いる大形プリプレグの
一例を示す平面図である。FIG. 19 is a plan view showing an example of a large prepreg used in the manufacturing method of the present invention.

【図２０】本発明の製造方法で形成された大形積層基板
の一例を示す斜視図である。FIG. 20 is a perspective view showing an example of a large laminated substrate formed by the manufacturing method of the present invention.

【符号の説明】[Explanation of symbols]

１ 多連ネットワークチップ部品 ２1 ，２2 ，２3 電気素子体 ２1a〜２3a，２1b〜２3b 電気素子体 ３1 ，３2 ，３3 チップ状基板 ４1 ，４2 絶縁層 ５ 積層体 ６ オーバーコート層 ７ 仮想円 ８ａ〜８ｆ，８ｓ 接続用貫通孔接続用貫通孔 ９1a，９1d、９2b，９2e 電極部 ９3a〜９3f 電極部（半田付けランド） １０ａ〜１０ｆ，１０ｓ 接続用貫通孔 １１ａ〜１１ｆ 接続用貫通孔 １２ａ〜１２ｆ 導電路 １３ 凸条部 １４ 回路基板 １５ａ〜１５ｆ 接続導体パターン １６ クリーム半田 １７1 ，１７2 電極部 １７3 電極部（半田付けランド） １８Ａ，１８Ｂ，１８Ｃ 大形基板 １９ 領域 ２０Ａ，２０Ｂ，２０Ｃ 電気素子体付き大形基板 ２１ 対応領域 ２２ 大形プリプレグ ２３ 大形積層基板1 multiple-network chip component 2 1, 2 2, 2 3 electric element assembly 2 1a ~2 3a, 2 1b ~2 3b electrical device body 3 1, 3 2, 3 3 chip-like substrate 4 1, 4 2 insulating layer 5 stack 6 overcoat layer 7 virtual circle 8 a to 8 f, 8s connection through-hole connection through holes 9 1a, 9 1d, 9 2b , 9 2e electrode portion 9 3a to 9 3f electrode portion (soldering lands) 10a through 10f , 10s connection through holes 11a~11f connection through holes 12a~12f conductive path 13 projection 14 circuit board 15a~15f connecting conductor pattern 16 cream solder 17 1, 17 2 electrode unit 17 three-electrode portion (soldering lands) 18A, 18B, 18C Large substrate 19 Area 20A, 20B, 20C Large substrate with electric element body 21 Corresponding region 22 Large prepreg 23 Large laminated substrate

───────────────────────────────────────────────────── フロントページの続き (72)発明者 山崎 盛勝 富山県上新川郡大沢野町下大久保3158番地 北陸電気工業株式会社内 ──────────────────────────────────────────────────続 き Continued on the front page (72) Inventor Morikatsu Yamazaki 3158 Shimookubo, Osawano-cho, Kamishinkawa-gun, Toyama Prefecture Hokuriku Electric Industry Co., Ltd.

Claims (8)

【特許請求の範囲】[Claims] 【請求項１】 少なくとも一方の基板面上に抵抗体，コ
ンデンサ素子等の電気素子体が形成されてなる複数枚の
チップ状基板が積層されて一体化された積層体を有する
多連ネットワークチップ部品であって、 前記積層体には前記複数枚のチップ状基板を貫通する複
数の接続用貫通孔または接続用溝部が形成され、 前記積層体の積層方向の少なくとも一方の端部に位置す
る前記チップ状基板の積層方向外側に位置する基板面に
は前記複数の接続用貫通孔または接続用溝部に対応して
複数の半田付けランドが形成され、 前記複数の接続用貫通孔または接続用溝部の内部には対
応する前記半田付けランドに電気的に接続された導電路
がそれぞれ形成され、 前記複数のチップ状基板に形成された前記電気素子体の
電極部が、前記導電路を介して対応する前記半田付けラ
ンドに電気的に接続されていることを特徴とする多連ネ
ットワークチップ部品。1. A multiple network chip component having a laminated body in which a plurality of chip-like substrates each having an electric element body such as a resistor and a capacitor element formed on at least one substrate surface are laminated and integrated. A plurality of connection through holes or connection grooves penetrating the plurality of chip-shaped substrates is formed in the laminate, and the chip located at at least one end of the laminate in a stacking direction. A plurality of solder lands corresponding to the plurality of connection through-holes or connection groove portions are formed on a substrate surface located on the outer side in the stacking direction of the substrate; Conductive paths electrically connected to the corresponding soldering lands are respectively formed, and the electrode portions of the electric element body formed on the plurality of chip-shaped substrates correspond via the conductive paths. Multiple-network chip component, characterized in that said is electrically connected to the soldering land that. 【請求項２】 少なくとも一方の基板面上に抵抗体，コ
ンデンサ素子等の電気素子体が形成されてなる複数枚の
チップ状基板が積層されて一体化された積層体を有する
多連ネットワークチップ部品であって、 前記積層体の外周面には積層方向に延びる複数の接続用
溝部が形成され、 前記積層体には前記複数枚のチップ状基板を貫通する複
数の接続用貫通孔が形成され、 前記積層体の積層方向の少なくとも一方の端部に位置す
る前記チップ状基板の積層方向外側に位置する基板面に
は前記複数の接続用貫通孔及び前記複数の接続用溝部に
対応して複数の半田付けランドが形成され、 前記複数の接続用貫通孔及び前記複数の接続用溝部の内
部には対応する前記半田付けランドに電気的に接続され
た導電路がそれぞれ形成され、 前記複数のチップ状基板に形成された前記電気素子体の
電極部が、前記導電路を介して対応する前記半田付けラ
ンドに電気的に接続されていることを特徴とする多連ネ
ットワークチップ部品。2. A multiple network chip component having a laminated body in which a plurality of chip-shaped substrates each having an electric element body such as a resistor and a capacitor element formed on at least one substrate surface are laminated and integrated. A plurality of connection grooves extending in a stacking direction are formed on an outer peripheral surface of the laminate, and a plurality of connection through holes penetrating the plurality of chip-shaped substrates are formed in the laminate. A plurality of connection through-holes and a plurality of connection grooves are provided on a substrate surface located on the outside in the stacking direction of the chip-shaped substrate located at at least one end of the stack in the stacking direction. Soldering lands are formed, and conductive paths electrically connected to the corresponding soldering lands are respectively formed in the plurality of connection through holes and the plurality of connection grooves, and the plurality of chips are formed. Multiple-network chip component electrodes of the electric device body formed on a substrate, characterized in that it is electrically connected to the soldering lands corresponding via said conductive path. 【請求項３】 前記複数のチップ状基板は接合層を兼ね
る絶縁層を介してそれぞれ積層されている請求項１また
は２に記載の多連ネットワークチップ部品。3. The multiple network chip component according to claim 1, wherein the plurality of chip-shaped substrates are stacked via an insulating layer also serving as a bonding layer. 【請求項４】 少なくとも一方の基板面上に抵抗体，コ
ンデンサ素子等の電気素子体が形成され且つ輪郭形状が
円形または正多角形形状をなす複数枚のチップ状基板が
中心を一致させるように積層されて一体化された積層体
を有する多連ネットワークチップ部品であって、 前記複数枚のチップ状基板には、前記中心を中心とする
仮想円に沿って周方向に等しい間隔をあけて偶数個の接
続用貫通孔または接続用溝部が形成され、 前記電気素子体は前記中心を間にして対向する一対の前
記接続用貫通孔または接続用溝部の内部にそれぞれ電極
部を臨ませるように形成され、 前記積層体の積層方向の少なくとも一方の端部に位置す
る前記チップ状基板の積層方向外側に位置する基板面に
は前記偶数個の接続用貫通孔または接続用溝部に対応し
て偶数個の半田付けランドが形成され、 前記複数枚のチップ状基板は、各チップ状基板に形成し
た前記偶数個の接続用貫通孔または接続用溝部が積層方
向に整合し且つ整合した複数の前記接続用貫通孔または
接続用溝部が前記積層体を積層方向に貫通する複数本の
接続用貫通孔または接続用溝部の一部を構成するように
積層されており、 前記複数本の接続用貫通孔または接続用溝部の内部には
対応する前記半田付けランドに電気的に接続された導電
路がそれぞれ形成され、 前記複数のチップ状基板に形成された前記電気素子体の
前記電極部が、前記導電路を介して対応する前記半田付
けランドに電気的に接続されていることを特徴とする多
連ネットワークチップ部品。4. An electric element body such as a resistor or a capacitor element is formed on at least one substrate surface, and a plurality of chip-shaped substrates having a circular or regular polygonal contour are centered. A multiple network chip component having a stacked body that is stacked and integrated, wherein the plurality of chip-shaped substrates are evenly spaced at equal intervals in a circumferential direction along a virtual circle centered on the center. A plurality of connection through-holes or connection grooves are formed, and the electric element body is formed so as to face the electrode portion to the inside of each of the pair of connection through-holes or connection grooves opposed to each other with the center therebetween. An even number corresponding to the even number of connection through-holes or connection grooves is provided on a substrate surface located at least one end in the stacking direction of the stack in the stacking direction of the chip-shaped substrate. A plurality of solder lands are formed, and the plurality of chip-shaped substrates are arranged such that the even-numbered connection through-holes or connection grooves formed in each chip-shaped substrate are aligned in the stacking direction and aligned. The through holes or connection grooves are stacked so as to form a part of a plurality of connection through holes or connection grooves penetrating the laminate in the stacking direction, and the plurality of connection through holes or Conductive paths electrically connected to the corresponding soldering lands are respectively formed inside the connection grooves, and the electrode portions of the electric element body formed on the plurality of chip-shaped substrates are formed by the conductive paths. The multiple network chip component is electrically connected to the corresponding soldering land via 【請求項５】 少なくとも一方の基板面上に抵抗体，コ
ンデンサ素子等の電気素子体が形成され且つ輪郭形状が
円形または正多角形形状をなす複数枚のチップ状基板が
中心を一致させるように積層されて一体化された積層体
を有する多連ネットワークチップ部品であって、 前記複数枚のチップ状基板には、前記中心に中心貫通孔
が形成され且つ前記中心を中心とする仮想円に沿って周
方向に等しい間隔をあけて複数個の接続用貫通孔または
接続用溝部が形成され、 前記電気素子体は前記中心貫通孔と１つの前記接続用貫
通孔または接続用溝部の内部にそれぞれ電極部を臨ませ
るように形成され、 前記積層体の積層方向の少なくとも一方の端部に位置す
る前記チップ状基板の積層方向外側に位置する基板面に
は前記複数個の接続用貫通孔または接続用溝部に対応し
て複数個の半田付けランドが形成され、 前記複数枚のチップ状基板は、各チップ状基板に形成し
た前記中心貫通孔、前記複数個の接続用貫通孔または接
続用溝部が積層方向に整合し且つ整合した前記中心貫通
孔、複数の前記接続用貫通孔または接続用溝部が前記積
層体を積層方向に貫通する複数本の接続用貫通孔または
接続用溝部の一部を構成するように積層されており、 前記複数本の接続用貫通孔または接続用溝部の内部には
対応する前記半田付けランドに電気的に接続された導電
路がそれぞれ形成され、 前記複数のチップ状基板に形成された前記電気素子体の
前記電極部が、前記導電路を介して対応する前記半田付
けランドに電気的に接続されていることを特徴とする多
連ネットワークチップ部品。5. An electric element body such as a resistor and a capacitor element is formed on at least one substrate surface, and a plurality of chip-shaped substrates having a circular or regular polygonal contour are aligned at the center. A multiple network chip component having a stacked body that is stacked and integrated, wherein the plurality of chip-shaped substrates are formed with a central through hole at the center and along a virtual circle centered at the center. A plurality of connection through-holes or connection grooves are formed at equal intervals in the circumferential direction, and the electric element body has electrodes in the center through-hole and one of the connection through-holes or connection grooves, respectively. A plurality of connection through holes or a plurality of connection through-holes on a substrate surface located outside the stacking direction of the chip-shaped substrate located at at least one end in the stacking direction of the laminate. A plurality of solder lands are formed corresponding to the connection grooves, and the plurality of chip-shaped substrates are each formed with the center through-hole, the plurality of connection through-holes, or the connection groove formed in each chip-shaped substrate. Are aligned in the stacking direction and a part of the plurality of connection through-holes or connection groove portions in which the plurality of connection through-holes or connection groove portions penetrate the laminate in the stacking direction. A plurality of conductive paths electrically connected to the corresponding soldering lands are formed inside the plurality of connection through-holes or connection groove portions, respectively, and the plurality of chip-shaped The multiple network chip component, wherein the electrode portion of the electric element body formed on the substrate is electrically connected to the corresponding soldering land via the conductive path. 【請求項６】 前記導電路は、厚膜導体または薄膜導体
によって形成されている請求項１，２，４または５に記
載の多連ネットワークチップ部品。6. The multiple network chip component according to claim 1, wherein said conductive path is formed of a thick film conductor or a thin film conductor. 【請求項７】 前記電極部及び半田付けランドは銅箔に
より形成され、前記隣接する半田付ランド間には絶縁材
料により橋絡防止用の凸条部が形成されている請求項
１，２，４または５に記載の多連ネットワークチップ部
品。7. The electrode part and the soldering land are formed of copper foil, and a ridge for preventing bridging is formed between the adjacent soldering lands by an insulating material. 6. The multiple network chip component according to 4 or 5. 【請求項８】 複数枚のチップ状基板を切り出すことが
できる大形基板の前記複数のチップ状基板が切り出され
る複数の領域の表面に所定の間隔をあけて一対の電極部
を形成し、前記複数の領域の裏面に前記一対の電極部と
対向する一対の電極部を形成し、前記複数の領域に前記
一対の電極部を貫通する一対の接続用貫通孔を含むｎ個
（ｎは６以上の偶数）の接続用貫通孔を、前記一対の接
続用貫通孔間の寸法を直径寸法とする仮想円に沿って周
方向に等しい間隔をあけて形成し、前記複数の領域にそ
れぞれ前記一対の電極部に跨がって電気素子体を形成し
て電気素子体付きの大形基板を作る大形基板製造工程に
おいて、 前記複数の領域に形成される前記一対の電極部の位置が
異なるｎ／２種類の電気素子体付き大形基板を作り、 これら電気素子体付き大形基板の前記複数の領域に対応
する複数の対応領域を備えて該複数の対応領域に前記電
気素子体付き大形基板の前記複数の領域に形成された前
記複数の接続用貫通孔に整合する複数の対応貫通孔を形
成した大形プリプレグを間に介してｎ／２種類の前記電
気素子体付き大形基板を積層して大形積層基板を形成
し、 ｎ／２種類の前記電気素子体付き大形基板の各接続用貫
通孔が整合されて大形積層基板に形成された複数の接続
用貫通孔内に，厚膜形成技術または薄膜形成技術を用い
て前記電気素子体付き大形積層基板の積層方向の少なく
とも一方の端部に位置する前記電気素子体付き大形積層
基板の積層方向外側に位置する基板面に設けられている
前記各電極部よりなる半田付けランドと電気的に接続さ
れる導電路を形成し、 前記大形積層基板を構成する前記電気素子体付き大形基
板の前記複数の領域からチップ状基板を切り出すように
前記大形積層基板を積層方向にカットして多連ネットワ
ークチップ部品を製造することを特徴とする多連ネット
ワークチップ部品の製造方法。8. A pair of electrode portions are formed at predetermined intervals on the surface of a plurality of regions of the large substrate from which the plurality of chip-shaped substrates can be cut out, wherein the plurality of chip-shaped substrates are cut out; A pair of electrode portions opposed to the pair of electrode portions are formed on the back surfaces of the plurality of regions, and the plurality of regions include n pairs of connection through holes penetrating the pair of electrode portions (where n is 6 or more). Are formed at equal intervals in the circumferential direction along an imaginary circle whose diameter is the dimension between the pair of connection through holes, and the plurality of connection through holes are respectively formed in the plurality of regions. In a large-sized substrate manufacturing process of forming an electric element body over an electrode part to form a large substrate with the electric element body, the positions of the pair of electrode parts formed in the plurality of regions are different. We made a large substrate with two types of electrical elements, A plurality of connection regions formed in the plurality of regions of the large substrate with an electric element body, the plurality of connection regions corresponding to the plurality of regions of the large substrate with a small body; N / 2 types of large-sized substrates with an electric element body are laminated via a large-sized prepreg having a plurality of corresponding through-holes aligned with the holes to form a large-sized laminated substrate; The electric element body is formed by using a thick film forming technique or a thin film forming technique in a plurality of connection through holes formed in the large laminated substrate by aligning the connection through holes of the large substrate with the electric element body. A soldering land comprising the electrode portions provided on a board surface located on the outer side in the laminating direction of the large laminated board with electric elements located at at least one end in the laminating direction of the large laminated board with laminations; Forming a conductive path that is electrically connected; Manufacturing a multiple network chip component by cutting the large laminated substrate in a stacking direction so as to cut out a chip-shaped substrate from the plurality of regions of the large substrate with an electric element body constituting the large laminated substrate. Characteristic method for manufacturing multiple network chip components.
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