JPH1173232A - Current limiting circuit and voltage regulator - Google Patents
Current limiting circuit and voltage regulatorInfo
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- JPH1173232A JPH1173232A JP9232175A JP23217597A JPH1173232A JP H1173232 A JPH1173232 A JP H1173232A JP 9232175 A JP9232175 A JP 9232175A JP 23217597 A JP23217597 A JP 23217597A JP H1173232 A JPH1173232 A JP H1173232A
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Abstract
Description
【0001】[0001]
【発明の属する技術分野】本発明は、半導体装置に関
し、特に、負荷電流を制御する制御トランジスタのベー
ス電流を制限する電流制限回路、及び負荷に供給される
出力電圧を一定に保持する定電圧電源であるボルテージ
レギュレータに関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and, more particularly, to a current limiting circuit for limiting a base current of a control transistor for controlling a load current, and a constant voltage power supply for maintaining a constant output voltage supplied to the load. A voltage regulator.
【0002】[0002]
【従来の技術】図9は、従来の電流制限回路を説明する
ための回路図である。2. Description of the Related Art FIG. 9 is a circuit diagram for explaining a conventional current limiting circuit.
【0003】従来この種の電流制限回路としては、例え
ば、特開平5−211717号公報(発明の名称:電流
制限回路、出願人:ミツミ電機株式会社、出願日:19
92年1月30日、図9,10参照)に示すようなもの
がある。A conventional current limiting circuit of this type is disclosed, for example, in Japanese Patent Application Laid-Open No. 5-217717 (title of current: current limiting circuit, applicant: MITSUMI ELECTRIC CO., LTD., Filing date: 19)
(See FIGS. 9 and 10 on January 30, 1992).
【0004】すなわち、図9に示すように、制御用pn
pトランジスタAQ1のベース電流と負荷電流ARLとの
差をトランジスタAQ6,AQ7及びオペアンプA2によ
り検出する出力電圧検出回路4と、出力電圧検出回路4
により検出された検出信号に応じてトランジスタAQ4
を制御することにより、制御用pnpトランジスタAQ
1のベース電流を制限する電流制限回路3とを中心にし
て構成されていた。[0004] That is, as shown in FIG.
an output voltage detection circuit 4 for detecting the difference between the base current of the p-transistor AQ1 and the load current ARL by the transistors AQ6 and AQ7 and the operational amplifier A2;
Transistor AQ4 according to the detection signal detected by
Is controlled to control the pnp transistor AQ
The current limiting circuit 3 limits one base current.
【0005】出力電圧検出回路4は、電源1(入力電圧
Vi)に接続され、定電流源OC1、ツェナーダイオード
D1、抵抗AR1,AR2、差動増幅回路を構成するオペ
アンプA1,npnトランジスタAQ4より構成されてい
た。The output voltage detection circuit 4 is connected to the power supply 1 (input voltage Vi) and comprises a constant current source OC1, a Zener diode D1, resistors AR1 and AR2, an operational amplifier A1 constituting a differential amplifier circuit, and an npn transistor AQ4. It had been.
【0006】このような回路構成の出力電圧検出回路4
においては、定電流源OC1及びツェナーダイオードD1
により基準電圧が生成されてオペアンプA1の反転入力
端子に入力される。また、出力電圧Voutut、抵抗AR
1,AR2により減衰してきた検出信号がオペアンプA1
の非反転入力端子に入力される。The output voltage detection circuit 4 having such a circuit configuration
, The constant current source OC1 and the Zener diode D1
Generates a reference voltage, which is input to the inverting input terminal of the operational amplifier A1. Also, the output voltage Voutut, the resistance AR
1. The detection signal attenuated by AR2 is the operational amplifier A1
Is input to the non-inverting input terminal.
【0007】オペアンプA1は、基準電圧と検出電圧と
の差に応じた信号を出力し、トランジスタAQ4のベー
スに供給する。トランジスタAQ4のエミッタは、トラ
ンジスタAQ2のベースに接続され、トランジスタAQ2
のエミッタは、マルチコレクタートランジスタAAQ1
(制御用pnpトランジスタAQ1)のベースに接続さ
れている。[0007] The operational amplifier A1 outputs a signal corresponding to the difference between the reference voltage and the detection voltage, and supplies the signal to the base of the transistor AQ4. The emitter of the transistor AQ4 is connected to the base of the transistor AQ2.
Is a multi-collector transistor AAQ1
(Control pnp transistor AQ1).
【0008】電流制限回路3は、電源1(入力電圧V
i)に接続され、電流検出用pnpトランジスタAQ2、
コンパレータを構成するオペアンプA2、制御用pnp
トランジスタAQ1、定電流源OC2から構成されてい
る。npnトランジスタAQ6,AQ7はダイオード接
続され、各々のコレクタが結線された状態でオペアンプ
A2の非反転入力端子に接続されている。このような回
路構成において、pnpトランジスタAQ2が出力電圧
検出回路4から供給される信号に応じて制御用pnpト
ランジスタAQ1のベース電流を制御していた。The current limiting circuit 3 includes a power supply 1 (input voltage V
i), and a pnp transistor AQ2 for current detection,
Operational amplifier A2 constituting a comparator, control pnp
It comprises a transistor AQ1 and a constant current source OC2. The npn transistors AQ6 and AQ7 are diode-connected and connected to the non-inverting input terminal of the operational amplifier A2 with their respective collectors connected. In such a circuit configuration, the pnp transistor AQ2 controls the base current of the control pnp transistor AQ1 according to the signal supplied from the output voltage detection circuit 4.
【0009】[0009]
【発明が解決しようとする課題】図10は、図9の制御
トランジスタのベースに発生するベース増加電流を説明
するためのグラフである。FIG. 10 is a graph for explaining a base increase current generated at the base of the control transistor of FIG.
【0010】しかしながら、このような従来の電流制限
回路では、入力電圧Viが低い低入力電圧時に制御用p
npトランジスタAQ1のコレクター−エミッタ間の電
位差VCEが低くなってしまうことに起因して制御用pn
pトランジスタAQ1の直流電流増幅率が低下してしま
い、十分な負荷電流AIL(コレクター電流)を負荷A
RLに供給できずない状況が発生していた。従来の電流
制限回路では、このような制御用pnpトランジスタA
Q1の直流電流増幅率が低下に起因する負荷電流AIL
(コレクター電流)の供給能力の低下を回避するため
に、制御用pnpトランジスタAQ1のベース電流IBを
増加させるような補償制御を実行していた。この様な補
償制御を実行する場合、ベース電流IBは図10に示す
ように三角波状の特性(ベース増加電流と呼ばれてい
る)を示してしまう結果、消費電力の増加を引き起こし
てしまい電源1の負担が増加してしまうという問題点が
あった。特に、電源1としてバッテリーを用いる場合、
補償制御に必要な消費電流をバッテリーから取り出すた
めバッテリーの消耗を早めてしまうという問題点があっ
た。However, in such a conventional current limiting circuit, when the input voltage Vi is low and the input voltage is low, the control p.
Since the potential difference VCE between the collector and the emitter of the np transistor AQ1 decreases, the control pn
The DC current gain of the p-transistor AQ1 decreases, and a sufficient load current AIL (collector current) is supplied to the load A
There was a situation where it was not possible to supply RL. In a conventional current limiting circuit, such a control pnp transistor A
Load current AIL due to the decrease in DC current gain of Q1
In order to avoid a decrease in the (collector current) supply capability, compensation control has been performed to increase the base current IB of the control pnp transistor AQ1. When such a compensation control is executed, the base current IB exhibits a triangular waveform characteristic (called a base increase current) as shown in FIG. There is a problem that the burden on the user increases. In particular, when a battery is used as the power supply 1,
There is a problem that the consumption current required for the compensation control is taken out of the battery, so that the consumption of the battery is expedited.
【0011】本発明は、このような従来の問題点を解決
することを課題としており、第1に、負荷電流を制御す
る制御トランジスタのベース電流を制限する電流制限回
路において、制御トランジスタのコレクター−エミッタ
間の電位差を監視し、コレクター−エミッタ間の電位差
が所定電圧以下になっている低入力電圧期間内において
制御トランジスタを流れるベース電流を継続的に制限し
制御トランジスタの直流電流増幅率の低下を制限し制御
トランジスタのコレクター−エミッタ間の電位差を一定
以上に保持して制御トランジスタのベースに発生するベ
ース増加電流の発生を制限する回路構成により、電源か
らの入力電圧と出力電圧との電圧差が小さい低入力電圧
時であっても、制御トランジスタのコレクター−エミッ
タ間の電位差が低くなってしまうことを回避し、制御ト
ランジスタの直流電流増幅率の低下を回避して十分な負
荷電流を負荷に供給できる電流制限回路を提供すること
を目的としている。An object of the present invention is to solve such a conventional problem. First, in a current limiting circuit for limiting a base current of a control transistor for controlling a load current, the collector of the control transistor is controlled. The potential difference between the emitters is monitored, and the base current flowing through the control transistor is continuously limited during the low input voltage period in which the potential difference between the collector and the emitter is equal to or less than a predetermined voltage, thereby reducing the DC current gain of the control transistor. The voltage difference between the input voltage and the output voltage from the power supply is reduced by the circuit configuration that limits the potential difference between the collector and the emitter of the control transistor so as to limit the generation of the base increase current generated at the base of the control transistor. Even when the input voltage is small, the potential difference between the collector and the emitter of the control transistor is low. Avoids would become and is an object to avoid a decrease in DC current gain of the control transistor to provide a current limiting circuit capable of supplying a sufficient load current to a load.
【0012】更に、制御トランジスタの直流電流増幅率
の低下を回避できる結果、負荷電流の供給能力の低下を
回避できるようになり、かつ、制御トランジスタのベー
ス電流を増加させるような補償制御が不要となり、ベー
ス電流におけるベース増加電流の発生を回避でき、これ
により、ベース増加電流の発生に起因する消費電力の増
加を回避でき、ベース増加電流に起因する電源の負担の
増加を回避できる電流制限回路を提供することを目的と
している。特に、電源としてバッテリーを用いる場合に
ベース増加電流に起因する消費電流の増加を回避してバ
ッテリーの長寿命化を図ることができる電流制限回路を
提供することを目的としている。Furthermore, as a result of avoiding a decrease in the DC current gain of the control transistor, it is possible to avoid a decrease in the load current supply capability, and it is not necessary to perform compensation control for increasing the base current of the control transistor. A current limiting circuit that can avoid the occurrence of a base increase current in the base current, thereby avoiding an increase in power consumption due to the occurrence of the base increase current, and an increase in the load on the power supply due to the base increase current. It is intended to provide. In particular, it is an object of the present invention to provide a current limiting circuit capable of avoiding an increase in current consumption due to an increased base current when a battery is used as a power source and extending the life of the battery.
【0013】第2に、負荷に供給される出力電圧を一定
に保持する定電圧電源であるボルテージレギュレータに
おいて、電流を与えられた際に電流の大きさに応じた出
力電圧を生成する出力電圧設定用抵抗網と、出力電圧設
定用抵抗網に制御電流を与えて出力電圧設定用抵抗網の
出力ノードの電圧及び負荷に供給される出力電圧を一定
電圧値に制御するための制御トランジスタと、制御トラ
ンジスタのベース電流を制限する電流制限回路と、第1
電流源を用いて基準電圧を生成する基準電源と、基準電
源からの基準電圧と出力ノード電圧との電圧差を検出し
て電圧差に基づく誤差信号を生成すると共に、誤差信号
を制御トランジスタにフィードバックして負荷に供給さ
れる出力電圧を一定に保持する定電圧制御を促すフィー
ドバックループを備えた誤差増幅器と、誤差増幅器から
出力される誤差信号または第3MOSFETから出力さ
れるベース電流の制限にかかる制御信号を選択的に制御
トランジスタのベースに伝達する第4MOSFETとを
設け、第4MOSFETが低入力電圧期間に第3MOS
FETから出力される制御信号を選択して制御トランジ
スタに伝達して制御トランジスタにおけるベース電流の
制限制御を促し低入力電圧期間以外に誤差増幅器からの
誤差信号を選択して制御トランジスタに伝達して制御ト
ランジスタにおける定電圧制御を促す回路構成をによ
り、電源からの入力電圧と出力電圧との電圧差が小さい
低入力電圧時であっても、制御トランジスタを流れるベ
ース電流を継続的に制限し制御トランジスタの直流電流
増幅率の低下を制限し制御トランジスタのコレクター−
エミッタ間の電位差を一定以上に保持して制御トランジ
スタのベースに発生するベース増加電流の発生を制限
し、その結果、制御トランジスタのコレクター−エミッ
タ間の電位差が低くなってしまうことを回避し、制御ト
ランジスタの直流電流増幅率の低下を回避して十分な負
荷電流を負荷に供給できるボルテージレギュレータを提
供することを目的としている。Second, in a voltage regulator which is a constant voltage power supply for maintaining a constant output voltage supplied to a load, an output voltage setting for generating an output voltage according to the magnitude of the current when the current is applied A resistor network, a control transistor for applying a control current to the output voltage setting resistor network to control the voltage of the output node of the output voltage setting resistor network and the output voltage supplied to the load to a constant voltage value, and control. A current limiting circuit for limiting a base current of the transistor;
A reference power supply that generates a reference voltage using a current source, and a voltage difference between a reference voltage from the reference power supply and an output node voltage is detected to generate an error signal based on the voltage difference, and the error signal is fed back to the control transistor. Amplifier having a feedback loop that promotes constant voltage control for keeping the output voltage supplied to the load constant, and control for limiting the error signal output from the error amplifier or the base current output from the third MOSFET A fourth MOSFET for selectively transmitting a signal to the base of the control transistor, wherein the fourth MOSFET is connected to the third MOSFET during a low input voltage period.
The control signal output from the FET is selected and transmitted to the control transistor to promote the control of the base current in the control transistor, and the error signal from the error amplifier is selected and transmitted to the control transistor during periods other than the low input voltage period. The circuit configuration that promotes constant voltage control in the transistor allows the base current flowing through the control transistor to be continuously limited even at a low input voltage when the voltage difference between the input voltage from the power supply and the output voltage is small, and Limits the decrease in DC current gain and controls the collector of the transistor.
The potential difference between the emitters is kept at a certain level or more to limit the generation of the base increase current generated at the base of the control transistor. As a result, the potential difference between the collector and the emitter of the control transistor is prevented from being reduced, and the control is performed. It is an object of the present invention to provide a voltage regulator capable of supplying a sufficient load current to a load while avoiding a decrease in a DC current gain of a transistor.
【0014】更に、制御トランジスタの直流電流増幅率
の低下を回避できる結果、負荷電流の供給能力の低下を
回避できるようになり、かつ、制御トランジスタのベー
ス電流を増加させるような補償制御が不要となり、ベー
ス電流におけるベース増加電流の発生を回避でき、これ
により、ベース増加電流の発生に起因する消費電力の増
加を回避でき、ベース増加電流に起因する電源の負担の
増加を回避できる電流制限回路を提供することを目的と
している。特に、電源としてバッテリーを用いる場合に
ベース増加電流に起因する消費電流の増加を回避してバ
ッテリーの長寿命化を図ることができるボルテージレギ
ュレータを提供することを目的としている。Furthermore, as a result of avoiding a decrease in the DC current gain of the control transistor, it is possible to avoid a decrease in the load current supply capability, and it is not necessary to perform compensation control for increasing the base current of the control transistor. A current limiting circuit that can avoid the occurrence of a base increase current in the base current, thereby avoiding an increase in power consumption due to the occurrence of the base increase current, and an increase in the load on the power supply due to the base increase current. It is intended to provide. In particular, it is an object of the present invention to provide a voltage regulator capable of avoiding an increase in current consumption due to an increased base current when a battery is used as a power supply and extending the life of the battery.
【0015】[0015]
【課題を解決するための手段】請求項1に記載の発明
は、負荷電流を制御する制御トランジスタQ1のベース
電流IBを制限する電流制限回路において、前記制御ト
ランジスタQ1のコレクター−エミッタ間電位差VCEを
監視し、コレクター−エミッタ間電位差VCEが所定電圧
以下になった低入力電圧時に当該制御トランジスタQ1
を流れるベース電流IBを制限する回路構成を有する電
流制限回路10である。According to a first aspect of the present invention, in a current limiting circuit for limiting a base current IB of a control transistor Q1 for controlling a load current, a potential difference VCE between a collector and an emitter of the control transistor Q1 is controlled. The control transistor Q1 is monitored at a low input voltage when the collector-emitter potential difference VCE becomes lower than a predetermined voltage.
Is a current limiting circuit 10 having a circuit configuration for limiting a base current IB flowing through the circuit.
【0016】請求項1に記載の発明によれば、コレクタ
ー−エミッタ間電位差VCEが小さい低入力電圧時であっ
ても、制御トランジスタQ1のベース電流IBを増加させ
るような従来の補償制御を用いることなく制御トランジ
スタQ1のベース電流IBにおけるベース電流増加現象の
発生を低入力電圧時の任意のタイミングで回避できるよ
うになる。これにより、ベース電流IBにおけるベース
増加電流の発生に起因する回路動作時の消費電力の増加
を低入力電圧時の任意のタイミングで回避できるように
なり、ベース増加電流に起因する電源の消費電流負担の
増加を低入力電圧時の任意のタイミングで回避できるよ
うになるといった効果を奏する。特に、電源としてバッ
テリー22を用いる場合にベース増加電流に起因する消
費電流の増加を低入力電圧時の任意のタイミングで回避
してバッテリー22の無用な消耗を避けて長寿命化を図
ることができるようになるといった効果を奏する。According to the first aspect of the present invention, the conventional compensation control for increasing the base current IB of the control transistor Q1 is used even at a low input voltage when the collector-emitter potential difference VCE is small. Therefore, the occurrence of the base current increase phenomenon in the base current IB of the control transistor Q1 can be avoided at an arbitrary timing at a low input voltage. As a result, an increase in power consumption during circuit operation due to the generation of the base increase current in the base current IB can be avoided at an arbitrary timing at a low input voltage, and the current consumption burden of the power supply due to the base increase current can be prevented. Increase can be avoided at an arbitrary timing at the time of a low input voltage. In particular, when the battery 22 is used as a power source, an increase in current consumption due to the base increase current can be avoided at an arbitrary timing at a low input voltage, and unnecessary life of the battery 22 can be avoided to extend the life. It has the effect of becoming
【0017】請求項2に記載の発明は、負荷電流を制御
する制御トランジスタQ1のベース電流IBを制限する電
流制限回路において、前記制御トランジスタQ1のコレ
クター−エミッタ間電位差VCEを監視し、コレクター−
エミッタ間電位差VCEが所定電圧以下になっている低入
力電圧期間内において当該制御トランジスタQ1を流れ
るベース電流IBを継続的に制限する回路構成を有する
電流制限回路10である。According to a second aspect of the present invention, there is provided a current limiting circuit for limiting a base current IB of a control transistor Q1 for controlling a load current, wherein a potential difference VCE between a collector and an emitter of the control transistor Q1 is monitored.
A current limiting circuit 10 having a circuit configuration for continuously limiting a base current IB flowing through the control transistor Q1 during a low input voltage period in which the emitter potential difference VCE is equal to or lower than a predetermined voltage.
【0018】請求項2に記載の発明によれば、コレクタ
ー−エミッタ間電位差VCEが小さい低入力電圧期間内で
あっても、制御トランジスタQ1のコレクター−エミッ
タ間電位差VCEが低くなってしまうことを継続的に回避
し、コレクター−エミッタ間電位差VCEに起因して発生
する制御トランジスタQ1の直流電流増幅率hFEの低下
を低入力電圧期間内で継続的に回避して十分な負荷電流
を負荷24に供給できるようになるといった効果を奏す
る。According to the second aspect of the present invention, the collector-emitter potential difference VCE of the control transistor Q1 continues to decrease even during the low input voltage period in which the collector-emitter potential difference VCE is small. Supply of a sufficient load current to the load 24 by continuously avoiding a decrease in the DC current gain hFE of the control transistor Q1 caused by the collector-emitter potential difference VCE within the low input voltage period. It has the effect of being able to do so.
【0019】更に、この様に、コレクター−エミッタ間
電位差VCEに起因して発生する制御トランジスタQ1の
直流電流増幅率hFEの低下を低入力電圧期間内で継続的
に回避できる結果、負荷電流の供給能力の低下を低入力
電圧期間内で継続的に回避できるようになり、かつ、制
御トランジスタQ1のベース電流IBを増加させるような
従来の補償制御を用いることなく制御トランジスタQ1
のベース電流IBにおけるベース電流増加現象の発生を
低入力電圧期間内で継続的に回避できるようになる。こ
れにより、ベース電流IBにおけるベース増加電流の発
生に起因する回路動作時の消費電力の増加を低入力電圧
期間内で継続的に回避できるようになり、ベース増加電
流に起因する電源の消費電流負担の増加を低入力電圧期
間内で継続的に回避できるようになるといった効果を奏
する。特に、電源としてバッテリー22を用いる場合に
ベース増加電流に起因する消費電流の増加を低入力電圧
期間内で継続的に回避してバッテリー22の無用な消耗
を避けて長寿命化を図ることができるようになるといっ
た効果を奏する。Further, as described above, the decrease in the DC current gain hFE of the control transistor Q1 caused by the collector-emitter potential difference VCE can be continuously avoided within the low input voltage period, so that the load current supply It is possible to continuously prevent the performance from being lowered during the low input voltage period, and to use the control transistor Q1 without using the conventional compensation control for increasing the base current IB of the control transistor Q1.
Of the base current IB can be continuously avoided within the low input voltage period. As a result, an increase in power consumption during circuit operation due to the occurrence of the base increase current in the base current IB can be continuously avoided within the low input voltage period, and the current consumption of the power supply caused by the base increase current can be reduced. The effect of this is that the increase in can be continuously avoided within the low input voltage period. In particular, when the battery 22 is used as a power supply, an increase in current consumption due to the base increase current is continuously avoided within the low input voltage period, and unnecessary consumption of the battery 22 can be avoided to extend the life. It has the effect of becoming
【0020】請求項3に記載の発明は、請求項1又は2
に記載の電流制限回路10において、前記制御トランジ
スタQ1のエミッタが入力電圧Viに接続されコレクター
が出力電圧Voututに接続されて負荷電流を負荷24に
供給し、当該入力電圧Viと当該出力電圧Voututとの電
位差を監視して前記ベース電流IBを制限する回路構成
を有する電流制限回路10である。The invention described in claim 3 is the first or second invention.
In the current limiting circuit 10, the emitter of the control transistor Q1 is connected to the input voltage Vi, and the collector is connected to the output voltage Voutut to supply a load current to the load 24, and the input voltage Vi and the output voltage Voutut Is a current limiting circuit 10 having a circuit configuration for monitoring the potential difference of the base current IB to limit the base current IB.
【0021】請求項3に記載の発明によれば、請求項1
又は2に記載の効果と同様の効果を奏する。According to the invention described in claim 3, according to claim 1 of the present invention,
Or, the same effect as the effect described in 2 can be obtained.
【0022】請求項4に記載の発明は、負荷電流を制御
する制御トランジスタQ1のベース電流IBを制限する電
流制限回路において、前記制御トランジスタQ1のコレ
クター−エミッタ間電位差VCEを監視し、コレクター−
エミッタ間電位差VCEが所定電圧以下になった低入力電
圧時に当該制御トランジスタQ1の直流電流増幅率hFE
の低下を制限する回路構成を有する電流制限回路10で
ある。According to a fourth aspect of the present invention, in a current limiting circuit for limiting a base current IB of a control transistor Q1 for controlling a load current, a potential difference VCE between a collector and an emitter of the control transistor Q1 is monitored.
At a low input voltage when the potential difference VCE between the emitters becomes equal to or less than a predetermined voltage, the DC current amplification factor hFE of the control transistor Q1 is reduced.
Is a current limiting circuit 10 having a circuit configuration for limiting the reduction of the current.
【0023】請求項4に記載の発明によれば、コレクタ
ー−エミッタ間電位差VCEが小さい低入力電圧時であっ
ても、制御トランジスタQ1の直流電流増幅率hFEの低
下を制限でき、直流電流増幅率hFEの低下を一因として
生起されるベース電流増加現象の発生を低入力電圧時の
任意のタイミングで回避できるようになる。これによ
り、ベース電流IBにおけるベース増加電流の発生に起
因する回路動作時の消費電力の増加を低入力電圧時の任
意のタイミングで回避できるようになり、ベース増加電
流に起因する電源の消費電流負担の増加を低入力電圧時
の任意のタイミングで回避できるようになるといった効
果を奏する。特に、電源としてバッテリー22を用いる
場合にベース増加電流に起因する消費電流の増加を低入
力電圧時の任意のタイミングで回避してバッテリー22
の無用な消耗を避けて長寿命化を図ることができるよう
になるといった効果を奏する。According to the fourth aspect of the present invention, even when the collector-emitter potential difference VCE is small and the input voltage is low, a decrease in the DC current gain hFE of the control transistor Q1 can be limited, and the DC current gain can be reduced. An increase in base current, which is caused by a decrease in hFE, can be avoided at an arbitrary timing at a low input voltage. As a result, an increase in power consumption during circuit operation due to the generation of the base increase current in the base current IB can be avoided at an arbitrary timing at a low input voltage, and the current consumption burden of the power supply due to the base increase current can be prevented. Increase can be avoided at an arbitrary timing at the time of a low input voltage. In particular, when the battery 22 is used as a power supply, an increase in current consumption due to the base increase current is avoided at an arbitrary timing when the input voltage is low, and the battery 22
There is an effect that the service life can be prolonged by avoiding unnecessary consumption.
【0024】請求項5に記載の発明は、負荷電流を制御
する制御トランジスタQ1のベース電流IBを制限する電
流制限回路において、前記制御トランジスタQ1のコレ
クター−エミッタ間電位差VCEを監視し、コレクター−
エミッタ間電位差VCEが所定電圧以下になっている低入
力電圧期間内において当該制御トランジスタQ1の直流
電流増幅率hFEの低下を継続的に制限する回路構成を有
する電流制限回路10である。According to a fifth aspect of the present invention, there is provided a current limiting circuit for limiting a base current IB of a control transistor Q1 for controlling a load current, wherein a potential difference VCE between a collector and an emitter of the control transistor Q1 is monitored.
A current limiting circuit 10 having a circuit configuration for continuously limiting a decrease in the DC current gain hFE of the control transistor Q1 during a low input voltage period in which the emitter-to-emitter potential difference VCE is equal to or lower than a predetermined voltage.
【0025】請求項5に記載の発明によれば、コレクタ
ー−エミッタ間電位差VCEが小さい低入力電圧期間内で
あっても、制御トランジスタQ1の直流電流増幅率hFE
の低下を低入力電圧期間内で継続的に回避して十分な負
荷電流を負荷24に供給できるようになるといった効果
を奏する。According to the fifth aspect of the present invention, the DC amplification factor hFE of the control transistor Q1 is maintained even during the low input voltage period in which the collector-emitter potential difference VCE is small.
This is advantageous in that a sufficient load current can be supplied to the load 24 by continuously avoiding a decrease in the load 24 during the low input voltage period.
【0026】更に、この様に、コレクター−エミッタ間
電位差VCEに起因して発生する制御トランジスタQ1の
直流電流増幅率hFEの低下を低入力電圧期間内で継続的
に回避できる結果、負荷電流の供給能力の低下を低入力
電圧期間内で継続的に回避できるようになり、かつ、制
御トランジスタQ1のベース電流IBを増加させるような
従来の補償制御を用いることなく制御トランジスタQ1
のベース電流IBにおけるベース電流増加現象の発生を
低入力電圧期間内で継続的に回避できるようになる。こ
れにより、ベース電流IBにおけるベース増加電流の発
生に起因する回路動作時の消費電力の増加を低入力電圧
期間内で継続的に回避できるようになり、ベース増加電
流に起因する電源の消費電流負担の増加を低入力電圧期
間内で継続的に回避できるようになるといった効果を奏
する。特に、電源としてバッテリー22を用いる場合に
ベース増加電流に起因する消費電流の増加を低入力電圧
期間内で継続的に回避してバッテリー22の無用な消耗
を避けて長寿命化を図ることができるようになるといっ
た効果を奏する。Further, as described above, a decrease in the DC current gain hFE of the control transistor Q1 caused by the collector-emitter potential difference VCE can be continuously avoided during the low input voltage period. It is possible to continuously prevent the performance from being lowered during the low input voltage period, and to use the control transistor Q1 without using the conventional compensation control for increasing the base current IB of the control transistor Q1.
Of the base current IB can be continuously avoided within the low input voltage period. As a result, an increase in power consumption during circuit operation due to the occurrence of the base increase current in the base current IB can be continuously avoided within the low input voltage period, and the current consumption of the power supply caused by the base increase current can be reduced. The effect of this is that the increase in can be continuously avoided within the low input voltage period. In particular, when the battery 22 is used as a power supply, an increase in current consumption due to the base increase current is continuously avoided within the low input voltage period, and unnecessary consumption of the battery 22 can be avoided to extend the life. It has the effect of becoming
【0027】請求項6に記載の発明は、請求項3又は4
に記載の電流制限回路10において、前記制御トランジ
スタQ1のエミッタが入力電圧Viに接続されコレクター
が出力電圧Voututに接続されて負荷電流を負荷24に
供給し、当該入力電圧Viと当該出力電圧Voututとの電
位差を監視して前記直流電流増幅率hFEの低下を制限す
る回路構成を有する電流制限回路10である。The invention described in claim 6 is the invention according to claim 3 or 4
In the current limiting circuit 10, the emitter of the control transistor Q1 is connected to the input voltage Vi, and the collector is connected to the output voltage Voutut to supply a load current to the load 24, and the input voltage Vi and the output voltage Voutut Is a current limiting circuit 10 having a circuit configuration for monitoring a potential difference of the DC current amplification factor hFE to limit a decrease in the DC current amplification factor hFE.
【0028】請求項6に記載の発明によれば、請求項3
又は4に記載の効果と同様の効果を奏する。According to the invention described in claim 6, according to claim 3,
Or, the same effect as the effect described in 4 can be obtained.
【0029】請求項7に記載の発明は、負荷電流を制御
する制御トランジスタQ1のベース電流IBを制限する電
流制限回路において、前記制御トランジスタQ1のコレ
クター−エミッタ間電位差VCEを監視し、コレクター−
エミッタ間電位差VCEが所定電圧以下になった低入力電
圧時に当該制御トランジスタQ1のコレクター−エミッ
タ間電位差VCEの減少に起因して発生する直流電流増幅
率hFEの低下を制限する回路構成を有する電流制限回路
10である。According to a seventh aspect of the present invention, in a current limiting circuit for limiting a base current IB of a control transistor Q1 for controlling a load current, a potential difference VCE between a collector and an emitter of the control transistor Q1 is monitored.
A current limiter having a circuit configuration for limiting a decrease in a DC current amplification factor hFE caused by a decrease in the collector-emitter potential difference VCE of the control transistor Q1 at a low input voltage when the emitter potential difference VCE becomes equal to or less than a predetermined voltage. Circuit 10.
【0030】請求項7に記載の発明によれば、コレクタ
ー−エミッタ間電位差VCEが所定電圧以下になった低入
力電圧時であっても、直流電流増幅率hFEの低下を制限
してベース電流IBにおけるベース電流増加現象の発生
を低入力電圧時の任意のタイミングで回避できるように
なる。これにより、ベース電流IBにおけるベース増加
電流の発生に起因する回路動作時の消費電力の増加を低
入力電圧時の任意のタイミングで回避できるようにな
り、ベース増加電流に起因する電源の消費電流負担の増
加を低入力電圧時の任意のタイミングで回避できるよう
になるといった効果を奏する。特に、電源としてバッテ
リー22を用いる場合にベース増加電流に起因する消費
電流の増加を低入力電圧時の任意のタイミングで回避し
てバッテリー22の無用な消耗を避けて長寿命化を図る
ことができるようになるといった効果を奏する。According to the seventh aspect of the present invention, even at a low input voltage when the collector-emitter potential difference VCE is equal to or less than a predetermined voltage, the decrease in the DC current amplification factor hFE is limited to reduce the base current IB. Can be avoided at an arbitrary timing when the input voltage is low. As a result, an increase in power consumption during circuit operation due to the generation of the base increase current in the base current IB can be avoided at an arbitrary timing at a low input voltage, and the current consumption burden of the power supply due to the base increase current can be prevented. Increase can be avoided at an arbitrary timing at the time of a low input voltage. In particular, when the battery 22 is used as a power source, an increase in current consumption due to the base increase current can be avoided at an arbitrary timing at a low input voltage, and unnecessary life of the battery 22 can be avoided to extend the life. It has the effect of becoming
【0031】請求項8に記載の発明は、負荷電流を制御
する制御トランジスタQ1のベース電流IBを制限する電
流制限回路において、前記制御トランジスタQ1のコレ
クター−エミッタ間電位差VCEを監視し、コレクター−
エミッタ間電位差VCEが所定電圧以下になっている低入
力電圧期間内に当該制御トランジスタQ1のコレクター
−エミッタ間電位差VCEの減少に起因して発生する直流
電流増幅率hFEの低下を継続的に制限する回路構成を有
する電流制限回路10である。According to an eighth aspect of the present invention, there is provided a current limiting circuit for limiting a base current IB of a control transistor Q1 for controlling a load current, wherein a potential difference VCE between a collector and an emitter of the control transistor Q1 is monitored.
During the low input voltage period in which the emitter potential difference VCE is equal to or lower than the predetermined voltage, the decrease in the DC current amplification factor hFE caused by the decrease in the collector-emitter potential difference VCE of the control transistor Q1 is continuously limited. This is a current limiting circuit 10 having a circuit configuration.
【0032】請求項8に記載の発明によれば、コレクタ
ー−エミッタ間電位差VCEが所定電圧以下になっている
低入力電圧期間内であっても、制御トランジスタQ1の
コレクター−エミッタ間電位差VCEが低くなってしまう
ことを継続的に回避し、コレクター−エミッタ間電位差
VCEに起因して発生する制御トランジスタQ1の直流電
流増幅率hFEの低下を低入力電圧期間内で継続的に回避
して十分な負荷電流を負荷24に供給できるようになる
といった効果を奏する。According to the present invention, the collector-emitter potential difference VCE of the control transistor Q1 is low even during the low input voltage period in which the collector-emitter potential difference VCE is equal to or lower than the predetermined voltage. And that the DC current amplification factor hFE of the control transistor Q1 caused by the collector-emitter potential difference VCE is continuously reduced during the low input voltage period. There is an effect that a current can be supplied to the load 24.
【0033】更に、この様に、コレクター−エミッタ間
電位差VCEに起因して発生する制御トランジスタQ1の
直流電流増幅率hFEの低下を低入力電圧期間内で継続的
に回避できる結果、負荷電流の供給能力の低下を低入力
電圧期間内で継続的に回避できるようになり、かつ、制
御トランジスタQ1のベース電流IBを増加させるような
従来の補償制御を用いることなく制御トランジスタQ1
のベース電流IBにおけるベース電流増加現象の発生を
低入力電圧期間内で継続的に回避できるようになる。こ
れにより、ベース電流IBにおけるベース増加電流の発
生に起因する回路動作時の消費電力の増加を低入力電圧
期間内で継続的に回避できるようになり、ベース増加電
流に起因する電源の消費電流負担の増加を低入力電圧期
間内で継続的に回避できるようになるといった効果を奏
する。特に、電源としてバッテリー22を用いる場合に
ベース増加電流に起因する消費電流の増加を低入力電圧
期間内で継続的に回避してバッテリー22の無用な消耗
を避けて長寿命化を図ることができるようになるといっ
た効果を奏する。Further, as described above, the decrease in the DC current amplification factor hFE of the control transistor Q1 caused by the collector-emitter potential difference VCE can be continuously avoided during the low input voltage period. It is possible to continuously prevent the performance from being lowered during the low input voltage period, and to use the control transistor Q1 without using the conventional compensation control for increasing the base current IB of the control transistor Q1.
Of the base current IB can be continuously avoided within the low input voltage period. As a result, an increase in power consumption during circuit operation due to the occurrence of the base increase current in the base current IB can be continuously avoided within the low input voltage period, and the current consumption of the power supply caused by the base increase current can be reduced. The effect of this is that the increase in can be continuously avoided within the low input voltage period. In particular, when the battery 22 is used as a power supply, an increase in current consumption due to the base increase current is continuously avoided within the low input voltage period, and unnecessary consumption of the battery 22 can be avoided to extend the life. It has the effect of becoming
【0034】請求項9に記載の発明は、請求項7又は8
に記載の電流制限回路10において、前記制御トランジ
スタQ1のエミッタが入力電圧Viに接続されコレクター
が出力電圧Voututに接続されて負荷電流を負荷24に
供給し、当該入力電圧Viと当該出力電圧Voututとの電
位差を監視して前記直流電流増幅率hFEの低下を制限す
る回路構成を有する電流制限回路10である。The ninth aspect of the present invention is the invention according to the seventh or eighth aspect.
In the current limiting circuit 10, the emitter of the control transistor Q1 is connected to the input voltage Vi, and the collector is connected to the output voltage Voutut to supply a load current to the load 24, and the input voltage Vi and the output voltage Voutut Is a current limiting circuit 10 having a circuit configuration for monitoring a potential difference of the DC current amplification factor hFE to limit a decrease in the DC current amplification factor hFE.
【0035】請求項9に記載の発明によれば、請求項7
又は8に記載の効果と同様の効果を奏する。According to the ninth aspect of the present invention, the seventh aspect is provided.
Or, the same effect as the effect described in 8 can be obtained.
【0036】請求項10に記載の発明は、負荷電流を制
御する制御トランジスタQ1のベース電流IBを制限する
電流制限回路において、前記制御トランジスタQ1のコ
レクター−エミッタ間電位差VCEを監視し、コレクター
−エミッタ間電位差VCEが所定電圧以下になった低入力
電圧時に当該制御トランジスタQ1のコレクター−エミ
ッタ間電位差VCEを一定以上に保持する回路構成を有す
る電流制限回路10である。According to a tenth aspect of the present invention, in a current limiting circuit for limiting a base current IB of a control transistor Q1 for controlling a load current, a collector-emitter potential difference VCE of the control transistor Q1 is monitored. A current limiting circuit 10 having a circuit configuration for maintaining the collector-emitter potential difference VCE between the collector and the emitter of the control transistor Q1 at a certain level or more at a low input voltage at which the potential difference VCE between the control transistors falls below a predetermined voltage.
【0037】請求項10に記載の発明によれば、コレク
ター−エミッタ間電位差VCEが所定電圧以下になった低
入力電圧時であっても、コレクター−エミッタ間電位差
VCEを一定以上に保持して制御トランジスタQ1の直流
電流増幅率hFEの低下を低入力電圧時の任意のタイミン
グで回避し、直流電流増幅率hFEの低下を一因として生
起されるベース電流IBにおけるベース電流増加現象の
発生を低入力電圧時の任意のタイミングで回避できるよ
うになる。これにより、ベース電流IBにおけるベース
増加電流の発生に起因する回路動作時の消費電力の増加
を低入力電圧時の任意のタイミングで回避できるように
なり、ベース増加電流に起因する電源の消費電流負担の
増加を低入力電圧時の任意のタイミングで回避できるよ
うになるといった効果を奏する。特に、電源としてバッ
テリー22を用いる場合にベース増加電流に起因する消
費電流の増加を低入力電圧時の任意のタイミングで回避
してバッテリー22の無用な消耗を避けて長寿命化を図
ることができるようになるといった効果を奏する。According to the tenth aspect of the present invention, even when the collector-emitter potential difference VCE is lower than a predetermined voltage at a low input voltage, the collector-emitter potential difference VCE is maintained at a certain level or more for control. A reduction in the DC current amplification factor hFE of the transistor Q1 is avoided at an arbitrary timing at a low input voltage, and the occurrence of a base current increase phenomenon in the base current IB caused by the reduction in the DC current amplification factor hFE is reduced. This can be avoided at an arbitrary timing during voltage application. As a result, an increase in power consumption during circuit operation due to the generation of the base increase current in the base current IB can be avoided at an arbitrary timing at a low input voltage, and the current consumption burden of the power supply due to the base increase current can be prevented. Increase can be avoided at an arbitrary timing at the time of a low input voltage. In particular, when the battery 22 is used as a power source, an increase in current consumption due to the base increase current can be avoided at an arbitrary timing at a low input voltage, and unnecessary life of the battery 22 can be avoided to extend the life. It has the effect of becoming
【0038】請求項11に記載の発明は、負荷電流を制
御する制御トランジスタQ1のベース電流IBを制限する
電流制限回路において、前記制御トランジスタQ1のコ
レクター−エミッタ間電位差VCEを監視し、コレクター
−エミッタ間電位差VCEが所定電圧以下になっている低
入力電圧期間内に当該制御トランジスタQ1のコレクタ
ー−エミッタ間電位差VCEを継続的に一定以上に保持す
る回路構成を有する電流制限回路10である。According to an eleventh aspect of the present invention, in a current limiting circuit for limiting a base current IB of a control transistor Q1 for controlling a load current, a collector-emitter potential difference VCE of the control transistor Q1 is monitored. A current limiting circuit 10 having a circuit configuration for continuously maintaining the collector-emitter potential difference VCE of the control transistor Q1 at a constant level or more during a low input voltage period in which the potential difference VCE is equal to or lower than a predetermined voltage.
【0039】請求項11に記載の発明によれば、コレク
ター−エミッタ間電位差VCEが所定電圧以下になってい
る低入力電圧期間内であっても、コレクター−エミッタ
間電位差VCEを一定以上に保持して制御トランジスタQ
1の直流電流増幅率hFEの低下を低入力電圧期間内で継
続的に回避し、直流電流増幅率hFEの低下を一因として
生起されるベース電流IBにおけるベース電流増加現象
の発生を低入力電圧期間内で継続的に回避できるように
なる。これにより、ベース電流IBにおけるベース増加
電流の発生に起因する回路動作時の消費電力の増加を低
入力電圧期間内で継続的に回避できるようになり、ベー
ス増加電流に起因する電源の消費電流負担の増加を低入
力電圧期間内で継続的に回避できるようになるといった
効果を奏する。特に、電源としてバッテリー22を用い
る場合にベース増加電流に起因する消費電流の増加を低
入力電圧期間内で継続的に回避してバッテリー22の無
用な消耗を避けて長寿命化を図ることができるようにな
るといった効果を奏する。According to the eleventh aspect of the present invention, even during the low input voltage period in which the collector-emitter potential difference VCE is equal to or lower than the predetermined voltage, the collector-emitter potential difference VCE is maintained at a certain level or more. Control transistor Q
(1) The decrease in the DC current amplification factor hFE is continuously avoided within the low input voltage period, and the occurrence of the base current increase phenomenon in the base current IB caused by the decrease in the DC current amplification factor hFE is reduced. It can be avoided continuously within the period. As a result, an increase in power consumption during circuit operation due to the occurrence of the base increase current in the base current IB can be continuously avoided within the low input voltage period, and the current consumption of the power supply caused by the base increase current can be reduced. The effect of this is that the increase in can be continuously avoided within the low input voltage period. In particular, when the battery 22 is used as a power supply, an increase in current consumption due to the base increase current is continuously avoided within the low input voltage period, and unnecessary consumption of the battery 22 can be avoided to extend the life. It has the effect of becoming
【0040】請求項12に記載の発明は、請求項10又
は11に記載の電流制限回路10おいて、前記制御トラ
ンジスタQ1のエミッタが入力電圧Viに接続されコレク
ターが出力電圧Voututに接続されて負荷電流を負荷2
4に供給し、当該入力電圧Viと当該出力電圧Voututと
の電位差を監視して前記コレクター−エミッタ間電位差
VCEの保持を行う回路構成を有する電流制限回路10で
ある。According to a twelfth aspect of the present invention, in the current limiting circuit of the tenth or eleventh aspect, the emitter of the control transistor Q1 is connected to the input voltage Vi and the collector is connected to the output voltage Voutut. Load current 2
4 is a current limiting circuit 10 having a circuit configuration for monitoring the potential difference between the input voltage Vi and the output voltage Voutut to maintain the collector-emitter potential difference VCE.
【0041】請求項12に記載の発明によれば、請求項
10又は11に記載の効果に加えて、入力電圧Viと出
力電圧Voututとの電位差が小さい場合であっても、コ
レクター−エミッタ間電位差VCEを一定以上に保持して
制御トランジスタQ1の直流電流増幅率hFEの低下を低
入力電圧期間内で継続的に回避し、直流電流増幅率hFE
の低下を一因として生起されるベース電流IBにおける
ベース電流増加現象の発生を低入力電圧期間内で継続的
に回避できるようになる。これにより、ベース電流IB
におけるベース増加電流の発生に起因する回路動作時の
消費電力の増加を低入力電圧期間内で継続的に回避でき
るようになり、ベース増加電流に起因する電源の消費電
流負担の増加を低入力電圧期間内で継続的に回避できる
ようになるといった効果を奏する。特に、電源としてバ
ッテリー22を用いる場合にベース増加電流に起因する
消費電流の増加を低入力電圧期間内で継続的に回避して
バッテリー22の無用な消耗を避けて長寿命化を図るこ
とができるようになるといった効果を奏する。According to the twelfth aspect of the present invention, in addition to the effect of the tenth or eleventh aspect, even when the potential difference between the input voltage Vi and the output voltage Voutut is small, the potential difference between the collector and the emitter is small. By keeping VCE above a certain level, the DC current gain hFE of the control transistor Q1 is continuously prevented from lowering during the low input voltage period, and the DC current gain hFE is reduced.
Of the base current IB caused by the decrease of the base current IB can be continuously avoided within the low input voltage period. Thereby, the base current IB
In the low input voltage period, the increase in power consumption during circuit operation due to the occurrence of the base increase current can be continuously avoided, and the increase in the current consumption burden of the power supply due to the base increase current can be reduced. There is an effect that it can be avoided continuously within the period. In particular, when the battery 22 is used as a power supply, an increase in current consumption due to the base increase current is continuously avoided within the low input voltage period, and unnecessary consumption of the battery 22 can be avoided to extend the life. It has the effect of becoming
【0042】請求項13に記載の発明は、負荷電流を制
御する制御トランジスタQ1のベース電流IBを制限する
電流制限回路において、前記制御トランジスタQ1のコ
レクター−エミッタ間電位差VCEを監視し、コレクター
−エミッタ間電位差VCEが所定電圧以下になった低入力
電圧時に当該制御トランジスタQ1のベースに発生する
ベース電流増加現象の発生を制限する回路構成を有する
電流制限回路10である。According to a thirteenth aspect of the present invention, in a current limiting circuit for limiting a base current IB of a control transistor Q1 for controlling a load current, a collector-emitter potential difference VCE of the control transistor Q1 is monitored. A current limiting circuit 10 having a circuit configuration for limiting the occurrence of a base current increase phenomenon that occurs at the base of the control transistor Q1 at the time of a low input voltage at which the potential difference VCE becomes equal to or lower than a predetermined voltage.
【0043】請求項13に記載の発明によれば、コレク
ター−エミッタ間電位差VCEが所定電圧以下になった低
入力電圧時であっても、ベース電流IBにおけるベース
増加電流の発生に起因する回路動作時の消費電力の増加
を低入力電圧時の任意のタイミングで回避できるように
なり、ベース増加電流に起因する電源の消費電流負担の
増加を低入力電圧時の任意のタイミングで回避できるよ
うになるといった効果を奏する。特に、電源としてバッ
テリー22を用いる場合にベース増加電流に起因する消
費電流の増加を低入力電圧時の任意のタイミングで回避
してバッテリー22の無用な消耗を避けて長寿命化を図
ることができるようになるといった効果を奏する。According to the thirteenth aspect of the present invention, even at a low input voltage when the collector-emitter potential difference VCE becomes equal to or less than a predetermined voltage, a circuit operation caused by the occurrence of the base increase current in the base current IB. Increase of power consumption at the time of low input voltage can be avoided at an arbitrary timing at a low input voltage, and an increase in current consumption burden of a power supply due to an increased base current can be avoided at an arbitrary timing at a low input voltage. This has the effect. In particular, when the battery 22 is used as a power source, an increase in current consumption due to the base increase current can be avoided at an arbitrary timing at a low input voltage, and unnecessary life of the battery 22 can be avoided to extend the life. It has the effect of becoming
【0044】請求項14に記載の発明は、負荷電流を制
御する制御トランジスタQ1のベース電流IBを制限する
電流制限回路において、前記制御トランジスタQ1のコ
レクター−エミッタ間電位差VCEを監視し、コレクター
−エミッタ間電位差VCEが所定電圧以下になっている低
入力電圧期間内に当該制御トランジスタQ1のベースに
発生するベース電流増加現象の発生を継続的に制限する
回路構成を有する電流制限回路10である。According to a fourteenth aspect of the present invention, in a current limiting circuit for limiting a base current IB of a control transistor Q1 for controlling a load current, a collector-emitter potential difference VCE of the control transistor Q1 is monitored. A current limiting circuit 10 having a circuit configuration for continuously limiting the occurrence of a base current increase phenomenon occurring at the base of the control transistor Q1 during a low input voltage period in which the potential difference VCE is less than or equal to a predetermined voltage.
【0045】請求項14に記載の発明によれば、コレク
ター−エミッタ間電位差VCEが所定電圧以下になった低
入力電圧時であっても、ベース電流IBにおけるベース
増加電流の発生に起因する回路動作時の消費電力の増加
を低入力電圧期間内で継続的に回避できるようになり、
ベース増加電流に起因する電源の消費電流負担の増加を
低入力電圧期間内で継続的に回避できるようになるとい
った効果を奏する。特に、電源としてバッテリー22を
用いる場合にベース増加電流に起因する消費電流の増加
を低入力電圧期間内で継続的に回避してバッテリー22
の無用な消耗を避けて長寿命化を図ることができるよう
になるといった効果を奏する。According to the fourteenth aspect of the present invention, even at a low input voltage when the collector-emitter potential difference VCE becomes equal to or less than a predetermined voltage, a circuit operation caused by the occurrence of the base increase current in the base current IB. Increase in power consumption during the low input voltage period,
This has the effect that the increase in the current consumption burden of the power supply caused by the base increase current can be continuously avoided within the low input voltage period. In particular, when the battery 22 is used as the power supply, the increase in the current consumption due to the base increase current is continuously avoided within the low input voltage period so that the battery 22
There is an effect that the service life can be prolonged by avoiding unnecessary consumption.
【0046】請求項15に記載の発明は、請求項13又
は14に記載の電流制限回路10において、前記制御ト
ランジスタQ1のエミッタが入力電圧Viに接続されコレ
クターが出力電圧Voututに接続されて負荷電流を負荷
24に供給し、当該入力電圧Viと当該出力電圧Voutut
との電位差を監視して前記ベース電流増加現象の発生を
制限する回路構成を有する電流制限回路10である。According to a fifteenth aspect of the present invention, in the current limiting circuit of the thirteenth or fourteenth aspect, the emitter of the control transistor Q1 is connected to the input voltage Vi, and the collector is connected to the output voltage Voutut. To the load 24, and the input voltage Vi and the output voltage Voutut
A current limiting circuit 10 having a circuit configuration for monitoring a potential difference between the current limiting circuit and the base current increasing phenomenon.
【0047】請求項15に記載の発明によれば、請求項
13又は14に記載の効果と同様の効果を奏する。According to the fifteenth aspect, an effect similar to that of the thirteenth or fourteenth aspect is obtained.
【0048】請求項16に記載の発明は、請求項13乃
至15のいずれか一項に記載の電流制限回路10におい
て、前記ベース増加電流は、前記制御トランジスタQ1
のコレクター−エミッタ間電位差VCEの減少に起因する
ベース電流IBである電流制限回路10である。According to a sixteenth aspect of the present invention, in the current limiting circuit 10 according to any one of the thirteenth to thirteenth aspects, the base increasing current is controlled by the control transistor Q1.
The current limiting circuit 10 is a base current IB resulting from a decrease in the collector-emitter potential difference VCE.
【0049】請求項16に記載の発明によれば、請求項
13乃至15のいずれか一項に記載の効果と同様の効果
を奏する。According to the sixteenth aspect of the present invention, the same effect as any one of the thirteenth to fifteenth aspects can be obtained.
【0050】請求項17に記載の発明は、請求項1乃至
16のいずれか一項に記載の電流制限回路10におい
て、前記制御トランジスタQ1に印加される前記入力電
圧Viを監視し当該監視中の入力電圧Viが所定の閾値電
圧以上である低入力電圧期間間に活性化され、当該活性
化時の入力電圧Viを次段に伝達する第1MOSFET
M1と、前記第1MOSFETM1の活性化の度合に応じ
て活性化されて前記出力電圧Voututを検出し、当該検
出した出力電圧Voututを次段に伝達する第2MOSF
ETM2と、前記第2MOSFETM2の活性化の度合い
に応じて活性化される第3MOSFETM3とを有する
電流制限回路10である。According to a seventeenth aspect of the present invention, in the current limiting circuit 10 according to any one of the first to sixteenth aspects, the input voltage Vi applied to the control transistor Q1 is monitored to monitor the input voltage Vi. A first MOSFET that is activated during a low input voltage period in which the input voltage Vi is equal to or higher than a predetermined threshold voltage and transmits the activated input voltage Vi to the next stage
M1 and a second MOSFET which is activated in accordance with the degree of activation of the first MOSFET M1 to detect the output voltage Voutut, and transmits the detected output voltage Voutut to the next stage.
The current limiting circuit 10 includes an ETM2 and a third MOSFET M3 activated according to the degree of activation of the second MOSFET M2.
【0051】請求項17に記載の発明によれば、請求項
1乃至16のいずれか一項に記載の効果に加えて、コレ
クター−エミッタ間電位差VCEが小さい低入力電圧期間
内に制御トランジスタQ1のコレクター−エミッタ間電
位差VCEが低くなってしまった場合であっても、第4M
OSFETM4が制御トランジスタQ1のベース電流IB
の制限を行うので、ベース電流IBの低下の一因となっ
ている制御トランジスタQ1の直流電流増幅率hFEの低
下を低入力電圧期間内で継続的に回避して十分な負荷電
流を負荷24に供給できるようになるといった効果を奏
する。According to the seventeenth aspect of the present invention, in addition to the effects of any one of the first to sixteenth aspects, the control transistor Q1 is controlled during the low input voltage period in which the collector-emitter potential difference VCE is small. Even if the collector-emitter potential difference VCE is low, the fourth M
OSFET M4 is the base current IB of control transistor Q1
, The decrease in the DC current gain hFE of the control transistor Q1, which is a cause of the decrease in the base current IB, is continuously avoided during the low input voltage period, and a sufficient load current is applied to the load 24. This has the effect of being able to supply.
【0052】更に、この様に、コレクター−エミッタ間
電位差VCEに起因して発生する制御トランジスタQ1の
直流電流増幅率hFEの低下を低入力電圧期間内で継続的
に回避できる結果、負荷電流の供給能力の低下を低入力
電圧期間内で継続的に回避できるようになり、かつ、制
御トランジスタQ1のベース電流IBを増加させるような
従来の補償制御を用いることなく制御トランジスタQ1
のベース電流IBにおけるベース電流増加現象の発生を
低入力電圧期間内で継続的に回避できるようになる。こ
れにより、ベース電流IBにおけるベース増加電流の発
生に起因する回路動作時の消費電力の増加を低入力電圧
期間内で継続的に回避できるようになり、ベース増加電
流に起因する電源の消費電流負担の増加を低入力電圧期
間内で継続的に回避できるようになるといった効果を奏
する。特に、電源としてバッテリー22を用いる場合に
ベース増加電流に起因する消費電流の増加を低入力電圧
期間内で継続的に回避してバッテリー22の無用な消耗
を避けて長寿命化を図ることができるようになるといっ
た効果を奏する。Further, as described above, the decrease in the DC current amplification factor hFE of the control transistor Q1 caused by the collector-emitter potential difference VCE can be continuously avoided within the low input voltage period, so that the load current supply It is possible to continuously prevent the performance from being lowered during the low input voltage period, and to use the control transistor Q1 without using the conventional compensation control for increasing the base current IB of the control transistor Q1.
Of the base current IB can be continuously avoided within the low input voltage period. As a result, an increase in power consumption during circuit operation due to the occurrence of the base increase current in the base current IB can be continuously avoided within the low input voltage period, and the current consumption of the power supply caused by the base increase current can be reduced. The effect of this is that the increase in can be continuously avoided within the low input voltage period. In particular, when the battery 22 is used as a power supply, an increase in current consumption due to the base increase current is continuously avoided within the low input voltage period, and unnecessary consumption of the battery 22 can be avoided to extend the life. It has the effect of becoming
【0053】請求項18に記載の発明は、請求項17に
記載の電流制限回路10において、前記第1MOSFE
TM1は、pチャネルMOSFETであって、ゲートと
ドレインが接続された状態で第2電流源Q3及び前記第
2MOSFETM2のゲートに接続されソースが入力電
圧Viに接続された回路構成を有し、前記制御トランジ
スタQ1に印加される前記入力電圧Viを監視し当該監視
中の入力電圧Viがゲート閾値以上である低入力電圧期
間に活性化され、当該活性化時の入力電圧Viを前記第
2MOSFETM2のゲートに伝達し、前記第2MOS
FETM2は、pチャネルMOSFETであって、ゲー
トが前記第1MOSFETM1のドレインに接続されソ
ースが出力電圧Voututに接続されドレインが第3電流
源Q4及び前記第3MOSFETM3のゲートに並列に接
続された回路構成を有し、前記第1MOSFETM1か
らの入力電圧Viがゲート閾値以上である低入力電圧期
間に活性化されて第1MOSFETM1から伝達された
出力電圧Voututを前記第3MOSFETM3のゲートに
伝達し、前記第3MOSFETM3は、nチャネルMO
SFETであって、ゲートが前記第2MOSFETM2
のドレインに接続されドレインが前記制御トランジスタ
Q1のベースに接続され、前記第2MOSFETM2の活
性化の度合いに応じて活性化される第3MOSFETM
3とを有する電流制限回路10である。The invention according to claim 18 is the current limiting circuit 10 according to claim 17, wherein the first MOSFET
TM1 is a p-channel MOSFET having a circuit configuration in which the gate and the drain are connected to each other, the second current source Q3 is connected to the gate of the second MOSFET M2, and the source is connected to the input voltage Vi. The input voltage Vi applied to the transistor Q1 is monitored and activated during a low input voltage period in which the monitored input voltage Vi is equal to or higher than the gate threshold, and the activated input voltage Vi is applied to the gate of the second MOSFET M2. Transmitting the second MOS
The FET M2 is a p-channel MOSFET with a gate connected to the drain of the first MOSFET M1, a source connected to the output voltage Voutut, and a drain connected in parallel to the third current source Q4 and the gate of the third MOSFET M3. The input voltage Vi from the first MOSFET M1 is activated during a low input voltage period in which the input voltage Vi is equal to or higher than a gate threshold, and transmits the output voltage Voutut transmitted from the first MOSFET M1 to the gate of the third MOSFET M3. n-channel MO
An SFET whose gate is the second MOSFET M2
Connected to the base of the control transistor Q1, and activated in accordance with the degree of activation of the second MOSFET M2.
3 is a current limiting circuit 10.
【0054】請求項18に記載の発明によれば、請求項
17に記載の効果に加えて、コレクター−エミッタ間電
位差VCEが小さい低入力電圧期間内に制御トランジスタ
Q1のコレクター−エミッタ間電位差VCEが低くなって
しまった場合であっても、第1MOSFETM1が制御
トランジスタQ1に印加される入力電圧Viを監視し、第
1MOSFETM1からの入力電圧Viが第2MOSFE
TM2のゲート閾値Vthp2以上である低入力電圧期間に
第2MOSFETM2が第1MOSFETM1から伝達さ
れた出力電圧Voututを第3MOSFETM3のゲートに
伝達し、後述する第4MOSFETM4が制御トランジ
スタQ1のベース電流IBの制限を行うので、ベース電流
IBの低下の一因となっている制御トランジスタQ1の直
流電流増幅率hFEの低下を低入力電圧期間内で継続的に
回避して十分な負荷電流を負荷24に供給できるように
なるといった効果を奏する。According to the eighteenth aspect of the invention, in addition to the effect of the seventeenth aspect, the collector-emitter potential difference VCE of the control transistor Q1 is reduced during the low input voltage period in which the collector-emitter potential difference VCE is small. Even when the voltage has become low, the first MOSFET M1 monitors the input voltage Vi applied to the control transistor Q1, and the input voltage Vi from the first MOSFET M1 becomes the second MOSFET.
The second MOSFET M2 transmits the output voltage Voutut transmitted from the first MOSFET M1 to the gate of the third MOSFET M3 during the low input voltage period which is equal to or higher than the gate threshold Vthp2 of TM2, and the fourth MOSFET M4 described below limits the base current IB of the control transistor Q1. Therefore, a sufficient load current can be supplied to the load 24 by continuously avoiding a decrease in the DC current amplification factor hFE of the control transistor Q1 which contributes to a decrease in the base current IB within the low input voltage period. It has the effect of becoming.
【0055】更に、この様に、コレクター−エミッタ間
電位差VCEに起因して発生する制御トランジスタQ1の
直流電流増幅率hFEの低下を低入力電圧期間内で継続的
に回避できる結果、負荷電流の供給能力の低下を低入力
電圧期間内で継続的に回避できるようになり、かつ、制
御トランジスタQ1のベース電流IBを増加させるような
従来の補償制御を用いることなく制御トランジスタQ1
のベース電流IBにおけるベース電流増加現象の発生を
低入力電圧期間内で継続的に回避できるようになる。こ
れにより、ベース電流IBにおけるベース増加電流の発
生に起因する回路動作時の消費電力の増加を低入力電圧
期間内で継続的に回避できるようになり、ベース増加電
流に起因する電源の消費電流負担の増加を低入力電圧期
間内で継続的に回避できるようになるといった効果を奏
する。特に、電源としてバッテリー22を用いる場合に
ベース増加電流に起因する消費電流の増加を低入力電圧
期間内で継続的に回避してバッテリー22の無用な消耗
を避けて長寿命化を図ることができるようになるといっ
た効果を奏する。Further, as described above, the decrease in the DC current gain hFE of the control transistor Q1 caused by the collector-emitter potential difference VCE can be continuously avoided during the low input voltage period, so that the load current supply It is possible to continuously prevent the performance from being lowered during the low input voltage period, and to use the control transistor Q1 without using the conventional compensation control for increasing the base current IB of the control transistor Q1.
Of the base current IB can be continuously avoided within the low input voltage period. As a result, an increase in power consumption during circuit operation due to the occurrence of the base increase current in the base current IB can be continuously avoided within the low input voltage period, and the current consumption of the power supply caused by the base increase current can be reduced. The effect of this is that the increase in can be continuously avoided within the low input voltage period. In particular, when the battery 22 is used as a power supply, an increase in current consumption due to the base increase current is continuously avoided within the low input voltage period, and unnecessary consumption of the battery 22 can be avoided to extend the life. It has the effect of becoming
【0056】請求項19に記載の発明は、請求項18に
記載の電流制限回路10において、前記第2MOSFE
TM2がバックバイアス接続され、pチャネルMOSF
ETのバックゲートが入力電圧Viにバイアスされた回
路構成を有する電流制限回路10である。According to a nineteenth aspect of the present invention, in the current limiting circuit 10 according to the eighteenth aspect, the second MOSFE
TM2 is back-biased and p-channel MOSF
The current limiting circuit 10 has a circuit configuration in which the back gate of ET is biased to the input voltage Vi.
【0057】請求項19に記載の発明によれば、請求項
18に記載の効果に加えて、第2MOSFETM2のバ
ックゲートを入力電圧Viにバイアスすることにより、
第2MOSFETM2のゲート閾値Vthp2に外来ノイズ
が重畳する可能性を低減できるようになり、外来ノイズ
に起因して第2MOSFETM2が誤って活性化される
現象を回避できるようになる。その結果、第1MOSF
ETM1からの入力電圧Viが第2MOSFETM2のゲ
ート閾値Vthp2以上である低入力電圧期間を外来ノイズ
の影響を受けることなく正確に識別して活性化されて第
1MOSFETM1から伝達された出力電圧Voututを外
来ノイズの影響を受けることなく正確に第3MOSFE
TM3のゲートに伝達できるようになるといった効果を
奏する。According to the nineteenth aspect, in addition to the effect of the eighteenth aspect, by biasing the back gate of the second MOSFET M2 to the input voltage Vi,
The possibility that external noise is superimposed on the gate threshold value Vthp2 of the second MOSFET M2 can be reduced, and the phenomenon that the second MOSFET M2 is erroneously activated due to external noise can be avoided. As a result, the first MOSF
The low input voltage period in which the input voltage Vi from the ETM1 is equal to or higher than the gate threshold value Vthp2 of the second MOSFET M2 is accurately identified without being affected by external noise, activated, and the output voltage Voutut transmitted from the first MOSFET M1 is converted into the external noise. 3rd MOSFE without being affected by
This has the effect of enabling transmission to the TM3 gate.
【0058】請求項20に記載の発明は、請求項1乃至
19のいずれか一項に記載の電流制限回路10を用いた
ボルテージレギュレータ20において、負荷24に供給
される出力電圧Voututを一定に保持する定電圧電源で
あるボルテージレギュレータ20において、電流を与え
られた際に当該電流の大きさに応じた出力電圧Voutut
を生成する出力電圧設定用抵抗網R1,R2と、前記出力
電圧設定用抵抗網R1,R2に制御電流を与えて当該出力
電圧設定用抵抗網R1,R2の出力ノードの電圧Vfb及び
負荷24に供給される出力電圧Voututを一定電圧値に
制御するための前記制御トランジスタQ1と、前記制御
トランジスタQ1のベース電流IBを制限する前記電流制
限回路10と、第1電流源Q2を用いて基準電圧Vrefを
生成する基準電源21と、前記基準電源21からの基準
電圧Vrefと前記出力ノード電圧との電圧差を検出して
当該電圧差に基づく誤差信号を生成すると共に、当該誤
差信号を前記制御トランジスタQ1にフィードバックし
て負荷24に供給される出力電圧Voututを一定に保持
する定電圧制御を促すフィードバックループを備えた誤
差増幅器Q5とを有するボルテージレギュレータ20で
ある。According to a twentieth aspect of the present invention, in the voltage regulator using the current limiting circuit according to any one of the first to nineteenth aspects, the output voltage Voutut supplied to the load is kept constant. In the voltage regulator 20, which is a constant voltage power supply, when a current is given, an output voltage Voutut according to the magnitude of the current is given.
, And a control current is applied to the output voltage setting resistors R1 and R2 to supply the output node voltage Vfb and load 24 of the output voltage setting resistors R1 and R2. The control transistor Q1 for controlling the supplied output voltage Voutut to a constant voltage value, the current limiting circuit 10 for limiting a base current IB of the control transistor Q1, and a reference voltage Vref using a first current source Q2. , A voltage difference between a reference voltage Vref from the reference power supply 21 and the output node voltage, and an error signal based on the voltage difference is generated, and the error signal is generated by the control transistor Q1. And an error amplifier Q5 having a feedback loop for promoting constant voltage control for maintaining the output voltage Voutut supplied to the load 24 constant. A regulator 20.
【0059】請求項20に記載の発明によれば、請求項
1乃至19のいずれか一項に記載の効果に加えて、コレ
クター−エミッタ間電位差VCEが所定電圧以下になって
いる低入力電圧期間内であっても、制御トランジスタQ
1のコレクター−エミッタ間電位差VCEが低くなってし
まうことを継続的に回避し、コレクター−エミッタ間電
位差VCEに起因して発生する制御トランジスタQ1の直
流電流増幅率hFEの低下を低入力電圧期間内で継続的に
回避して十分な負荷電流を負荷24に供給できるように
なるといった効果を奏する。According to the twentieth aspect of the present invention, in addition to the effect of any one of the first to nineteenth aspects, a low input voltage period in which the collector-emitter potential difference VCE is equal to or lower than a predetermined voltage. Inside the control transistor Q
1 is continuously avoided from decreasing the collector-emitter potential difference VCE, and the decrease in the DC current amplification factor hFE of the control transistor Q1 caused by the collector-emitter potential difference VCE is reduced during the low input voltage period. Thus, there is an effect that a sufficient load current can be supplied to the load 24 by avoiding the load continuously.
【0060】更に、この様に、コレクター−エミッタ間
電位差VCEに起因して発生する制御トランジスタQ1の
直流電流増幅率hFEの低下を低入力電圧期間内で継続的
に回避できる結果、負荷電流の供給能力の低下を低入力
電圧期間内で継続的に回避できるようになり、かつ、制
御トランジスタQ1のベース電流IBを増加させるような
従来の補償制御を用いることなく制御トランジスタQ1
のベース電流IBにおけるベース電流増加現象の発生を
低入力電圧期間内で継続的に回避できるようになる。こ
れにより、ベース電流IBにおけるベース増加電流の発
生に起因する回路動作時の消費電力の増加を低入力電圧
期間内で継続的に回避できるようになり、ベース増加電
流に起因する電源の消費電流負担の増加を低入力電圧期
間内で継続的に回避できるようになるといった効果を奏
する。特に、電源としてバッテリー22を用いる場合に
ベース増加電流に起因する消費電流の増加を低入力電圧
期間内で継続的に回避してバッテリー22の無用な消耗
を避けて長寿命化を図ることができるようになるといっ
た効果を奏する。Further, as described above, the decrease in the DC current gain hFE of the control transistor Q1 caused by the collector-emitter potential difference VCE can be continuously avoided within the low input voltage period. It is possible to continuously prevent the performance from being lowered during the low input voltage period, and to use the control transistor Q1 without using the conventional compensation control for increasing the base current IB of the control transistor Q1.
Of the base current IB can be continuously avoided within the low input voltage period. As a result, an increase in power consumption during circuit operation due to the occurrence of the base increase current in the base current IB can be continuously avoided within the low input voltage period, and the current consumption of the power supply caused by the base increase current can be reduced. The effect of this is that the increase in can be continuously avoided within the low input voltage period. In particular, when the battery 22 is used as a power supply, an increase in current consumption due to the base increase current is continuously avoided within the low input voltage period, and unnecessary consumption of the battery 22 can be avoided to extend the life. It has the effect of becoming
【0061】請求項21に記載の発明は、請求項20に
記載のボルテージレギュレータ20において、前記誤差
増幅器Q5から出力される前記誤差信号または前記第3
MOSFETM3から出力される前記ベース電流IBの制
限にかかる制御信号を選択的に前記制御トランジスタQ
1のベースに伝達する第4MOSFETM4を有するボル
テージレギュレータ20である。The invention according to claim 21 is the voltage regulator 20 according to claim 20, wherein the error signal output from the error amplifier Q5 or the third
A control signal output from MOSFET M3 for limiting the base current IB is selectively applied to the control transistor Q3.
A voltage regulator 20 having a fourth MOSFET M4 for transmitting to the base of the first.
【0062】請求項21に記載の発明によれば、請求項
20に記載の効果に加えて、コレクター−エミッタ間電
位差VCEが所定電圧以下になっている低入力電圧期間内
であっても、第3MOSFETM3から出力される制御
信号に基づいて制御して制御トランジスタQ1のコレク
ター−エミッタ間電位差VCEが低くなってしまうことを
継続的に回避し、コレクター−エミッタ間電位差VCEに
起因して発生する制御トランジスタQ1の直流電流増幅
率hFEの低下を低入力電圧期間内で継続的に回避して十
分な負荷電流を負荷24に供給できるようになるといっ
た効果を奏する。According to the twenty-first aspect of the present invention, in addition to the effect of the twentieth aspect, even in a low input voltage period in which the collector-emitter potential difference VCE is equal to or less than a predetermined voltage, The control transistor Q3 is controlled based on a control signal output from the MOSFET M3 to continuously prevent the potential difference VCE between the collector and the emitter of the control transistor Q1 from being reduced, and the control transistor generated due to the potential difference VCE between the collector and the emitter. There is an effect that a sufficient load current can be supplied to the load 24 by continuously avoiding a decrease in the DC current amplification factor hFE of Q1 during the low input voltage period.
【0063】更に、この様に、コレクター−エミッタ間
電位差VCEに起因して発生する制御トランジスタQ1の
直流電流増幅率hFEの低下を第3MOSFETM3から
出力される制御信号に基づいて制御して低入力電圧期間
内で継続的に回避できる結果、負荷電流の供給能力の低
下を低入力電圧期間内で継続的に回避できるようにな
り、かつ制御トランジスタQ1のベース電流IBにおける
ベース電流増加現象の発生を第3MOSFETM3から
出力される制御信号に基づいて制御して低入力電圧期間
内で継続的に回避できるようになる。これにより、ベー
ス電流IBにおけるベース増加電流の発生に起因する回
路動作時の消費電力の増加を低入力電圧期間内で継続的
に回避できるようになり、ベース増加電流に起因する電
源の消費電流負担の増加を低入力電圧期間内で継続的に
回避できるようになるといった効果を奏する。特に、電
源としてバッテリー22を用いる場合にベース増加電流
に起因する消費電流の増加を低入力電圧期間内で継続的
に回避してバッテリー22の無用な消耗を避けて長寿命
化を図ることができるようになるといった効果を奏す
る。Further, as described above, the decrease in the DC current amplification factor hFE of the control transistor Q1 caused by the collector-emitter potential difference VCE is controlled based on the control signal output from the third MOSFET M3 to reduce the low input voltage. As a result, the reduction of the load current supply capability can be continuously avoided during the low input voltage period, and the occurrence of the base current increase phenomenon in the base current IB of the control transistor Q1 can be prevented. Control based on the control signal output from the three MOSFET M3 enables continuous avoidance during a low input voltage period. As a result, an increase in power consumption during circuit operation due to the occurrence of the base increase current in the base current IB can be continuously avoided within the low input voltage period, and the current consumption of the power supply caused by the base increase current can be reduced. The effect of this is that the increase in can be continuously avoided within the low input voltage period. In particular, when the battery 22 is used as a power supply, an increase in current consumption due to the base increase current is continuously avoided within the low input voltage period, and unnecessary consumption of the battery 22 can be avoided to extend the life. It has the effect of becoming
【0064】請求項22に記載の発明は、請求項21に
記載のボルテージレギュレータ20において、前記第4
MOSFETM4は、nチャネルMOSFETであっ
て、前記誤差増幅器Q5からの前記誤差信号と前記第3
MOSFETM3のドレインからの前記制御信号とがゲ
ートに共通接続されると共に、ドレインが前記制御トラ
ンジスタQ1のベースに接続されているボルテージレギ
ュレータ20である。The invention according to claim 22 is the voltage regulator 20 according to claim 21, wherein the fourth
The MOSFET M4 is an n-channel MOSFET, and outputs the error signal from the error amplifier Q5 and the third signal.
The voltage regulator 20 has a gate connected to the control signal from the drain of the MOSFET M3 and a drain connected to the base of the control transistor Q1.
【0065】請求項22に記載の発明によれば、請求項
21に記載の効果に加えて、コレクター−エミッタ間電
位差VCEが所定電圧以下になっている低入力電圧期間内
であっても、第4MOSFETM4から伝達される制御
信号に基づいて制御トランジスタQ1のベース電流IBを
制御することにより、制御トランジスタQ1のコレクタ
ー−エミッタ間電位差VCEが低くなってしまうことを継
続的に回避し、コレクター−エミッタ間電位差VCEに起
因して発生する制御トランジスタQ1の直流電流増幅率
hFEの低下を低入力電圧期間内で継続的に回避して十分
な負荷電流を負荷24に供給できるようになるといった
効果を奏する。According to the invention described in claim 22, in addition to the effect described in claim 21, even in a low input voltage period in which the collector-emitter potential difference VCE is equal to or lower than a predetermined voltage, By controlling the base current IB of the control transistor Q1 based on the control signal transmitted from the 4MOSFET M4, the potential difference VCE between the collector and the emitter of the control transistor Q1 is continuously prevented from being reduced, and the There is an effect that a sufficient load current can be supplied to the load 24 by continuously avoiding a decrease in the DC current amplification factor hFE of the control transistor Q1 caused by the potential difference VCE within the low input voltage period.
【0066】更に、この様に、第4MOSFETM4か
ら伝達される制御信号に基づいて制御トランジスタQ1
のベース電流IBを制御することにより、コレクター−
エミッタ間電位差VCEに起因して発生する制御トランジ
スタQ1の直流電流増幅率hFEの低下を低入力電圧期間
内で継続的に回避できる結果、負荷電流の供給能力の低
下を低入力電圧期間内で継続的に回避できるようにな
り、かつ第4MOSFETM4から伝達される制御信号
に基づいて制御トランジスタQ1のベース電流IBを制御
することにより、制御トランジスタQ1のベース電流IB
におけるベース電流増加現象の発生を低入力電圧期間内
で継続的に回避できるようになる。これにより、ベース
電流IBにおけるベース増加電流の発生に起因する回路
動作時の消費電力の増加を低入力電圧期間内で継続的に
回避できるようになり、ベース増加電流に起因する電源
の消費電流負担の増加を低入力電圧期間内で継続的に回
避できるようになるといった効果を奏する。特に、電源
としてバッテリー22を用いる場合にベース増加電流に
起因する消費電流の増加を低入力電圧期間内で継続的に
回避してバッテリー22の無用な消耗を避けて長寿命化
を図ることができるようになるといった効果を奏する。Further, as described above, the control transistor Q1 is controlled based on the control signal transmitted from the fourth MOSFET M4.
By controlling the base current IB of the collector,
A reduction in the DC current gain hFE of the control transistor Q1 caused by the potential difference VCE between the emitters can be continuously avoided during the low input voltage period. As a result, the reduction of the load current supply capability continues during the low input voltage period. By controlling the base current IB of the control transistor Q1 based on the control signal transmitted from the fourth MOSFET M4, the base current IB of the control transistor Q1 can be avoided.
Can be continuously avoided within the low input voltage period. As a result, an increase in power consumption during circuit operation due to the occurrence of the base increase current in the base current IB can be continuously avoided within the low input voltage period, and the current consumption of the power supply caused by the base increase current can be reduced. The effect of this is that the increase in can be continuously avoided within the low input voltage period. In particular, when the battery 22 is used as a power supply, an increase in current consumption due to the base increase current is continuously avoided within the low input voltage period, and unnecessary consumption of the battery 22 can be avoided to extend the life. It has the effect of becoming
【0067】請求項23に記載の発明は、請求項22に
記載のボルテージレギュレータ20において、前記第4
MOSFETM4は、低入力電圧期間に前記第3MOS
FETM3から出力される前記制御信号を選択して前記
制御トランジスタQ1に伝達して当該制御トランジスタ
Q1における前記ベース電流IBの制限制御を促し、当該
低入力電圧期間以外に前記誤差増幅器Q5からの前記誤
差信号を選択して前記制御トランジスタQ1に伝達して
当該制御トランジスタQ1における前記定電圧制御を促
す回路構成を有するボルテージレギュレータ20であ
る。The invention according to claim 23 is the voltage regulator 20 according to claim 22, wherein the fourth
The MOSFET M4 is connected to the third MOS transistor during the low input voltage period.
The control signal output from the FET M3 is selected and transmitted to the control transistor Q1 to promote the control of limiting the base current IB in the control transistor Q1, and the error from the error amplifier Q5 is excluded except during the low input voltage period. A voltage regulator 20 having a circuit configuration for selecting a signal, transmitting the selected signal to the control transistor Q1, and promoting the constant voltage control in the control transistor Q1.
【0068】請求項23に記載の発明によれば、請求項
22に記載の効果と同様の効果を奏する。According to the twenty-third aspect, the same effect as that of the twenty-second aspect can be obtained.
【0069】[0069]
【発明の実施の形態】初めに、図面に基づき、本発明の
電流制限回路の実施形態を説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS First, an embodiment of a current limiting circuit according to the present invention will be described with reference to the drawings.
【0070】図1は、本発明の電流制限回路10の一実
施形態を説明するための回路図である。図5は、制御ト
ランジスタQ1のコレクター−エミッタ間の電圧と直流
電流増幅率hFEとの関係を説明するための図であって、
図5(a)は、制御トランジスタQ1の入力電圧Vdd及
び出力電圧Voututとの接続形態を説明するための回路
図であり、図5(b)は、図5(a)の制御トランジス
タQ1における直流電流増幅率hFEのコレクター−エミ
ッタ間電位差VCE(Vdd−Vout)依存性を説明するた
めのグラフである。FIG. 1 is a circuit diagram for explaining one embodiment of the current limiting circuit 10 of the present invention. FIG. 5 is a diagram for explaining the relationship between the voltage between the collector and the emitter of the control transistor Q1 and the DC current gain hFE,
FIG. 5A is a circuit diagram for explaining the connection between the input voltage Vdd and the output voltage Voutut of the control transistor Q1, and FIG. 5B is a circuit diagram showing the direct current in the control transistor Q1 of FIG. 5 is a graph for explaining the dependence of the current amplification factor hFE on the collector-emitter potential difference VCE (Vdd-Vout).
【0071】図1に示す電流制限回路10は、負荷に供
給する負荷電流の供給量を制御する制御トランジスタQ
1のベース電流IBにおけるベース増加電流を制限する機
能を有する半導体装置であって、入力電圧Viと出力電
圧Voutとの電位差を用いて制御トランジスタQ1のコレ
クター−エミッタ間電位差VCE(図5(a)参照)を監
視し、制御トランジスタQ1のコレクター−エミッタ間
電位差VCEが所定電圧以下になった低入力電圧時に制御
トランジスタQ1のベースBを流れるベース増加電流
(5(a)参照)を制限するための回路を第1MOSF
ETM1、第2MOSFETM2、第3MOSFETM
3を用いて構成している点に特徴を有している。以下で
は、制御トランジスタQ1としてpnpバイポーラトラ
ンジスタを想定して説明を続けることにする。The current limiting circuit 10 shown in FIG. 1 has a control transistor Q for controlling the amount of load current supplied to the load.
A semiconductor device having a function of limiting a base increase current in one base current IB, wherein a potential difference VCE between a collector and an emitter of a control transistor Q1 is obtained by using a potential difference between an input voltage Vi and an output voltage Vout (FIG. 5A). For controlling the base increase current (see 5 (a)) flowing through the base B of the control transistor Q1 at a low input voltage when the collector-emitter potential difference VCE of the control transistor Q1 becomes equal to or less than a predetermined voltage. The circuit is the first MOSF
ETM1, second MOSFET M2, third MOSFET M
3 is characterized in that it is constructed using Hereinafter, the description will be continued on the assumption that a pnp bipolar transistor is used as the control transistor Q1.
【0072】またこのような回路構成において、電流制
限回路10は、後述するように、入力電圧Vddと出力電
圧Voututとの電位差(Vdd−Vout)を監視し第4MO
SFETM4のゲート電位を制御することによりベース
電流IBにおけるベース増加電流を制限することにな
る。In such a circuit configuration, the current limiting circuit 10 monitors the potential difference (Vdd-Vout) between the input voltage Vdd and the output voltage Voutut as described later, and
By controlling the gate potential of SFET M4, the base increase current in base current IB is limited.
【0073】換言すれば、5(a)に示すように、制御
トランジスタQ1のエミッタが電圧入力端子T1を介して
入力電圧Vddに接続されコレクターが出力電圧Voutut
を出力する電圧出力端子T2に接続されて負荷電流を負
荷24に供給する場合、電流制限回路10は、入力電圧
Vddと出力電圧Voututとの電位差を監視して5(b)
に示すような直流電流増幅率hFE(=IC/IB)の低下
を制限することになる。In other words, as shown in FIG. 5A, the emitter of the control transistor Q1 is connected to the input voltage Vdd via the voltage input terminal T1, and the collector is connected to the output voltage Voutut.
When the load current is supplied to the load 24 by being connected to the voltage output terminal T2 which outputs the output voltage Vout, the current limiter 10 monitors the potential difference between the input voltage Vdd and the output voltage Voutut to 5 (b).
This limits the decrease in the DC current gain hFE (= IC / IB) as shown in FIG.
【0074】第1MOSFETM1は、制御トランジス
タQ1のエミッタEに印加される入力電圧Viを監視し、
監視中の入力電圧Viが所定の閾値電圧以上である低入
力電圧期間間に活性化され、この活性化時にゲートGに
印加されている電圧(=Vg1)を入力電圧Viとして次
段の第2MOSFETM2のゲートGに伝達する回路構
成を有している。The first MOSFET M1 monitors the input voltage Vi applied to the emitter E of the control transistor Q1,
The input voltage Vi being monitored is activated during a low input voltage period equal to or higher than a predetermined threshold voltage, and the voltage (= Vg1) applied to the gate G at the time of the activation is set as the input voltage Vi and the second MOSFET M2 in the next stage is activated. To the gate G.
【0075】また第1MOSFETM1におけるゲート
電位Vg1は、次の数式(1)で与えられる。The gate potential Vg1 of the first MOSFET M1 is given by the following equation (1).
【数1】 ここで、Vthp1=第1MOSFETM1のゲート閾値。(Equation 1) Here, Vthp1 = gate threshold value of the first MOSFET M1.
【0076】具体的には、第1MOSFETM1は、図
1に示すように、pチャネルMOSFETであって、ゲ
ートGとドレインDが接続された状態で定電流Iref2を
供給する第2電流源Q3及び第2MOSFETM2のゲー
トGに接続され、またソースSが入力電圧Viに接続さ
れた回路構成を有している。More specifically, as shown in FIG. 1, the first MOSFET M1 is a p-channel MOSFET, and has a second current source Q3 and a second current source Q3 for supplying a constant current Iref2 with the gate G and the drain D connected. It has a circuit configuration in which it is connected to the gate G of the 2MOSFET M2 and the source S is connected to the input voltage Vi.
【0077】このような回路構成において、入力電圧V
iが出力電圧Voutよりも大きい場合(VI>VO)、第1
MOSFETM1のゲート電位Vg1が前述の式(1)で
与えられているので、第2MOSFETM2及び第3M
OSFETM3は不活性状態となる。In such a circuit configuration, the input voltage V
If i is greater than the output voltage Vout (VI> VO), the first
Since the gate potential Vg1 of the MOSFET M1 is given by the above equation (1), the second MOSFET M2 and the third MOSFET
OSFET M3 becomes inactive.
【0078】第2MOSFETM2は、前段の第1MO
SFETM1の活性化の度合(=Vg1)に応じて活性化
されて出力電圧Voutを検出し、検出した出力電圧Vout
を次段の第3MOSFETM3のゲートGに伝達する回
路構成を有している。The second MOSFET M2 is connected to the first MO of the preceding stage.
The SFET M1 is activated according to the degree of activation (= Vg1) to detect the output voltage Vout, and the detected output voltage Vout
Is transmitted to the gate G of the third MOSFET M3 at the next stage.
【0079】また第2MOSFETM2におけるゲート
電位Vg2は、次の数式(2)で与えられる。The gate potential Vg2 of the second MOSFET M2 is given by the following equation (2).
【数2】 ここで、Vthp2=第2MOSFETM2のゲート閾値。(Equation 2) Here, Vthp2 = gate threshold value of the second MOSFET M2.
【0080】具体的には、第2MOSFETM2は、図
1に示すように、pチャネルMOSFETであって、ゲ
ートGが第1MOSFETM1のドレインDに接続さ
れ、ソースSが出力電圧Voutに接続され、ドレインD
が定電流Iref3を供給する第3電流源Q4及び第3MO
SFETM3のゲートGに並列に接続された回路構成を
有している。More specifically, the second MOSFET M2 is a p-channel MOSFET, as shown in FIG. 1, in which the gate G is connected to the drain D of the first MOSFET M1, the source S is connected to the output voltage Vout, and the drain D
Supplies the constant current Iref3 with the third current source Q4 and the third MO.
It has a circuit configuration connected in parallel to the gate G of the SFET M3.
【0081】このような回路構成において、入力電圧V
iが出力電圧Voutと差がない場合(VI≒VO)、第1M
OSFETM1のゲート電位Vg2(=Vg1)が前述の式
(2)で与えられているので、第2MOSFETM2が
活性化され、これに応じて第3MOSFETM3のゲー
ト電位が出力電圧Vout近くまで引き上げられて第3M
OSFETM3も活性化される。In such a circuit configuration, the input voltage V
If i is not different from the output voltage Vout (VI ≒ VO), the first M
Since the gate potential Vg2 (= Vg1) of the OSFET M1 is given by the above equation (2), the second MOSFET M2 is activated. In response, the gate potential of the third MOSFET M3 is raised to near the output voltage Vout, and the third MOSFET M3 is raised.
OSFET M3 is also activated.
【0082】更に、第2MOSFETM2はバックバイ
アス接続されており、pチャネルMOSFETのバック
ゲートが入力電圧Viにバイアスされた回路構成となっ
ている。Further, the second MOSFET M2 is back-biased, so that the back gate of the p-channel MOSFET is biased to the input voltage Vi.
【0083】第1MOSFETM1と第2MOSFET
M2とにおいて、第2MOSFETM2はバックバイアス
されているため、出力電圧Voutut=バックバイアス電
位VBSとなった低入力電圧時に第2MOSFETM2は
活性化されることになる。First MOSFET M1 and Second MOSFET
Since the second MOSFET M2 and M2 are back-biased, the second MOSFET M2 is activated when the output voltage Voutut is equal to the back bias potential VBS and the input voltage is low.
【0084】この様に、第2MOSFETM2のバック
ゲートを入力電圧Viにバイアスすることにより、第2
MOSFETM2のゲート閾値Vthp2に外来ノイズが重
畳する可能性を低減できるようになり、外来ノイズに起
因して第2MOSFETM2が誤って活性化される現象
を回避できるようになる。その結果、第1MOSFET
M1からの入力電圧Viが第2MOSFETM2のゲート
閾値Vthp2以上である低入力電圧期間を外来ノイズの影
響を受けることなく正確に識別して活性化されて第1M
OSFETM1から伝達された出力電圧Voutを外来ノイ
ズの影響を受けることなく正確に第3MOSFETM3
のゲートGに伝達できるようになるといった効果を奏す
る。As described above, by biasing the back gate of the second MOSFET M2 to the input voltage Vi,
The possibility that external noise is superimposed on the gate threshold value Vthp2 of the MOSFET M2 can be reduced, and the phenomenon that the second MOSFET M2 is erroneously activated due to the external noise can be avoided. As a result, the first MOSFET
A low input voltage period in which the input voltage Vi from M1 is equal to or higher than the gate threshold value Vthp2 of the second MOSFET M2 is accurately identified and activated without being affected by external noise, and is activated.
The output voltage Vout transmitted from the OSFET M1 can be accurately adjusted without being affected by external noise.
To the gate G.
【0085】第3MOSFETM3は、前段の第2MO
SFETM2の活性化の度合い(=Vg2)に応じて不活
性化されて制御トランジスタQ1のベース電流IBにおけ
るベース増加電流の制限を行う回路構成を有している。The third MOSFET M3 is connected to the second MO
It has a circuit configuration that is deactivated according to the degree of activation (= Vg2) of the SFET M2 and limits the base increase current in the base current IB of the control transistor Q1.
【0086】具体的には、第3MOSFETM3は、n
チャネルMOSFETであって、ゲートGが第2MOS
FETM2のドレインDに接続され、出力電圧Voutを出
力するドレインDが制御トランジスタQ1のベースBに
接続された回路構成を有している。More specifically, the third MOSFET M3 has n
A channel MOSFET wherein the gate G is a second MOS
It has a circuit configuration in which the drain D connected to the drain D of the FET M2 and outputting the output voltage Vout is connected to the base B of the control transistor Q1.
【0087】このような回路構成において、入力電圧V
iが出力電圧Voutよりも大きい場合(VI>VO)、前述
したように、第1MOSFETM1のゲート電位Vg1に
応じて第3MOSFETM3が不活性状態となる。In such a circuit configuration, the input voltage V
When i is higher than the output voltage Vout (VI> VO), as described above, the third MOSFET M3 becomes inactive according to the gate potential Vg1 of the first MOSFET M1.
【0088】一方、入力電圧Viが出力電圧Voutと差が
ない場合(VI≒VO)、前述したように、第1MOSF
ETM1のゲート電位Vg2により活性化される第2MO
SFETM2に応じて第3MOSFETM3も活性化され
る。On the other hand, when the input voltage Vi does not differ from the output voltage Vout (VI ≒ VO), as described above, the first MOSF
Second MO activated by gate potential Vg2 of ETM1
The third MOSFET M3 is also activated according to the SFET M2.
【0089】すなわち、後述するボルテージレギュレー
タ20の制御トランジスタQ1のベースを第3MOSF
ETM3のドレインに接続することにより、ボルテージ
レギュレータ20の入力電圧Vdd(=VI)が出力電圧
Voutut(=VO)と差がない場合(Vdd≒Vout)に制
御トランジスタQ1のコレクター−エミッタ間電位差VC
EがゼロV近くになったときに制御トランジスタQ1のベ
ース電流IBにおけるベース増加電流の制限を第3MO
SFETM3を用いて行うことができるようになる。That is, the base of the control transistor Q1 of the voltage regulator 20 described later is connected to the third MOSF
By connecting to the drain of ETM3, when the input voltage Vdd (= VI) of the voltage regulator 20 is not different from the output voltage Voutut (= VO) (Vdd ≒ Vout), the collector-emitter potential difference VC of the control transistor Q1 is obtained.
When E becomes close to zero V, the base increase current in the base current IB of the control transistor Q1 is limited by the third MO.
This can be performed using the SFET M3.
【0090】このような回路構成を有する電流制限回路
10は、制御トランジスタQ1のコレクター−エミッタ
間電位差VCE(Vdd−Vout)を監視し、コレクター−
エミッタ間電位差VCE(Vdd−Vout)がほぼ電位差ゼ
ロになっている低入力電圧期間内に制御トランジスタQ
1のベースBに発生するベース電流増加現象の発生を継
続的に制限することができる。The current limiting circuit 10 having such a circuit configuration monitors the potential difference VCE (Vdd-Vout) between the collector and the emitter of the control transistor Q1, and monitors the collector-emitter potential.
During a low input voltage period in which the potential difference VCE (Vdd-Vout) between the emitters is almost zero, the control transistor Q
The occurrence of a base current increase phenomenon occurring in one base B can be continuously restricted.
【0091】具体的には、制御トランジスタQ1のエミ
ッタが電圧入力端子T1を介して入力電圧Vddに接続さ
れコレクターが出力電圧Voututを出力する電圧出力端
子T2に接続されて負荷電流を負荷24に供給し、入力
電圧Vddと出力電圧Voututとの電位差を監視してベー
ス電流増加現象の発生を制限することになる。More specifically, the emitter of the control transistor Q1 is connected to the input voltage Vdd via the voltage input terminal T1, and the collector is connected to the voltage output terminal T2 for outputting the output voltage Voutut to supply the load current to the load 24. Then, the potential difference between the input voltage Vdd and the output voltage Voutut is monitored to limit the occurrence of the base current increase phenomenon.
【0092】これにより、Vdd≒Voutになる低入力電
圧時であっても、ベース電流IBにおけるベース増加電
流の発生に起因する回路動作時の消費電力の増加を低入
力電圧期間内で継続的に回避できるようになり、ベース
増加電流に起因する電源の消費電流負担の増加を低入力
電圧期間内で継続的に回避できるようになるといった効
果を奏する。特に、電源としてバッテリー22を用いる
場合にベース増加電流に起因する消費電流の増加を低入
力電圧期間内で継続的に回避してバッテリー22の無用
な消耗を避けて長寿命化を図ることができるようになる
といった効果を奏する。As a result, even at a low input voltage when Vdd ≒ Vout, the increase in power consumption during circuit operation due to the generation of the base increase current in the base current IB is continuously reduced within the low input voltage period. As a result, an increase in the current consumption burden of the power supply caused by the base increase current can be continuously avoided within the low input voltage period. In particular, when the battery 22 is used as a power supply, an increase in current consumption due to the base increase current is continuously avoided within the low input voltage period, and unnecessary consumption of the battery 22 can be avoided to extend the life. It has the effect of becoming
【0093】以上説明したように、電流制限回路10に
よれば、コレクター−エミッタ間電位差VCEが小さい低
入力電圧期間内に制御トランジスタQ1のコレクター−
エミッタ間電位差VCEが低くなってしまった場合であっ
ても、第1MOSFETM1が制御トランジスタQ1に印
加される入力電圧Viを監視し、第1MOSFETM1か
らの入力電圧Viが第2MOSFETM2のゲート閾値V
thp2以上である低入力電圧期間に第2MOSFETM2
が第1MOSFETM1から伝達された出力電圧Voutを
第3MOSFETM3のゲートGに伝達し、第4MOS
FETM4が制御トランジスタQ1のベース電流IBの制
限を行うので、ベース電流IBの低下の一因となってい
る制御トランジスタQ1の直流電流増幅率hFEの低下を
低入力電圧期間内で継続的に回避して十分な負荷電流を
負荷24に供給できるようになるといった効果を奏す
る。As described above, according to the current limiting circuit 10, the collector-emitter potential of the control transistor Q1 can be reduced during the low input voltage period in which the collector-emitter potential difference VCE is small.
Even when the emitter-to-emitter potential difference VCE becomes low, the first MOSFET M1 monitors the input voltage Vi applied to the control transistor Q1, and the input voltage Vi from the first MOSFET M1 becomes the gate threshold V of the second MOSFET M2.
During the low input voltage period equal to or greater than thp2, the second MOSFET M2
Transmits the output voltage Vout transmitted from the first MOSFET M1 to the gate G of the third MOSFET M3,
Since the FET M4 limits the base current IB of the control transistor Q1, the decrease in the DC current gain hFE of the control transistor Q1, which contributes to the decrease in the base current IB, is continuously avoided during the low input voltage period. Thus, a sufficient load current can be supplied to the load 24.
【0094】更に、この様に、コレクター−エミッタ間
電位差VCEに起因して発生する制御トランジスタQ1の
直流電流増幅率hFEの低下を低入力電圧期間内で継続的
に回避できる結果、負荷電流の供給能力の低下を低入力
電圧期間内で継続的に回避できるようになり、かつ、制
御トランジスタQ1のベース電流IBを増加させるような
従来の補償制御を用いることなく制御トランジスタQ1
のベース電流IBにおけるベース電流増加現象の発生を
低入力電圧期間内で継続的に回避できるようになる。Further, as described above, it is possible to continuously avoid a decrease in the DC current gain hFE of the control transistor Q1 caused by the collector-emitter potential difference VCE within the low input voltage period. It is possible to continuously prevent the performance from being lowered during the low input voltage period, and to use the control transistor Q1 without using the conventional compensation control for increasing the base current IB of the control transistor Q1.
Of the base current IB can be continuously avoided within the low input voltage period.
【0095】次に、図面に基づき、本発明のボルテージ
レギュレータの実施形態を説明する。Next, an embodiment of a voltage regulator according to the present invention will be described with reference to the drawings.
【0096】図2は、本発明のボルテージレギュレータ
20の一実施形態を説明するための回路図である。図6
は、図3のボルテージレギュレータ20における入出力
特性を説明するためのグラフである。FIG. 2 is a circuit diagram for explaining one embodiment of the voltage regulator 20 of the present invention. FIG.
5 is a graph for explaining input / output characteristics of the voltage regulator 20 of FIG.
【0097】図2に示す電流制限回路10は、前述した
ように、接地電位GNDに接続された接地端子T3−電
圧出力端子T2から負荷に定電圧状態(図6に示すVout
=3.000Vの定電圧制御領域)で供給する負荷電流
を制御する制御トランジスタQ1のコレクター−エミッ
タ間電位差VCE(すなわち、入力電圧Vddと出力電圧V
oututとの電位差=Vdd−Vout)を監視し、コレクター
−エミッタ間電位差VCEが所定電圧以下(具体的には、
図6に示す点P以下の入力電圧Vdd、特に、同電位近
傍)になっている低入力電圧期間内(図6に示す0V〜
点P(Vthp2>Vthp1)に対応する入力電圧Vddに範囲
内)において制御トランジスタQ1を流れるベース電流
IBを第4MOSFETM4を介して低入力電圧期間中に
継続的に制限するように接続されている。As described above, the current limiting circuit 10 shown in FIG. 2 operates in a constant voltage state (Vout shown in FIG. 6) from the ground terminal T3 to the voltage output terminal T2 connected to the ground potential GND.
= The constant-voltage control region of 3.000 V), the collector-emitter potential difference VCE of the control transistor Q1 for controlling the load current supplied (that is, the input voltage Vdd and the output voltage V
The potential difference from outut = Vdd-Vout) is monitored, and the collector-emitter potential difference VCE is equal to or less than a predetermined voltage (specifically,
The input voltage Vdd below the point P shown in FIG. 6 (especially, near the same potential) is within the low input voltage period (0 V to 0 V shown in FIG. 6).
At a point P (within the range of the input voltage Vdd corresponding to Vthp2> Vthp1), the base current IB flowing through the control transistor Q1 is continuously limited via the fourth MOSFET M4 during the low input voltage period.
【0098】図2に示す第4MOSFETM4は、後述
する誤差増幅器Q5から出力される誤差信号または前述
の第3MOSFETM3から出力されるベース電流IBに
おけるベース増加電流の制限にかかる制御信号を選択的
に制御トランジスタQ1のベースBに伝達するように接
続されている。The fourth MOSFET M4 shown in FIG. 2 selectively controls an error signal output from an error amplifier Q5 to be described later or a control signal for limiting the base increase current in the base current IB output from the third MOSFET M3. It is connected to transmit to the base B of Q1.
【0099】具体的な第4MOSFETM4は、図3に
示すように、nチャネルMOSFETであって、後述す
る誤差増幅器Q5からの誤差信号と第3MOSFETM3
のドレインDからの制御信号とがゲートGに共通接続さ
れると同時に、ドレインDが制御トランジスタQ1のベ
ースBに接続されている。As shown in FIG. 3, a specific fourth MOSFET M4 is an n-channel MOSFET, and an error signal from an error amplifier Q5, which will be described later, and a third MOSFET M3.
And the control signal from the drain D is commonly connected to the gate G, and the drain D is connected to the base B of the control transistor Q1.
【0100】このような回路構成を有する第4MOSF
ETM4は、図3に示すように、低入力電圧期間に第3
MOSFETM3から出力される制御信号を選択して制
御トランジスタQ1に伝達して制御トランジスタQ1にお
けるベース電流IBにおけるベース増加電流の制限制御
を指示し、低入力電圧期間以外に誤差増幅器Q5からの
誤差信号を選択して制御トランジスタQ1に伝達して制
御トランジスタQ1における定電圧制御(ボルテージレ
ギュレーション)を指示している。The fourth MOSF having such a circuit configuration
ETM4, as shown in FIG.
The control signal output from the MOSFET M3 is selected and transmitted to the control transistor Q1 to instruct the control of limiting the base increase current in the base current IB of the control transistor Q1, and to output the error signal from the error amplifier Q5 except during the low input voltage period. The voltage is selected and transmitted to the control transistor Q1, thereby instructing constant voltage control (voltage regulation) in the control transistor Q1.
【0101】このような第4MOSFETM4を設ける
ことにより、コレクター−エミッタ間電位差VCE(Vdd
−Vout)に起因して発生する制御トランジスタQ1の直
流電流増幅率hFEの低下を低入力電圧期間内で継続的に
回避して十分な負荷電流を負荷24に供給できるように
なるといった効果を奏する。By providing such a fourth MOSFET M4, the collector-emitter potential difference VCE (Vdd
−Vout), a reduction in the DC current gain hFE of the control transistor Q1 caused by the control transistor Q1 can be continuously avoided during the low input voltage period, so that a sufficient load current can be supplied to the load 24. .
【0102】更に、この様に、コレクター−エミッタ間
電位差VCEに起因して発生する制御トランジスタQ1の
直流電流増幅率hFEの低下を低入力電圧期間内で継続的
に回避できる結果、負荷電流の供給能力の低下を低入力
電圧期間内で継続的に回避できるようになり、かつ、制
御トランジスタQ1のベース電流IBを増加させるような
従来の補償制御を用いることなく制御トランジスタQ1
のベース電流IBにおけるベース電流増加現象の発生を
低入力電圧期間内で継続的に回避できるようになる。Further, as described above, it is possible to continuously avoid the decrease in the DC current gain hFE of the control transistor Q1 caused by the collector-emitter potential difference VCE during the low input voltage period. It is possible to continuously prevent the performance from being lowered during the low input voltage period, and to use the control transistor Q1 without using the conventional compensation control for increasing the base current IB of the control transistor Q1.
Of the base current IB can be continuously avoided within the low input voltage period.
【0103】図3は、図1の電流制限回路10を図2の
ボルテージレギュレータ20に適用した回路図である。FIG. 3 is a circuit diagram in which the current limiting circuit 10 of FIG. 1 is applied to the voltage regulator 20 of FIG.
【0104】図3に示すボルテージレギュレータ20
は、携帯電話等の負荷24に供給される出力電圧Voutu
tを一定に保持する定電圧電源であって、出力電圧設定
用抵抗網R1,R2、前述の制御トランジスタQ1、前述
の電流制限回路10、基準電源21、誤差増幅器Q5、
前述の第4MOSFETM4を中心にして構成されてい
る。The voltage regulator 20 shown in FIG.
Is an output voltage Voutu supplied to a load 24 such as a mobile phone.
a constant-voltage power supply for maintaining t constant; output voltage setting resistor networks R1, R2, control transistor Q1, current limiting circuit 10, reference power supply 21, error amplifier Q5,
The fourth MOSFET M4 is mainly configured.
【0105】出力電圧設定用抵抗網R1,R2は、電流を
与えられた際に電流の大きさに応じた出力電圧Voutut
を生成する回路素子である。The output voltage setting resistor networks R 1 and R 2 are provided with an output voltage Voutut according to the magnitude of the current when the current is applied.
Is a circuit element that generates.
【0106】前述の制御トランジスタQ1は、出力電圧
設定用抵抗網R1,R2に制御電流を与えて出力電圧設定
用抵抗網R1,R2の出力ノード(出力電圧設定用抵抗R
1と出力電圧設定用抵抗R2との接続点)の電圧Vfb及び
負荷24に供給される出力電圧Voututを一定電圧値に
制御するためのpnpトランジスタである。The control transistor Q1 supplies a control current to the output voltage setting resistance networks R1 and R2 to output the output nodes of the output voltage setting resistance networks R1 and R2 (the output voltage setting resistors R1 and R2).
It is a pnp transistor for controlling the voltage Vfb of the connection point (1 and the output voltage setting resistor R2) and the output voltage Voutut supplied to the load 24 to a constant voltage value.
【0107】電流制限回路10は、前述したように、制
御トランジスタQ1のベース電流IBにおけるベース増加
電流を制限する回路である。As described above, the current limiting circuit 10 is a circuit for limiting the base increase current in the base current IB of the control transistor Q1.
【0108】基準電源21は、第1電流源Q2から供給
される定電流Iref1に基づいて基準電圧Vrefを生成す
る回路である。The reference power supply 21 is a circuit that generates a reference voltage Vref based on the constant current Iref1 supplied from the first current source Q2.
【0109】誤差増幅器Q5は、オペアンプであって、
基準電源21からの非反転入力端子に入力される基準電
圧Vrefと出力ノード電圧Vfbとの電圧差を検出して電
圧差に基づく誤差信号を生成すると同時に、誤差信号を
制御トランジスタQ1にフィードバックして負荷24に
供給される出力電圧Voututを一定に保持する定電圧制
御を指示する回路である。このような誤差増幅器Q5
は、出力ノード電圧Vfbを反転入力端子に入力するため
のフィードバックループを有している。The error amplifier Q5 is an operational amplifier,
By detecting a voltage difference between the reference voltage Vref input to the non-inverting input terminal from the reference power supply 21 and the output node voltage Vfb and generating an error signal based on the voltage difference, the error signal is fed back to the control transistor Q1. This is a circuit for instructing constant voltage control to keep the output voltage Voutut supplied to the load 24 constant. Such an error amplifier Q5
Has a feedback loop for inputting the output node voltage Vfb to the inverting input terminal.
【0110】第4MOSFETM4は、前述したよう
に、誤差増幅器Q5から出力される誤差信号または第3
MOSFETM3から出力されるベース電流IBにおける
ベース増加電流の制限にかかる制御信号を選択的に制御
トランジスタQ1のベースBに伝達するnチャネルMO
SFETである。As described above, the fourth MOSFET M4 outputs the error signal output from the error amplifier Q5 or the third MOSFET M4.
An n-channel MO for selectively transmitting a control signal for limiting the base increase current in the base current IB output from MOSFET M3 to base B of control transistor Q1
SFET.
【0111】具体的には第4MOSFETM4は、図3
に示すように、誤差増幅器Q5からの誤差信号と第3M
OSFETM3のドレインDからの制御信号とがゲート
Gに共通接続されると同時に、ドレインDが制御トラン
ジスタQ1のベースBに接続されている。Specifically, the fourth MOSFET M4 is the same as that shown in FIG.
As shown in the figure, the error signal from the error amplifier Q5 and the third M
The control signal from the drain D of the OSFET M3 is commonly connected to the gate G, and the drain D is connected to the base B of the control transistor Q1.
【0112】このような回路構成を有する第4MOSF
ETM4は、低入力電圧期間に第3MOSFETM3から
出力される制御信号を選択して制御トランジスタQ1に
伝達して制御トランジスタQ1におけるベース電流IBに
おけるベース増加電流の制限制御を指示し、低入力電圧
期間以外に誤差増幅器Q5からの誤差信号を選択して制
御トランジスタQ1に伝達して制御トランジスタQ1にお
ける定電圧制御を指示することができる。The fourth MOSF having such a circuit configuration
The ETM4 selects a control signal output from the third MOSFET M3 during the low input voltage period, transmits the control signal to the control transistor Q1, and instructs the control transistor Q1 to control the base increase current in the base current IB of the control transistor Q1, except for the low input voltage period The error signal from the error amplifier Q5 can be selected and transmitted to the control transistor Q1 to instruct the control transistor Q1 to perform constant voltage control.
【0113】これにより、コレクター−エミッタ間電位
差VCE(Vdd−Vout)がほぼ電位差ゼロになっている
低入力電圧期間内であっても、第4MOSFETM4か
ら伝達される制御信号に基づいて制御トランジスタQ1
のベース電流IBを制御することにより、制御トランジ
スタQ1のコレクター−エミッタ間電位差VCE(Vdd−
Vout)が低くなってしまうことを継続的に回避し、コ
レクター−エミッタ間電位差VCE(Vdd−Vout)に起
因して発生する制御トランジスタQ1の直流電流増幅率
hFEの低下を低入力電圧期間内で継続的に回避して十分
な負荷電流を負荷24に供給できるようになるといった
効果を奏する。Thus, even during the low input voltage period in which the collector-emitter potential difference VCE (Vdd-Vout) is substantially zero, the control transistor Q1 is controlled based on the control signal transmitted from the fourth MOSFET M4.
Of the control transistor Q1 by controlling the base current IB of the control transistor Q1.
Vout) is continuously reduced, and the decrease in the DC current gain hFE of the control transistor Q1 caused by the collector-emitter potential difference VCE (Vdd-Vout) is reduced within the low input voltage period. There is an effect that a sufficient load current can be supplied to the load 24 by avoiding the load continuously.
【0114】更に、この様に、第4MOSFETM4か
ら伝達される制御信号に基づいて制御トランジスタQ1
のベース電流IBを制御することにより、コレクター−
エミッタ間電位差VCE(Vdd−Vout)に起因して発生
する制御トランジスタQ1の直流電流増幅率hFEの低下
を低入力電圧期間内で継続的に回避できる結果、負荷電
流の供給能力の低下を低入力電圧期間内で継続的に回避
できるようになり、かつ第4MOSFETM4から伝達
される制御信号に基づいて制御トランジスタQ1のベー
ス電流IBを制御することにより、制御トランジスタQ1
のベース電流IBにおけるベース電流増加現象の発生を
低入力電圧期間内で継続的に回避できるようになる。こ
れにより、ベース電流IBにおけるベース増加電流の発
生に起因する回路動作時の消費電力の増加を低入力電圧
期間内で継続的に回避できるようになり、ベース増加電
流に起因する電源の消費電流負担の増加を低入力電圧期
間内で継続的に回避できるようになるといった効果を奏
する。特に、電源としてバッテリー22を用いる場合に
ベース増加電流に起因する消費電流の増加を低入力電圧
期間内で継続的に回避してバッテリー22の無用な消耗
を避けて長寿命化を図ることができるようになるといっ
た効果を奏する。Further, as described above, the control transistor Q1 is controlled based on the control signal transmitted from the fourth MOSFET M4.
By controlling the base current IB of the collector,
A decrease in the DC current amplification factor hFE of the control transistor Q1 caused by the potential difference VCE (Vdd-Vout) between the emitters can be continuously avoided during the low input voltage period. The control transistor Q1 is controlled by controlling the base current IB of the control transistor Q1 based on the control signal transmitted from the fourth MOSFET M4.
Of the base current IB can be continuously avoided within the low input voltage period. As a result, an increase in power consumption during circuit operation due to the occurrence of the base increase current in the base current IB can be continuously avoided within the low input voltage period, and the current consumption of the power supply caused by the base increase current can be reduced. The effect of this is that the increase in can be continuously avoided within the low input voltage period. In particular, when the battery 22 is used as a power supply, an increase in current consumption due to the base increase current is continuously avoided within the low input voltage period, and unnecessary consumption of the battery 22 can be avoided to extend the life. It has the effect of becoming
【0115】また図3に示す回路構成において、電流制
限回路10は、入力電圧Vddと出力電圧Voututとの電
位差(Vdd−Vout)を監視し第4MOSFETM4のゲ
ート電位を制御することによりベース電流IBを制限す
ることになる。In the circuit configuration shown in FIG. 3, the current limiting circuit 10 monitors the potential difference (Vdd-Vout) between the input voltage Vdd and the output voltage Voutut and controls the gate potential of the fourth MOSFET M4 to reduce the base current IB. Will be limited.
【0116】換言すれば、制御トランジスタQ1のエミ
ッタが電圧入力端子T1を介して入力電圧Vddに接続さ
れコレクターが出力電圧Voututを出力する電圧出力端
子T2に接続されて負荷電流を負荷24に供給する場
合、電流制限回路10は、入力電圧Vddと出力電圧Vou
tutとの電位差を監視して直流電流増幅率hFEの低下を
制限することになる。In other words, the emitter of the control transistor Q 1 is connected to the input voltage Vdd via the voltage input terminal T 1, and the collector is connected to the voltage output terminal T 2 for outputting the output voltage Voutut to supply the load current to the load 24. In this case, the current limiting circuit 10 outputs the input voltage Vdd and the output voltage Vou
The potential difference from tut is monitored to limit the decrease in the DC current gain hFE.
【0117】また電流制限回路10は、制御トランジス
タQ1のコレクター−エミッタ間電位差VCE(Vdd−Vo
ut)を監視し、Vdd≒Voutになる低入力電圧時であっ
ても、ベース電流IBにおけるベース増加電流宴塔Wスタ
Q1のコレクター−エミッタ間電位差VCE(Vdd−Vou
t)の減少に起因して発生する直流電流増幅率hFEの低
下を制限することもできる。The current limiting circuit 10 is provided with a collector-emitter potential difference VCE (Vdd-Vo) of the control transistor Q1.
ut), and even at a low input voltage when Vdd 入 力 Vout, the collector-emitter potential difference VCE (Vdd-Vou) of the base increasing current tower W1 Q1 in the base current IB.
It is also possible to limit the decrease in the DC current gain hFE caused by the decrease in t).
【0118】これにより、Vdd≒Voutになる低入力電
圧時であっても、直流電流増幅率hFEの低下を制限して
ベース電流IBにおけるベース電流増加現象の発生を低
入力電圧時の任意のタイミングで回避できるようにな
る。これにより、ベース電流IBにおけるベース増加電
流の発生に起因する回路動作時の消費電力の増加を低入
力電圧時の任意のタイミングで回避できるようになり、
ベース増加電流に起因する電源の消費電流負担の増加を
低入力電圧時の任意のタイミングで回避できるようにな
るといった効果を奏する。特に、電源としてバッテリー
22を用いる場合にベース増加電流に起因する消費電流
の増加を低入力電圧時の任意のタイミングで回避してバ
ッテリー22の無用な消耗を避けて長寿命化を図ること
ができるようになるといった効果を奏する。As a result, even at the time of a low input voltage where Vdd 低下 Vout, the decrease of the DC current amplification factor hFE is limited to prevent the base current increase phenomenon from occurring in the base current IB at an arbitrary timing during the low input voltage. Can be avoided. As a result, an increase in power consumption during circuit operation due to the occurrence of the base increase current in the base current IB can be avoided at an arbitrary timing when the input voltage is low,
It is possible to prevent an increase in the current consumption burden of the power supply caused by the base increase current at an arbitrary timing at a low input voltage. In particular, when the battery 22 is used as a power source, an increase in current consumption due to the base increase current can be avoided at an arbitrary timing at a low input voltage, and unnecessary life of the battery 22 can be avoided to extend the life. It has the effect of becoming
【0119】また電流制限回路10は、制御トランジス
タQ1のコレクター−エミッタ間電位差VCE(Vdd−Vo
ut)を監視し、コレクター−エミッタ間電位差VCE(V
dd−Vout)がほぼ電位差ゼロになっている低入力電圧
期間内(図6に示す0V〜点P(Vthp2>Vthp1)に対
応する入力電圧Vddに範囲内)に制御トランジスタQ1
のコレクター−エミッタ間電位差VCE(Vdd−Vout)
の減少に起因して発生する直流電流増幅率hFEの低下を
継続的に制限することになる。The current limiting circuit 10 is provided with a collector-emitter potential difference VCE (Vdd-Vo) of the control transistor Q1.
ut) and monitor the collector-emitter potential difference VCE (V
(dd-Vout) is substantially zero in the low input voltage period (within the input voltage Vdd corresponding to the point P (Vthp2> Vthp1) shown in FIG. 6).
Collector-emitter potential difference VCE (Vdd-Vout)
Of the DC current amplification factor hFE, which is caused by the decrease of the DC current amplification factor, is continuously limited.
【0120】この場合、電流制限回路10は、制御トラ
ンジスタQ1のエミッタが電圧入力端子T1を介して入力
電圧Vddに接続されコレクターが出力電圧Voututを出
力する電圧出力端子T2に接続されて負荷電流を負荷2
4に供給し、入力電圧Vddと出力電圧Voututとの電位
差を監視して直流電流増幅率hFEの低下を制限すること
もできる。In this case, in the current limiting circuit 10, the emitter of the control transistor Q1 is connected to the input voltage Vdd via the voltage input terminal T1, and the collector is connected to the voltage output terminal T2 for outputting the output voltage Voutut, thereby controlling the load current. Load 2
4 to monitor the potential difference between the input voltage Vdd and the output voltage Voutut to limit the decrease in the DC current gain hFE.
【0121】これにより、コレクター−エミッタ間電位
差VCE(Vdd−Vout)がほぼ電位差ゼロになっている
低入力電圧期間内であっても、制御トランジスタQ1の
コレクター−エミッタ間電位差VCE(Vdd−Vout)が
低くなってしまうことを継続的に回避し、コレクター−
エミッタ間電位差VCE(Vdd−Vout)に起因して発生
する制御トランジスタQ1の直流電流増幅率hFEの低下
を低入力電圧期間内で継続的に回避して十分な負荷電流
を負荷24に供給できるようになるといった効果を奏す
る。As a result, even during the low input voltage period in which the potential difference VCE (Vdd-Vout) between the collector and the emitter is substantially zero, the potential difference VCE (Vdd-Vout) between the collector and the emitter of the control transistor Q1 is obtained. Continually avoiding the low
A sufficient load current can be supplied to the load 24 by continuously avoiding a decrease in the DC current amplification factor hFE of the control transistor Q1 caused by the emitter-to-emitter potential difference VCE (Vdd-Vout) within the low input voltage period. It has the effect of becoming
【0122】更に、この様に、コレクター−エミッタ間
電位差VCE(Vdd−Vout)に起因して発生する制御ト
ランジスタQ1の直流電流増幅率hFEの低下を低入力電
圧期間内で継続的に回避できる結果、負荷電流の供給能
力の低下を低入力電圧期間内で継続的に回避できるよう
になり、かつ、制御トランジスタQ1のベース電流IBを
増加させるような従来の補償制御を用いることなく制御
トランジスタQ1のベース電流IBにおけるベース電流増
加現象の発生を低入力電圧期間内で継続的に回避できる
ようになる。これにより、ベース電流IBにおけるベー
ス増加電流の発生に起因する回路動作時の消費電力の増
加を低入力電圧期間内で継続的に回避できるようにな
り、ベース増加電流に起因する電源の消費電流負担の増
加を低入力電圧期間内で継続的に回避できるようになる
といった効果を奏する。特に、電源としてバッテリー2
2を用いる場合にベース増加電流に起因する消費電流の
増加を低入力電圧期間内で継続的に回避してバッテリー
22の無用な消耗を避けて長寿命化を図ることができる
ようになるといった効果を奏する。Further, as described above, the decrease in the DC current gain hFE of the control transistor Q1 caused by the collector-emitter potential difference VCE (Vdd-Vout) can be continuously avoided within the low input voltage period. In addition, it is possible to continuously prevent a decrease in the load current supply capability within the low input voltage period, and to use the control transistor Q1 without using the conventional compensation control that increases the base current IB of the control transistor Q1. The occurrence of the base current increase phenomenon in the base current IB can be continuously avoided within the low input voltage period. As a result, an increase in power consumption during circuit operation due to the occurrence of the base increase current in the base current IB can be continuously avoided within the low input voltage period, and the current consumption of the power supply caused by the base increase current can be reduced. The effect of this is that the increase in can be continuously avoided within the low input voltage period. In particular, battery 2
When the battery 2 is used, an increase in current consumption due to the base increase current is continuously avoided within the low input voltage period, so that useless consumption of the battery 22 can be avoided and a long life can be achieved. To play.
【0123】また電流制限回路10は、制御トランジス
タQ1のコレクター−エミッタ間電位差VCE(Vdd−Vo
ut)を監視し、コレクター−エミッタ間電位差VCE(V
dd−Vout)がほぼ電位差ゼロになっている低入力電圧
期間内(図6に示す0V〜点P(Vthp2>Vthp1)に対
応する入力電圧Vddに範囲内)に制御トランジスタQ1
のコレクター−エミッタ間電位差VCE(Vdd−Vout)
を継続的に一定以上のベース電流を確保できるように一
定以上に保持することもできる。The current limiting circuit 10 is provided with a collector-emitter potential difference VCE (Vdd-Vo) of the control transistor Q1.
ut) and monitor the collector-emitter potential difference VCE (V
(dd-Vout) is substantially zero in the low input voltage period (within the input voltage Vdd corresponding to the point P (Vthp2> Vthp1) shown in FIG. 6).
Collector-emitter potential difference VCE (Vdd-Vout)
Can be maintained at a certain level or more so that a base current of a certain level or more can be continuously obtained.
【0124】これにより、コレクター−エミッタ間電位
差VCE(Vdd−Vout)がほぼ電位差ゼロになっている
低入力電圧期間内であっても、コレクター−エミッタ間
電位差VCE(Vdd−Vout)を一定以上のベース電流を
確保できるように一定以上に保持して制御トランジスタ
Q1の直流電流増幅率hFEの低下を低入力電圧期間内で
継続的に回避し、直流電流増幅率hFEの低下を一因とし
て生起されるベース電流IBにおけるベース電流増加現
象の発生を低入力電圧期間内で継続的に回避できるよう
になる。これにより、ベース電流IBにおけるベース増
加電流の発生に起因する回路動作時の消費電力の増加を
低入力電圧期間内で継続的に回避できるようになり、ベ
ース増加電流に起因する電源の消費電流負担の増加を低
入力電圧期間内で継続的に回避できるようになるといっ
た効果を奏する。特に、電源としてバッテリー22を用
いる場合にベース増加電流に起因する消費電流の増加を
低入力電圧期間内で継続的に回避してバッテリー22の
無用な消耗を避けて長寿命化を図ることができるように
なるといった効果を奏する。As a result, even during the low input voltage period in which the potential difference VCE (Vdd-Vout) between the collector and the emitter is almost zero, the potential difference VCE (Vdd-Vout) between the collector and the emitter can be maintained at a certain level or more. The DC current gain hFE of the control transistor Q1 is continuously avoided during the low input voltage period by maintaining the base current at a certain value or more so that the base current can be secured, and the DC current gain hFE is caused by the reduced DC current gain hFE. The occurrence of the base current increase phenomenon in the base current IB can be continuously avoided within the low input voltage period. As a result, an increase in power consumption during circuit operation due to the occurrence of the base increase current in the base current IB can be continuously avoided within the low input voltage period, and the current consumption of the power supply caused by the base increase current can be reduced. The effect of this is that the increase in can be continuously avoided within the low input voltage period. In particular, when the battery 22 is used as a power supply, an increase in current consumption due to the base increase current is continuously avoided within the low input voltage period, and unnecessary consumption of the battery 22 can be avoided to extend the life. It has the effect of becoming
【0125】なお、このような電流制限回路10を有す
るボルテージレギュレータ20は、MOS集積回路によ
って実現できることは明白である。また、集積化された
ボルテージレギュレータ20をバッテリー22とともに
パッケージ形態(いわゆる、バッテリーパック)とする
ことも可能である。このようなバッテリーパックにおい
ては、充電制御回路を内蔵させることが望ましい。It is apparent that the voltage regulator 20 having such a current limiting circuit 10 can be realized by a MOS integrated circuit. Further, the integrated voltage regulator 20 can be formed in a package form (a so-called battery pack) together with the battery 22. In such a battery pack, it is desirable to incorporate a charge control circuit.
【0126】図4は、図3のボルテージレギュレータ2
0の使用形態を説明するためのブロック図である。FIG. 4 shows the voltage regulator 2 of FIG.
It is a block diagram for demonstrating the usage pattern of 0.
【0127】制御トランジスタQ1は、図4に示すよう
に、外部に接続されるバッテリー22から電圧入力端子
T1を介して印加される入力電圧Vddにエミッタが接続
され出力電圧Voututを出力するコレクターが電圧出力
端子T2を介してに負荷24に接続された状態で負荷電
流Icを負荷24に供給している。As shown in FIG. 4, the control transistor Q1 has an emitter connected to an input voltage Vdd applied from an externally connected battery 22 via a voltage input terminal T1, and a collector for outputting an output voltage Voutut. The load current Ic is supplied to the load 24 while being connected to the load 24 via the output terminal T2.
【0128】図7(a)は、図1の電流制限回路10を
用いない場合のボルテージレギュレータ20の出力特性
を説明するためのグラフであり、図7(b)は、図1の
電流制限回路10を用いない場合に制御トランジスタQ
1のベースBに発生するベース増加電流を説明するため
のグラフである。図8(a)は、図1の電流制限回路1
0を用いた場合のボルテージレギュレータ20の出力特
性を説明するためのグラフであり、図8(b)は、図1
の電流制限回路10を用いた場合に制御トランジスタQ
1のベースBにおいて制限されたベース増加電流を説明
するためのグラフである。FIG. 7A is a graph for explaining the output characteristics of the voltage regulator 20 when the current limiting circuit 10 of FIG. 1 is not used, and FIG. 7B is a graph for explaining the current limiting circuit of FIG. When the control transistor Q is not used,
5 is a graph for explaining a base increase current generated in one base B. FIG. 8A shows the current limiting circuit 1 of FIG.
FIG. 8B is a graph for explaining output characteristics of the voltage regulator 20 when 0 is used, and FIG.
When the current limiting circuit 10 of FIG.
6 is a graph for explaining a limited base increase current in one base B.
【0129】このような回路構成において、ボルテージ
レギュレータ20は、入力電圧Vddが出力電圧Voutut
(具体的には、3.000V)よりも大きい場合(Vdd
>Vout、図6に示す斜線領域)、第1MOSFETM1
のゲート電位Vg1が前述の式(1)で与えられているの
で、第2MOSFETM2及び第3MOSFETM3は不
活性状態となる。In such a circuit configuration, in the voltage regulator 20, the input voltage Vdd is changed to the output voltage Voutut.
(Specifically, 3.000 V) (Vdd
> Vout, shaded area shown in FIG. 6), first MOSFET M1
Is given by the above equation (1), the second MOSFET M2 and the third MOSFET M3 become inactive.
【0130】第2MOSFETM2は、前段の第1MO
SFETM1の活性化の度合(=Vg1)に応じて活性化
されて出力電圧Voutut(図7(a)または図8(a)
参照)を検出し、検出した出力電圧Voututを次段の第
3MOSFETM3のゲートGに伝達する回路構成を有
している。The second MOSFET M2 is connected to the first MO of the preceding stage.
The output voltage Voutut (FIG. 7A or FIG. 8A) is activated in accordance with the degree of activation (= Vg1) of the SFET M1.
) Is detected, and the detected output voltage Voutut is transmitted to the gate G of the third MOSFET M3 at the next stage.
【0131】第1MOSFETM1と第2MOSFET
M2とにおいて、第2MOSFETM2はバックバイアス
されているため、出力電圧Voutut=バックバイアス電
位VBSとなった低入力電圧時に第2MOSFETM2は
活性化されることになる。First MOSFET M1 and Second MOSFET
Since the second MOSFET M2 and M2 are back-biased, the second MOSFET M2 is activated when the output voltage Voutut is equal to the back bias potential VBS and the input voltage is low.
【0132】またボルテージレギュレータ20は、入力
電圧Vddが出力電圧Voutut以下となり第2MOSFE
TM2のゲート閾値Vthp2>第1MOSFETM1のゲー
ト閾値Vthp1となる場合(Vdd≦Vout、図6に示す0
V〜点P(Vthp2>Vthp1)に対応する入力電圧Vddに
範囲内)であって特に入力電圧Vddが出力電圧Voutut
と差がない場合(Vdd≒Vout)、第1MOSFETM1
のゲート電位Vg2(=Vg1)が前述の式(2)で与えら
れているので、第2MOSFETM2が活性化され、第
3MOSFETM3も活性化される。In the voltage regulator 20, the input voltage Vdd becomes equal to or lower than the output voltage Voutut.
When the gate threshold Vthp2 of TM2> the gate threshold Vthp1 of the first MOSFET M1 (Vdd ≦ Vout, 0 in FIG. 6)
V to the point P (within the range of the input voltage Vdd corresponding to Vthp2> Vthp1), and especially the input voltage Vdd is the output voltage Voutut.
When there is no difference from the first MOSFET (Vdd ≒ Vout), the first MOSFET M1
Since the gate potential Vg2 (= Vg1) is given by the above equation (2), the second MOSFET M2 is activated and the third MOSFET M3 is also activated.
【0133】この様に、第2MOSFETM2のバック
ゲートを入力電圧Vddにバイアスすることにより、第2
MOSFETM2のゲート閾値Vthp2に外来ノイズが重
畳する可能性を低減できるようになり、外来ノイズに起
因して第2MOSFETM2が誤って活性化される現象
を回避できるようになる。その結果、第1MOSFET
M1からの入力電圧Vddが第2MOSFETM2のゲート
閾値Vthp2以上である低入力電圧期間を外来ノイズの影
響を受けることなく正確に識別して活性化されて第1M
OSFETM1から伝達された出力電圧Voututを外来ノ
イズの影響を受けることなく正確に第3MOSFETM
3のゲートGに伝達できるようになるといった効果を奏
する。As described above, by biasing the back gate of the second MOSFET M2 to the input voltage Vdd,
The possibility that external noise is superimposed on the gate threshold value Vthp2 of the MOSFET M2 can be reduced, and the phenomenon that the second MOSFET M2 is erroneously activated due to the external noise can be avoided. As a result, the first MOSFET
The low input voltage period in which the input voltage Vdd from M1 is equal to or higher than the gate threshold value Vthp2 of the second MOSFET M2 is accurately identified and activated without being affected by external noise, and is activated.
The output voltage Voutut transmitted from the OSFET M1 can be accurately adjusted without being affected by external noise.
The third gate G can be transmitted.
【0134】第3MOSFETM3は、入力電圧Vddが
出力電圧Voutut以下となり第2MOSFETM2のゲー
ト閾値Vthp2>第1MOSFETM1のゲート閾値Vthp
1となる場合(Vdd≦Vout、図6に示す0V〜点P(V
thp2>Vthp1)に対応する入力電圧Vddに範囲内)であ
って特に入力電圧Vddが出力電圧Voututと差がない場
合(Vdd≒Vout)、前段の第2MOSFETM2の活性
化の度合い(=Vg2)に応じて不活性化されて制御トラ
ンジスタQ1のベース電流IBにおけるベース増加電流の
制限を行う回路構成を有している。The input voltage Vdd of the third MOSFET M3 becomes equal to or lower than the output voltage Voutut, and the gate threshold Vthp2 of the second MOSFET M2> the gate threshold Vthp of the first MOSFET M1.
1 (Vdd ≦ Vout, 0V to point P (V
thp2> Vthp1), and especially when the input voltage Vdd does not differ from the output voltage Voutut (Vdd) Vout), the degree of activation of the second MOSFET M2 in the preceding stage (= Vg2) It has a circuit configuration that is inactivated accordingly to limit the base increase current in the base current IB of the control transistor Q1.
【0135】このような回路構成において、入力電圧V
ddが出力電圧Voututよりも大きい場合(Vdd>Vou
t)、前述したように、第1MOSFETM1のゲート電
位Vg1に応じて第3MOSFETM3が不活性状態とな
る。In such a circuit configuration, the input voltage V
When dd is larger than the output voltage Voutut (Vdd> Vou)
t) As described above, the third MOSFET M3 becomes inactive according to the gate potential Vg1 of the first MOSFET M1.
【0136】一方、入力電圧Vddが出力電圧Voutut以
下となり第2MOSFETM2のゲート閾値Vthp2>第
1MOSFETM1のゲート閾値Vthp1となる場合(Vd
d≦Vout、図6に示す0V〜点P(Vthp2>Vthp1)に
対応する入力電圧Vddに範囲内)であって特に入力電圧
Vddが出力電圧Voututと差がない場合(Vdd≒Vou
t)、前述したように、第1MOSFETM1のゲート電
位Vg2により活性化される第2MOSFETM2に応じ
て第3MOSFETM3も活性化される。On the other hand, when the input voltage Vdd becomes equal to or lower than the output voltage Voutut and the gate threshold Vthp2 of the second MOSFET M2> the gate threshold Vthp1 of the first MOSFET M1 (Vd
d ≦ Vout, the input voltage Vdd corresponding to 0V to the point P (Vthp2> Vthp1) shown in FIG. 6 and the input voltage Vdd is not different from the output voltage Voutut (Vdd ≒ Vou)
t) As described above, the third MOSFET M3 is also activated according to the second MOSFET M2 activated by the gate potential Vg2 of the first MOSFET M1.
【0137】第3MOSFETM3の活性化に応じて活
性化された第4MOSFETM4は、誤差増幅器Q5から
の誤差信号と第3MOSFETM3から出力される制御
信号の2者の内から第3MOSFETM3から出力され
る制御信号を選択して制御トランジスタQ1に伝達して
制御トランジスタQ1におけるベース電流IBにおけるベ
ース増加電流の制限制御を指示し、また低入力電圧期間
以外のときに誤差増幅器Q5からの誤差信号と第3MO
SFETM3から出力される制御信号の2者の内から誤
差増幅器Q5からの誤差信号を選択して制御トランジス
タQ1に伝達して制御トランジスタQ1における定電圧制
御(ボルテージレギュレーション)を指示している。The fourth MOSFET M4 activated in response to the activation of the third MOSFET M3 receives the control signal output from the third MOSFET M3 from the error signal from the error amplifier Q5 and the control signal output from the third MOSFET M3. The control signal is transmitted to the control transistor Q1 to instruct the control of limiting the base increase current in the base current IB of the control transistor Q1, and the error signal from the error amplifier Q5 and the third MO
An error signal from the error amplifier Q5 is selected from the two control signals output from the SFET M3 and transmitted to the control transistor Q1 to instruct constant voltage control (voltage regulation) in the control transistor Q1.
【0138】このような第4MOSFETM4を設ける
ことにより、コレクター−エミッタ間電位差VCE(Vdd
−Vout)に起因して発生する制御トランジスタQ1の直
流電流増幅率hFEの低下を低入力電圧期間内で継続的に
回避して十分な負荷電流を負荷24に供給できるように
なるといった効果を奏する。By providing such a fourth MOSFET M4, the collector-emitter potential difference VCE (Vdd
−Vout), a reduction in the DC current gain hFE of the control transistor Q1 caused by the control transistor Q1 can be continuously avoided during the low input voltage period, so that a sufficient load current can be supplied to the load 24. .
【0139】更に、この様に、コレクター−エミッタ間
電位差VCEに起因して発生する制御トランジスタQ1の
直流電流増幅率hFEの低下を低入力電圧期間内で継続的
に回避できる結果、負荷電流の供給能力の低下を低入力
電圧期間内で継続的に回避できるようになり、かつ、制
御トランジスタQ1のベース電流IBにおけるベース増加
電流を増加させるような従来の補償制御を用いることな
く制御トランジスタQ1のベース電流IBにおけるベース
増加電流におけるベース電流増加現象の発生を低入力電
圧期間内で継続的に回避できるようになる。Furthermore, as described above, the decrease in the DC current amplification factor hFE of the control transistor Q1 caused by the collector-emitter potential difference VCE can be continuously avoided within the low input voltage period. It is possible to continuously prevent the deterioration of the performance within the low input voltage period, and to use the base of the control transistor Q1 without using the conventional compensation control for increasing the base increase current in the base current IB of the control transistor Q1. The occurrence of the base current increase phenomenon in the base increase current in the current IB can be continuously avoided within the low input voltage period.
【0140】すなわち、後述するボルテージレギュレー
タ20の制御トランジスタQ1のベースを第3MOSF
ETM3のドレインに接続することにより、ボルテージ
レギュレータ20の入力電圧Vdd(=Vdd)が出力電圧
Voutut(=Vout)と差がない場合(Vdd≒Vout)に
制御トランジスタQ1のコレクター−エミッタ間電位差
VCEがゼロV近くになったときに図8(b)に示すよう
に制御トランジスタQ1のベース電流IBにおけるベース
増加電流の制限を第3MOSFETM3を用いて行うこ
とができるようになる。That is, the base of the control transistor Q1 of the voltage regulator 20 described later is connected to the third MOSF
By connecting to the drain of ETM3, when the input voltage Vdd (= Vdd) of the voltage regulator 20 does not differ from the output voltage Voutut (= Vout) (Vdd ≒ Vout), the potential difference VCE between the collector and the emitter of the control transistor Q1 is reduced. When the voltage approaches zero V, as shown in FIG. 8B, the base increase current in the base current IB of the control transistor Q1 can be limited by using the third MOSFET M3.
【0141】このような回路構成を有する電流制限回路
10は、制御トランジスタQ1のコレクター−エミッタ
間電位差VCE(Vdd−Vout)を監視し、コレクター−
エミッタ間電位差VCE(Vdd−Vout)がほぼ電位差ゼ
ロになっている低入力電圧期間内(図6に示す0V〜点
P(Vthp2>Vthp1)に対応する入力電圧Vddに範囲
内)に、制御トランジスタQ1のベースBに発生する図
7(b)に示すようなベース電流増加現象の発生を継続
的に制限することができる。The current limiting circuit 10 having such a circuit configuration monitors the potential difference VCE (Vdd-Vout) between the collector and the emitter of the control transistor Q1, and monitors the collector-emitter potential.
During a low input voltage period in which the emitter-to-emitter potential difference VCE (Vdd-Vout) is substantially zero (in the range of 0 V to the input voltage Vdd corresponding to the point P (Vthp2> Vthp1) shown in FIG. 6), the control transistor The occurrence of a base current increase phenomenon as shown in FIG. 7B, which occurs in the base B of Q1, can be continuously restricted.
【0142】[0142]
【発明の効果】請求項1に記載の発明によれば、コレク
ター−エミッタ間の電位差が小さい低入力電圧時であっ
ても、制御トランジスタのベース電流を増加させるよう
な従来の補償制御を用いることなく制御トランジスタの
ベース電流におけるベース電流増加現象の発生を低入力
電圧時の任意のタイミングで回避できるようになる。こ
れにより、ベース電流におけるベース増加電流の発生に
起因する回路動作時の消費電力の増加を低入力電圧時の
任意のタイミングで回避できるようになり、ベース増加
電流に起因する電源の負担の増加を低入力電圧時の任意
のタイミングで回避できるようになる。特に、電源とし
てバッテリーを用いる場合にベース増加電流に起因する
消費電流の増加を低入力電圧時の任意のタイミングで回
避してバッテリーの長寿命化を図ることができるように
なる。According to the first aspect of the present invention, the conventional compensation control for increasing the base current of the control transistor is used even at a low input voltage where the potential difference between the collector and the emitter is small. Therefore, it is possible to avoid the occurrence of the base current increase phenomenon in the base current of the control transistor at an arbitrary timing when the input voltage is low. As a result, an increase in power consumption during circuit operation due to the occurrence of base increase current in the base current can be avoided at an arbitrary timing at a low input voltage, and an increase in the load on the power supply due to base increase current can be avoided. This can be avoided at an arbitrary timing when the input voltage is low. In particular, when a battery is used as a power supply, an increase in current consumption due to an increased base current can be avoided at an arbitrary timing at a low input voltage, and the life of the battery can be extended.
【0143】請求項2に記載の発明によれば、コレクタ
ー−エミッタ間の電位差が小さい低入力電圧期間内であ
っても、制御トランジスタのコレクター−エミッタ間の
電位差が低くなってしまうことを継続的に回避し、コレ
クター−エミッタ間の電位差に起因して発生する制御ト
ランジスタの直流電流増幅率の低下を低入力電圧期間内
で継続的に回避して十分な負荷電流を負荷に供給できる
ようになる。According to the second aspect of the present invention, the potential difference between the collector and the emitter of the control transistor is continuously reduced even during the low input voltage period where the potential difference between the collector and the emitter is small. And a decrease in the DC current amplification factor of the control transistor caused by the potential difference between the collector and the emitter can be continuously avoided within the low input voltage period, so that a sufficient load current can be supplied to the load. .
【0144】更に、この様に、コレクター−エミッタ間
の電位差に起因して発生する制御トランジスタの直流電
流増幅率の低下を低入力電圧期間内で継続的に回避でき
る結果、負荷電流の供給能力の低下を低入力電圧期間内
で継続的に回避できるようになり、かつ、制御トランジ
スタのベース電流を増加させるような従来の補償制御を
用いることなく制御トランジスタのベース電流における
ベース電流増加現象の発生を低入力電圧期間内で継続的
に回避できるようになる。これにより、ベース電流にお
けるベース増加電流の発生に起因する回路動作時の消費
電力の増加を低入力電圧期間内で継続的に回避できるよ
うになり、ベース増加電流に起因する電源の負担の増加
を低入力電圧期間内で継続的に回避できるようになる。
特に、電源としてバッテリーを用いる場合にベース増加
電流に起因する消費電流の増加を低入力電圧期間内で継
続的に回避してバッテリーの長寿命化を図ることができ
るようになる。Further, as described above, the decrease in the DC current amplification factor of the control transistor caused by the potential difference between the collector and the emitter can be continuously avoided within the low input voltage period. The drop can be continuously avoided within the low input voltage period, and the occurrence of the base current increase phenomenon in the base current of the control transistor can be reduced without using the conventional compensation control that increases the base current of the control transistor. This can be avoided continuously during the low input voltage period. As a result, it is possible to continuously avoid an increase in power consumption during the circuit operation due to the occurrence of the base increase current in the base current during the low input voltage period, and to reduce the load on the power supply due to the base increase current. This can be avoided continuously during the low input voltage period.
In particular, when a battery is used as a power supply, an increase in current consumption due to a base increase current is continuously avoided within a low input voltage period, so that the battery life can be extended.
【0145】請求項3に記載の発明によれば、請求項1
又は2に記載の効果と同様の効果を奏する。According to the third aspect of the present invention, the first aspect
Or, the same effect as the effect described in 2 can be obtained.
【0146】請求項4に記載の発明によれば、コレクタ
ー−エミッタ間の電位差が小さい低入力電圧時であって
も、制御トランジスタの直流電流増幅率の低下を制限で
き、直流電流増幅率の低下を一因として生起されるベー
ス電流増加現象の発生を低入力電圧時の任意のタイミン
グで回避できるようになる。これにより、ベース電流に
おけるベース増加電流の発生に起因する回路動作時の消
費電力の増加を低入力電圧時の任意のタイミングで回避
できるようになり、ベース増加電流に起因する電源の負
担の増加を低入力電圧時の任意のタイミングで回避でき
るようになる。特に、電源としてバッテリーを用いる場
合にベース増加電流に起因する消費電流の増加を低入力
電圧時の任意のタイミングで回避してバッテリーの長寿
命化を図ることができるようになる。According to the fourth aspect of the present invention, even when the potential difference between the collector and the emitter is small and the input voltage is low, the decrease in the DC current gain of the control transistor can be limited, and the decrease in the DC current gain can be suppressed. Can be avoided at an arbitrary timing at the time of a low input voltage. As a result, an increase in power consumption during circuit operation due to the occurrence of base increase current in the base current can be avoided at an arbitrary timing at a low input voltage, and an increase in the load on the power supply due to base increase current can be avoided. This can be avoided at an arbitrary timing when the input voltage is low. In particular, when a battery is used as a power supply, an increase in current consumption due to an increased base current can be avoided at an arbitrary timing at a low input voltage, and the life of the battery can be extended.
【0147】請求項5に記載の発明によれば、コレクタ
ー−エミッタ間の電位差が小さい低入力電圧期間内であ
っても、制御トランジスタの直流電流増幅率の低下を低
入力電圧期間内で継続的に回避して十分な負荷電流を負
荷に供給できるようになる。According to the fifth aspect of the present invention, even in the low input voltage period where the potential difference between the collector and the emitter is small, the reduction of the DC current amplification factor of the control transistor is continuously performed in the low input voltage period. And a sufficient load current can be supplied to the load.
【0148】更に、この様に、コレクター−エミッタ間
の電位差に起因して発生する制御トランジスタの直流電
流増幅率の低下を低入力電圧期間内で継続的に回避でき
る結果、負荷電流の供給能力の低下を低入力電圧期間内
で継続的に回避できるようになり、かつ、制御トランジ
スタのベース電流を増加させるような従来の補償制御を
用いることなく制御トランジスタのベース電流における
ベース電流増加現象の発生を低入力電圧期間内で継続的
に回避できるようになる。これにより、ベース電流にお
けるベース増加電流の発生に起因する回路動作時の消費
電力の増加を低入力電圧期間内で継続的に回避できるよ
うになり、ベース増加電流に起因する電源の負担の増加
を低入力電圧期間内で継続的に回避できるようになる。
特に、電源としてバッテリーを用いる場合にベース増加
電流に起因する消費電流の増加を低入力電圧期間内で継
続的に回避してバッテリーの長寿命化を図ることができ
るようになる。Further, as described above, a decrease in the DC current amplification factor of the control transistor caused by the potential difference between the collector and the emitter can be continuously avoided during the low input voltage period. The drop can be continuously avoided within the low input voltage period, and the occurrence of the base current increase phenomenon in the base current of the control transistor can be reduced without using the conventional compensation control that increases the base current of the control transistor. This can be avoided continuously during the low input voltage period. As a result, it is possible to continuously avoid an increase in power consumption during the circuit operation due to the occurrence of the base increase current in the base current during the low input voltage period, and to reduce the load on the power supply due to the base increase current. This can be avoided continuously during the low input voltage period.
In particular, when a battery is used as a power supply, an increase in current consumption due to a base increase current is continuously avoided within a low input voltage period, so that the battery life can be extended.
【0149】請求項6に記載の発明によれば、請求項3
又は4に記載の効果と同様の効果を奏する。According to the invention described in claim 6, according to claim 3,
Or, the same effect as the effect described in 4 can be obtained.
【0150】請求項7に記載の発明によれば、コレクタ
ー−エミッタ間の電位差が所定電圧以下になった低入力
電圧時であっても、直流電流増幅率の低下を制限してベ
ース電流におけるベース電流増加現象の発生を低入力電
圧時の任意のタイミングで回避できるようになる。これ
により、ベース電流におけるベース増加電流の発生に起
因する回路動作時の消費電力の増加を低入力電圧時の任
意のタイミングで回避できるようになり、ベース増加電
流に起因する電源の負担の増加を低入力電圧時の任意の
タイミングで回避できるようになる。特に、電源として
バッテリーを用いる場合にベース増加電流に起因する消
費電流の増加を低入力電圧時の任意のタイミングで回避
してバッテリーの長寿命化を図ることができるようにな
る。According to the seventh aspect of the present invention, even at the time of a low input voltage in which the potential difference between the collector and the emitter has become equal to or less than the predetermined voltage, the decrease in the DC current amplification factor is limited to reduce the base current in the base current. The occurrence of the current increase phenomenon can be avoided at an arbitrary timing when the input voltage is low. As a result, an increase in power consumption during circuit operation due to the occurrence of base increase current in the base current can be avoided at an arbitrary timing at a low input voltage, and an increase in the load on the power supply due to base increase current can be avoided. This can be avoided at an arbitrary timing when the input voltage is low. In particular, when a battery is used as a power supply, an increase in current consumption due to an increased base current can be avoided at an arbitrary timing at a low input voltage, and the life of the battery can be extended.
【0151】請求項8に記載の発明によれば、コレクタ
ー−エミッタ間の電位差が所定電圧以下になっている低
入力電圧期間内であっても、制御トランジスタのコレク
ター−エミッタ間の電位差が低くなってしまうことを継
続的に回避し、コレクター−エミッタ間の電位差に起因
して発生する制御トランジスタの直流電流増幅率の低下
を低入力電圧期間内で継続的に回避して十分な負荷電流
を負荷に供給できるようになる。According to the present invention, the potential difference between the collector and the emitter of the control transistor is reduced even during the low input voltage period in which the potential difference between the collector and the emitter is equal to or lower than the predetermined voltage. To prevent a decrease in the DC current gain of the control transistor caused by the potential difference between the collector and the emitter in the low input voltage period, thereby providing sufficient load current. Can be supplied to
【0152】更に、この様に、コレクター−エミッタ間
の電位差に起因して発生する制御トランジスタの直流電
流増幅率の低下を低入力電圧期間内で継続的に回避でき
る結果、負荷電流の供給能力の低下を低入力電圧期間内
で継続的に回避できるようになり、かつ、制御トランジ
スタのベース電流を増加させるような従来の補償制御を
用いることなく制御トランジスタのベース電流における
ベース電流増加現象の発生を低入力電圧期間内で継続的
に回避できるようになる。これにより、ベース電流にお
けるベース増加電流の発生に起因する回路動作時の消費
電力の増加を低入力電圧期間内で継続的に回避できるよ
うになり、ベース増加電流に起因する電源の負担の増加
を低入力電圧期間内で継続的に回避できるようになる。
特に、電源としてバッテリーを用いる場合にベース増加
電流に起因する消費電流の増加を低入力電圧期間内で継
続的に回避してバッテリーの長寿命化を図ることができ
るようになる。Further, as described above, a decrease in the DC current amplification factor of the control transistor caused by the potential difference between the collector and the emitter can be continuously avoided within the low input voltage period, and as a result, the load current supply capability is reduced. The drop can be continuously avoided within the low input voltage period, and the occurrence of the base current increase phenomenon in the base current of the control transistor can be reduced without using the conventional compensation control that increases the base current of the control transistor. This can be avoided continuously during the low input voltage period. As a result, it is possible to continuously avoid an increase in power consumption during the circuit operation due to the occurrence of the base increase current in the base current during the low input voltage period, and to reduce the load on the power supply due to the base increase current. This can be avoided continuously during the low input voltage period.
In particular, when a battery is used as a power supply, an increase in current consumption due to a base increase current is continuously avoided within a low input voltage period, so that the battery life can be extended.
【0153】請求項9に記載の発明によれば、請求項7
又は8に記載の効果と同様の効果を奏する。According to the ninth aspect of the present invention, the seventh aspect is provided.
Or, the same effect as the effect described in 8 can be obtained.
【0154】請求項10に記載の発明によれば、コレク
ター−エミッタ間の電位差が所定電圧以下になった低入
力電圧時であっても、コレクター−エミッタ間の電位差
を一定以上に保持して制御トランジスタの直流電流増幅
率の低下を低入力電圧時の任意のタイミングで回避し、
直流電流増幅率の低下を一因として生起されるベース電
流におけるベース電流増加現象の発生を低入力電圧時の
任意のタイミングで回避できるようになる。これによ
り、ベース電流におけるベース増加電流の発生に起因す
る回路動作時の消費電力の増加を低入力電圧時の任意の
タイミングで回避できるようになり、ベース増加電流に
起因する電源の負担の増加を低入力電圧時の任意のタイ
ミングで回避できるようになる。特に、電源としてバッ
テリーを用いる場合にベース増加電流に起因する消費電
流の増加を低入力電圧時の任意のタイミングで回避して
バッテリーの長寿命化を図ることができるようになる。According to the tenth aspect of the present invention, even at the time of a low input voltage in which the potential difference between the collector and the emitter has become equal to or less than the predetermined voltage, the potential difference between the collector and the emitter is maintained and controlled at a certain level or more. Avoid the reduction of the DC current gain of the transistor at any timing at low input voltage,
The base current increase phenomenon in the base current, which is caused by the decrease in the DC current amplification factor, can be avoided at an arbitrary timing when the input voltage is low. As a result, an increase in power consumption during circuit operation due to the occurrence of base increase current in the base current can be avoided at an arbitrary timing at a low input voltage, and an increase in the load on the power supply due to base increase current can be avoided. This can be avoided at an arbitrary timing when the input voltage is low. In particular, when a battery is used as a power supply, an increase in current consumption due to an increased base current can be avoided at an arbitrary timing at a low input voltage, and the life of the battery can be extended.
【0155】請求項11に記載の発明によれば、コレク
ター−エミッタ間の電位差が所定電圧以下になっている
低入力電圧期間内であっても、コレクター−エミッタ間
の電位差を一定以上に保持して制御トランジスタの直流
電流増幅率の低下を低入力電圧期間内で継続的に回避
し、直流電流増幅率の低下を一因として生起されるベー
ス電流におけるベース電流増加現象の発生を低入力電圧
期間内で継続的に回避できるようになる。これにより、
ベース電流におけるベース増加電流の発生に起因する回
路動作時の消費電力の増加を低入力電圧期間内で継続的
に回避できるようになり、ベース増加電流に起因する電
源の負担の増加を低入力電圧期間内で継続的に回避でき
るようになる。特に、電源としてバッテリーを用いる場
合にベース増加電流に起因する消費電流の増加を低入力
電圧期間内で継続的に回避してバッテリーの長寿命化を
図ることができるようになる。According to the eleventh aspect of the present invention, the potential difference between the collector and the emitter is maintained at a certain level or more even during the low input voltage period in which the potential difference between the collector and the emitter is equal to or less than the predetermined voltage. The DC current gain of the control transistor is continuously prevented from decreasing during the low input voltage period, and the occurrence of the base current increase phenomenon in the base current caused by the decrease in the DC current amplification factor is prevented during the low input voltage period. It can be avoided continuously within. This allows
Increase in power consumption during circuit operation due to generation of base increase current in base current can be continuously avoided within the low input voltage period, and increase in power supply burden due to base increase current can be reduced at low input voltage. It can be avoided continuously within the period. In particular, when a battery is used as a power supply, an increase in current consumption due to a base increase current is continuously avoided within a low input voltage period, so that the battery life can be extended.
【0156】請求項12に記載の発明によれば、請求項
10又は11に記載の効果に加えて、入力電圧と出力電
圧との電位差が小さい場合であっても、コレクター−エ
ミッタ間の電位差を一定以上に保持して制御トランジス
タの直流電流増幅率の低下を低入力電圧期間内で継続的
に回避し、直流電流増幅率の低下を一因として生起され
るベース電流におけるベース電流増加現象の発生を低入
力電圧期間内で継続的に回避できるようになる。これに
より、ベース電流におけるベース増加電流の発生に起因
する回路動作時の消費電力の増加を低入力電圧期間内で
継続的に回避できるようになり、ベース増加電流に起因
する電源の負担の増加を低入力電圧期間内で継続的に回
避できるようになる。特に、電源としてバッテリーを用
いる場合にベース増加電流に起因する消費電流の増加を
低入力電圧期間内で継続的に回避してバッテリーの長寿
命化を図ることができるようになる。According to the twelfth aspect of the present invention, in addition to the effect of the tenth or eleventh aspect, even when the potential difference between the input voltage and the output voltage is small, the potential difference between the collector and the emitter is reduced. Maintain at a certain level or more to avoid the decrease in the DC current gain of the control transistor continuously during the low input voltage period, and the base current increase phenomenon occurs in the base current caused by the decrease in the DC current gain Can be continuously avoided within the low input voltage period. As a result, it is possible to continuously avoid an increase in power consumption during the circuit operation due to the occurrence of the base increase current in the base current during the low input voltage period, and to reduce the load on the power supply due to the base increase current. This can be avoided continuously during the low input voltage period. In particular, when a battery is used as a power supply, an increase in current consumption due to a base increase current is continuously avoided within a low input voltage period, so that the battery life can be extended.
【0157】請求項13に記載の発明によれば、コレク
ター−エミッタ間の電位差が所定電圧以下になった低入
力電圧時であっても、ベース電流におけるベース増加電
流の発生に起因する回路動作時の消費電力の増加を低入
力電圧時の任意のタイミングで回避できるようになり、
ベース増加電流に起因する電源の負担の増加を低入力電
圧時の任意のタイミングで回避できるようになる。特
に、電源としてバッテリーを用いる場合にベース増加電
流に起因する消費電流の増加を低入力電圧時の任意のタ
イミングで回避してバッテリーの長寿命化を図ることが
できるようになる。According to the thirteenth aspect of the present invention, even at a low input voltage when the potential difference between the collector and the emitter becomes equal to or less than a predetermined voltage, a circuit operation caused by the occurrence of the base increase current in the base current can be performed. Increase in power consumption can be avoided at any time when the input voltage is low,
An increase in the load on the power supply due to the base increase current can be avoided at an arbitrary timing when the input voltage is low. In particular, when a battery is used as a power supply, an increase in current consumption due to an increased base current can be avoided at an arbitrary timing at a low input voltage, and the life of the battery can be extended.
【0158】請求項14に記載の発明によれば、コレク
ター−エミッタ間の電位差が所定電圧以下になった低入
力電圧時であっても、ベース電流におけるベース増加電
流の発生に起因する回路動作時の消費電力の増加を低入
力電圧期間内で継続的に回避できるようになり、ベース
増加電流に起因する電源の負担の増加を低入力電圧期間
内で継続的に回避できるようになる。特に、電源として
バッテリーを用いる場合にベース増加電流に起因する消
費電流の増加を低入力電圧期間内で継続的に回避してバ
ッテリーの長寿命化を図ることができるようになる。According to the fourteenth aspect of the present invention, even at the time of a low input voltage in which the potential difference between the collector and the emitter has become equal to or less than the predetermined voltage, the circuit operation attributable to the generation of the base increase current in the base current can be performed. Can be continuously avoided in the low input voltage period, and the increase in the load on the power supply due to the base increase current can be continuously avoided in the low input voltage period. In particular, when a battery is used as a power supply, an increase in current consumption due to a base increase current is continuously avoided within a low input voltage period, so that the battery life can be extended.
【0159】請求項15に記載の発明によれば、請求項
13又は14に記載の効果と同様の効果を奏する。According to the fifteenth aspect, the same effect as the thirteenth or fourteenth aspect can be obtained.
【0160】請求項16に記載の発明によれば、請求項
13乃至15のいずれか一項に記載の効果と同様の効果
を奏する。According to the sixteenth aspect, an effect similar to the effect according to any one of the thirteenth to fifteenth aspects is obtained.
【0161】請求項17に記載の発明によれば、請求項
1乃至16のいずれか一項に記載の効果に加えて、コレ
クター−エミッタ間の電位差が小さい低入力電圧期間内
に制御トランジスタのコレクター−エミッタ間の電位差
が低くなってしまった場合であっても、第3MOSFE
Tが制御トランジスタのベース電流の制限を行うので、
ベース電流の低下の一因となっている制御トランジスタ
の直流電流増幅率の低下を低入力電圧期間内で継続的に
回避して十分な負荷電流を負荷に供給できるようにな
る。According to the seventeenth aspect of the present invention, in addition to the effect of any one of the first to sixteenth aspects, in addition to the effect of the collector transistor of the control transistor within a low input voltage period in which the potential difference between the collector and the emitter is small. -Even if the potential difference between the emitters becomes low, the third MOSFE
Since T limits the base current of the control transistor,
It is possible to supply a sufficient load current to the load by continuously avoiding a decrease in the DC current gain of the control transistor, which contributes to a decrease in the base current, within the low input voltage period.
【0162】更に、この様に、コレクター−エミッタ間
の電位差に起因して発生する制御トランジスタの直流電
流増幅率の低下を低入力電圧期間内で継続的に回避でき
る結果、負荷電流の供給能力の低下を低入力電圧期間内
で継続的に回避できるようになり、かつ、制御トランジ
スタのベース電流を増加させるような従来の補償制御を
用いることなく制御トランジスタのベース電流における
ベース電流増加現象の発生を低入力電圧期間内で継続的
に回避できるようになる。これにより、ベース電流にお
けるベース増加電流の発生に起因する回路動作時の消費
電力の増加を低入力電圧期間内で継続的に回避できるよ
うになり、ベース増加電流に起因する電源の負担の増加
を低入力電圧期間内で継続的に回避できるようになる。
特に、電源としてバッテリーを用いる場合にベース増加
電流に起因する消費電流の増加を低入力電圧期間内で継
続的に回避してバッテリーの長寿命化を図ることができ
るようになる。Furthermore, as described above, the decrease in the DC current amplification factor of the control transistor caused by the potential difference between the collector and the emitter can be continuously avoided within the low input voltage period. The drop can be continuously avoided within the low input voltage period, and the occurrence of the base current increase phenomenon in the base current of the control transistor can be reduced without using the conventional compensation control that increases the base current of the control transistor. This can be avoided continuously during the low input voltage period. As a result, it is possible to continuously avoid an increase in power consumption during the circuit operation due to the occurrence of the base increase current in the base current during the low input voltage period, and to reduce the load on the power supply due to the base increase current. This can be avoided continuously during the low input voltage period.
In particular, when a battery is used as a power supply, an increase in current consumption due to a base increase current is continuously avoided within a low input voltage period, so that the battery life can be extended.
【0163】請求項18に記載の発明によれば、請求項
17に記載の効果に加えて、コレクター−エミッタ間の
電位差が小さい低入力電圧期間内に制御トランジスタの
コレクター−エミッタ間の電位差が低くなってしまった
場合であっても、第1MOSFETが制御トランジスタ
に印加される入力電圧を監視し、第1MOSFETから
の入力電圧が第2MOSFETのゲート閾値以上である
低入力電圧期間に第2MOSFETが第1MOSFET
から伝達された出力電圧を第3MOSFETのゲートに
伝達し、第3MOSFETが制御トランジスタのベース
電流の制限を行うので、ベース電流の低下の一因となっ
ている制御トランジスタの直流電流増幅率の低下を低入
力電圧期間内で継続的に回避して十分な負荷電流を負荷
に供給できるようになる。According to the eighteenth aspect of the invention, in addition to the effect of the seventeenth aspect, the potential difference between the collector and the emitter of the control transistor is reduced during the low input voltage period in which the potential difference between the collector and the emitter is small. Even in the case where the first MOSFET monitors the input voltage applied to the control transistor, the first MOSFET monitors the input voltage during the low input voltage period when the input voltage from the first MOSFET is equal to or higher than the gate threshold of the second MOSFET.
Is transmitted to the gate of the third MOSFET, and the third MOSFET limits the base current of the control transistor. A sufficient load current can be supplied to the load by avoiding it continuously during the low input voltage period.
【0164】更に、この様に、コレクター−エミッタ間
の電位差に起因して発生する制御トランジスタの直流電
流増幅率の低下を低入力電圧期間内で継続的に回避でき
る結果、負荷電流の供給能力の低下を低入力電圧期間内
で継続的に回避できるようになり、かつ、制御トランジ
スタのベース電流を増加させるような従来の補償制御を
用いることなく制御トランジスタのベース電流における
ベース電流増加現象の発生を低入力電圧期間内で継続的
に回避できるようになる。これにより、ベース電流にお
けるベース増加電流の発生に起因する回路動作時の消費
電力の増加を低入力電圧期間内で継続的に回避できるよ
うになり、ベース増加電流に起因する電源の負担の増加
を低入力電圧期間内で継続的に回避できるようになる。
特に、電源としてバッテリーを用いる場合にベース増加
電流に起因する消費電流の増加を低入力電圧期間内で継
続的に回避してバッテリーの長寿命化を図ることができ
るようになる。Furthermore, as described above, the decrease in the DC current amplification factor of the control transistor caused by the potential difference between the collector and the emitter can be continuously avoided within the low input voltage period. The drop can be continuously avoided within the low input voltage period, and the occurrence of the base current increase phenomenon in the base current of the control transistor can be reduced without using the conventional compensation control that increases the base current of the control transistor. This can be avoided continuously during the low input voltage period. As a result, it is possible to continuously avoid an increase in power consumption during the circuit operation due to the occurrence of the base increase current in the base current during the low input voltage period, and to reduce the load on the power supply due to the base increase current. This can be avoided continuously during the low input voltage period.
In particular, when a battery is used as a power supply, an increase in current consumption due to a base increase current is continuously avoided within a low input voltage period, so that the battery life can be extended.
【0165】請求項19に記載の発明によれば、請求項
18に記載の効果に加えて、第2MOSFETのバック
ゲートを入力電圧にバイアスすることにより、第2MO
SFETのゲート閾値に外来ノイズが重畳する可能性を
低減できるようになり、外来ノイズに起因して第2MO
SFETが誤って活性化される現象を回避できるように
なる。その結果、第1MOSFETからの入力電圧が第
2MOSFETのゲート閾値以上である低入力電圧期間
を外来ノイズの影響を受けることなく正確に識別して活
性化されて第1MOSFETから伝達された出力電圧を
外来ノイズの影響を受けることなく正確に第3MOSF
ETのゲートに伝達できるようになる。According to the nineteenth aspect of the present invention, in addition to the effect of the eighteenth aspect, by biasing the back gate of the second MOSFET to the input voltage,
The possibility that external noise is superimposed on the gate threshold value of the SFET can be reduced, and the second MO can be reduced due to the external noise.
A phenomenon in which the SFET is activated by mistake can be avoided. As a result, a low input voltage period in which the input voltage from the first MOSFET is equal to or higher than the gate threshold of the second MOSFET is accurately identified and activated without being affected by external noise, and the output voltage transmitted from the first MOSFET is externally transmitted. Accurate third MOSF without being affected by noise
It can be transmitted to the ET gate.
【0166】請求項20に記載の発明によれば、請求項
1乃至19のいずれか一項に記載の効果に加えて、コレ
クター−エミッタ間の電位差が所定電圧以下になってい
る低入力電圧期間内であっても、制御トランジスタのコ
レクター−エミッタ間の電位差が低くなってしまうこと
を継続的に回避し、コレクター−エミッタ間の電位差に
起因して発生する制御トランジスタの直流電流増幅率の
低下を低入力電圧期間内で継続的に回避して十分な負荷
電流を負荷に供給できるようになる。According to the twentieth aspect of the present invention, in addition to the effects of the first aspect, in addition to the low input voltage period in which the potential difference between the collector and the emitter is equal to or less than a predetermined voltage. Even within the range, the potential difference between the collector and the emitter of the control transistor is continuously prevented from being reduced, and the decrease in the DC current gain of the control transistor caused by the potential difference between the collector and the emitter is prevented. A sufficient load current can be supplied to the load by avoiding it continuously during the low input voltage period.
【0167】更に、この様に、コレクター−エミッタ間
の電位差に起因して発生する制御トランジスタの直流電
流増幅率の低下を低入力電圧期間内で継続的に回避でき
る結果、負荷電流の供給能力の低下を低入力電圧期間内
で継続的に回避できるようになり、かつ、制御トランジ
スタのベース電流を増加させるような従来の補償制御を
用いることなく制御トランジスタのベース電流における
ベース電流増加現象の発生を低入力電圧期間内で継続的
に回避できるようになる。これにより、ベース電流にお
けるベース増加電流の発生に起因する回路動作時の消費
電力の増加を低入力電圧期間内で継続的に回避できるよ
うになり、ベース増加電流に起因する電源の負担の増加
を低入力電圧期間内で継続的に回避できるようになる。
特に、電源としてバッテリーを用いる場合にベース増加
電流に起因する消費電流の増加を低入力電圧期間内で継
続的に回避してバッテリーの長寿命化を図ることができ
るようになる。Further, as described above, a decrease in the DC current amplification factor of the control transistor caused by the potential difference between the collector and the emitter can be continuously avoided during the low input voltage period. The drop can be continuously avoided within the low input voltage period, and the occurrence of the base current increase phenomenon in the base current of the control transistor can be reduced without using the conventional compensation control that increases the base current of the control transistor. This can be avoided continuously during the low input voltage period. As a result, it is possible to continuously avoid an increase in power consumption during the circuit operation due to the occurrence of the base increase current in the base current during the low input voltage period, and to reduce the load on the power supply due to the base increase current. This can be avoided continuously during the low input voltage period.
In particular, when a battery is used as a power supply, an increase in current consumption due to a base increase current is continuously avoided within a low input voltage period, so that the battery life can be extended.
【0168】請求項21に記載の発明によれば、請求項
20に記載の効果に加えて、コレクター−エミッタ間の
電位差が所定電圧以下になっている低入力電圧期間内で
あっても、第3MOSFETから出力される制御信号に
基づいて制御して制御トランジスタのコレクター−エミ
ッタ間の電位差が低くなってしまうことを継続的に回避
し、コレクター−エミッタ間の電位差に起因して発生す
る制御トランジスタの直流電流増幅率の低下を低入力電
圧期間内で継続的に回避して十分な負荷電流を負荷に供
給できるようになる。According to the twenty-first aspect, in addition to the effect of the twentieth aspect, even in a low input voltage period in which the potential difference between the collector and the emitter is equal to or less than a predetermined voltage, Control is performed based on a control signal output from the 3MOSFET to continuously prevent the potential difference between the collector and the emitter of the control transistor from being reduced, and to reduce the potential difference between the control transistor and the control transistor caused by the potential difference between the collector and the emitter. It is possible to supply a sufficient load current to the load while continuously avoiding a decrease in the DC current amplification factor during the low input voltage period.
【0169】更に、この様に、コレクター−エミッタ間
の電位差に起因して発生する制御トランジスタの直流電
流増幅率の低下を第3MOSFETから出力される制御
信号に基づいて制御して低入力電圧期間内で継続的に回
避できる結果、負荷電流の供給能力の低下を低入力電圧
期間内で継続的に回避できるようになり、かつ制御トラ
ンジスタのベース電流におけるベース電流増加現象の発
生を第3MOSFETから出力される制御信号に基づい
て制御して低入力電圧期間内で継続的に回避できるよう
になる。これにより、ベース電流におけるベース増加電
流の発生に起因する回路動作時の消費電力の増加を低入
力電圧期間内で継続的に回避できるようになり、ベース
増加電流に起因する電源の負担の増加を低入力電圧期間
内で継続的に回避できるようになる。特に、電源として
バッテリーを用いる場合にベース増加電流に起因する消
費電流の増加を低入力電圧期間内で継続的に回避してバ
ッテリーの長寿命化を図ることができるようになる。Further, as described above, the decrease in the DC current amplification factor of the control transistor caused by the potential difference between the collector and the emitter is controlled based on the control signal output from the third MOSFET, so that it can be controlled within the low input voltage period. As a result, the reduction of the load current supply capability can be continuously avoided within the low input voltage period, and the occurrence of the base current increase phenomenon in the base current of the control transistor is output from the third MOSFET. Control based on such a control signal, and can be avoided continuously within the low input voltage period. As a result, it is possible to continuously avoid an increase in power consumption during the circuit operation due to the occurrence of the base increase current in the base current during the low input voltage period, and to reduce the load on the power supply due to the base increase current. This can be avoided continuously during the low input voltage period. In particular, when a battery is used as a power supply, an increase in current consumption due to a base increase current is continuously avoided within a low input voltage period, so that the battery life can be extended.
【0170】請求項22に記載の発明によれば、請求項
21に記載の効果に加えて、コレクター−エミッタ間の
電位差が所定電圧以下になっている低入力電圧期間内で
あっても、第4MOSFETから伝達される制御信号に
基づいて制御トランジスタのベース電流を制御すること
により、制御トランジスタのコレクター−エミッタ間の
電位差が低くなってしまうことを継続的に回避し、コレ
クター−エミッタ間の電位差に起因して発生する制御ト
ランジスタの直流電流増幅率の低下を低入力電圧期間内
で継続的に回避して十分な負荷電流を負荷に供給できる
ようになる。According to the twenty-second aspect of the present invention, in addition to the effect of the twenty-first aspect, even in a low input voltage period in which the potential difference between the collector and the emitter is equal to or less than a predetermined voltage, By controlling the base current of the control transistor based on the control signal transmitted from the 4MOSFET, the potential difference between the collector and the emitter of the control transistor is continuously avoided from being reduced, and the potential difference between the collector and the emitter is reduced. As a result, a decrease in the DC current amplification factor of the control transistor caused by the control transistor can be continuously avoided within the low input voltage period, and a sufficient load current can be supplied to the load.
【0171】更に、この様に、第4MOSFETから伝
達される制御信号に基づいて制御トランジスタのベース
電流を制御することにより、コレクター−エミッタ間の
電位差に起因して発生する制御トランジスタの直流電流
増幅率の低下を低入力電圧期間内で継続的に回避できる
結果、負荷電流の供給能力の低下を低入力電圧期間内で
継続的に回避できるようになり、かつ第4MOSFET
から伝達される制御信号に基づいて制御トランジスタの
ベース電流を制御することにより、制御トランジスタの
ベース電流におけるベース電流増加現象の発生を低入力
電圧期間内で継続的に回避できるようになる。これによ
り、ベース電流におけるベース増加電流の発生に起因す
る回路動作時の消費電力の増加を低入力電圧期間内で継
続的に回避できるようになり、ベース増加電流に起因す
る電源の負担の増加を低入力電圧期間内で継続的に回避
できるようになる。特に、電源としてバッテリーを用い
る場合にベース増加電流に起因する消費電流の増加を低
入力電圧期間内で継続的に回避してバッテリーの長寿命
化を図ることができるようになる。Further, by controlling the base current of the control transistor based on the control signal transmitted from the fourth MOSFET in this manner, the DC current amplification factor of the control transistor caused by the potential difference between the collector and the emitter is obtained. Can be continuously avoided during the low input voltage period. As a result, the reduction of the load current supply capability can be continuously avoided during the low input voltage period.
By controlling the base current of the control transistor based on the control signal transmitted from the control transistor, the occurrence of the base current increase phenomenon in the base current of the control transistor can be continuously avoided within the low input voltage period. As a result, it is possible to continuously avoid an increase in power consumption during the circuit operation due to the occurrence of the base increase current in the base current during the low input voltage period, and to reduce the load on the power supply due to the base increase current. This can be avoided continuously during the low input voltage period. In particular, when a battery is used as a power supply, an increase in current consumption due to a base increase current is continuously avoided within a low input voltage period, so that the battery life can be extended.
【0172】請求項23に記載の発明によれば、請求項
22に記載の効果と同様の効果を奏する。According to the twenty-third aspect, the same effect as that of the twenty-second aspect can be obtained.
【図1】本発明の電流制限回路の一実施形態を説明する
ための回路図である。FIG. 1 is a circuit diagram illustrating an embodiment of a current limiting circuit according to the present invention.
【図2】本発明のボルテージレギュレータの一実施形態
を説明するための回路図である。FIG. 2 is a circuit diagram for explaining an embodiment of the voltage regulator of the present invention.
【図3】図1の電流制限回路を図2のボルテージレギュ
レータに適用した回路図である。FIG. 3 is a circuit diagram in which the current limiting circuit of FIG. 1 is applied to the voltage regulator of FIG.
【図4】図3のボルテージレギュレータの使用形態を説
明するためのブロック図である。FIG. 4 is a block diagram for explaining a usage mode of the voltage regulator of FIG. 3;
【図5】制御トランジスタのコレクター−エミッタ間の
電圧と直流電流増幅率との関係を説明するための図であ
って、図5(a)は、制御トランジスタの入力電圧及び
出力電圧との接続形態を説明するための回路図であり、
図5(b)は、図5(a)の制御トランジスタにおける
直流電流増幅率のコレクター−エミッタ間の電位差よ存
性を説明するためのグラフである。FIG. 5 is a diagram for explaining the relationship between the voltage between the collector and the emitter of the control transistor and the DC current amplification factor. FIG. 5 (a) is a diagram illustrating the connection between the input voltage and the output voltage of the control transistor. Is a circuit diagram for explaining
FIG. 5B is a graph for explaining the existence of the potential difference between the collector and the emitter of the DC current gain in the control transistor of FIG. 5A.
【図6】図3のボルテージレギュレータにおける入出力
特性を説明するためのグラフである。FIG. 6 is a graph for explaining input / output characteristics of the voltage regulator of FIG. 3;
【図7】図7(a)は、図1の電流制限回路を用いない
場合のボルテージレギュレータの出力特性を説明するた
めのグラフであり、図7(b)は、図1の電流制限回路
を用いない場合に制御トランジスタのベースに発生する
ベース増加電流を説明するためのグラフである。7A is a graph for explaining the output characteristic of the voltage regulator when the current limiting circuit of FIG. 1 is not used, and FIG. 7B is a graph for explaining the current limiting circuit of FIG. 5 is a graph for explaining a base increase current generated at a base of a control transistor when not used.
【図8】図8(a)は、図1の電流制限回路を用いた場
合のボルテージレギュレータの出力特性を説明するため
のグラフであり、図8(b)は、図1の電流制限回路を
用いた場合に制御トランジスタのベースにおいて制限さ
れたベース増加電流を説明するためのグラフである。8A is a graph for explaining output characteristics of a voltage regulator when the current limiting circuit of FIG. 1 is used, and FIG. 8B is a graph for explaining the current limiting circuit of FIG. 5 is a graph for explaining a limited base increase current at the base of a control transistor when used.
【図9】従来の電流制限回路を用いたボルテージレギュ
レータを説明するための回路図である。FIG. 9 is a circuit diagram for explaining a voltage regulator using a conventional current limiting circuit.
【図10】図9のボルテージレギュレータの制御トラン
ジスタのベースに発生するベース増加電流を説明するた
めのグラフである。FIG. 10 is a graph illustrating a base increase current generated at a base of a control transistor of the voltage regulator of FIG. 9;
GND…接地電位 Iref1…第1定電流 Iref2…第2定電流 Iref3…第3定電流 R1,R2…出力電圧設定用抵抗網 M1…第1MOSFET(pチャネルMOSFET) Vthp1…第1MOSFETのゲート閾値 Vg1…第1MOSFETのゲート電位 M2…第2MOSFET(pチャネルMOSFET) Vthp2…第2MOSFETのゲート閾値 Vg2…第2MOSFETのゲート電位 M3…第3MOSFET(nチャネルMOSFET) M4…第4MOSFET(nチャネルMOSFET) T1…電圧入力端子 T2…電圧出力端子 T3…接地端子 VI…入力電圧 VO…出力電圧 Vdd…入力電圧 Vout…出力電圧 Q1…制御トランジスタ IB…制御トランジスタのベース電流 IC…制御トランジスタのコレクター電流 hFE…制御トランジスタの直流電流増幅率 VCE…制御トランジスタのコレクター−エミッタ間の電
位差 Q2…第1電流源 Q3…第2電流源 Q4…第3電流源 Q5…誤差増幅器 Vfb…出力ノードの電圧 Vref…基準電圧 10…電流制限回路 20…ボルテージレギュレータ 21…基準電源 22…バッテリー 24…負荷GND: ground potential Iref1: first constant current Iref2: second constant current Iref3: third constant current R1, R2: resistor network for output voltage setting M1: first MOSFET (p-channel MOSFET) Vthp1: gate threshold of first MOSFET Vg1 ... Gate potential of first MOSFET M2 ... Second MOSFET (p-channel MOSFET) Vthp2 ... Gate threshold of second MOSFET Vg2 ... Gate potential of second MOSFET M3 ... Third MOSFET (n-channel MOSFET) M4 ... Fourth MOSFET (n-channel MOSFET) T1 ... Voltage input Terminal T2: Voltage output terminal T3: Ground terminal VI: Input voltage VO: Output voltage Vdd: Input voltage Vout: Output voltage Q1: Control transistor IB: Base current of control transistor IC: Collector current of control transistor hFE: DC of control transistor Current gain VCE… Potential difference between the collector and emitter of the control transistor Q2: First current source Q3: Second current source Q4: Third current source Q5: Error amplifier Vfb: Output node voltage Vref: Reference voltage 10: Current limiting circuit 20: Voltage regulator 21 ... Reference power supply 22 ... Battery 24 ... Load
Claims (23)
ベース電流を制限する電流制限回路において、 前記制御トランジスタのコレクター−エミッタ間の電位
差を監視し、コレクター−エミッタ間の電位差が所定電
圧以下になった低入力電圧時に当該制御トランジスタを
流れるベース電流を制限する回路構成を有することを特
徴とする電流制限回路。In a current limiting circuit for limiting a base current of a control transistor for controlling a load current, a potential difference between a collector and an emitter of the control transistor is monitored, and a potential difference between the collector and the emitter becomes equal to or less than a predetermined voltage. A current limiting circuit having a circuit configuration for limiting a base current flowing through the control transistor at a low input voltage.
ベース電流を制限する電流制限回路において、 前記制御トランジスタのコレクター−エミッタ間の電位
差を監視し、コレクター−エミッタ間の電位差が所定電
圧以下になっている低入力電圧期間内において当該制御
トランジスタを流れるベース電流を継続的に制限する回
路構成を有することを特徴とする電流制限回路。2. A current limiting circuit for limiting a base current of a control transistor for controlling a load current, wherein a potential difference between a collector and an emitter of the control transistor is monitored, and when a potential difference between the collector and the emitter falls below a predetermined voltage. A current limiting circuit having a circuit configuration for continuously limiting a base current flowing through the control transistor during a low input voltage period.
電圧に接続されコレクターが出力電圧に接続されて負荷
電流を負荷に供給し、当該入力電圧と当該出力電圧との
電位差を監視して前記ベース電流を制限する回路構成を
有することを特徴とする請求項1又は2に記載の電流制
限回路。3. The control transistor has an emitter connected to the input voltage and a collector connected to the output voltage to supply a load current to the load, and monitors the potential difference between the input voltage and the output voltage to control the base current. 3. The current limiting circuit according to claim 1, further comprising a circuit configuration for limiting.
ベース電流を制限する電流制限回路において、 前記制御トランジスタのコレクター−エミッタ間の電位
差を監視し、コレクター−エミッタ間の電位差が所定電
圧以下になった低入力電圧時に当該制御トランジスタの
直流電流増幅率の低下を制限する回路構成を有すること
を特徴とする電流制限回路。4. A current limiting circuit for limiting a base current of a control transistor for controlling a load current, wherein a potential difference between a collector and an emitter of the control transistor is monitored, and a potential difference between the collector and the emitter falls below a predetermined voltage. A current limiting circuit having a circuit configuration for limiting a decrease in a DC current gain of the control transistor at a low input voltage.
ベース電流を制限する電流制限回路において、 前記制御トランジスタのコレクター−エミッタ間の電位
差を監視し、コレクター−エミッタ間の電位差が所定電
圧以下になっている低入力電圧期間内において当該制御
トランジスタの直流電流増幅率の低下を継続的に制限す
る回路構成を有することを特徴とする電流制限回路。5. A current limiting circuit for limiting a base current of a control transistor for controlling a load current, wherein a potential difference between a collector and an emitter of the control transistor is monitored, and when a potential difference between the collector and the emitter falls below a predetermined voltage. A current limiting circuit having a circuit configuration for continuously limiting a decrease in the DC current gain of the control transistor during a low input voltage period.
電圧に接続されコレクターが出力電圧に接続されて負荷
電流を負荷に供給し、当該入力電圧と当該出力電圧との
電位差を監視して前記直流電流増幅率の低下を制限する
回路構成を有することを特徴とする請求項3又は4に記
載の電流制限回路。6. The DC current amplifier according to claim 6, wherein an emitter of said control transistor is connected to an input voltage and a collector is connected to an output voltage to supply a load current to the load, and a potential difference between said input voltage and said output voltage is monitored. 5. The current limiting circuit according to claim 3, wherein the current limiting circuit has a circuit configuration for limiting a reduction in rate.
ベース電流を制限する電流制限回路において、 前記制御トランジスタのコレクター−エミッタ間の電位
差を監視し、コレクター−エミッタ間の電位差が所定電
圧以下になった低入力電圧時に当該制御トランジスタの
コレクター−エミッタ間の電位差の減少に起因して発生
する直流電流増幅率の低下を制限する回路構成を有する
ことを特徴とする電流制限回路。7. A current limiting circuit for limiting a base current of a control transistor for controlling a load current, wherein a potential difference between a collector and an emitter of the control transistor is monitored, and a potential difference between the collector and the emitter falls below a predetermined voltage. A current limiting circuit having a circuit configuration for limiting a decrease in a DC current amplification factor caused by a decrease in a potential difference between a collector and an emitter of the control transistor at a low input voltage.
ベース電流を制限する電流制限回路において、 前記制御トランジスタのコレクター−エミッタ間の電位
差を監視し、コレクター−エミッタ間の電位差が所定電
圧以下になっている低入力電圧期間内に当該制御トラン
ジスタのコレクター−エミッタ間の電位差の減少に起因
して発生する直流電流増幅率の低下を継続的に制限する
回路構成を有することを特徴とする電流制限回路。8. A current limiting circuit for limiting a base current of a control transistor for controlling a load current, wherein a potential difference between a collector and an emitter of the control transistor is monitored, and when a potential difference between the collector and the emitter falls below a predetermined voltage. A current limiting circuit having a circuit configuration for continuously limiting a decrease in a DC current amplification factor caused by a decrease in a potential difference between a collector and an emitter of the control transistor during a low input voltage period.
電圧に接続されコレクターが出力電圧に接続されて負荷
電流を負荷に供給し、当該入力電圧と当該出力電圧との
電位差を監視して前記直流電流増幅率の低下を制限する
回路構成を有することを特徴とする請求項7又は8に記
載の電流制限回路。9. The DC current amplifier according to claim 1, wherein an emitter of said control transistor is connected to an input voltage and a collector is connected to an output voltage to supply a load current to the load, and a potential difference between said input voltage and said output voltage is monitored. 9. The current limiting circuit according to claim 7, wherein the current limiting circuit has a circuit configuration for limiting a decrease in the rate.
のベース電流を制限する電流制限回路において、 前記制御トランジスタのコレクター−エミッタ間の電位
差を監視し、コレクター−エミッタ間の電位差が所定電
圧以下になった低入力電圧時に当該制御トランジスタの
コレクター−エミッタ間の電位差を一定以上に保持する
回路構成を有することを特徴とする電流制限回路。10. A current limiting circuit for limiting a base current of a control transistor for controlling a load current, wherein a potential difference between a collector and an emitter of the control transistor is monitored, and a potential difference between the collector and the emitter becomes a predetermined voltage or less. A current limiting circuit having a circuit configuration for maintaining a potential difference between a collector and an emitter of the control transistor at a low input voltage or more.
のベース電流を制限する電流制限回路において、 前記制御トランジスタのコレクター−エミッタ間の電位
差を監視し、コレクター−エミッタ間の電位差が所定電
圧以下になっている低入力電圧期間内に当該制御トラン
ジスタのコレクター−エミッタ間の電位差を継続的に一
定以上に保持する回路構成を有することを特徴とする電
流制限回路。11. A current limiting circuit for limiting a base current of a control transistor for controlling a load current, wherein a potential difference between a collector and an emitter of the control transistor is monitored, and when a potential difference between the collector and the emitter falls below a predetermined voltage. A current limiting circuit having a circuit configuration for continuously maintaining a potential difference between a collector and an emitter of the control transistor at a certain level or more during a low input voltage period.
力電圧に接続されコレクターが出力電圧に接続されて負
荷電流を負荷に供給し、当該入力電圧と当該出力電圧と
の電位差を監視して前記コレクター−エミッタ間の電位
差の保持を行う回路構成を有することを特徴とする請求
項10又は11に記載の電流制限回路。12. The control transistor has an emitter connected to an input voltage and a collector connected to an output voltage to supply a load current to a load, and monitors a potential difference between the input voltage and the output voltage to control the collector-emitter. The current limiting circuit according to claim 10, further comprising a circuit configured to hold a potential difference between the current limiting circuit and the current limiting circuit.
のベース電流を制限する電流制限回路において、 前記制御トランジスタのコレクター−エミッタ間の電位
差を監視し、コレクター−エミッタ間の電位差が所定電
圧以下になった低入力電圧時に当該制御トランジスタの
ベースに発生するベース増加電流の発生を制限する回路
構成を有することを特徴とする電流制限回路。13. A current limiting circuit for limiting a base current of a control transistor for controlling a load current, wherein a potential difference between a collector and an emitter of the control transistor is monitored, and a potential difference between the collector and the emitter falls below a predetermined voltage. A current limiting circuit having a circuit configuration for limiting generation of a base increase current generated at a base of the control transistor at a low input voltage.
のベース電流を制限する電流制限回路において、 前記制御トランジスタのコレクター−エミッタ間の電位
差を監視し、コレクター−エミッタ間の電位差が所定電
圧以下になっている低入力電圧期間内に当該制御トラン
ジスタのベースに発生するベース増加電流の発生を継続
的に制限する回路構成を有することを特徴とする電流制
限回路。14. A current limiting circuit for limiting a base current of a control transistor for controlling a load current, wherein a potential difference between a collector and an emitter of the control transistor is monitored, and when a potential difference between the collector and the emitter falls below a predetermined voltage. A current limiting circuit having a circuit configuration for continuously limiting generation of a base increase current generated at a base of the control transistor during a low input voltage period.
力電圧に接続されコレクターが出力電圧に接続されて負
荷電流を負荷に供給し、当該入力電圧と当該出力電圧と
の電位差を監視して前記ベース増加電流の発生を制限す
る回路構成を有することを特徴とする請求項13又は1
4に記載の電流制限回路。15. The control transistor has an emitter connected to an input voltage and a collector connected to an output voltage to supply a load current to a load, and monitors a potential difference between the input voltage and the output voltage to increase the base increasing current. 13. The circuit according to claim 13, further comprising: a circuit configured to limit the occurrence of an error.
5. The current limiting circuit according to 4.
ンジスタのコレクター−エミッタ間の電位差の減少に起
因するベース電流であることを特徴とする請求項13乃
至15のいずれか一項に記載の電流制限回路。16. The current limiting device according to claim 13, wherein the base increasing current is a base current resulting from a decrease in a potential difference between a collector and an emitter of the control transistor. circuit.
記入力電圧を監視し当該監視中の入力電圧が所定の閾値
電圧以上である低入力電圧期間に活性化され、当該活性
化時の入力電圧を次段に伝達する第1MOSFETと、 前記第1MOSFETの活性化の度合に応じて活性化さ
れて前記出力電圧を検出し、当該検出した出力電圧を次
段に伝達する第2MOSFETと、 前記第2MOSFETの活性化の度合いに応じて活性化
される第3MOSFETとを有することを特徴とする請
求項1乃至16のいずれか一項に記載の電流制限回路。17. The input voltage applied to the control transistor is monitored and activated during a low input voltage period in which the monitored input voltage is equal to or higher than a predetermined threshold voltage. A first MOSFET for transmitting the output voltage to the next stage; a second MOSFET for being activated according to the degree of activation of the first MOSFET to detect the output voltage; and transmitting the detected output voltage to the next stage; 17. The current limiting circuit according to claim 1, further comprising a third MOSFET activated according to a degree of activation.
MOSFETであって、ゲートとドレインが接続された
状態で第2電流源及び前記第2MOSFETのゲートに
接続されソースが入力電圧に接続された回路構成を有
し、前記制御トランジスタに印加される前記入力電圧を
監視し当該監視中の入力電圧がゲート閾値以上である低
入力電圧期間に活性化され、当該活性化時の入力電圧を
前記第2MOSFETのゲートに伝達し、 前記第2MOSFETは、pチャネルMOSFETであ
って、ゲートが前記第1MOSFETのドレインに接続
されソースが出力電圧に接続されドレインが第3電流源
及び前記第3MOSFETのゲートに並列に接続された
回路構成を有し、前記第1MOSFETからの入力電圧
がゲート閾値以上である低入力電圧期間に活性化されて
第1MOSFETから伝達された出力電圧を前記第3M
OSFETのゲートに伝達し、 前記第3MOSFETは、nチャネルMOSFETであ
って、ゲートが前記第2MOSFETのドレインに接続
されドレインが前記制御トランジスタのベースに接続さ
れ、前記第2MOSFETの活性化の度合いに応じて活
性化される第3MOSFETとを有することを特徴とす
る請求項17に記載の電流制限回路。18. The first MOSFET is a p-channel MOSFET, and has a circuit configuration in which a gate is connected to a drain of a second current source and a source is connected to an input voltage while a gate and a drain are connected. Monitoring the input voltage applied to the control transistor, and is activated during a low input voltage period in which the monitored input voltage is equal to or higher than a gate threshold, and the input voltage at the time of activation is set to the gate of the second MOSFET. The second MOSFET is a p-channel MOSFET, the gate is connected to the drain of the first MOSFET, the source is connected to the output voltage, and the drain is connected in parallel to the third current source and the gate of the third MOSFET. A low input voltage having an input voltage from the first MOSFET equal to or higher than a gate threshold. The activated output voltage transmitted from the 1MOSFET period the 3M
The third MOSFET is an n-channel MOSFET, the gate is connected to the drain of the second MOSFET, the drain is connected to the base of the control transistor, and the third MOSFET is connected to the base of the control transistor according to the degree of activation of the second MOSFET. 18. The current limiting circuit according to claim 17, further comprising: a third MOSFET activated by a current.
ス接続され、pチャネルMOSFETのバックゲートが
入力電圧にバイアスされた回路構成を有することを特徴
とする請求項18に記載の電流制限回路。19. The current limiting circuit according to claim 18, wherein the second MOSFET has a circuit configuration in which a back bias connection is made, and a back gate of the p-channel MOSFET is biased to an input voltage.
持する定電圧電源であるボルテージレギュレータにおい
て、 電流を与えられた際に当該電流の大きさに応じた出力電
圧を生成する出力電圧設定用抵抗網と、 前記出力電圧設定用抵抗網に制御電流を与えて当該出力
電圧設定用抵抗網の出力ノードの電圧及び負荷に供給さ
れる出力電圧を一定電圧値に制御するための前記制御ト
ランジスタと、 前記制御トランジスタのベース電流を制限する前記電流
制限回路と、 第1電流源を用いて基準電圧を生成する基準電源と、 前記基準電源からの基準電圧と前記出力ノード電圧との
電圧差を検出して当該電圧差に基づく誤差信号を生成す
ると共に、当該誤差信号を前記制御トランジスタにフィ
ードバックして負荷に供給される出力電圧を一定に保持
する定電圧制御を促すフィードバックループを備えた誤
差増幅器とを有することを特徴とする請求項1乃至19
のいずれか一項に記載の電流制限回路を用いたボルテー
ジレギュレータ。20. A voltage regulator, which is a constant voltage power supply that keeps an output voltage supplied to a load constant, the output voltage setting for generating an output voltage according to the magnitude of the current when the current is applied. A resistor network, and the control transistor for applying a control current to the output voltage setting resistor network to control a voltage of an output node of the output voltage setting resistor network and an output voltage supplied to a load to a constant voltage value. A current limiting circuit for limiting a base current of the control transistor; a reference power supply for generating a reference voltage using a first current source; and detecting a voltage difference between a reference voltage from the reference power supply and the output node voltage. And generates an error signal based on the voltage difference, and feeds back the error signal to the control transistor to maintain a constant output voltage supplied to the load. Claims 1 to 19, characterized in that it has a differential amplifier having a feedback loop to prompt the constant voltage control that
A voltage regulator using the current limiting circuit according to any one of the above.
差信号または前記第3MOSFETから出力される前記
ベース電流の制限にかかる制御信号を選択的に前記制御
トランジスタのベースに伝達する第4MOSFETを有
することを特徴とする請求項20に記載のボルテージレ
ギュレータ。21. A semiconductor device comprising a fourth MOSFET for selectively transmitting the error signal output from the error amplifier or a control signal for limiting the base current output from the third MOSFET to a base of the control transistor. The voltage regulator according to claim 20, wherein:
MOSFETであって、前記誤差増幅器からの前記誤差
信号と前記第3MOSFETのドレインからの前記制御
信号とがゲートに共通接続されると共に、ドレインが前
記制御トランジスタのベースに接続されていることを特
徴とする請求項21に記載のボルテージレギュレータ。22. The fourth MOSFET is an n-channel MOSFET, wherein the error signal from the error amplifier and the control signal from the drain of the third MOSFET are commonly connected to a gate, and the drain is the control signal. The voltage regulator according to claim 21, wherein the voltage regulator is connected to a base of the transistor.
期間に前記第3MOSFETから出力される前記制御信
号を選択して前記制御トランジスタに伝達して当該制御
トランジスタにおける前記ベース電流の制限制御を促
し、当該低入力電圧期間以外に前記誤差増幅器からの前
記誤差信号を選択して前記制御トランジスタに伝達して
当該制御トランジスタにおける前記定電圧制御を促す回
路構成を有することを特徴とする請求項22に記載のボ
ルテージレギュレータ。23. The fourth MOSFET selects the control signal output from the third MOSFET during a low input voltage period, transmits the selected control signal to the control transistor, and prompts the control transistor to control the base current in the control transistor. 23. The circuit according to claim 22, further comprising a circuit configuration for selecting the error signal from the error amplifier during a period other than the low input voltage period, transmitting the error signal to the control transistor, and promoting the constant voltage control in the control transistor. Voltage regulator.
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JPH1173232A true JPH1173232A (en) | 1999-03-16 |
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KR100709856B1 (en) | 2005-07-08 | 2007-04-23 | 주식회사 케이이씨 | Current limit circuit of low drop out regulator |
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- 1997-08-28 JP JP23217597A patent/JP3698871B2/en not_active Expired - Fee Related
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