JPH116993A - Matrix type liquid crystal display device - Google Patents
Matrix type liquid crystal display deviceInfo
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- JPH116993A JPH116993A JP9160290A JP16029097A JPH116993A JP H116993 A JPH116993 A JP H116993A JP 9160290 A JP9160290 A JP 9160290A JP 16029097 A JP16029097 A JP 16029097A JP H116993 A JPH116993 A JP H116993A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、ｎ×ｍ個の画素を
形成してマトリクス表示を行うに適したマトリクス型液
晶表示装置に関する。[0001] 1. Field of the Invention [0002] The present invention relates to a matrix type liquid crystal display device suitable for forming n × m pixels and performing matrix display.
【０００２】[0002]
【従来の技術】従来、この種のマトリクス型液晶表示装
置としては、特開平５−１１９７４６号公報に示す反強
誘電性液晶を用いたものがある。この反強誘電性液晶
は、電圧印加に対して少なくとも１つの反強誘電状態
（第１安定状態）と２つの強誘電状態（第２及び第３の
安定状態）とが相互に安定して形成されるものである。2. Description of the Related Art Conventionally, as this type of matrix type liquid crystal display device, there is one using an antiferroelectric liquid crystal disclosed in Japanese Patent Application Laid-Open No. 5-119746. In the antiferroelectric liquid crystal, at least one antiferroelectric state (first stable state) and two ferroelectric states (second and third stable states) are stably formed in response to voltage application. Is what is done.
【０００３】[0003]
【発明が解決しようとする課題】ところで、上記公報に
示すものによれば、液晶パネルに直流成分が印加されな
いように駆動電圧波形がある周期で極性反転される。こ
のため、明表示が反強誘電性液晶の２つの強誘電状態を
利用して交互に表示される。なお、暗表示は反強誘電性
液晶の反強誘電状態を利用してなされる。According to the above publication, the polarity of the driving voltage waveform is inverted at a certain cycle so that no DC component is applied to the liquid crystal panel. Therefore, a bright display is alternately displayed by using the two ferroelectric states of the antiferroelectric liquid crystal. The dark display is performed by utilizing the antiferroelectric state of the antiferroelectric liquid crystal.
【０００４】ここで、液晶パネルの表示面を斜めから見
た場合、２つの強誘電状態間では、見かけ上、反強誘電
性液晶の複屈折異方性Δｎに差ができる。このため、両
強誘電状態間の切り換え周波数が、例えば、３０Ｈｚ以
下になると、表示にちらつき（斜視フリッカ）が発生す
る。この場合、上記ちらつきを視認できなくするため
に、両強誘電状態間の切り換え周波数（極性反転周波
数）を３０Ｈｚ以上に設定することも考えられる。Here, when the display surface of the liquid crystal panel is viewed obliquely, there is an apparent difference in the birefringence anisotropy Δn of the antiferroelectric liquid crystal between the two ferroelectric states. Therefore, when the switching frequency between the two ferroelectric states is, for example, 30 Hz or less, flickering (perspective flicker) occurs in the display. In this case, it is conceivable to set the switching frequency (polarity inversion frequency) between the two ferroelectric states to 30 Hz or more in order to make the flicker invisible.
【０００５】しかし、走査線本数を増やして高精細表示
を行う際、反強誘電性液晶の応答時間を短くするには限
界があるため、極性反転周波数にも上限がある。この斜
視フリッカを防止する方法として、特開平４−３１１９
２０号公報にて示す方法がある。この方法は、保持期間
（非選択期間）中にちらつきが見えなくなる周波数で極
性を反転させるものである。However, when performing high-definition display by increasing the number of scanning lines, there is a limit in shortening the response time of the antiferroelectric liquid crystal. As a method for preventing this oblique flicker, Japanese Patent Laid-Open Publication No.
There is a method disclosed in Japanese Patent Application Publication No. 20-200. In this method, the polarity is inverted at a frequency at which flicker is not seen during the holding period (non-selection period).
【０００６】しかし、この方法では、保持電圧を同一の
値にて極性を反転させるので、反強誘電性液晶の応答が
この極性反転に追随できず、極性反転後の表示の明るさ
が極性反転前の明るさに達しない。従って、明るさが保
持電圧の極性反転毎に変化することとなり、表示面に
は、画面書き換え周波数に対応したちらつきが発生する
という不具合を生ずる。However, in this method, the polarity of the holding voltage is inverted at the same value, so that the response of the antiferroelectric liquid crystal cannot follow the polarity inversion, and the brightness of the display after the polarity inversion is reduced. Does not reach the previous brightness. Therefore, the brightness changes every time the polarity of the holding voltage is inverted, and a flicker occurs on the display surface corresponding to the screen rewriting frequency.
【０００７】これに対し、本発明者等は、反強誘電性液
晶の電圧依存性等の特性につき種々検討を加えてみたと
ころ、次のような結果を得た。一般に、反強誘電性液晶
のスイッチング過程には、反強誘電状態から強誘電状態
への応答、極性が異なる両強誘電状態間の応答、及び強
誘電状態から反強誘電状態への応答がある。On the other hand, the present inventors have conducted various studies on characteristics such as voltage dependency of the antiferroelectric liquid crystal and obtained the following results. In general, the switching process of an antiferroelectric liquid crystal includes a response from an antiferroelectric state to a ferroelectric state, a response between two ferroelectric states having different polarities, and a response from a ferroelectric state to an antiferroelectric state. .
【０００８】ここで、上記不具合を解消するためには、
保持期間中に保持電圧の極性を切り換える場合、切り換
え前後で表示の明るさが変わらないことが必要である。
これに対しては、保持電圧の極性を切り換える際に、画
素に印加する電圧により、極性切り換え前の明るさと同
じ明るさまで反強誘電性液晶を応答させることができれ
ば、保持期間中における保持電圧の適正な極性切り換え
が可能となる。Here, in order to solve the above-mentioned problem,
When switching the polarity of the holding voltage during the holding period, it is necessary that the brightness of the display does not change before and after the switching.
On the other hand, when switching the polarity of the holding voltage, if the antiferroelectric liquid crystal can respond to the same brightness as the brightness before the polarity switching by the voltage applied to the pixel, if the holding voltage during the holding period is changed. Appropriate polarity switching becomes possible.
【０００９】図２１にて示すグラフは、上記検討により
得られた反強誘電性液晶の保持電圧に対する応答時間を
表す特性である。ここで、曲線Ｌ１は、反強誘電性液晶
の４０℃での反強誘電状態から強誘電状態への応答時間
τｒの電圧依存性を示し、また、曲線Ｌ２は、反強誘電
性液晶の４０℃での正極性側強誘電状態と負極性側強誘
電状態との相互間の応答時間τの電圧依存性を示す。The graph shown in FIG. 21 is a characteristic showing the response time to the holding voltage of the antiferroelectric liquid crystal obtained by the above study. Here, a curve L1 shows the voltage dependence of the response time τr from the antiferroelectric state to the ferroelectric state at 40 ° C. of the antiferroelectric liquid crystal, and a curve L2 shows the response time τr of the antiferroelectric liquid crystal. FIG. 6 shows the voltage dependence of the response time τ between the positive-side ferroelectric state and the negative-side ferroelectric state at ° C. FIG.
【００１０】これによれば、例えば、保持電圧２０Ｖ印
加時において、反強誘電状態から強誘電状態への応答時
間τｒは２５０μｓであるのに対し、正極性側強誘電状
態と負極性側強誘電状態との相互間の応答時間τは、３
３．５μｓであって、反強誘電状態から強誘電状態への
応答時間τｒに比べて非常に短いことが分かる。従っ
て、反強誘電性液晶において、反強誘電状態にある領域
を反強誘電状態のままに維持し、強誘電状態にある領域
を逆極性の強誘電状態に移行するようにすれば、上記ち
らつきを視認不能とし得る。つまり、保持期間における
保持電圧の極性反転の際に、例えば、電圧幅３３．５μ
ｓで電圧２０Ｖのリフレッシュ電圧（回復電圧）を印加
すれば、反強誘電性液晶においては、反強誘電状態から
強誘電状態への変化が起こらず、正極性側強誘電状態と
負極性側強誘電状態との相互間の応答のみが起き、上記
ちらつきを視認不能とし得る。According to this, for example, when a holding voltage of 20 V is applied, the response time τr from the antiferroelectric state to the ferroelectric state is 250 μs, whereas the positive ferroelectric state and the negative ferroelectric state The response time between states τ is 3
This is 3.5 μs, which is much shorter than the response time τr from the antiferroelectric state to the ferroelectric state. Therefore, in the antiferroelectric liquid crystal, if the region in the antiferroelectric state is maintained in the antiferroelectric state and the region in the ferroelectric state is shifted to the ferroelectric state of the opposite polarity, the flickering described above will occur. Can be made invisible. That is, when the polarity of the holding voltage is inverted in the holding period, for example, the voltage width is 33.5 μm.
When a refresh voltage (recovery voltage) of a voltage of 20 V is applied in s, the antiferroelectric liquid crystal does not change from the antiferroelectric state to the ferroelectric state, and the positive ferroelectric state and the negative ferroelectric state do not change. Only a mutual response with the dielectric state occurs, which can render the flicker invisible.
【００１１】よって、このような現象を利用してリフレ
ッシュ電圧を印加することにより、図２２にて示すよう
に、画素の反強誘電状態にある領域では反強誘電状態を
維持したまま、強誘電状態にある領域においてこれとは
逆極性の強誘電状態への移行が可能となり、保持電圧の
極性反転前後で、画素の表示の明るさを同じに維持する
ことができる。なお、このようなことは、明、暗、中間
調にかかわらず、実現できる。Therefore, by applying a refresh voltage utilizing such a phenomenon, as shown in FIG. 22, in a region of a pixel in an antiferroelectric state, the ferroelectric state is maintained while maintaining the antiferroelectric state. The transition to the ferroelectric state of the opposite polarity is possible in the region in the state, and the brightness of the display of the pixel can be kept the same before and after the polarity reversal of the holding voltage. This can be achieved irrespective of lightness, darkness, or halftone.
【００１２】また、図２１によれば、原則的には、保持
電圧の極性反転時におけるリフレッシュ電圧のパルス幅
は、例えば２０Ｖの場合、両曲線Ｌ１、Ｌ２により挟ま
れる範囲の値であれば、保持電圧の極性反転前後で、画
素の表示の明るさを同じにし得るか或いは明るさの変化
を少なくできる。また、液晶パネルが複数のストライプ
状カラーフィルタ層を有する場合、これら各カラーフィ
ルタ層の三色のカラーフィルタ部の各厚みの差を考慮し
て、各カラーフィルタ部に対応する液晶部分への印加電
圧を均一にしないと、単に同一のリフレッシュ電圧を印
加しただけでは、上述のような効果は期待しにくい。According to FIG. 21, in principle, when the pulse width of the refresh voltage at the time of reversing the polarity of the holding voltage is, for example, 20 V, if the value is in the range sandwiched by both curves L1 and L2, Before and after the polarity reversal of the holding voltage, the brightness of the display of the pixel can be made the same, or the change in the brightness can be reduced. Further, when the liquid crystal panel has a plurality of stripe-shaped color filter layers, the liquid crystal panel is applied to the liquid crystal portion corresponding to each color filter portion in consideration of the difference in thickness between the three color filter portions of each color filter layer. Unless the voltages are made uniform, it is difficult to expect the above-described effects by simply applying the same refresh voltage.
【００１３】そこで、本発明は、以上のようなことに着
目して、マトリックス型液晶表示装置において、カラー
フィルタ層を有する液晶パネルを採用するものであって
も、表示のちらつきを実質的に視認不能にすることを目
的とする。Therefore, the present invention focuses on the above points, and even when a liquid crystal panel having a color filter layer is employed in a matrix type liquid crystal display device, display flicker is substantially visually recognized. The purpose is to make it impossible.
【００１４】[0014]
【課題を解決するための手段】上記目的を達成するた
め、請求項１及び３に記載の発明によれば、走査電極駆
動制御手段が、保持電圧の極性を反転させる際、走査さ
れる走査電極に保持電圧よりも高いリフレッシュ電圧を
印加する。これにより、液晶として、反強誘電性液晶の
電圧−光透過率特性に類似する特性を有するものを採用
すれば、保持電圧の極性を反転させる際に保持電圧より
も高いリフレッシュ電圧を印加することで、保持電圧の
極性の反転前後の明るさの変動を最小限に抑制できる。
このため、液晶を交流駆動しても、表示のちらつきを実
質的に視認不能とし得る。According to the first and third aspects of the present invention, in order to achieve the above object, the scan electrode drive control means scans the scan electrode when reversing the polarity of the holding voltage. , A refresh voltage higher than the holding voltage is applied. Accordingly, if a liquid crystal having characteristics similar to the voltage-light transmittance characteristic of the antiferroelectric liquid crystal is adopted, a refresh voltage higher than the holding voltage can be applied when reversing the polarity of the holding voltage. Thus, the variation in brightness before and after the reversal of the polarity of the holding voltage can be minimized.
For this reason, even if the liquid crystal is driven by an alternating current, the flicker of the display can be made substantially invisible.
【００１５】この場合、信号電極駆動制御手段が、リフ
レッシュ電圧の発生に同期して、各カラーフィルタ層の
各カラーフィルタ部に対応する液晶の各液晶部分への印
加電圧を均一にするように、各信号電極の各対応電極部
への印加電圧を制御する。このため、各カラーフィルタ
部の厚みに差があっても、各カラーフィルタ部に対応す
る液晶の各液晶部分への印加電圧を均一となり、上記リ
フレッシュ電圧の印加による作用効果を確実に達成でき
る。In this case, the signal electrode drive control means makes the voltage applied to each liquid crystal portion of the liquid crystal corresponding to each color filter portion of each color filter layer uniform in synchronization with the generation of the refresh voltage. The voltage applied to each corresponding electrode section of each signal electrode is controlled. For this reason, even if there is a difference in the thickness of each color filter portion, the voltage applied to each liquid crystal portion of the liquid crystal corresponding to each color filter portion becomes uniform, and the operation and effect by applying the refresh voltage can be reliably achieved.
【００１６】ここで、請求項３に記載の発明によれば、
液晶を反強誘電性液晶とし、前記リフレッシュ電圧の印
加期間を、反強誘電性液晶の正負両強誘電状態間の応答
を達成し反強誘電状態から強誘電状態への応答を達成し
ない期間とする。また、信号電極駆動制御手段が、各信
号電極の各対応電極部への印加電圧の制御にあたり、各
カラーフィルタ部に対応する反強誘電性液晶の各液晶部
分への印加電圧をこれら各液晶部分の厚さの一つを基準
として均一にする。Here, according to the invention described in claim 3,
The liquid crystal is an antiferroelectric liquid crystal, and the application period of the refresh voltage is a period in which the response between the positive and negative ferroelectric states of the antiferroelectric liquid crystal is achieved and the response from the antiferroelectric state to the ferroelectric state is not achieved. I do. When the signal electrode drive control means controls the voltage applied to each corresponding electrode portion of each signal electrode, the voltage applied to each liquid crystal portion of the antiferroelectric liquid crystal corresponding to each color filter portion is applied to each liquid crystal portion. Uniform thickness based on one of the thicknesses.
【００１７】これにより、保持電圧の極性を反転させる
際のリフレッシュ電圧の印加により、反強誘電性液晶に
おける正負両強誘電状態間のみの迅速な応答を確保しつ
つ、請求項１に記載の発明の作用効果をより一層確実に
達成できる。また、請求項２及び４に記載の発明によれ
ば、走査電極駆動制御手段が、保持電圧の極性を反転さ
せる際、走査される走査電極に保持電圧よりも高いリフ
レッシュ電圧を印加するようになっている。また、信号
電極駆動制御手段が、各カラーフィルタ部に対応する液
晶の各液晶部分への印加電圧をこれら各液晶部分の厚み
の差に応じて均一にするようにリフレッシュ電圧を補正
する各制御電圧を形成して、これら各制御電圧を、保持
電圧の極性を反転させる際に、各信号電極の各対応電極
部に印加する。According to the present invention, by applying a refresh voltage when reversing the polarity of the holding voltage, a quick response only between the positive and negative ferroelectric states of the antiferroelectric liquid crystal can be ensured, Can be more reliably achieved. According to the second and fourth aspects of the present invention, the scan electrode drive control means applies a refresh voltage higher than the hold voltage to the scan electrode to be scanned when reversing the polarity of the hold voltage. ing. The signal electrode drive control means corrects the refresh voltage so as to make the voltage applied to each liquid crystal portion of the liquid crystal corresponding to each color filter portion uniform according to the difference in the thickness of each liquid crystal portion. Are formed, and these control voltages are applied to each corresponding electrode portion of each signal electrode when inverting the polarity of the holding voltage.
【００１８】これによっても、請求項１に記載の発明と
同様の作用効果を達成できる。ここで、請求項４に記載
の発明によれば、液晶を反強誘電性液晶とし、前記リフ
レッシュ電圧の印加期間を、反強誘電性液晶の正負両強
誘電状態間の応答を達成し反強誘電状態から強誘電状態
への応答を達成しない期間とする。また、信号電極駆動
制御手段が、各信号電極の各対応電極部への印加電圧の
制御にあたり、各カラーフィルタ部に対応する反強誘電
性液晶の各液晶部分への印加電圧をこれら各液晶部分の
厚さの一つを基準として均一にする。According to this, the same operation and effect as the first aspect can be achieved. According to the fourth aspect of the present invention, the liquid crystal is an antiferroelectric liquid crystal, and the period of application of the refresh voltage is such that the response between the positive and negative ferroelectric states of the antiferroelectric liquid crystal is achieved to achieve the antiferroelectric liquid crystal. This is a period during which a response from the dielectric state to the ferroelectric state is not achieved. When the signal electrode drive control means controls the voltage applied to each corresponding electrode portion of each signal electrode, the voltage applied to each liquid crystal portion of the antiferroelectric liquid crystal corresponding to each color filter portion is applied to each liquid crystal portion. Uniform thickness based on one of the thicknesses.
【００１９】これによっても、請求項３に記載の発明と
同様の作用効果を達成できる。According to this, the same operation and effect as the third aspect of the invention can be achieved.
【００２０】[0020]
【発明の実施の形態】以下、本発明の各実施形態を図面
に基づき説明する。 （第１実施形態）図１は、本発明に係るマトリクス型液
晶表示装置の全体回路構成を示している。この液晶表示
装置は、図１及び図２にて示すごとく、液晶パネル１０
を備えており、この液晶パネル１０は、両電極基板１０
ａ、１０ｂの間に反強誘電性液晶１０ｃを封入するとと
もに、両電極基板１０ａ、１０ｂの各外表面に各偏光板
１０ｄ、１０ｅを貼り付けて構成されている。Embodiments of the present invention will be described below with reference to the drawings. (First Embodiment) FIG. 1 shows the overall circuit configuration of a matrix type liquid crystal display device according to the present invention. This liquid crystal display device has a liquid crystal panel 10 as shown in FIGS.
The liquid crystal panel 10 has two electrode substrates 10
An anti-ferroelectric liquid crystal 10c is sealed between a and b, and polarizers 10d and 10e are attached to outer surfaces of both electrode substrates 10a and 10b.
【００２１】電極基板１０ａは、透明なガラス基板１１
を有しており、このガラス基板１１の内表面には、ｍ条
のカラーフィルタ層１２（Ｒ、Ｇ、Ｂからなる）、ｍ条
の透明導電膜１３及び配向膜１４が順次形成されてい
る。一方、電極基板１０ｂは、透明なガラス基板１５を
有しており、このガラス基板１５の内表面には、ｎ条の
透明導電膜１６及び配向膜１７が順次形成されている。The electrode substrate 10a is a transparent glass substrate 11
On the inner surface of the glass substrate 11, m color filter layers 12 (made of R, G, B), m transparent conductive films 13, and alignment films 14 are sequentially formed. . On the other hand, the electrode substrate 10b has a transparent glass substrate 15, and on the inner surface of the glass substrate 15, an n-row transparent conductive film 16 and an alignment film 17 are sequentially formed.
【００２２】ここで、ｍ条の透明導電膜１３及びｎ条の
透明導電膜１６は、反強誘電性液晶１０ｃと共に、図３
にて例示するようなｍ×ｎ個の画素Ｇ１１、Ｇ１２、・
・・、Ｇｍｎを形成するように、互いに交差して配置さ
れている。また、ｍ条の透明導電膜１３が、図１にて示
すｍ条の信号電極Ｘ１乃至Ｘｍに相当し、一方、ｎ条の
透明導電膜１６が、図１にて示すｎ条の走査電極Ｙ１乃
至Ｙｎに相当する。Here, m transparent conductive films 13 and n transparent conductive films 16 are formed together with the antiferroelectric liquid crystal 10c as shown in FIG.
M × n pixels G11, G12,.
.. Are arranged crossing each other to form Gmn. The m transparent conductive films 13 correspond to the m signal electrodes X1 to Xm shown in FIG. 1, while the n transparent conductive films 16 correspond to the n scan electrodes Y1 shown in FIG. To Yn.
【００２３】なお、両偏光板１０ｄ、１０ｅは、その各
光軸をクロスニコルの位置に設定するように、貼り付け
られている。これにより、反強誘電性液晶１０ｃは、そ
の反強誘電状態にて消光する。また、両電極基板１０
ａ、１０ｂの間隔は、図示しない多数のスペーサによ
り、例えば、２μｍに均一に維持されている。また、反
強誘電性液晶１０ｃとしては、例えば、特開平５−１１
９７４６号公報に記載されているような４−（１−トリ
フルオロメチルヘプトキシカルボニルフェニル）−４′
−オクチルオキシカルボニルフェニル−４−カルボキシ
レートといったものを採用する。また、この種の反強誘
電性液晶としては、これらの反強誘電性液晶を複数混合
した混合液晶、或いは少なくとも１種の反強誘電性液晶
を含む混合液晶を採用してもよい。The two polarizing plates 10d and 10e are attached so that their optical axes are set at the positions of crossed Nicols. Thereby, the antiferroelectric liquid crystal 10c is extinguished in its antiferroelectric state. In addition, both electrode substrates 10
The interval between a and 10b is maintained uniformly at, for example, 2 μm by a large number of spacers (not shown). Examples of the antiferroelectric liquid crystal 10c include, for example, those disclosed in
4- (1-trifluoromethylheptoxycarbonylphenyl) -4 'as described in JP 9746
-Octyloxycarbonylphenyl-4-carboxylate. As this kind of antiferroelectric liquid crystal, a mixed liquid crystal obtained by mixing a plurality of these antiferroelectric liquid crystals or a mixed liquid crystal containing at least one kind of antiferroelectric liquid crystal may be employed.
【００２４】また、液晶表示装置は、コントロール回路
２０を備えており、このコントロール回路２０は、外部
回路から垂直同期信号ＶＳＹＣ及び水平同期信号ＨＳＹ
Ｃを受けて、両ＤＰ信号、ＤＲ信号、ＳＩＯ１信号、Ｓ
ＩＯ２信号、ＳＣＣ信号、ＬＣＫ信号、ＳＴＤ信号及び
ＳＩＣ信号（図６及び図９参照）を出力する。なお、両
ＤＰ信号の一方、ＤＲ信号、ＳＩＯ１信号、ＳＩＯ２信
号及びＳＣＣ信号は、走査電極駆動回路５０に出力さ
れ、また、他方のＤＰ信号、ＬＣＫ信号、ＳＴＤ信号及
びＳＩＣ信号は信号電極駆動回路６０に出力される。Further, the liquid crystal display device has a control circuit 20. The control circuit 20 receives a vertical synchronizing signal VSYC and a horizontal synchronizing signal HSY from an external circuit.
C, both DP signal, DR signal, SIO1 signal, S
It outputs the IO2 signal, SCC signal, LCK signal, STD signal, and SIC signal (see FIGS. 6 and 9). Note that one of the DP signals, the DR signal, the SIO1 signal, the SIO2 signal, and the SCC signal is output to the scan electrode driving circuit 50, and the other DP signal, the LCK signal, the STD signal, and the SIC signal are output to the signal electrode driving circuit. It is output to 60.
【００２５】ここで、ＳＩＯ１及びＳＩＯ２信号は、走
査電極Ｙ１乃至Ｙｎの状態を規定する信号である。本第
１実施形態では、ＳＩＯ１信号及びＳＩＯ２信号がＬ、
Ｌのとき、Ｈ、Ｌのとき、Ｈ、Ｈのとき、及びＬ、Ｈの
とき、消去期間、選択期間、保持期間及び回復期間（リ
フレッシュ期間）の各状態にそれぞれ対応する。電源回
路３０は、７種類の電圧ＶＷＰ、ＶＲＰ、ＶＨＰ、Ｖ
Ｅ、ＶＨＮ、ＶＲＮ、ＶＷＮ（図１及び図６参照）を出
力する。一方、電源回路４０は、８階調表示を行うため
の９種類の電圧Ｖ１、Ｖ２、Ｖ３、Ｖ４、Ｖ５、Ｖ６、
Ｖ７、Ｖ８及びＶＧ（図１及び図９参照）を出力する。Here, the SIO1 and SIO2 signals are signals that define the states of the scanning electrodes Y1 to Yn. In the first embodiment, the SIO1 signal and the SIO2 signal are L,
L, H, L, H, H, and L, H correspond to the states of the erasing period, the selection period, the holding period, and the recovery period (refresh period), respectively. The power supply circuit 30 has seven types of voltages VWP, VRP, VHP, and VHP.
E, VHN, VRN, and VWN (see FIGS. 1 and 6). On the other hand, the power supply circuit 40 has nine types of voltages V1, V2, V3, V4, V5, V6,
V7, V8 and VG (see FIGS. 1 and 9) are output.
【００２６】走査電極駆動回路５０は、コントロール回
路２０からの一方のＤＰ信号、ＤＲ信号、ＳＩＯ１信
号、ＳＩＯ２信号及びＳＣＣ信号に基づき、電源回路３
０からの８種類の電圧を選択して、消去、選択、保持、
回復（リフレッシュ）の各状態に対応した各電圧を走査
電極Ｙ１乃至Ｙｎに順次印加するとともに、これら走査
電極Ｙ１乃至Ｙｎを交流駆動するため選択期間の度毎に
電圧極性を正又は負に切り換える（図１０参照）。The scan electrode drive circuit 50 is based on one of the DP signal, DR signal, SIO1 signal, SIO2 signal and SCC signal from the control circuit 20,
Select from eight types of voltages from 0 to erase, select, hold,
Each voltage corresponding to each state of recovery (refresh) is sequentially applied to the scan electrodes Y1 to Yn, and the voltage polarity is switched to positive or negative every time a selection period is performed in order to drive these scan electrodes Y1 to Yn with AC ( (See FIG. 10).
【００２７】ここで、走査電極駆動回路５０の動作を走
査電極Ｙ１を例にとり説明する。消去期間には、電圧Ｖ
Ｅが走査電極に印加されてこの走査電極上の全画素表示
を消去する。選択期間は、三つの期間に分かれており、
正の選択期間においては、走査電極に対し、第１期間に
は消去期間と同じ電圧ＶＥが印加され、第２期間には負
の選択電圧ＶＷＮが印加され、第３期間には正の選択電
圧ＶＷＰが印加される。ここで、信号電極に印加される
画像データに対応した電圧波形との組み合わせにより、
走査電極Ｙ１上の画素に表示が書き込まれる。正の保持
期間には、電圧ＶＨＰが走査電極に印加されて表示内容
を保持する。Here, the operation of the scan electrode drive circuit 50 will be described by taking the scan electrode Y1 as an example. During the erase period, the voltage V
E is applied to the scan electrode to erase all pixel displays on this scan electrode. The selection period is divided into three periods,
In the positive selection period, the same voltage VE as in the erasing period is applied to the scan electrode in the first period, the negative selection voltage VWN is applied in the second period, and the positive selection voltage is applied to the scanning electrode in the third period. VWP is applied. Here, by combination with a voltage waveform corresponding to image data applied to the signal electrode,
The display is written to the pixel on the scanning electrode Y1. During the positive holding period, the voltage VHP is applied to the scanning electrodes to hold the display contents.
【００２８】回復期間は二つの期間に分かれている。負
の回復期間においては、走査電極に対し、第１期間に負
の回復電圧ＶＲＮが印加される。この期間は、信号電極
駆動回路６０が後述のごとく電圧ＶＧを出力する期間と
一致しており、表示内容を保持したまま電圧極性を反転
させる。第２期間には、負の保持電圧ＶＨＮが走査電極
に印加される。次の負の保持期間には、電圧ＶＨＮが走
査電極に印加されて表示内容を保持する。続いて、正の
回復期間及び正の保持期間となる。The recovery period is divided into two periods. In the negative recovery period, a negative recovery voltage VRN is applied to the scan electrode during the first period. This period coincides with the period during which the signal electrode driving circuit 60 outputs the voltage VG as described later, and the voltage polarity is inverted while the display contents are maintained. In the second period, a negative holding voltage VHN is applied to the scan electrodes. In the next negative holding period, the voltage VHN is applied to the scanning electrodes to hold the display contents. Subsequently, there is a positive recovery period and a positive holding period.
【００２９】消去期間を経て次の交流駆動を行うため、
先の選択と逆極性の負の選択期間になり、走査電極に対
し、第１期間には電圧ＶＥが印加され、第２期間には正
の選択電圧ＶＷＰが印加され、続いて、第３期間には負
の選択電圧ＶＷＮが印加される。ここで、信号電極に印
加される画像データに対応した電圧波形との組み合わせ
により画素に表示内容が書き込まれる。負の保持期間に
は、電圧ＶＨＮが走査電極に印加されて表示内容を保持
する。続いて、正の回復期間、正の保持期間、負の回復
期間及び負の保持期間となり以後同様に繰り返される。To perform the next AC drive after the erasing period,
A negative selection period having a polarity opposite to that of the previous selection is made, and a voltage VE is applied to the scan electrode in a first period, a positive selection voltage VWP is applied in a second period, and then a third period. Is applied with a negative selection voltage VWN. Here, the display content is written to the pixel in combination with the voltage waveform corresponding to the image data applied to the signal electrode. During the negative holding period, the voltage VHN is applied to the scanning electrodes to hold the display contents. Subsequently, a positive recovery period, a positive holding period, a negative recovery period, and a negative holding period are set, and the same is repeated thereafter.
【００３０】また、走査電極Ｙ１から走査電極Ｙｎにか
けてこれら走査電極を順に走査するため、走査電極Ｙ２
以後の走査電極には、選択期間分ずらした波形にて電圧
が印加される。その際、表示のちらつきを防止するた
め、例えば、走査電極Ｙ１が正、走査電極Ｙ２が負、走
査電極Ｙ３が正、・・・というように、走査電極毎に電
圧極性が反転するようになっている。Further, since these scanning electrodes are sequentially scanned from the scanning electrode Y1 to the scanning electrode Yn, the scanning electrode Y2
A voltage is applied to the subsequent scan electrodes with a waveform shifted by the selection period. At this time, in order to prevent the display from flickering, for example, the voltage polarity is inverted for each scanning electrode, for example, the scanning electrode Y1 is positive, the scanning electrode Y2 is negative, the scanning electrode Y3 is positive, and so on. ing.
【００３１】ここで、走査電極駆動回路５０の具体的回
路構成につき、図４を参照して説明する。この走査電極
駆動回路５０は、ｎ個の２ｂｉｔレジスタＲＹ１乃至Ｒ
Ｙｎと、ｎ個のデコーダ回路ＤＹ１乃至ＤＹｎと、ｎ個
のレベルシフタＳＹ１乃至ＳＹｎと、ｎ個のアナログス
イッチ回路ＷＹ１乃至ＷＹｎ（それぞれ、７個のアナロ
グスイッチを有する）とを有し、コントロール回路２０
から５種類の信号を受けて上記動作をするように構成さ
れている。Here, a specific circuit configuration of the scan electrode driving circuit 50 will be described with reference to FIG. The scan electrode driving circuit 50 includes n 2-bit registers RY1 to RY1 to R
The control circuit 20 includes Yn, n decoder circuits DY1 to DYn, n level shifters SY1 to SYn, and n analog switch circuits WY1 to WYn (each having seven analog switches).
The above operation is performed by receiving five types of signals from
【００３２】２ｂｉｔレジスタＲＹ１乃至ＲＹｎは、Ｓ
ＩＯ１及びＳＩＯ２信号を、ＳＣＣ信号の立ち上がりに
同期して順次取り込み、２ｂｉｔデータ（ｂｉｔ１、ｂ
ｉｔ２）をデコーダ回路ＤＹ１乃至ＤＹｎに出力する。
デコーダ回路ＤＹ１乃至ＤＹｎは、２ｂｉｔレジスタＲ
Ｙ１乃至ＲＹｎからの２ｂｉｔデータ及びコントロール
回路２０からの一方のＤＰ信号及びＤＲ信号により、ア
ナログスイッチ回路ＷＹ１乃至ＷＹｎの各アナログスイ
ッチを切り換えるに要する７種類の信号を作成するよう
に構成されている。The two-bit registers RY1 to RYn store S
The IO1 and SIO2 signals are sequentially captured in synchronization with the rise of the SCC signal, and 2-bit data (bit1, b
It2) is output to the decoder circuits DY1 to DYn.
The decoder circuits DY1 to DYn have a 2-bit register R
The two-bit data from Y1 to RYn and one of the DP and DR signals from the control circuit 20 are used to generate seven types of signals required to switch the analog switches of the analog switch circuits WY1 to WYn.
【００３３】デコーダ回路ＤＹ１乃至ＤＹｎは、共に、
図５にて示すような回路により構成されており、これら
デコーダ回路は、それぞれ、６個の論理回路５１乃至５
６により構成されている。そこで、デコーダ回路ＤＹ１
を例にとり説明する。論理回路５１は、図５にて示すよ
うに接続された４個のインバータ及び４個のＡＮＤゲー
トにより、２ｂｉｔレジスタＲＹ１からの両データｂｉ
ｔ１、ｂｉｔ２をデコードして、切り換え信号としての
役割を果たすＤＤＥ信号、ＤＤＷ信号、ＤＤＲ信号及び
ＤＤＨ信号に変換する。ここで、消去期間のとき（ＳＩ
Ｏ１信号及びＳＩＯ２信号がＬ、Ｌのとき）、ＤＤＥ信
号のみがＨとなり、選択期間のとき（ＳＩＯ１信号及び
ＳＩＯ２信号がＨ、Ｌのとき）、ＤＤＷ信号のみがＨと
なり、回復期間のとき（ＳＩＯ１信号及びＳＩＯ２信号
がＬ、Ｈのとき）、ＤＤＲ信号のみがＨとなり、保持期
間のとき（ＳＩＯ１信号及びＳＩＯ２信号がＨ、Ｈのと
き）、ＤＤＨ信号のみがＨとなる。The decoder circuits DY1 to DYn are
Each of these decoder circuits is composed of six logic circuits 51 to 5 respectively.
6. Therefore, the decoder circuit DY1
Will be described as an example. The logic circuit 51 includes two inverters and four AND gates connected as shown in FIG. 5 to output both data bi from the 2-bit register RY1.
The t1 and bit2 are decoded and converted into a DDE signal, a DDW signal, a DDR signal, and a DDH signal serving as a switching signal. Here, during the erasing period (SI
When the O1 signal and the SIO2 signal are L and L), only the DDE signal becomes H. During the selection period (when the SIO1 signal and the SIO2 signal are H and L), only the DDW signal becomes H and during the recovery period ( When the SIO1 signal and the SIO2 signal are L and H), only the DDR signal becomes H. During the holding period (when the SIO1 signal and the SIO2 signal are H and H), only the DDH signal becomes H.
【００３４】論理回路５２は、図５にて示すように接続
された４個のＡＮＤゲート、インバータ及び両ＯＲゲー
トにより、ＤＲ信号に基づき論理回路５１からの各切り
換え信号を制御して、ＤＥＥ信号、ＤＷＷ信号、ＤＲＲ
信号及びＤＨＨ信号を出力する。この場合、ＤＤＥ信号
がＨのときにはＤＥＥ信号のみがＨとなる。ＤＤＷ信号
がＨのときには、ＤＲ信号がＨの期間の間ＤＥＥ信号の
みがＨとなり、ＤＲ信号がＬの期間の間ＤＷＷ信号のみ
がＨとなる。ＤＤＲ信号がＨのとき、ＤＲ信号がＨの期
間の間ＤＲＲ信号のみＨとなり、ＤＲ信号がＬの期間の
間ＤＨＨ信号のみＨとなる。ＤＤＨ信号がＨのときＤＨ
Ｈ信号のみＨとなる。The logic circuit 52 controls each switching signal from the logic circuit 51 based on the DR signal by four AND gates, an inverter and both OR gates connected as shown in FIG. , DWW signal, DRR
And a DHH signal. In this case, when the DDE signal is H, only the DEE signal becomes H. When the DDW signal is H, only the DEE signal is H during the period when the DR signal is H, and only the DWW signal is H during the period when the DR signal is L. When the DDR signal is H, only the DRR signal becomes H during the period when the DR signal is H, and only the DHH signal becomes H during the period when the DR signal is L. DH when DDH signal is H
Only the H signal becomes H.
【００３５】論理回路５３は、図５にて示す各ゲート素
子の接続構成のもと、インバータ５３ａのＤＤＲ信号に
対する反転出力による両クロックドインバータ５３ｃ、
５３ｆの動作及び両インバータ５３ａ、５３ｂのカスケ
ード出力による両クロックドインバータ５３ｄ、５３ｅ
の動作及び残りの各論理ゲートの動作に応じて、ＤＤＷ
信号がＨのときリセットされ、ＤＤＲ信号の立ち上がり
に同期してＯＲゲート５３ｇの出力を反転させる。The logic circuit 53, based on the connection configuration of each gate element shown in FIG. 5, has two clocked inverters 53c by inverting the DDR signal of the inverter 53a.
Both clocked inverters 53d and 53e by the operation of 53f and the cascade output of both inverters 53a and 53b.
DDW according to the operation of each of the remaining logic gates.
The signal is reset when the signal is H, and the output of the OR gate 53g is inverted in synchronization with the rise of the DDR signal.
【００３６】論理回路５４は、図５にて示す各ゲート素
子の接続構成にてデータラッチとして機能するもので、
この論理回路５４は、インバータ５４ａのＤＤＷ信号に
対する出力によるクロックドインバータ５４ｃの動作及
び両インバータ５４ａ、５４ｂのカスケード出力による
クロックドインバータ５４ｄの動作及び残りの各論理ゲ
ートの動作に応じて、ＤＤＷ信号がＨのとき一方のＤＰ
信号をそのまま出力し、ＤＤＷ信号がＬのとき一方のＤ
Ｐ信号をラッチする。The logic circuit 54 functions as a data latch in the connection configuration of each gate element shown in FIG.
The logic circuit 54 operates in response to the operation of the clocked inverter 54c based on the output of the inverter 54a with respect to the DDW signal, the operation of the clocked inverter 54d based on the cascade output of the two inverters 54a and 54b, and the operation of the remaining logic gates. Is H, one DP
The signal is output as it is, and when the DDW signal is L
Latch the P signal.
【００３７】このようにして合成された７種類の制御信
号のうち、ＤＥＥ信号が、電源回路３０の電圧ＶＥの出
力端子に接続されたアナログスイッチ（図４参照）をレ
ベルシフタを通じて制御し、ＤＷＰ信号が電源回路３０
の電圧ＶＷＰの出力端子に接続されたアナログスイッチ
（図４参照）をレベルシフタを通じて制御する。また、
ＤＷＮ信号が電源回路３０の電圧ＶＷＮの出力端子に接
続されたアナログスイッチ（図４参照）をレベルシフタ
を通じて制御し、ＤＲＰ信号が電源回路３０の電圧ＶＲ
Ｐの出力端子に接続されたアナログスイッチ（図４参
照）をレベルシフタを通じて制御する。Of the seven control signals thus synthesized, the DEE signal controls the analog switch (see FIG. 4) connected to the output terminal of the voltage VE of the power supply circuit 30 through the level shifter, and the DWP signal Is the power supply circuit 30
The analog switch (see FIG. 4) connected to the output terminal of the voltage VWP is controlled through the level shifter. Also,
The DWN signal controls an analog switch (see FIG. 4) connected to the output terminal of the voltage VWN of the power supply circuit 30 through a level shifter, and the DRP signal controls the voltage VR of the power supply circuit 30.
An analog switch (see FIG. 4) connected to the output terminal of P is controlled through a level shifter.
【００３８】また、ＤＲＮ信号が電源回路３０の電圧Ｖ
ＲＮの出力端子に接続されたアナログスイッチ（図４参
照）をレベルシフタを通じて制御し、ＤＨＰ信号が電源
回路３０の電圧ＶＨＰの出力端子に接続されたアナログ
スイッチ（図４参照）をレベルシフタを通じて制御し、
ＤＨＮ信号が電源回路３０の電圧ＶＨＮの出力端子に接
続されたアナログスイッチ（図４参照）をレベルシフタ
を通じて制御する。そして、各電圧がＨのとき、対応す
るアナログスイッチがオンとなり、このアナログスイッ
チを通して電源回路３０の電圧が出力される。The DRN signal is the voltage V of the power supply circuit 30.
An analog switch (see FIG. 4) connected to an output terminal of the RN is controlled through a level shifter, and a DHP signal controls an analog switch (see FIG. 4) connected to an output terminal of a voltage VHP of the power supply circuit 30 through a level shifter.
The DHN signal controls an analog switch (see FIG. 4) connected to the output terminal of the voltage VHN of the power supply circuit 30 through a level shifter. Then, when each voltage is H, the corresponding analog switch is turned on, and the voltage of the power supply circuit 30 is output through this analog switch.
【００３９】論理回路５５は、エクスクルーシブＯＲゲ
ートからなり、この論理回路５５は、両論理回路５３、
５４の各出力の排他論理和をＤＰＰ信号として論理回路
５６に出力する。ここで、ＤＤＷ信号がＨの期間の間、
論理回路５３はリセットされてその出力がＬとなり、論
理回路５４は論理回路５３の出力をそのまま出力するた
め、ＤＰＰ信号は一方のＤＰ信号と一致し、電圧極性は
一方のＤＰ信号により制御される。ＤＤＷ信号がＬにな
ると、論理回路５４は、ラッチ機能を発揮するため、Ｄ
ＰＰ信号は一方のＤＰ信号とは無関係となる。論理回路
５３の論理出力は、ＤＤＲ信号の立ち上がりに同期して
反転するため、ＤＰＰ信号はＤＤＲ信号の立ち上がりの
度に論理が反転し、電圧極性は回復期間の度に反転す
る。The logic circuit 55 is composed of an exclusive OR gate.
The exclusive OR of the outputs of the circuit 54 is output to the logic circuit 56 as a DPP signal. Here, during the period when the DDW signal is H,
Since the logic circuit 53 is reset and its output becomes L, and the logic circuit 54 outputs the output of the logic circuit 53 as it is, the DPP signal matches one DP signal, and the voltage polarity is controlled by one DP signal. . When the DDW signal becomes L, the logic circuit 54 performs a latch function,
The PP signal is independent of one DP signal. Since the logic output of the logic circuit 53 is inverted in synchronization with the rise of the DDR signal, the logic of the DPP signal is inverted every time the DDR signal rises, and the voltage polarity is inverted every recovery period.
【００４０】論理回路５６は、図５にて示すように接続
されたインバータ及び６個のＡＮＤゲートにより、論理
回路５２からの各信号及び論理回路５５からのＤＰＰ信
号に基づき、電圧極性を切り換える。この場合、ＤＷＷ
信号がＨのとき、ＤＰＰ信号がＨであればＤＷＰ信号が
Ｈとなり、ＤＰＰ信号がＬであればＤＷＮ信号がＨとな
る。ＤＲＲ信号がＨのとき、ＤＰＰ信号がＨならばＤＲ
Ｐ信号がＨになり、ＤＰＰ信号がＬならばＤＲＮ信号が
Ｈになる。また、ＤＨＨ信号がＨのとき、ＤＰＰ信号が
ＨならばＤＨＰ信号がＨになり、ＤＰＰ信号がＬならば
ＤＨＮ信号がＨになる。The logic circuit 56 switches the voltage polarity based on each signal from the logic circuit 52 and the DPP signal from the logic circuit 55 by an inverter and six AND gates connected as shown in FIG. In this case, DWW
When the signal is H, the DWP signal becomes H if the DPP signal is H, and the DWN signal becomes H if the DPP signal is L. When the DRR signal is H and the DPP signal is H, DR
The P signal goes high, and if the DPP signal is low, the DRN signal goes high. When the DHH signal is H, if the DPP signal is H, the DHP signal becomes H, and if the DPP signal is L, the DHN signal becomes H.
【００４１】従って、図６にて示すように、ＳＣＣ信
号、ＳＩＯ１信号、ＳＩＯ２信号、一方のＤＰ信号及び
ＤＲ信号に基づき、所定波形の電圧が走査電極Ｙ１乃至
Ｙｎに出力される。信号電極駆動回路６０は、図１及び
図７にて示すごとく、ｍ個の３ｂｉｔレジスタＲＸ１乃
至ＲＸｍ、ｍ個のデコーダ回路ＤＸ１乃至ＤＸｍ、ｍ個
のレベルシフタＳＸ１乃至ＳＸｍ、及びｍ個のアナログ
スイッチ回路ＷＸ１乃至ＷＸｍ（９個のアナログスイッ
チからなる）とを有し、外部回路からの画像データ信号
（ＤＡＰ信号）及びコントロール回路２０からの他方の
ＤＰ信号、ＬＣＫ信号、ＳＴＤ信号及びＳＩＣ信号に基
づき、電源回路４０からの９種類の出力電圧に応じて、
信号電極Ｘ１乃至Ｘｍにデータ信号を出力する。なお、
ＤＡＰ信号は、８段階の明るさ制御を行う８階調表示の
ため、３ｂｉｔからなる。Accordingly, as shown in FIG. 6, a voltage having a predetermined waveform is output to the scan electrodes Y1 to Yn based on the SCC signal, the SIO1 signal, the SIO2 signal, one of the DP signal and the DR signal. As shown in FIGS. 1 and 7, the signal electrode driving circuit 60 includes m 3-bit registers RX1 to RXm, m decoder circuits DX1 to DXm, m level shifters SX1 to SXm, and m analog switch circuits. WX1 to WXm (comprising nine analog switches), based on an image data signal (DAP signal) from an external circuit and the other DP signal, LCK signal, STD signal and SIC signal from the control circuit 20. According to nine types of output voltages from the power supply circuit 40,
A data signal is output to the signal electrodes X1 to Xm. In addition,
The DAP signal is composed of 3 bits for 8-gradation display for performing 8-level brightness control.
【００４２】ここで、信号電極駆動回路６０の動作を、
図９のタイミングチャートに基づき説明する。各信号電
極に対して８階調の明るさを示す３ｂｉｔの画像データ
信号（ＤＡＰ信号）は、信号電極Ｘ１乃至Ｘｍまでの直
列データとして外部回路から信号電極駆動回路６０に送
られてくる。Here, the operation of the signal electrode drive circuit 60 will be described.
This will be described with reference to the timing chart of FIG. A 3-bit image data signal (DAP signal) indicating eight gradations of brightness for each signal electrode is sent from an external circuit to the signal electrode drive circuit 60 as serial data of the signal electrodes X1 to Xm.
【００４３】また、画像データは、走査電極の走査に合
わせて、走査電極Ｙ１上に配列された画素の画像データ
から、走査電極Ｙｎ上に配列された画素の画像データま
で、信号電極駆動回路６０に順に送られてくる。図９に
おいて、Ｄ１，ｉは、走査電極Ｙ１上に配列された画素
の一組の画像データを示し、Ｄ１，１乃至Ｄ１，ｍはそ
の中の信号電極Ｘ１からＸｍに対応したデータを示す。In accordance with the scanning of the scanning electrodes, the image data includes image data of pixels arranged on the scanning electrode Y1 to image data of pixels arranged on the scanning electrode Yn. Will be sent to you in order. In FIG. 9, D1, i indicates a set of image data of pixels arranged on the scanning electrode Y1, and D1,1 to D1, m indicate data corresponding to the signal electrodes X1 to Xm therein.
【００４４】画像データ信号は、ＳＴＤ信号がＨのと
き、信号電極Ｘ１に対応したデータであり、ＳＩＣ信号
の立ち上がりに同期して３ｂｉｔレジスタに取り込まれ
る。その後、信号電極Ｘ２、Ｘ３、・・・に対応したデ
ータがＳＩＣ信号の立ち上がりに同期して３ｂｉｔレジ
スタに取り込まれ、３ｂｉｔレジスタＲＸ１乃至ＲＸｍ
に一走査電極上に配列された画素の分画像データが記憶
される。各３ｂｉｔレジスタのデータは、デコーダ回路
に入力される。The image data signal is data corresponding to the signal electrode X1 when the STD signal is H, and is taken into the 3-bit register in synchronization with the rise of the SIC signal. Then, the data corresponding to the signal electrodes X2, X3,... Is taken into the 3-bit registers in synchronization with the rise of the SIC signal, and the 3-bit registers RX1 to RXm
Image data corresponding to the pixels arranged on one scanning electrode. Data of each 3-bit register is input to the decoder circuit.
【００４５】デコーダ回路ＤＸ１乃至ＤＸｍは、共に、
図８にて示すごとく、５個の論理回路６１乃至６５を有
している。そこで、デコーダ回路ＤＸ１を例にとり説明
する。論理回路６１は、図８にて示すように接続した３
個のＤ型フリップフロップにより、３ｂｉｔの画像デー
タ信号をコントロール回路２０からのＬＣＫ信号の立ち
上がりに同期してラッチする。The decoder circuits DX1 to DXm are
As shown in FIG. 8, there are five logic circuits 61 to 65. Therefore, the decoder circuit DX1 will be described as an example. The logic circuit 61 is connected as shown in FIG.
The three D-type flip-flops latch the 3-bit image data signal in synchronization with the rise of the LCK signal from the control circuit 20.
【００４６】論理回路６２は、図８にて示すように接続
した３個のエクスクルーシブＯＲゲートにより、コント
ロール回路２０からの他方のＤＰ信号のＨ時に、論理回
路６１によるラッチ画像データ信号を反転させる。ま
た、論理回路６３は、図８にて示すように接続した３対
のインバータ及び８個のＡＮＤゲートからなるデコーダ
であって、この論理回路６３は、論理回路６２からの３
ｂｉｔの画像データ信号をデコードして８ライン出力に
変換する。論理回路６４は、インバータからなり、コン
トロール回路２０からのＬＣＫ信号を反転する。The logic circuit 62 inverts the latched image data signal by the logic circuit 61 when the other DP signal from the control circuit 20 is H, by three exclusive OR gates connected as shown in FIG. The logic circuit 63 is a decoder including three pairs of inverters and eight AND gates connected as shown in FIG.
The bit image data signal is decoded and converted to 8-line output. The logic circuit 64 includes an inverter, and inverts the LCK signal from the control circuit 20.
【００４７】また、論理回路６５は、８個のＡＮＤゲー
トにより、論理回路６４の出力に基づき、論理回路６３
からの各出力を受けてアナログスイッチ回路ＷＸ１の８
個のアナログスイッチを切り換える制御信号Ｄ１乃至Ｄ
８を出力する。また、デコーダ回路ＤＸ１は、ＬＣＫ信
号を制御信号ＤＧとして出力する。以上のように構成し
たデコーダ回路ＤＸ１によれば、他方のＤＰ信号がＬ
で、ＬＣＫ信号がＬのとき、論理回路６１によりラッチ
された３ｂｉｔデータ（Ｌ、Ｌ、Ｌ）、（Ｌ、Ｌ、
Ｈ）、・・・、（Ｈ、Ｈ、Ｌ）、（Ｈ、Ｈ、Ｈ）に対し
て、各出力Ｄ１乃至Ｄ８がＨになる。The logic circuit 65 is based on the output of the logic circuit 64 by eight AND gates.
From the analog switch circuit WX1
Control signals D1 to D for switching the analog switches
8 is output. The decoder circuit DX1 outputs the LCK signal as a control signal DG. According to the decoder circuit DX1 configured as described above, the other DP signal is L
When the LCK signal is L, the 3-bit data (L, L, L), (L, L,
H),..., (H, H, L), (H, H, H), the outputs D1 to D8 become H.
【００４８】他方のＤＰ信号がＨでＬＣＫ信号がＬのと
きには、論理回路６１にラッチされた３ｂｉｔデータ
が、（Ｌ、Ｌ、Ｌ）、（Ｌ、Ｌ、Ｈ）、・・・、（Ｈ、
Ｈ、Ｌ）、（Ｈ、Ｈ、Ｈ）に対して、各出力Ｄ８乃至Ｄ
１がＨになる。ＬＣＫ信号がＨのとき、３ｂｉｔデータ
に依存せず、各出力Ｄ１乃至Ｄ８がＬになり、出力ＤＧ
のみがＨになる。When the other DP signal is H and the LCK signal is L, the 3-bit data latched by the logic circuit 61 is (L, L, L), (L, L, H),. ,
H, L), (H, H, H) for each output D8 to D8
1 becomes H. When the LCK signal is H, each output D1 to D8 becomes L without depending on the 3-bit data, and the output DG
Only H.
【００４９】各出力Ｄ１乃至Ｄ８及びＤＧは、電源回路
４０の出力電圧Ｖ１乃至Ｖ８及びＶＧの各出力端子に接
続された各アナログスイッチをレベルシフタ（図８参
照）を通じて制御する。そして、かかる電圧がＨのと
き、対応するアナログスイッチがオンとなり、このアナ
ログスイッチを通し電源回路４０の出力電圧が出力され
る。Each of the outputs D1 to D8 and DG controls each analog switch connected to each output terminal of the output voltages V1 to V8 and VG of the power supply circuit 40 through a level shifter (see FIG. 8). When the voltage is H, the corresponding analog switch is turned on, and the output voltage of the power supply circuit 40 is output through this analog switch.
【００５０】そして、画像データ信号がＬＣＫ信号の立
ち上がりに同期して論理回路６１にラッチされた後、３
ｂｉｔレジスタＲＸ１乃至ＲＸｍは、次の走査電極上に
配列された画素の画像データを取り込み始める。従っ
て、図９にて示すタイミングチャートから容易に理解さ
れるように、ＳＩＣ信号、ＳＴＤ信号、ＬＣＫ信号、他
方のＤＰ信号と画像データＤＡＰにより、信号電極Ｘ１
から信号電極Ｘｍに所定波形の電圧が出力される。After the image data signal is latched by the logic circuit 61 in synchronization with the rise of the LCK signal,
The bit registers RX1 to RXm start capturing image data of the pixels arranged on the next scan electrode. Accordingly, as can be easily understood from the timing chart shown in FIG. 9, the SIC signal, the STD signal, the LCK signal, the other DP signal, and the image data DAP cause the signal electrodes X1 to X1.
Outputs a voltage having a predetermined waveform to the signal electrode Xm.
【００５１】また、電源回路３０の出力電圧ＶＥと電源
回路４０の出力電圧ＶＧとを共通として、コントロール
回路２０のＳＣＣ信号、一方のＤＰ信号、ＤＲ信号とＬ
ＣＫ信号、他方のＤＰ信号とを同期させ、選択期間にあ
る走査電極上に配列された画素の画像データを一選択期
間前に画像データＤＡＰとして入力することで、図１０
にて示すリフレッシュ駆動波形を実現している。Also, the output voltage VE of the power supply circuit 30 and the output voltage VG of the power supply circuit 40 are made common, and the SCC signal of the control circuit 20, one of the DP signal and the DR signal, and L
By synchronizing the CK signal and the other DP signal and inputting the image data of the pixels arranged on the scanning electrodes during the selection period as the image data DAP one selection period ago, FIG.
The refresh driving waveform indicated by.
【００５２】このように構成した本第１実施形態におい
て、１画面表示周期が５Ｈｚ（１画面表示期間２００ｍ
ｓ）、行電極数２２０本、列電極数９６０本、走査デュ
ーティ１／Ｎ（Ｎ＝１０００）、リセット期間Ｒ（Ｒ＝
１００）の場合の液晶表示装置としての作動を説明す
る。画素Ｇi,j-1 、Ｇi,j 、Ｇi,j+1 には、図３の例示
位置から分かるように、図１１に示すような波形の駆動
電圧が印加される。In the first embodiment configured as described above, one screen display period is 5 Hz (one screen display period is 200 m).
s), number of row electrodes 220, number of column electrodes 960, scanning duty 1 / N (N = 1000), reset period R (R =
The operation of the liquid crystal display device in the case of 100) will be described. A driving voltage having a waveform as shown in FIG. 11 is applied to the pixels Gi, j-1, Gi, j and Gi, j + 1 as can be seen from the example position in FIG.
【００５３】画素に印加される駆動電圧は、図１１にて
示すように、選択期間、保持期間、消去期間の電圧で構
成される。保持期間の駆動電圧は、リフレッシュパルス
電圧と保持電圧からなり、３０Ｈｚ以上の周期で極性を
反転させている。また、極性が反転する度にリフレッシ
ュパルス電圧が印加されている。１画面の表示期間であ
る１フレームは、第１フィールドと第２フィールドから
なる。以下に、図１１乃至図１３を参照し第１フィール
ドの構成を説明する。As shown in FIG. 11, the drive voltage applied to the pixel is composed of voltages for a selection period, a holding period, and an erasing period. The driving voltage in the holding period is composed of a refresh pulse voltage and a holding voltage, and the polarity is inverted at a cycle of 30 Hz or more. A refresh pulse voltage is applied every time the polarity is inverted. One frame, which is a display period of one screen, includes a first field and a second field. Hereinafter, the configuration of the first field will be described with reference to FIGS.
【００５４】選択期間では、パルス幅ｔ１（ｔ１＝３
３．３μｓ）の電圧ＶＥに続いて、パルス幅ｔ２（ｔ２
＝３３．３μｓ）の電圧ＶＷＮが印加され、さらに、パ
ルス幅ｔ２の電圧ＶＷＰが印加される。これに続く保持
期間では、電圧ＶＨＰの保持電圧が印加され、選択期間
の先頭から１０ｍｓ後に電圧ＶＲＮでパルス幅ｔ１のリ
フレッシュパルス電圧が印加され、電圧ＶＨＮの保持電
圧がリフレッシュパルス電圧の先頭から数えて１０ｍｓ
後まで印加される。In the selection period, the pulse width t1 (t1 = 3
After the voltage VE of 3.3 μs), the pulse width t2 (t2
= 33.3 μs), and a voltage VWP with a pulse width t2 is applied. In the subsequent holding period, a holding voltage of the voltage VHP is applied, and a refresh pulse voltage having a voltage VRN and a pulse width t1 is applied 10 ms after the beginning of the selection period, and the holding voltage of the voltage VHN is counted from the beginning of the refresh pulse voltage. 10ms
Applied until later.
【００５５】次に、電圧ＶＲＰでパルス幅ｔ１のリフレ
ッシュパルス電圧が印加され、続いて電圧ＶＨＰの保持
電圧がリフレッシュパルス電圧の先頭から数えて１０ｍ
ｓ後まで印加される。以後、第Ｐ保持期間（Ｐ＝９）ま
で、１０ｍｓ毎にリフレッシュパルス電圧と保持電圧が
極性反転しながら選択期間の先頭から数えて（Ｎ−Ｒ）
×（ｔ１＋２・ｔ２）時間印加される。さらに、Ｒ×
（ｔ１＋２・ｔ２）の間、電圧Ｖ１が消去期間の電圧と
して印加される。第２フィールドは、第１フィールドと
同様、選択期間、保持期間、消去期間で極性が全く逆の
構成となっている。Next, a refresh pulse voltage having a pulse width t1 is applied at a voltage VRP, and subsequently, a holding voltage of a voltage VHP is 10 m counted from the top of the refresh pulse voltage.
s. Thereafter, until the P-th holding period (P = 9), the refresh pulse voltage and the holding voltage are inverted from the beginning of the selection period every 10 ms (N−R) while the polarity is inverted.
× (t1 + 2 · t2) time is applied. Furthermore, R ×
During (t1 + 2 · t2), the voltage V1 is applied as a voltage during the erasing period. Like the first field, the second field has a configuration in which the polarity is completely opposite in the selection period, the holding period, and the erasing period.
【００５６】信号電極に印加される信号電圧の映像波形
は、走査電圧の波形の選択期間が３パルス電圧で構成さ
れているのに合わせて、パルス幅ｔ１、ｔ２、ｔ２の３
パルス電圧で構成されている。第１フィールドにて明を
表示する場合、パルス幅ｔ１の電圧ＶＧに続いてパルス
幅ｔ２の電圧Ｖ８が印加され、さらに、パルス幅ｔ２の
電圧Ｖ１が印加される。The video waveform of the signal voltage applied to the signal electrode has three pulse widths t1, t2, and t2 in accordance with the fact that the selection period of the scanning voltage waveform is composed of three pulse voltages.
It consists of a pulse voltage. When displaying light in the first field, a voltage V8 having a pulse width t2 is applied following a voltage VG having a pulse width t1, and a voltage V1 having a pulse width t2 is applied.
【００５７】第１フィールドにて暗を表示する場合、パ
ルス幅ｔ１の電圧ＶＧに続いて、パルス幅ｔ２の電圧Ｖ
１が印加され、さらに、パルス幅ｔ２の電圧Ｖ８が印加
される。第２フィールドにて明を表示する場合、パルス
幅ｔ１の電圧ＶＧに続いて、パルス幅ｔ２の電圧Ｖ１が
印加され、さらに、パルス幅ｔ２の電圧Ｖ８が印加され
る。When displaying darkness in the first field, the voltage Vg having the pulse width t2 is followed by the voltage Vg having the pulse width t2.
1, and a voltage V8 having a pulse width t2 is applied. When displaying light in the second field, a voltage V1 having a pulse width t2 is applied after a voltage VG having a pulse width t1, and a voltage V8 having a pulse width t2 is applied.
【００５８】第２フィールドにて暗を表示する場合、パ
ルス幅ｔ１の電圧ＶＧに続いて、パルス幅ｔ２のパルス
電圧Ｖ８が印加され、さらに、パルス幅ｔ２の電圧Ｖ１
が印加される。以上の映像波形は、走査波形の選択期間
との組み合わせで画素の表示状態を決定する。走査電圧
の波形の保持期間におけるリフレッシュパルス電圧は、
信号電圧がＶＧである期間と同期してそれぞれ印加され
る。このような構成とすることにより、明を表示する信
号電圧の映像波形、暗を表示する信号電圧の映像波形の
どちらの映像波形と組み合わさっても、画素には常に電
圧ＶＲＰ又はＶＲＮでパルス幅ｔ１の電圧が印加され
る。When displaying darkness in the second field, a pulse voltage V8 having a pulse width t2 is applied following a voltage VG having a pulse width t1 and a voltage V1 having a pulse width t2.
Is applied. The above-mentioned video waveform determines the display state of the pixel in combination with the selection period of the scanning waveform. The refresh pulse voltage during the holding period of the scan voltage waveform is
The signal voltage is applied in synchronization with a period in which the signal voltage is VG. With such a configuration, the pixel always has the pulse width of the voltage VRP or VRN, regardless of whether it is combined with the video waveform of the signal voltage for displaying the light or the video waveform of the signal voltage for displaying the dark. A voltage of t1 is applied.
【００５９】従って、リフレッシュされる画素では、そ
の画素の映像電極上の他の画素の表示状態を決定する映
像波形の影響を受けることなく、極性が逆で明るさが同
じ表示状態とすることが可能となる。この場合、電圧Ｖ
Ｇに限ることなく、信号電圧をその変化の基準レベルに
相当する電圧にて前記複数条の信号電極に印加するよう
にして実施しても、実質的に同様の作用効果を達成でき
る。Therefore, in the pixel to be refreshed, the display state is reversed and the brightness is the same without being affected by the image waveform which determines the display state of the other pixel on the image electrode of the pixel. It becomes possible. In this case, the voltage V
Without limiting to G, even if the signal voltage is applied to the plurality of signal electrodes at a voltage corresponding to the reference level of the change, substantially the same operation and effect can be achieved.
【００６０】なお、駆動電圧は、視認角度特性を改善す
るために隣り合う走査電極又は複数の走査電極毎に互い
に極性が反転する構成としている。以上の走査電圧と映
像信号の組み合わせにより、画素Ｇi,1 、Ｇi,2 、Ｇi,
3の画素電極間には、それぞれ、図１１乃至図１３に示
すような波形の駆動電圧が印加される。これらの波形
は、Ｇi,1 が明、Ｇi,2 が暗、Ｇi,3 が明の場合を示し
ている。ここで、画素Ｇi,1 、Ｇi,2 、Ｇi,3 には、そ
れぞれ、ｔ１＋２・ｔ２の期間だけずれた形で、選択期
間、保持期間及び消去期間の各電圧が印加される。The polarity of the driving voltage is inverted for each adjacent scanning electrode or a plurality of scanning electrodes in order to improve the viewing angle characteristics. By the combination of the scanning voltage and the video signal, the pixels Gi, 1, Gi, 2, Gi,
A drive voltage having a waveform as shown in FIGS. 11 to 13 is applied between the three pixel electrodes. These waveforms show the case where Gi, 1 is bright, Gi, 2 is dark, and Gi, 3 is bright. Here, voltages of a selection period, a holding period, and an erasing period are applied to the pixels Gi, 1, Gi, 2, and Gi, 3, respectively, while being shifted by a period of t1 + 2.t2.
【００６１】次に、画素Ｇi,2 が明表示の場合の動作に
つき、図１４の駆動電圧及び反強誘電性液晶の透過光強
度を示すタイミングチャートを参照して説明する。この
場合、図１４にて示すような波形の駆動電圧が印加され
る。第１フィールドでは、反強誘電性液晶は、選択期間
で第２安定状態（図１４にて符号Ｆ＋で示す正側強誘電
状態）となり、これに続く第１保持期間ではその状態を
維持する。Next, the operation in the case where the pixel Gi, 2 performs bright display will be described with reference to the timing chart of FIG. 14 showing the driving voltage and the transmitted light intensity of the antiferroelectric liquid crystal. In this case, a drive voltage having a waveform as shown in FIG. 14 is applied. In the first field, the antiferroelectric liquid crystal enters the second stable state (the positive ferroelectric state indicated by the symbol F + in FIG. 14) in the selection period, and maintains that state in the subsequent first holding period.
【００６２】第２保持期間の最初に印加されるリフレッ
シュパルス電圧（電圧ＶＲＮ、パルス幅ｔ１）で第２安
定状態から第３安定状態（図１４にて符号Ｆ−で示す負
側強誘電状態）へ移行し、続いて印加される保持電圧に
より第３安定状態を維持する。第３保持期間の最初に印
加されるリフレッシュパルス電圧（電圧ＶＲＰ、パルス
幅ｔ１）で第３安定状態から第２安定状態へ移行し、続
いて印加される保持電圧より第２安定状態を維持する。The refresh pulse voltage (voltage VRN, pulse width t1) applied at the beginning of the second holding period changes from the second stable state to the third stable state (negative ferroelectric state indicated by F- in FIG. 14). Then, the third stable state is maintained by the subsequently applied holding voltage. The state shifts from the third stable state to the second stable state with the refresh pulse voltage (voltage VRP, pulse width t1) applied at the beginning of the third holding period, and the second stable state is maintained from the subsequently applied holding voltage. .
【００６３】以後、リフレッシュパルス電圧と共に極性
が反転される毎に第２安定状態と第３安定状態が繰り返
し現れる。この繰り返し周期は、ちらつきを感じない周
波数以上（例えば、５０Ｈｚ）となっている。保持期間
終了とともに消去期間となり反強誘電性液晶は第１安定
状態となる。第２フィールドでは、反強誘電性液晶は、
選択期間で第３安定状態となりそれに続く第１保持期間
ではその状態を維持する。第２保持期間の最初に印加さ
れるリフレッシュパルス電圧（電圧ＶＲＰ、パルス幅ｔ
１）で第３安定状態から第２安定状態へ移行し、続いて
印加される保持期間により第２安定状態を維持する。Thereafter, each time the polarity is inverted together with the refresh pulse voltage, the second stable state and the third stable state repeatedly appear. This repetition period is equal to or higher than a frequency at which flicker is not felt (for example, 50 Hz). The erasing period starts with the end of the holding period, and the antiferroelectric liquid crystal enters the first stable state. In the second field, the antiferroelectric liquid crystal
The state becomes the third stable state in the selection period, and the state is maintained in the subsequent first holding period. The refresh pulse voltage (voltage VRP, pulse width t) applied at the beginning of the second holding period
In 1), the state shifts from the third stable state to the second stable state, and the second stable state is maintained by the subsequently applied holding period.
【００６４】第３保持期間の最初に印加されるリフレッ
シュパルス電圧（電圧ＶＲＮ、パルス幅ｔ１）で第２安
定状態から第３安定状態へ移行し、続いて印加される保
持電圧により第３安定状態を維持する。以後、リフレッ
シュパルス電圧とともに極性が反転される毎に第２安定
状態と第３安定状態が繰り返し現れる。この繰り返し周
期は、ちらつきを感じない周波数以上（例えば、５０Ｈ
ｚ）となっている。保持期間終了とともに消去期間とな
り反強誘電性液晶は第１安定状態となる。The refresh pulse voltage (voltage VRN, pulse width t1) applied at the beginning of the third holding period shifts from the second stable state to the third stable state, and the third stable state is applied by the subsequently applied holding voltage. To maintain. Thereafter, each time the polarity is inverted together with the refresh pulse voltage, the second stable state and the third stable state repeatedly appear. This repetition period is equal to or higher than a frequency at which flicker is not felt (for example, 50H
z). The erasing period starts with the end of the holding period, and the antiferroelectric liquid crystal enters the first stable state.
【００６５】画素Ｇi,j が暗表示の場合の動作につき、
図１５の駆動電圧及び反強誘電性液晶の透過光強度を示
すタイミングチャートを参照して説明する。この場合、
図１５にて示すような波形の駆動電圧が印加される。第
１フィールドでは、反強誘電性液晶は、選択期間で第１
安定状態（図１５にて符号ＡＦで示す反強誘電状態）と
なり、これに続く第１保持期間ではその状態を維持す
る。For the operation when the pixel Gi, j is in dark display,
This will be described with reference to the timing chart of FIG. 15 showing the driving voltage and the transmitted light intensity of the antiferroelectric liquid crystal. in this case,
A drive voltage having a waveform as shown in FIG. 15 is applied. In the first field, the antiferroelectric liquid crystal becomes the first in the selection period.
A stable state (an antiferroelectric state indicated by reference sign AF in FIG. 15) is established, and the state is maintained in the subsequent first holding period.
【００６６】次の第２保持期間の最初に印加されるリフ
レッシュパルス電圧（電圧ＶＲＮ、パルス幅ｔ１）で
は、第１安定状態から第３安定状態への移行は起こら
ず、第１安定状態のままであり、続いて印加される保持
電圧により第１安定状態を維持する。また、第３保持期
間の最初に印加されるリフレッシュパルス電圧（電圧Ｖ
ＲＰ、パルス幅ｔ１）では、第１安定状態から第２安定
状態への移行は起こらず、第１安定状態のままであり、
続いて印加される保持電圧より第１安定状態を維持す
る。With the refresh pulse voltage (voltage VRN, pulse width t1) applied at the beginning of the next second holding period, the transition from the first stable state to the third stable state does not occur, and the first stable state is maintained. Then, the first stable state is maintained by the subsequently applied holding voltage. Also, the refresh pulse voltage (voltage V) applied at the beginning of the third holding period
In RP and pulse width t1), the transition from the first stable state to the second stable state does not occur, and the first stable state is maintained.
Subsequently, the first stable state is maintained by the applied holding voltage.
【００６７】以後、リフレッシュパルス電圧と共に極性
が反転されても、第１安定状態を維持する。消去期間で
も、反強誘電性液晶は第１安定状態を維持する。第２フ
ィールドでは、反強誘電性液晶は、選択期間で第１安定
状態となりそれの続く第１保持期間ではその状態を維持
する。第２保持期間の最初に印加されるリフレッシュパ
ルス電圧（電圧ＶＲＰ、パルス幅ｔ１）では第１安定状
態から第２安定状態への移行は起こらず第１安定状態の
ままであり、続いて印加される保持期間により第１安定
状態を維持する。Thereafter, even if the polarity is inverted together with the refresh pulse voltage, the first stable state is maintained. Even during the erasing period, the antiferroelectric liquid crystal maintains the first stable state. In the second field, the antiferroelectric liquid crystal enters the first stable state during the selection period and maintains that state during the subsequent first holding period. At the refresh pulse voltage (voltage VRP, pulse width t1) applied at the beginning of the second holding period, the transition from the first stable state to the second stable state does not occur, and the first stable state is maintained. The first stable state is maintained by the holding period.
【００６８】第３保持期間の最初に印加されるリフレッ
シュパルス電圧（電圧ＶＲＮ、パルス幅ｔ１）では第１
安定状態から第３安定状態への移行は起こらず第１安定
状態のままであり、続いて印加される保持電圧により第
１安定状態を維持する。以後、リフレッシュパルス電圧
とともに極性が反転されても第１安定状態を維持する。
消去期間でも、反強誘電性液晶は第１安定状態を維持す
る。In the refresh pulse voltage (voltage VRN, pulse width t1) applied at the beginning of the third holding period, the first
The transition from the stable state to the third stable state does not occur, the first stable state is maintained, and the first stable state is maintained by the subsequently applied holding voltage. Thereafter, the first stable state is maintained even if the polarity is inverted together with the refresh pulse voltage.
Even during the erasing period, the antiferroelectric liquid crystal maintains the first stable state.
【００６９】以上のような動作により、反強誘電性液晶
の画素の正負側両強誘電状態間の切り換えを、反強誘電
状態の画素を反強誘電状態にしたまま行うので、保持電
圧の極性の反転前後における表示の明るさが変化するこ
となく同一に維持される。このため、表示のちらつきを
視認させることなく、所望の映像を表示することができ
る。なお、液晶表示装置の温度が４０℃の場合、４０以
上の高コントラスト表示が得られた。 （第２実施形態）次に、本発明の第２実施形態を図１６
乃至図２０に基づいて説明する。With the above operation, the switching between the positive and negative ferroelectric states of the pixel of the antiferroelectric liquid crystal is performed while the pixel in the antiferroelectric state is kept in the antiferroelectric state. , The brightness of the display before and after the inversion is kept the same without change. For this reason, a desired image can be displayed without causing display flicker to be visually recognized. When the temperature of the liquid crystal display device was 40 ° C., a high contrast display of 40 or more was obtained. (Second Embodiment) Next, a second embodiment of the present invention will be described with reference to FIG.
20 will be described with reference to FIG.
【００７０】この第２実施形態では、液晶パネル１０Ａ
が、上記第１実施形態にて述べた液晶パネル１０に代え
て、図１６及び図１７にて示すごとく、採用されてい
る。また、電源回路４０Ａ及び信号電極駆動回路７０
が、上記第１実施形態にて述べた電源回路４０及び信号
電極駆動回路６０に代えて、図１６にて示すごとく採用
されている。In the second embodiment, the liquid crystal panel 10A
However, instead of the liquid crystal panel 10 described in the first embodiment, it is employed as shown in FIGS. The power supply circuit 40A and the signal electrode drive circuit 70
However, instead of the power supply circuit 40 and the signal electrode drive circuit 60 described in the first embodiment, they are employed as shown in FIG.
【００７１】液晶パネル１０Ａは、上記第１実施形態に
て述べた液晶パネル１０において、ｍ条のカラーフィル
タ層１２に代え、ｍ条のカラーフィルタ層１８をガラス
基板１１の内表面に形成するとともに、ｍ条の透明電極
１９をｍ条のカラーフィルタ層１８に沿いそれぞれ形成
した構成となっている。このことは、各カラーフィルタ
層１８は、信号電極Ｘ１乃至Ｘｍにそれぞれ沿い形成さ
れていることを意味する。The liquid crystal panel 10A is different from the liquid crystal panel 10 described in the first embodiment in that m color filter layers 18 are formed on the inner surface of the glass substrate 11 instead of the m color filter layers 12. , M transparent electrodes 19 are formed along the m color filter layers 18. This means that each color filter layer 18 is formed along each of the signal electrodes X1 to Xm.
【００７２】各カラーフィルタ層１８は、それぞれ、赤
（Ｒ）、緑（Ｇ）及び青（Ｂ）のカラーフィルタ部（以
下、カラーフィルタ部Ｒ、Ｇ、Ｂという）により構成さ
れている。ここで、図１７にて示すごとく、カラーフィ
ルタ部Ｒは、カラーフィルタ部Ｇよりも厚く、かつ、カ
ラーフィルタ部Ｂは、カラーフィルタ部Ｒよりも厚くな
っている。Each color filter layer 18 is composed of a red (R), green (G) and blue (B) color filter section (hereinafter, referred to as color filter sections R, G, B). Here, as shown in FIG. 17, the color filter portion R is thicker than the color filter portion G, and the color filter portion B is thicker than the color filter portion R.
【００７３】ｍ条の透明電極１９の各々は、透明電極部
１９ｒ、１９ｇ、１９ｂを有しており、これら各透明電
極１９の透明電極部１９ｒ、１９ｇ、１９ｂは、各対応
のカラーフィルタ層１８のカラーフィルタ部Ｒ、Ｇ、Ｂ
に沿い形成されている。なお、本第２実施形態では、上
記第１実施形態にて述べた信号電極Ｘ１乃至Ｘｍが、そ
れぞれ、信号電極部Ｘｒ、Ｘｇ、Ｘｂからなり、これら
信号電極Ｘ１乃至Ｘｍの信号電極部Ｘｒ、Ｘｇ、Ｘｂ
が、各透明電極１９の透明電極部１９ｒ、１９ｇ、１９
ｂにそれぞれ相当する。また、上記第１実施形態にて述
べた各走査電極Ｙ１乃至Ｙｍが、それぞれ、走査電極部
Ｙｒ、Ｙｇ、Ｙｂを有する（図１６参照）。Each of the m-shaped transparent electrodes 19 has a transparent electrode portion 19r, 19g, 19b, and the transparent electrode portions 19r, 19g, 19b of each of the transparent electrodes 19 correspond to the corresponding color filter layer 18 respectively. Color filter sections R, G, B
It is formed along. Note that, in the second embodiment, the signal electrodes X1 to Xm described in the first embodiment include signal electrode portions Xr, Xg, and Xb, respectively. Xg, Xb
Are the transparent electrode portions 19r, 19g, 19
b. Each of the scanning electrodes Y1 to Ym described in the first embodiment has a scanning electrode portion Yr, Yg, Yb (see FIG. 16).
【００７４】電源回路４０Ａは、上記第１実施形態にて
述べた電源回路４０が出力する８階調表示を行うための
９種類の電圧Ｖ１乃至ＶＧに加え、ＶＲ１、ＶＲ２、Ｖ
Ｒ３及びＶＲ４を出力する（図１６及び図２０参照）。
これらの電圧ＶＲ１、ＶＲ２、ＶＲ３及びＶＲ４は、カ
ラーフィルタ部Ｂの厚みを基準（即ち、電圧ＶＧを基
準）とし、各カラーフィルタ部Ｒ、Ｇ、Ｂの厚みの差を
考慮して次のように定められている。The power supply circuit 40A includes VR1, VR2, and V9 in addition to the nine types of voltages V1 to VG output by the power supply circuit 40 described in the first embodiment for performing eight gradation display.
R3 and VR4 are output (see FIGS. 16 and 20).
These voltages VR1, VR2, VR3 and VR4 are based on the thickness of the color filter section B (that is, based on the voltage VG), and take the difference in thickness between the color filter sections R, G and B into consideration as follows. Stipulated.
【００７５】即ち、カラーフィルタ部Ｒはカラーフィル
タ部Ｂよりも薄いため、透明電極部Ｘｒに対応する反強
誘電性液晶１０ｃの液晶部分は、透明電極部Ｘｂに対応
する反強誘電性液晶１０ｃの液晶部分よりも厚い。ま
た、カラーフィルタ部Ｇはカラーフィルタ部Ｒよりも薄
いため、透明電極部Ｘｇに対応する反強誘電性液晶１０
ｃの液晶部分は、透明電極部Ｘｒに対応する反強誘電性
液晶１０ｃの液晶部分よりも厚い。That is, since the color filter portion R is thinner than the color filter portion B, the liquid crystal portion of the antiferroelectric liquid crystal 10c corresponding to the transparent electrode portion Xr is replaced with the antiferroelectric liquid crystal 10c corresponding to the transparent electrode portion Xb. Thicker than the liquid crystal part. Further, since the color filter portion G is thinner than the color filter portion R, the anti-ferroelectric liquid crystal 10
The liquid crystal part of c is thicker than the liquid crystal part of the antiferroelectric liquid crystal 10c corresponding to the transparent electrode part Xr.
【００７６】このため、透明電極部Ｘｂに対応する反強
誘電性液晶１０ｃの液晶部分への印加電圧をＶＧとし、
透明電極部Ｘｒに対応する反強誘電性液晶１０ｃの液晶
部分への印加電圧をＶＲ３又はＶＲ４（互いに逆極性の
電圧）とし、また、透明電極部Ｘｇに対応する反強誘電
性液晶１０ｃの液晶部分への印加電圧を、ＶＲ３又はＶ
Ｒ４よりも大きいＶＲ１又はＶＲ２（互いに逆極性の電
圧）とした。Therefore, the voltage applied to the liquid crystal portion of the antiferroelectric liquid crystal 10c corresponding to the transparent electrode portion Xb is VG,
The voltage applied to the liquid crystal portion of the antiferroelectric liquid crystal 10c corresponding to the transparent electrode portion Xr is set to VR3 or VR4 (voltages of opposite polarities), and the liquid crystal of the antiferroelectric liquid crystal 10c corresponding to the transparent electrode portion Xg. The voltage applied to the part is VR3 or V3.
VR1 or VR2 (voltages of opposite polarities) larger than R4.
【００７７】また、信号電極駆動回路７０は、図１８に
てその一部を例示するごとく、ｍ個の４ｂｉｔレジスタ
ＲＸ１１乃至ＲＸｍ１、ｍ個のデコーダ回路ＤＸ１１乃
至ＤＸｍ１、ｍ個のレベルシフタＳＸ１１乃至ＳＸｍ
１、及びｍ個のアナログスイッチ回路ＷＸ１１乃至ＷＸ
ｍ１（１３個のアナログスイッチからなる）とを有す
る。As shown in FIG. 18, the signal electrode driving circuit 70 includes m pieces of 4-bit registers RX11 to RXm1, m pieces of decoder circuits DX11 to DXm1, and m pieces of level shifters SX11 to SXm.
1 and m analog switch circuits WX11 to WX
m1 (comprising 13 analog switches).
【００７８】ｍ個の４ｂｉｔレジスタＲＸ１１乃至ＲＸ
ｍ１が、上記第１実施形態にて述べたｍ個の３ｂｉｔレ
ジスタＲＸ１乃至ＲＸｍとは異なり、１ｂｉｔだけ多い
レジスタとなっているのは、反強誘電性液晶１０ｃの各
透明電極部Ｘｒ、Ｘｇ、Ｘｂに対応する液晶部分の厚み
に応じた電圧をこれら各液晶部分に印加できるように出
力データを４ｂｉｔとするためである。M 4-bit registers RX11 to RX
Unlike m m 3-bit registers RX1 to RXm described in the first embodiment, m1 is a register which is larger by 1 bit because each transparent electrode portion Xr, Xg, This is because the output data is set to 4 bits so that a voltage corresponding to the thickness of the liquid crystal portion corresponding to Xb can be applied to each of these liquid crystal portions.
【００７９】また、ｍ個のデコーダ回路ＤＸ１１乃至Ｄ
Ｘｍ１は、それぞれ、４ｂｉｔレジスタＲＸ１１乃至Ｒ
Ｘｍ１からの４ｂｉｔデータをデコードできるように、
図１９にて示す構成とした。ここで、デコーダ回路ＤＸ
１１を例にとり図１９に基づいて説明する。デコーダ回
路ＤＸ１１は論理回路７１を備えている。この論理回路
７１は、４個のＤ型フリップフロップ７１ａ乃至７１ｄ
により、４ｂｉｔレジスタＲＸ１１からの４ｂｉｔの画
像データ信号ＤＡＰをコントロール回路２０からのＬＣ
Ｋ信号の立ち上がりに同期してラッチする。Further, m decoder circuits DX11 to DX11 to D
Xm1 is a 4-bit register RX11 to RX11
To be able to decode 4-bit data from Xm1,
The configuration shown in FIG. 19 was adopted. Here, the decoder circuit DX
11 will be described as an example with reference to FIG. The decoder circuit DX11 includes a logic circuit 71. The logic circuit 71 includes four D-type flip-flops 71a to 71d.
As a result, the 4-bit image data signal DAP from the 4-bit register RX11 is
The latch is performed in synchronization with the rise of the K signal.
【００８０】論理回路７２は、３個のエクスクルーシブ
ＯＲゲート７２ａ乃至７２ｃにより、コントロール回路
２０からの他方のＤＰ信号のハイレベル（Ｈ）時に、論
理回路７１の各Ｄ型フリップフロップ７１ａ、７１ｂ、
７１ｃからのラッチ画像データ信号を反転させる。論理
回路７４は、両インバータ７４ａ、７４ｂにより、コン
トロール回路２０からのＤＰ信号及びＬＣＫ信号をそれ
ぞれ反転させる。When the other DP signal from the control circuit 20 is at a high level (H), the D-type flip-flops 71a and 71b of the logic circuit 71 are controlled by the three exclusive OR gates 72a to 72c.
The latched image data signal from 71c is inverted. The logic circuit 74 inverts the DP signal and the LCK signal from the control circuit 20 by the two inverters 74a and 74b.
【００８１】また、論理回路７３は、図１９にて示すよ
うに接続した７個のインバータ７３ａ乃至７３ｇ及び１
７個のＡＮＤゲート７３ｈ乃至７３ｘを備えている。そ
して、この論理回路７３においては、コントロール回路
２０からの他方のＤＰ信号及びＬＣＫ信号、論理回路７
４の各反転出力のもと、論理回路７２の出力データ及び
論理回路７１のＤ型フリップフロップ７１ｄの出力デー
タからなる４ｂｉｔの画像データ信号が、インバータ７
３ａ乃至７３ｇ及び１７個のＡＮＤゲート７３ｈ乃至７
３ｘによりデコードされて、１３ラインの出力データと
して論理回路７５に出力される。The logic circuit 73 comprises seven inverters 73a to 73g and 1 connected as shown in FIG.
It has seven AND gates 73h to 73x. In the logic circuit 73, the other DP signal and LCK signal from the control circuit 20 and the logic circuit 7
4, a 4-bit image data signal composed of output data of the logic circuit 72 and output data of the D-type flip-flop 71 d of the logic circuit 71 is output from the inverter 7.
3a to 73g and 17 AND gates 73h to 73h
The data is decoded by 3x and output to the logic circuit 75 as 13-line output data.
【００８２】論理回路７５は、１３個のＡＮＤゲート７
５ａ乃至７５ｍのうち、８個のＡＮＤゲート７５ａ乃至
７５ｈにより、論理回路７４のインバータ７４ｂの反転
出力に基づき、論理回路７３の８個のＡＮＤゲート７３
ｌ乃至７５ｓからの各出力を受けて、アナログスイッチ
回路ＷＸ１１の１３個のアナログスイッチのうち図１８
にて図示左側の８個のアナログスイッチを切り換える制
御信号Ｄ１乃至Ｄ８を出力する。The logic circuit 75 includes thirteen AND gates 7
Eight AND gates 73 of the logic circuit 73 based on the inverted output of the inverter 74b of the logic circuit 74 by eight AND gates 75a to 75h among 5a to 75m.
In response to each output from 1 to 75 s, among the 13 analog switches of the analog switch circuit WX11, FIG.
Outputs control signals D1 to D8 for switching the eight analog switches on the left side of the drawing.
【００８３】また、論理回路７５は、残りの５個のＡＮ
Ｄゲート７５ｉ乃至７５ｍにより、コントラーラ回路２
０のＬＣＫ信号に基づき、論理回路７３の残りの５個の
ＡＮＤゲート７３ｔ乃至７５ｘからの各出力を受けて、
アナログスイッチ回路ＷＸ１１の残りの５個のアナログ
スイッチを切り換える制御信号ＤＶＧ、ＤＲ１、ＤＲ
２、ＤＲ３、ＤＲ４を出力する。The logic circuit 75 includes the remaining five ANs
Controller circuit 2 by D gates 75i to 75m
On the basis of the LCK signal of 0, receiving the respective outputs from the remaining five AND gates 73t to 75x of the logic circuit 73,
Control signals DVG, DR1, DR for switching the remaining five analog switches of the analog switch circuit WX11
2, DR3 and DR4 are output.
【００８４】以上のように構成したデコーダ回路ＤＸ１
１によれば、他方のＤＰ信号がＬで、ＬＣＫ信号がＬの
とき、論理回路７１によりラッチされた４ｂｉｔデータ
（Ｈ、Ｌ、Ｌ、Ｌ）、（Ｈ、Ｌ、Ｌ、Ｈ）、（Ｈ、Ｌ、
Ｈ、Ｌ）、（Ｈ、Ｌ、Ｈ、Ｈ）（Ｈ、Ｈ、Ｌ、Ｌ）
（Ｈ、Ｈ、Ｌ、Ｈ）、（Ｈ、Ｈ、Ｈ、Ｌ）、（Ｈ、Ｈ、
Ｈ、Ｈ）に対して、各出力Ｄ１乃至Ｄ８がＨになる。The decoder circuit DX1 constructed as described above
According to 1, when the other DP signal is L and the LCK signal is L, the 4-bit data (H, L, L, L), (H, L, L, H), (H, L, L, L) latched by the logic circuit 71 H, L,
H, L), (H, L, H, H) (H, H, L, L)
(H, H, L, H), (H, H, H, L), (H, H,
H, H), each output D1 to D8 becomes H.
【００８５】他方のＤＰ信号がＨでＬＣＫ信号がＬのと
きには、論理回路７１にラッチされた４ｂｉｔデータ
が、（Ｈ、Ｌ、Ｌ、Ｌ）、（Ｈ、Ｌ、Ｌ、Ｈ）、（Ｈ、
Ｌ、Ｈ、Ｌ）、（Ｈ、Ｌ、Ｈ、Ｈ）（Ｈ、Ｈ、Ｌ、Ｌ）
（Ｈ、Ｈ、Ｌ、Ｈ）、（Ｈ、Ｈ、Ｈ、Ｌ）、（Ｈ、Ｈ、
Ｈ、Ｈ）に対して、各出力Ｄ８乃至Ｄ１がＨになる。Ｌ
ＣＫ信号がＨのとき、論理回路７１にラッチされた４ｂ
ｉｔデータが、（Ｌ、Ｌ、Ｌ、Ｌ）に対してＤＶＧがＨ
となる。ＬＣＫ信号がＨでＤＰがＨのとき、（Ｌ、Ｈ、
Ｌ、Ｌ）に対してＤＲ１がＨとなり、（Ｌ、Ｌ、Ｌ、
Ｈ）に対してＤＲ３がＨとなる。ＬＣＫ信号がＨでＤＰ
がＬのとき、（Ｌ、Ｈ、Ｈ、Ｌ）に対してＤＲ２がＨと
なり、（Ｌ、Ｈ、Ｈ、Ｈ）に対してＤＲ４がＨとなる。When the other DP signal is H and the LCK signal is L, the 4-bit data latched by the logic circuit 71 is (H, L, L, L), (H, L, L, H), (H ,
(L, H, L), (H, L, H, H) (H, H, L, L)
(H, H, L, H), (H, H, H, L), (H, H,
H, H), each output D8 to D1 becomes H. L
When the CK signal is H, 4b latched by the logic circuit 71
DVG is H for it data (L, L, L, L)
Becomes When the LCK signal is H and DP is H, (L, H,
DR1 becomes H for (L, L), and (L, L, L,
DR3 becomes H with respect to H). LCK signal is H and DP
Is L, DR2 becomes H for (L, H, H, L) and DR4 becomes H for (L, H, H, H).
【００８６】出力Ｄ１乃至Ｄ８と同じく、出力ＤＶＧ、
ＤＶＲ１、ＤＶＲ２、ＤＶＲ３、ＤＶＲ４は、図１７に
示す電源回路４０Ａの出力電圧Ｖ１乃至Ｖ８、ＶＧ、Ｖ
Ｒ１、ＶＲ２、ＶＲ３、ＶＲ４の各出力端子に接続され
た各アナログスイッチをレベルシフタ（図１７参照）を
通じて制御する。そして、かかる電圧がＨのとき、対応
するアナログスイッチがオンとなりこのアナログスイッ
チを通して電源回路４０Ａの各電圧が出力される。As with the outputs D1 to D8, the outputs DVG,
DVR1, DVR2, DVR3, and DVR4 are output voltages V1 to V8, VG, and V of the power supply circuit 40A shown in FIG.
Each analog switch connected to each output terminal of R1, VR2, VR3, and VR4 is controlled through a level shifter (see FIG. 17). When the voltage is H, the corresponding analog switch is turned on, and each voltage of the power supply circuit 40A is output through the analog switch.
【００８７】具体的には、ｍ個のアナログスイッチ回路
ＷＸ１１乃至ＷＸｍ１において、例えば、アナログスイ
ッチ回路ＷＸ１１では、図１８にて図示左側から９個ま
でのアナログスイッチは、上記第１実施形態にて述べた
アナログスイッチ回路ＷＸ１の９個のアナログスイッチ
（図７参照）と同じ機能と果たす。また、アナログスイ
ッチ回路ＷＸ１１の残りの各アナログスイッチは、デコ
ーダ回路ＤＸ１１からの出力をレベルシフタＳＸ１１を
介し受け、切り換え駆動されて、電源回路４０Ａからの
電圧ＶＲ１、ＶＲ２、ＶＲ３、ＶＲ４を信号電極Ｘ１の
各信号電極部Ｘｒ、Ｘｇ、Ｘｂに付与して駆動する。More specifically, in the m analog switch circuits WX11 to WXm1, for example, in the analog switch circuit WX11, the nine analog switches from the left side in FIG. 18 are described in the first embodiment. It performs the same function as the nine analog switches (see FIG. 7) of the analog switch circuit WX1. The remaining analog switches of the analog switch circuit WX11 receive the output from the decoder circuit DX11 via the level shifter SX11 and are switched and driven, and the voltages VR1, VR2, VR3, and VR4 from the power supply circuit 40A are connected to the signal electrode X1. Each signal electrode unit Xr, Xg, Xb is applied and driven.
【００８８】その他の構成は上記第１実施形態と同様で
ある。このように構成した本第２実施形態において、上
記第１実施形態と同様に、画像データ信号がＬＣＫ信号
の立ち上がりに同期して各デコーダ回路ＤＸ１１乃至Ｄ
Ｘｍ１の論理回路７１にラッチされると、４ｂｉｔレジ
スタＲＸ１１乃至ＲＸ１ｍは、次の走査電極上に配列さ
れた画素の画像データを取り込み始める。The other structure is the same as that of the first embodiment. In the second embodiment configured as described above, similarly to the first embodiment, each of the decoder circuits DX11 to DX11 is synchronized with the rising edge of the LCK signal.
When latched by the Xm1 logic circuit 71, the 4-bit registers RX11 to RX1m start taking in the image data of the pixels arranged on the next scan electrode.
【００８９】従って、図２０にて示すタイミングチャー
トから容易に理解されるように、ＳＩＣ信号、ＳＴＤ信
号、ＬＣＫ信号、他方のＤＰ信号と画像データＤＡＰに
より、信号電極Ｘ１から信号電極Ｘｍに所定波形の電圧
が出力される。本第２実施形態では、上述のごとく、信
号電極Ｘ１乃至Ｘｍにかけて、各カラーフィルタ層１８
では、カラーフィルタ部Ｒ、カラーフィルタ部Ｇ及びカ
ラーフィルタ部Ｂの順で配置されている。また、電圧Ｖ
Ｒ１、ＶＲ２、ＶＲ３及びＶＲ４は、上述のごとく、カ
ラーフィルタ部Ｂの厚みを基準（即ち、電圧ＶＧを基
準）とし、各カラーフィルタ部Ｒ、Ｇ、Ｂの厚みの差を
考慮して定められている。Therefore, as easily understood from the timing chart shown in FIG. 20, a predetermined waveform is applied from signal electrode X1 to signal electrode Xm by the SIC signal, STD signal, LCK signal, the other DP signal and image data DAP. Is output. In the second embodiment, as described above, each color filter layer 18 extends over the signal electrodes X1 to Xm.
, The color filter unit R, the color filter unit G, and the color filter unit B are arranged in this order. Also, the voltage V
As described above, R1, VR2, VR3, and VR4 are determined based on the thickness of the color filter section B (that is, based on the voltage VG) and in consideration of the difference between the thicknesses of the respective color filter sections R, G, and B. ing.
【００９０】従って、カラーフィルタ部Ｂの画素群には
１パルス目に電圧ＶＧが印加される。カラーフィルタ部
Ｒの画素群には、１パルス目に正極性のリフレッシュ電
圧が印加される場合には、電圧ＶＲ３が印加され、負極
性のリフレッシュ電圧が印加される場合はＶＲ４（負極
性を有する）が印加される。また、カラーフィルタ部Ｇ
の画素群には、１パルス目に正極性のリフレッシュ電圧
が印加される場合には、電圧ＶＲ１が印加され、負極性
のリフレッシュ電圧が印加される場合には電圧ＶＲ２が
印加される（図２０参照）。Therefore, the voltage VG is applied to the pixel group of the color filter section B at the first pulse. A voltage VR3 is applied to the pixel group of the color filter unit R when a positive refresh voltage is applied at the first pulse, and VR4 (having a negative polarity) when a negative refresh voltage is applied. ) Is applied. The color filter section G
When a positive refresh voltage is applied at the first pulse, a voltage VR1 is applied to the pixel group, and a voltage VR2 is applied when a negative refresh voltage is applied to the pixel group (FIG. 20). reference).
【００９１】また、上記第１実施形態にて述べた電源回
路３０の出力電圧ＶＥと電源回路４０Ａの出力電圧ＶＧ
とを共通として、コントロール回路２０のＳＣＣ信号、
一方のＤＰ信号、ＤＲ信号とＬＣＫ信号、他方のＤＰ信
号とを同期させ、選択期間にある走査電極上に配列され
た画素の画像データを一選択期間前に画像データＤＡＰ
として入力することで、図２０にて示すリフレッシュ駆
動波形を実現している。Further, the output voltage VE of the power supply circuit 30 and the output voltage VG of the power supply circuit 40A described in the first embodiment are described.
And the SCC signal of the control circuit 20,
One of the DP signal and the DR signal is synchronized with the LCK signal and the other DP signal, and the image data of the pixels arranged on the scanning electrodes in the selection period is changed to the image data DAP one selection period ago.
, The refresh driving waveform shown in FIG. 20 is realized.
【００９２】この場合、例えば、負極性のリフレッシュ
電圧ＶＲＮ（図２０にて符号Ｐ参照）の発生に同期し
て、電圧ＶＧ、正極性の電圧ＶＲ３及びＶＲ１が、反強
誘電性液晶１０ｃの各透明電極部Ｘｂ、Ｘｒ、Ｘｇに対
応する各液晶部分に印加される。換言すれば、透明電極
部Ｘｂに対応する液晶部分には、ＶＲＮが印加され、透
明電極部Ｘｒに対応する液晶部分には、（ＶＲＮ−ＶＲ
３）が印加され、また、透明電極部Ｘｇに対応する液晶
部分には、（ＶＲＮ−ＶＲ１）が印加される。In this case, for example, in synchronization with the generation of the refresh voltage VRN of the negative polarity (see the symbol P in FIG. 20), the voltage VG, the voltages VR3 and VR1 of the positive polarity are changed to the respective voltages of the antiferroelectric liquid crystal 10c. The voltage is applied to each liquid crystal portion corresponding to the transparent electrode portions Xb, Xr, Xg. In other words, VRN is applied to the liquid crystal portion corresponding to the transparent electrode portion Xb, and (VRN-VR) is applied to the liquid crystal portion corresponding to the transparent electrode portion Xr.
3) is applied, and (VRN-VR1) is applied to the liquid crystal portion corresponding to the transparent electrode portion Xg.
【００９３】以上のようにして、信号電極駆動回路７０
からの出力の映像波形の１パルス目（図２０参照）に、
カラーフィルタ層１８の各カラーフィルタ部Ｒ、Ｇ、Ｂ
に対応する反強誘電性液晶１０ｃの各液晶部分の厚みの
差に応じた電圧を、液晶パネルの信号電極に印加するこ
とで、反強誘電性液晶１０ｃの各カラーフィルタ部Ｒ、
Ｇ、Ｂに対応する液晶部分への印加電界を均一にするよ
うに制御する。As described above, the signal electrode driving circuit 70
In the first pulse (see FIG. 20) of the video waveform output from
Each color filter portion R, G, B of the color filter layer 18
Is applied to the signal electrode of the liquid crystal panel by applying a voltage corresponding to the difference in the thickness of each liquid crystal portion of the antiferroelectric liquid crystal 10c corresponding to each color filter portion R,
The electric field applied to the liquid crystal portion corresponding to G and B is controlled to be uniform.
【００９４】その結果、上記第１実施形態と同様に、リ
フレッシュパルスとともに極性反転する際に極性反転前
と同じ明るさとすることができる。これにより、カラ−
フィルタ層１８の各カラーフィルタ部Ｒ、Ｇ、Ｂの厚み
が異なっても、上記第１実施形態にて述べた作用効果を
損なうこと無く、液晶パネルの表示のちらつきを防止す
ることができる。As a result, as in the first embodiment, when the polarity is inverted together with the refresh pulse, the same brightness as before the polarity inversion can be obtained. As a result, the color
Even if the thickness of each color filter portion R, G, B of the filter layer 18 is different, it is possible to prevent the display flicker of the liquid crystal panel without impairing the operation and effect described in the first embodiment.
【００９５】このような作用効果につき詳述すると、図
１７に示すように、カラーフイルタ層１８の各カラーフ
ィルタ部Ｒ、Ｇ、Ｂの厚みが異なる場合、上述のごと
く、各カラーフィルタ部Ｒ、Ｇ、Ｂに対応する反強誘電
性液晶１０ｃの各液晶部分の厚みが異なる。このため、
液晶パネルの外部から同じ電圧を加えても、反強誘電性
液晶１０ｃに印加される電界は、各カラーフィルタ部
Ｒ、Ｇ、Ｂで異なってしまう。その結果、各カラーフィ
ルタ部Ｒ、Ｇ、Ｂ間で反強誘電性液晶１０ｃの応答が異
なってしまうため、リフレッシュパルスとともに極性反
転する際に極性反転前の明るさに戻らない画素が発生し
てしまう。The operation and effect will be described in detail. As shown in FIG. 17, when the thickness of each of the color filter portions R, G, and B of the color filter layer 18 is different, as described above, each of the color filter portions R, G The thickness of each liquid crystal portion of the antiferroelectric liquid crystal 10c corresponding to G and B is different. For this reason,
Even if the same voltage is applied from the outside of the liquid crystal panel, the electric field applied to the antiferroelectric liquid crystal 10c differs in each of the color filter units R, G, and B. As a result, since the response of the antiferroelectric liquid crystal 10c differs between the color filter units R, G, and B, when the polarity is inverted together with the refresh pulse, pixels that do not return to the brightness before the polarity inversion occur. I will.
【００９６】このような現象の発生を防止するため、図
２０に示すような波形にて液晶パネルを駆動した。当該
波形は、上記第１実施形態の映像波形の１パルス目に各
カラーフィルタ部Ｒ、Ｇ、Ｂの画素の液晶部分の厚みの
差に応じた電圧を印加するようにしたものである。この
ような構成の駆動波形にすると、各液晶部分に印加され
る電界が均一になるように外部から印加する電圧を制御
できるため、上述のごとく、保持電圧がリフレッシュパ
ルスとともに極性反転する際に極性反転前と同じ明るさ
とすることができる。In order to prevent the occurrence of such a phenomenon, the liquid crystal panel was driven with a waveform as shown in FIG. This waveform is such that a voltage corresponding to the difference in thickness between the liquid crystal portions of the pixels of each of the color filter units R, G, and B is applied to the first pulse of the video waveform of the first embodiment. With the drive waveform having such a configuration, the voltage applied from the outside can be controlled so that the electric field applied to each liquid crystal portion becomes uniform. As described above, the polarity is generated when the holding voltage is inverted with the refresh pulse. The same brightness as before inversion can be obtained.
【００９７】なお、本第２実施形態ではカラーフィルタ
部Ｂの画素群に中心電圧ＶＧが印加されるように記載し
たが、ＶＧを印加するのはカラーフィルタＧ或いはカラ
ーフィルタ部Ｒの画素群に中心電圧ＶＧを印加するよう
にしてもよい。また、電源レベルをもう一つ増やしてカ
ラーフィルタ部ＲＧＢの各々の画素群に正負の極性に対
応した２つのレベルを割り当ててもよい。In the second embodiment, the center voltage VG is applied to the pixel group of the color filter section B. However, VG is applied to the pixel group of the color filter G or the color filter section R. The center voltage VG may be applied. Alternatively, two levels corresponding to positive and negative polarities may be assigned to each pixel group of the color filter unit RGB by increasing the power supply level by one.
【００９８】また、本発明の実施にあたっては、保持期
間におけるリフレッシュパルス電圧の印加回数は、８回
に限ることなく、適宜変更して実施してもよい。この場
合、複数条の走査電極のうちの一走査電極に対応した隣
り合う両保持期間のうち先の保持期間における保持電圧
の最後の極性を、直後の保持期間における保持電圧の最
初の極性と異なるようにする。これにより、表示の焼き
付き防止に要する反強誘電性液晶の交流駆動を確保しつ
つ、上記実施の形態にて述べたリフレッシュパルス電圧
の印加による作用効果を達成できる。Further, in practicing the present invention, the number of times of application of the refresh pulse voltage during the holding period is not limited to eight, and may be changed as appropriate. In this case, the last polarity of the holding voltage in the previous holding period of the two adjacent holding periods corresponding to one scanning electrode of the plurality of scanning electrodes is different from the first polarity of the holding voltage in the immediately subsequent holding period. To do. This makes it possible to achieve the operation and effect of the application of the refresh pulse voltage described in the above-described embodiment, while securing the AC driving of the antiferroelectric liquid crystal required for preventing image burn-in of the display.
【００９９】また、本発明の実施にあたっては、上記各
実施形態に限ることなく、複数の走査電極のうちの一走
査電極に対応した保持期間における保持電圧の極性が、
上記一走査電極に隣り合う走査電極に対応した保持期間
における保持電圧の極性とは、上記選択期間の繰り返し
周期の半分以上にて異なるようにして実施するようにし
てもよい。In practicing the present invention, the polarity of the holding voltage in the holding period corresponding to one of the plurality of scanning electrodes is not limited to the above embodiments.
The polarity of the holding voltage in the holding period corresponding to the scanning electrode adjacent to the one scanning electrode may be different from the polarity of the holding voltage in at least half of the repetition cycle of the selection period.
【０１００】これにより、保持電圧の極性切り換え周期
を、フィールド反転方式に比べて見かけ上速くすること
ができ、その結果、上記実施形態にて述べたリフレッシ
ュパルス電圧の印加による作用効果を確保しつつ、保持
電圧の極性切り換え周期に起因する表示のちらつきを防
止できる。また、本発明の実施にあたり、上記実施の形
態のハードロジック構成は、マイクロコンピュータのフ
ローチャートにより実現するようにしてもよい。As a result, the polarity switching period of the holding voltage can be made apparently faster than that of the field inversion method. As a result, the operation and effect by the application of the refresh pulse voltage described in the above embodiment can be secured. In addition, it is possible to prevent the display from flickering due to the polarity switching cycle of the holding voltage. In implementing the present invention, the hardware logic configuration of the above embodiment may be realized by a flowchart of a microcomputer.
【図１】本発明に係るマトリクス型液晶表示装置の第１
実施形態を示す全体構成図である。FIG. 1 is a first view of a matrix type liquid crystal display device according to the present invention.
1 is an overall configuration diagram showing an embodiment.
【図２】図１の液晶パネルの断面図である。FIG. 2 is a cross-sectional view of the liquid crystal panel of FIG.
【図３】図１の液晶パネルにおける画素の模式的例示図
である。FIG. 3 is a schematic illustration of a pixel in the liquid crystal panel of FIG. 1;
【図４】図１の走査電極駆動回路の具体的回路図であ
る。FIG. 4 is a specific circuit diagram of the scan electrode drive circuit of FIG.
【図５】図４のデコーダ回路の詳細回路図である。FIG. 5 is a detailed circuit diagram of the decoder circuit of FIG. 4;
【図６】図４の走査電極駆動回路の動作を説明するため
のタイミングチャートである。FIG. 6 is a timing chart for explaining the operation of the scan electrode drive circuit of FIG. 4;
【図７】図１の信号電極駆動回路の具体的回路図であ
る。FIG. 7 is a specific circuit diagram of the signal electrode drive circuit of FIG. 1;
【図８】図７のデコーダ回路の詳細回路図である。8 is a detailed circuit diagram of the decoder circuit of FIG.
【図９】図７の信号電極駆動回路の動作を説明するため
のタイミングチャートである。FIG. 9 is a timing chart for explaining the operation of the signal electrode drive circuit of FIG. 7;
【図１０】図１の液晶表示装置の動作を説明するための
タイミングチャートである。FIG. 10 is a timing chart for explaining the operation of the liquid crystal display device of FIG.
【図１１】画素Ｇi,1 が明表示の場合の駆動電圧波形を
示すタイミングチャートである。FIG. 11 is a timing chart showing a drive voltage waveform when a pixel Gi, 1 performs bright display.
【図１２】画素Ｇi,2 が暗表示の場合の駆動電圧波形を
示すタイミングチャートである。FIG. 12 is a timing chart showing a drive voltage waveform when a pixel Gi, 2 performs dark display.
【図１３】画素Ｇi,3 が明表示の場合の駆動電圧波形を
示すタイミングチャートである。FIG. 13 is a timing chart showing a drive voltage waveform when a pixel Gi, 3 performs bright display.
【図１４】第１フィールドの一部における明表示画素に
印加される駆動電圧波形及び反強誘電性液晶の透過光強
度特性を示すタイミングチャートである。FIG. 14 is a timing chart showing a driving voltage waveform applied to a bright display pixel and a transmitted light intensity characteristic of an antiferroelectric liquid crystal in a part of a first field.
【図１５】第１フィールドの一部における暗表示画素に
印加される駆動電圧波形及び反強誘電性液晶の透過光強
度特性を示すタイミングチャートである。FIG. 15 is a timing chart showing a driving voltage waveform applied to a dark display pixel in a part of the first field and a transmitted light intensity characteristic of the antiferroelectric liquid crystal.
【図１６】本発明の第２実施形態を示す全体構成図であ
る。FIG. 16 is an overall configuration diagram showing a second embodiment of the present invention.
【図１７】図１６の液晶パネルの断面図である。17 is a sectional view of the liquid crystal panel of FIG.
【図１８】図１６の信号電極駆動回路の具体的部分回路
図である。18 is a specific partial circuit diagram of the signal electrode drive circuit of FIG.
【図１９】図１８のデコーダ回路の詳細回路図である。19 is a detailed circuit diagram of the decoder circuit of FIG.
【図２０】図１９の信号電極駆動回路の動作を説明する
ためのタイミングチャートである。20 is a timing chart for explaining the operation of the signal electrode drive circuit of FIG.
【図２１】反強誘電性液晶の電圧に対する応答時間特性
を示すグラフである。FIG. 21 is a graph showing a response time characteristic of an antiferroelectric liquid crystal with respect to a voltage.
【図２２】反強誘電性液晶の画素に対応する部分のリフ
レッシュパルス電圧印加における状態を示す模式図であ
る。FIG. 22 is a schematic diagram showing a state when a refresh pulse voltage is applied to a portion corresponding to a pixel of an antiferroelectric liquid crystal.
１０、１０Ａ…液晶パネル、１０ｃ…反強誘電性液晶、
１２、１８…カラーフィルタ層、Ｒ、Ｇ、Ｂ…カラーフ
ィルタ部、２０…コントロール回路、３０、４０、４０
Ａ…電源回路、５０…走査電極駆動回路、６０、７０…
信号電極駆動回路、ＤＸ１乃至ＤＸｍ、ＤＸ１１乃至Ｄ
Ｘｍ１、ＤＹ１乃至ＤＹｎ…デコーダ回路、ＲＸ１乃至
ＲＸｍ…３ｂｉｔレジスタ、ＲＹ１乃至ＲＹｎ…２ｂｉ
ｔレジスタ、ＳＹ１乃至ＳＹｎ、ＳＹ１１乃至ＳＹｎ１
…レベルシフタ、ＷＸ１乃至ＷＸｍ、ＷＸ１１乃至ＷＸ
ｍ１、ＷＹ１乃至ＷＹｎ…アナログスイッチ回路、Ｘ１
乃至Ｘｍ…信号電極、Ｙ１乃至Ｙｎ…走査電極、Ｘｒ、
Ｘｇ、Ｘｂ、Ｙｒ、Ｙｇ、Ｙｂ…透明電極部。10, 10A: liquid crystal panel, 10c: antiferroelectric liquid crystal,
12, 18: color filter layer, R, G, B: color filter section, 20: control circuit, 30, 40, 40
A: power supply circuit, 50: scan electrode drive circuit, 60, 70 ...
Signal electrode drive circuit, DX1 to DXm, DX11 to D
Xm1, DY1 to DYn... Decoder circuit, RX1 to RXm... 3 bit register, RY1 to RYn.
t register, SY1 to SYn, SY11 to SYn1
... Level shifters, WX1 to WXm, WX11 to WX
m1, WY1 to WYn... analog switch circuit, X1
To Xm: signal electrode, Y1 to Yn: scanning electrode, Xr,
Xg, Xb, Yr, Yg, Yb ... Transparent electrode part.
Claims (4)
条の信号電極（Ｘ１乃至Ｘｍ）によりｎ×ｍ個の画素を
形成してなるとともに前記各走査電極又は各信号電極に
それぞれ沿いカラーフィルタ層（１２、１８）を形成し
てなる液晶パネル（１０、１０Ａ）と、 前記ｎ条の走査電極を走査しながらこれら走査電極上の
画素に画像データを書き込む選択期間を確保するととも
に前記走査される走査電極に保持電圧を少なくとも一回
極性反転させながら印加して当該走査電極上の画素の状
態を保持する保持期間を確保するように制御動作する走
査電極駆動制御手段（２０、３０、５０）と、 この走査電極駆動制御手段による走査と同期して、前記
複数条の信号電極に対し前記画像データを信号電圧とし
て印加するように制御動作する信号電極駆動制御手段
（２０、４０、６０、７０）とを備え、 前記走査電極駆動制御手段及び信号電極駆動制御手段の
両制御動作に応じて前記複数の画素によりマトリクス表
示するようにしたマトリクス型液晶表示装置であって、 前記各走査電極及び各信号電極が、それぞれ、複数条の
電極部（Ｙｒ、Ｙｇ、Ｙｂ、Ｘｒ、Ｘｇ、Ｘｂ）からな
り、 前記各カラーフィルタ層（１２、１８）が、それぞれ、
前記各走査電極又は各信号電極の複数条の電極部に沿い
形成した複数条のカラーフィルタ部（Ｒ、Ｇ、Ｂ）から
なり、 前記走査電極駆動制御手段が、前記保持電圧の極性を反
転させる際、前記走査される走査電極に前記保持電圧よ
りも高いリフレッシュ電圧を印加するようになってお
り、 また、前記信号電極駆動制御手段が、前記リフレッシュ
電圧の発生に同期して、前記各カラーフィルタ部に対応
する前記液晶の各液晶部分への印加電圧を均一にするよ
うに、前記各信号電極の各対応電極部への印加電圧を制
御するマトリクス型液晶表示装置。1. An n scanning electrode (Y1 to Yn) and m scanning electrodes
A liquid crystal panel (10) in which n × m pixels are formed by the striped signal electrodes (X1 to Xm) and color filter layers (12, 18) are formed along the scanning electrodes or the signal electrodes, respectively. 10A), while scanning the n scan electrodes, securing a selection period for writing image data to pixels on these scan electrodes, and applying a holding voltage to the scanned scan electrodes while inverting the polarity at least once. Scanning electrode drive control means (20, 30, 50) which performs control operation so as to secure a holding period for holding a state of a pixel on the scan electrode; and in synchronization with scanning by the scan electrode drive control means, Signal electrode drive control means (20, 40, 60, 70) for controlling to apply the image data as signal voltages to the plurality of signal electrodes; A matrix liquid crystal display device configured to perform a matrix display by the plurality of pixels according to both control operations of a scan electrode drive control unit and a signal electrode drive control unit, wherein each of the scan electrodes and each of the signal electrodes are respectively Each of the color filter layers (12, 18) includes a plurality of electrode portions (Yr, Yg, Yb, Xr, Xg, Xb).
A plurality of color filter portions (R, G, B) formed along a plurality of electrode portions of the scanning electrodes or the signal electrodes; and the scanning electrode drive control means inverts the polarity of the holding voltage. At this time, a refresh voltage higher than the holding voltage is applied to the scanning electrodes to be scanned, and the signal electrode drive control means controls the color filters in synchronization with the generation of the refresh voltage. A matrix type liquid crystal display device which controls a voltage applied to each corresponding electrode portion of each signal electrode so as to equalize an applied voltage to each liquid crystal portion of the liquid crystal corresponding to the portion.
条の信号電極（Ｘ１乃至Ｘｍ）によりｎ×ｍ個の画素を
形成してなるとともに前記各走査電極又は各信号電極に
それぞれ沿いカラーフィルタ層（１２、１８）を形成し
てなる液晶パネル（１０、１０Ａ）と、 前記ｎ条の走査電極を走査しながらこれら走査電極上の
画素に画像データを書き込む選択期間を確保するととも
に前記走査される走査電極に保持電圧を少なくとも一回
極性反転させながら印加して当該走査電極上の画素の状
態を保持する保持期間を確保するように制御動作する走
査電極駆動制御手段（２０、３０、５０）と、 この走査電極駆動制御手段による走査と同期して、前記
複数条の信号電極に対し前記画像データを信号電圧とし
て印加するように制御動作する信号電極駆動制御手段
（２０、４０、６０、７０）とを備え、 前記走査電極駆動制御手段及び信号電極駆動制御手段の
両制御動作に応じて前記複数の画素によりマトリクス表
示するようにしたマトリクス型液晶表示装置であって、 前記各走査電極及び各信号電極が、それぞれ、複数条の
電極部（Ｙｒ、Ｙｇ、Ｙｂ、Ｘｒ、Ｘｇ、Ｘｂ）からな
り、 前記各カラーフィルタ層（１２、１８）が、それぞれ、
前記各走査電極又は各信号電極の複数条の電極部に沿い
形成した複数条のカラーフィルタ部（Ｒ、Ｇ、Ｂ）から
なり、 前記走査電極駆動制御手段が、前記保持電圧の極性を反
転させる際、前記走査される走査電極に前記保持電圧よ
りも高いリフレッシュ電圧を印加するようになってお
り、 また、前記信号電極駆動制御手段が、前記各カラーフィ
ルタ部に対応する前記液晶の各液晶部分への印加電圧を
これら各液晶部分の厚みの差に応じて均一にするように
前記リフレッシュ電圧を補正する各制御電圧を形成し
て、これら各制御電圧を、前記保持電圧の極性を反転さ
せる際に、前記各信号電極の各対応電極部に印加するマ
トリクス型液晶表示装置。2. An n-number of scanning electrodes (Y1 to Yn) and m
A liquid crystal panel (10) in which n × m pixels are formed by the striped signal electrodes (X1 to Xm) and color filter layers (12, 18) are formed along the scanning electrodes or the signal electrodes, respectively. 10A), while scanning the n scan electrodes, securing a selection period for writing image data to pixels on these scan electrodes, and applying a holding voltage to the scanned scan electrodes while inverting the polarity at least once. Scanning electrode drive control means (20, 30, 50) which performs control operation so as to secure a holding period for holding a state of a pixel on the scan electrode; and in synchronization with scanning by the scan electrode drive control means, Signal electrode drive control means (20, 40, 60, 70) for controlling to apply the image data as signal voltages to the plurality of signal electrodes; A matrix liquid crystal display device configured to perform a matrix display by the plurality of pixels according to both control operations of a scan electrode drive control unit and a signal electrode drive control unit, wherein each of the scan electrodes and each of the signal electrodes are respectively Each of the color filter layers (12, 18) includes a plurality of electrode portions (Yr, Yg, Yb, Xr, Xg, Xb).
A plurality of color filter portions (R, G, B) formed along a plurality of electrode portions of the scanning electrodes or the signal electrodes; and the scanning electrode drive control means inverts the polarity of the holding voltage. At this time, a refresh voltage higher than the holding voltage is applied to the scanning electrodes to be scanned, and the signal electrode drive control means controls each liquid crystal portion of the liquid crystal corresponding to each color filter portion. When each control voltage for correcting the refresh voltage is formed so as to make the applied voltage to the liquid crystal portions uniform according to the difference in thickness between these liquid crystal portions, these control voltages are used to invert the polarity of the holding voltage. A matrix-type liquid crystal display device for applying a voltage to each corresponding electrode portion of each signal electrode.
態、正極側強誘電状態及び負極側強誘電状態となる反強
誘電性液晶（１０ｃ）であり、 前記走査電極駆動制御手段による前記リフレッシュ電圧
の印加期間が、前記両強誘電状態間の応答を達成し前記
反強誘電状態から前記強誘電状態への応答を達成しない
期間であり、 また、前記信号電極駆動制御手段が、前記各信号電極の
各対応電極部への印加電圧の制御にあたり、前記各カラ
ーフィルタ部に対応する前記反強誘電性液晶の各液晶部
分への印加電圧をこれら各液晶部分の厚さの一つを基準
として均一にすることを特徴とする請求項１に記載のマ
トリクス型液晶表示装置。3. The liquid crystal is an antiferroelectric liquid crystal (10c) that changes into an antiferroelectric state, a positive-side ferroelectric state, and a negative-side ferroelectric state according to an applied voltage. The application period of the refresh voltage is a period in which a response between the two ferroelectric states is achieved and a response from the antiferroelectric state to the ferroelectric state is not achieved, and the signal electrode drive control unit includes: In controlling the voltage applied to each corresponding electrode portion of the signal electrode, the voltage applied to each liquid crystal portion of the antiferroelectric liquid crystal corresponding to each color filter portion is based on one of the thicknesses of these liquid crystal portions. The matrix type liquid crystal display device according to claim 1, wherein the matrix type liquid crystal display device is made uniform.
態、正極側強誘電状態及び負極側強誘電状態となる反強
誘電性液晶（１０ｃ）であり、 前記走査電極駆動制御手段による前記リフレッシュ電圧
の印加期間が、前記両強誘電状態間の応答を達成し前記
反強誘電状態から前記強誘電状態への応答を達成しない
期間であり、 また、前記各制御電圧が、前記各カラーフィルタ部に対
応する前記反強誘電性液晶の各液晶部分の厚みの一つを
基準に形成されていることを特徴とする請求項２に記載
のマトリクス型液晶表示装置。4. The liquid crystal is an antiferroelectric liquid crystal (10c) that changes into an antiferroelectric state, a positive-side ferroelectric state, and a negative-side ferroelectric state according to an applied voltage, and The refresh voltage application period is a period during which a response between the two ferroelectric states is achieved and a response from the anti-ferroelectric state to the ferroelectric state is not achieved. 3. The matrix type liquid crystal display device according to claim 2, wherein each of the liquid crystal portions of the antiferroelectric liquid crystal corresponding to a portion is formed based on one of the thicknesses.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9160290A JPH116993A (en) | 1997-06-17 | 1997-06-17 | Matrix type liquid crystal display device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9160290A JPH116993A (en) | 1997-06-17 | 1997-06-17 | Matrix type liquid crystal display device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH116993A true JPH116993A (en) | 1999-01-12 |
Family
ID=15711795
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9160290A Pending JPH116993A (en) | 1997-06-17 | 1997-06-17 | Matrix type liquid crystal display device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH116993A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005530201A (en) * | 2002-06-13 | 2005-10-06 | イー−インク コーポレイション | Method for driving electro-optic display device |
| US10319314B2 (en) | 1999-04-30 | 2019-06-11 | E Ink Corporation | Methods for driving electro-optic displays, and apparatus for use therein |
| US11250794B2 (en) | 2004-07-27 | 2022-02-15 | E Ink Corporation | Methods for driving electrophoretic displays using dielectrophoretic forces |
-
1997
- 1997-06-17 JP JP9160290A patent/JPH116993A/en active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10319314B2 (en) | 1999-04-30 | 2019-06-11 | E Ink Corporation | Methods for driving electro-optic displays, and apparatus for use therein |
| JP2005530201A (en) * | 2002-06-13 | 2005-10-06 | イー−インク コーポレイション | Method for driving electro-optic display device |
| JP4651383B2 (en) * | 2002-06-13 | 2011-03-16 | イー インク コーポレイション | Method for driving electro-optic display device |
| US11250794B2 (en) | 2004-07-27 | 2022-02-15 | E Ink Corporation | Methods for driving electrophoretic displays using dielectrophoretic forces |
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