JPH1168110A - Manufacture of display - Google Patents
Manufacture of displayInfo
- Publication number
- JPH1168110A JPH1168110A JP23172497A JP23172497A JPH1168110A JP H1168110 A JPH1168110 A JP H1168110A JP 23172497 A JP23172497 A JP 23172497A JP 23172497 A JP23172497 A JP 23172497A JP H1168110 A JPH1168110 A JP H1168110A
- Authority
- JP
- Japan
- Prior art keywords
- short ring
- active matrix
- thin film
- short
- matrix circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Liquid Crystal (AREA)
- Thin Film Transistor (AREA)
Abstract
Description
【０００１】[0001]
【発明が属する技術分野】本発明は、薄膜トランジスタ
（ＴＦＴ）を用いたアクティブマトリクス型の液晶表示
装置およびその作製方法に関し、特に工程中に発生する
静電気とプラズマ放電による破壊防止に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an active matrix type liquid crystal display device using thin film transistors (TFTs) and a method of manufacturing the same, and more particularly to prevention of destruction due to static electricity and plasma discharge generated during the process.
【０００２】[0002]
【従来の技術】従来より、周辺駆動回路を内蔵したアク
ティブマトリクス型の液晶表示装置が知られている。こ
れは、薄膜トランジスタ（ＴＦＴ）で構成される画素領
域でなるアクティブマトリクス回路と、同様に薄膜トラ
ンジスタ（ＴＦＴ）で構成される周辺駆動回路とを基板
上に集積化した構成を有している。2. Description of the Related Art Conventionally, an active matrix type liquid crystal display device having a built-in peripheral driving circuit has been known. This has a configuration in which an active matrix circuit composed of a pixel region composed of a thin film transistor (TFT) and a peripheral driving circuit similarly composed of a thin film transistor (TFT) are integrated on a substrate.
【０００３】年々、生産性を上げるために、加工基板の
大型化が進み、最近では５５０×６５０ｍｍのガラス基
板が主流になっている。今後もさらなる基板の大型化が
進むと考えられている。基板が大型化することで、１枚
の大型基板（シート）で複数のパネルが作製できる（多
面取り）ため、生産性が向上する。基板にガラス基板や
石英基板を用いる場合、その絶縁性が高く、プラズマＣ
ＶＤ成膜、スパッタ成膜、ドライエッチング等の工程に
おいて、アンテナ効果により各層間、パターン間での電
位差が生じやすい。また、基板位置決めや、搬送するだ
けでも静電気が発生してしまい、素子が破壊される。[0003] In order to increase productivity year by year, the size of a processed substrate has been increasing, and recently, a 550 x 650 mm glass substrate has become mainstream. It is thought that the size of the substrate will further increase in the future. By increasing the size of the substrate, a plurality of panels can be manufactured with one large substrate (sheet) (multi-paneling), so that productivity is improved. When a glass substrate or a quartz substrate is used as the substrate, its insulating property is high and the plasma C
In processes such as VD film formation, sputter film formation, and dry etching, a potential difference easily occurs between layers and between patterns due to an antenna effect. In addition, static electricity is generated even when the substrate is simply positioned or transported, and the element is destroyed.
【０００４】従来のアクティブマトリクス型の液晶表示
装置を作製する際において、基板上に形成された配線パ
ターンの構成を図１に示す。従来では、図１のように、
上記静電破壊を防止する目的で、全てのゲート走査線
（または信号線）を低抵抗の共通配線でショートさせる
方法（いわゆるショートリング）が使われている。通
常、ショートリングは、個々のパネルに分割する際に除
去する。FIG. 1 shows a configuration of a wiring pattern formed on a substrate when a conventional active matrix type liquid crystal display device is manufactured. Conventionally, as shown in FIG.
In order to prevent the electrostatic breakdown, a method of short-circuiting all gate scanning lines (or signal lines) with a low-resistance common wiring (a so-called short ring) is used. Normally, short rings are removed when dividing into individual panels.
【０００５】図１のような構成をとることで、基板の位
置決めや、基板を搬送する際の摩擦等による蓄積型の静
電気に対して十分な吸収効果が望める。しかしながら、
プラズマ工程等において、突発的な静電気が発生した場
合、従来のショートリング構造では素子の破壊が十分防
止できず、隣合うパネルのショートリングが共通配線で
接続されているので、複数のパネルが連続的に破壊され
ることが問題となっている。By adopting the configuration shown in FIG. 1, a sufficient absorption effect can be expected with respect to the accumulation of static electricity due to the positioning of the substrate and the friction during the transfer of the substrate. However,
When sudden static electricity is generated in the plasma process, etc., the conventional short ring structure cannot prevent the destruction of the element sufficiently, and the short rings of adjacent panels are connected by common wiring, so that multiple panels are connected continuously. Is a problem.
【０００６】[0006]
【発明が解決しようとする課題】アクティブマトリクス
型の液晶表示装置を作製する際において、静電気の発生
の代表的な形態としては、以下の３つが挙げられる。In manufacturing an active matrix type liquid crystal display device, there are the following three typical forms of generation of static electricity.
【０００７】第１の形態は、摩擦等の蓄積型静電気によ
るものである。アクティブマトリクス型の液晶表示装置
を作製する際においては、使用される基板の絶縁性が高
いため、基板の位置決めや、基板を搬送する際に摩擦が
生じて静電気が蓄積される。また、装置の帯電している
部分に基板が接触した時にも静電気が発生する。このよ
うに基板の端部から静電気が発生するので、基板の中央
部よりも基板の端部に近いパネルが破壊されやすい。The first mode is based on accumulation type static electricity such as friction. When an active matrix type liquid crystal display device is manufactured, friction is generated when the substrate is used or when the substrate is transported because static insulation of the substrate used is high, and static electricity is accumulated. Also, static electricity is generated when the substrate comes into contact with a charged portion of the device. Since static electricity is generated from the edge of the substrate as described above, a panel closer to the edge of the substrate than the center of the substrate is easily broken.
【０００８】第２の形態は、外部からの静電パルスによ
るものである。まず、プラズマＣＶＤ法による薄膜の成
膜時やＲＩＥ法によるプラズマエッチング時において、
局在的な放電が起こる。この局在的な放電の結果、特定
の微小な部分に高電圧が瞬間的に加わる。この時、配線
の一部分に局在的に電圧が誘起され、静電パルスが発生
する。この静電パルスは瞬間的に発生するものであり、
その誘起される静電パルスは急峻なものとなる。また、
プラズマ装置のＲＦ電源をＯＮ／ＯＦＦする瞬間にも静
電気は発生する。The second mode is based on an external electrostatic pulse. First, when forming a thin film by the plasma CVD method or plasma etching by the RIE method,
Local discharge occurs. As a result of this localized discharge, a high voltage is momentarily applied to a specific minute portion. At this time, a voltage is locally induced in a part of the wiring, and an electrostatic pulse is generated. This electrostatic pulse is instantaneous,
The induced electrostatic pulse becomes steep. Also,
Static electricity is also generated at the moment when the RF power supply of the plasma device is turned on / off.
【０００９】第３の形態は、プラズマ誘起による静電気
の発生によるものである。これは、成膜やエッチング等
のプラズマが用いられる工程において、プラズマの状態
（プラズマ電位、自己バイアス、基板電位）、基板上の
配線の導電性、配線パターン形状の不均一性（面積の違
いや段差）に起因する。特に、配線面積の大きな箇所に
プラズマアンテナ効果による静電気が発生しやすいた
め、隣合う配線間に電位差を生じる。 また、プラズマ
放電中に隣合う配線同士間、または異なる積層間形成さ
れた配線間に局在的な電位差が蓄積的または瞬間的に誘
起される。また、プラズマ放電が不安定な時にも、ア─
ク放電等が生じて静電気が発生する。A third mode is based on the generation of static electricity induced by plasma. This is because, in a process in which plasma is used, such as film formation and etching, the state of plasma (plasma potential, self-bias, substrate potential), the conductivity of wiring on the substrate, and the unevenness of the wiring pattern shape (difference in area and Step). In particular, static electricity due to the plasma antenna effect is easily generated in a portion having a large wiring area, so that a potential difference occurs between adjacent wirings. In addition, a local potential difference is accumulated or instantaneously induced between adjacent wirings or between wirings formed between different layers during plasma discharge. Also, when the plasma discharge is unstable,
Discharge occurs and static electricity is generated.
【００１０】以上３つの主な静電気発生形態により、静
電破壊が引き起こされて素子が破壊される。その素子破
壊の形態としては以下に詳述する。[0010] The above three main forms of static electricity generation cause electrostatic breakdown and destroy the element. The form of the element destruction will be described in detail below.
【００１１】第１の破壊形態は、コンタクト不良であ
る。発生した静電パルスに起因して、薄膜トランジスタ
と配線（または電極）のコンタクト部分に瞬間的に大電
流が流れる。この瞬間的な大電流が流れることにより、
コンタクト部分が高い温度に発熱する。そしてこのこと
により、コンタクトが破壊される。このコンタクトの破
壊は永久的なものであり、一般には修復は困難である。The first mode of destruction is a contact failure. Due to the generated electrostatic pulse, a large current instantaneously flows in a contact portion between the thin film transistor and a wiring (or an electrode). This instantaneous large current flows,
The contact generates heat at a high temperature. This will destroy the contacts. This destruction of the contacts is permanent and is generally difficult to repair.
【００１２】第２の破壊形態は、絶縁膜の破壊である。
絶縁膜の破壊は、静電パルスに起因する瞬間的な大電流
が配線や電極に流れることにより、本来絶縁機能を維持
しなければならない絶縁膜に局在的な強電界が加わり、
その部分において絶縁性が局在的に破壊されることによ
る。この絶縁性の破壊も永久的なものであり、一般には
修復が困難である。The second mode of destruction is the destruction of an insulating film.
The breakdown of the insulating film is caused by a local strong electric field applied to the insulating film, which must originally maintain the insulating function, due to the instantaneous large current caused by the electrostatic pulse flowing through the wiring and electrodes,
This is due to the local destruction of the insulation at that portion. This dielectric breakdown is also permanent and is generally difficult to repair.
【００１３】第３の破壊形態は、薄膜トランジスタのジ
ャンクション（ＰＩ接合やＮＩ接合）に対する損傷であ
る。この局在的な電位差は、同一層の導電性パターン同
士間、または、導電性パターンと他の積層の導電性のパ
ターンとの間、または、導電性パターンと絶縁基板との
間で局在的な放電を引き起こす。そしてこのことに起因
して薄膜トランジスタのソース／ドレインジャンクショ
ンに損傷が与えられ、薄膜トランジスタの動作不良また
は信頼性劣化が生じる。The third type of damage is damage to the junction (PI junction or NI junction) of the thin film transistor. This localized potential difference is localized between the conductive patterns of the same layer, between the conductive pattern and the conductive pattern of another layer, or between the conductive pattern and the insulating substrate. Cause a severe discharge. Then, the source / drain junction of the thin film transistor is damaged due to this, and an operation failure or reliability deterioration of the thin film transistor occurs.
【００１４】この局在的な放電による薄膜トランジスタ
のジャンクションに対する損傷は、加熱処理等によって
修復することができる場合がある。従ってこの場合の不
良は半永久的なものと見ることができる。In some cases, damage to the junction of the thin film transistor due to the local discharge can be repaired by heat treatment or the like. Therefore, the failure in this case can be regarded as semi-permanent.
【００１５】以下に示すように、静電破壊された程度に
よっても、３つの現象がある。 一般的には修復が困難である永久的な破壊現象 加熱処理等によって修復する半永久的な破壊現象 時間の経過により破壊する潜在的な破壊現象 これらの破壊現象は、いずれも動作不良、ＴＦＴ特性劣
化、装置の信頼性の低下を引き起こしている。As described below, there are three phenomena depending on the degree of electrostatic breakdown. Permanent destructive phenomena that are generally difficult to repair Semi-permanent destructive phenomena that are repaired by heat treatment, etc. Potential destructive phenomena that break down over time , Causing a decrease in the reliability of the device.
【００１６】また、上記静電気による破壊は、アクティ
ブマトリクス型の液晶表示装置の生産歩留まりを低下さ
せる大きな要因となっている。Further, the destruction due to the static electricity is a major factor that lowers the production yield of the active matrix type liquid crystal display device.
【００１７】本発明は上記問題点を解決し、アクティブ
マトリクス型の液晶表示装置の生産歩留まり及び信頼性
を向上させることを課題とする。An object of the present invention is to solve the above problems and improve the production yield and reliability of an active matrix type liquid crystal display device.
【００１８】[0018]
【課題を解決するための手段】本発明で開示する表示装
置の作製方法の構成は、アクティブマトリクス回路と、
該アクティブマトリクス回路を駆動するための周辺駆動
回路と、が同一基板上に配置された表示装置を作製する
方法であって、ショートリングを複数形成する工程と、
同一基板上に前記ショートリングで囲まれたアクティブ
マトリクス回路でなるパネルを複数有し、前記ショート
リングが、少なくとも前記アクティブマトリクス回路を
構成する全てのゲイト配線または全てのソ─ス配線に接
続する工程と、前記パネルを個別に分断する工程とを有
することを特徴とする。Means for Solving the Problems A method of manufacturing a display device disclosed in the present invention comprises an active matrix circuit,
A peripheral driving circuit for driving the active matrix circuit; and a method for manufacturing a display device in which the plurality of short rings are arranged on the same substrate; and
A step of connecting a plurality of panels each composed of an active matrix circuit surrounded by the short ring on the same substrate, wherein the short ring is connected to at least all gate wirings or all source wirings constituting the active matrix circuit; And a step of individually dividing the panel.
【００１９】上記工程において、ショートリングは薄膜
半導体層に接続していることを特徴としている。In the above process, the short ring is connected to the thin film semiconductor layer.
【００２０】また、本発明の他の構成は、アクティブマ
トリクス回路と、該アクティブマトリクス回路を駆動す
るための周辺駆動回路と、が同一基板上に配置された表
示装置を作製する方法であって、薄膜半導体層と接続し
たショートリングを複数形成し、該ショートリングに囲
まれた前記アクティブマトリクス回路及び前記周辺駆動
回路を複数形成する工程と、アクティブマトリクス回路
に配置される薄膜トランジスタの不純物領域を形成する
工程と同時に前記薄膜半導体層に不純物を選択的に注入
する工程と前記ショートリングに囲まれた前記アクティ
ブマトリクス回路及び前記周辺駆動回路を複数有する基
板を個々のパネルに分割する工程と、を有することを特
徴とする。Another structure of the present invention is a method for manufacturing a display device in which an active matrix circuit and a peripheral driving circuit for driving the active matrix circuit are arranged on the same substrate. Forming a plurality of short rings connected to the thin film semiconductor layer, forming the plurality of active matrix circuits and the plurality of peripheral drive circuits surrounded by the short rings, and forming an impurity region of a thin film transistor arranged in the active matrix circuit; A step of selectively injecting impurities into the thin film semiconductor layer at the same time as the step, and a step of dividing a substrate having a plurality of the active matrix circuits and the peripheral drive circuits surrounded by the short ring into individual panels. It is characterized by.
【００２１】また、本発明の他の構成は、アクティブマ
トリクス回路と、該アクティブマトリクス回路を駆動す
るための周辺駆動回路と、が同一基板上に配置された表
示装置を作製する方法であって、薄膜半導体層と接続し
たショートリングを複数形成し、該ショートリングが、
前記アクティブマトリクス回路及び前記周辺駆動回路を
囲んで形成される工程と、前記薄膜半導体層を利用して
前記ショートリング下部に容量を形成する工程と、前記
ショートリングに囲まれた前記アクティブマトリクス回
路及び前記周辺駆動回路を複数有する基板を個々のパネ
ルに分割する工程と、を有することを特徴としている。Another configuration of the present invention is a method for manufacturing a display device in which an active matrix circuit and a peripheral driving circuit for driving the active matrix circuit are arranged on the same substrate, A plurality of short rings connected to the thin film semiconductor layer are formed, and the short rings are
Forming the capacitor around the active matrix circuit and the peripheral driving circuit; forming a capacitor under the short ring by using the thin film semiconductor layer; and forming the active matrix circuit surrounded by the short ring. Dividing the substrate having the plurality of peripheral drive circuits into individual panels.
【００２２】上記構成において、ショートリングは、ア
ルミニウムを主成分とする材料からなることを特徴とし
ている。In the above configuration, the short ring is characterized by being made of a material containing aluminum as a main component.
【００２３】上記構成において、容量は、ショートリン
グと、該ショートリング下の絶縁膜と、前記絶縁膜下の
薄膜半導体層とで構成され、前記薄膜半導体層は、アク
ティブマトリクス回路に配置される薄膜トランジスタの
チャネル領域と同じ材料で構成されていることを特徴と
している。In the above structure, the capacitance is constituted by a short ring, an insulating film under the short ring, and a thin film semiconductor layer under the insulating film, wherein the thin film semiconductor layer is a thin film transistor arranged in an active matrix circuit. And the same material as the channel region.
【００２４】また、本発明の他の構成としては、アクテ
ィブマトリクス回路と、該アクティブマトリクス回路を
駆動するための周辺駆動回路と、が同一基板上に配置さ
れた表示装置を作製する方法であって、ショートリング
は薄膜半導体層と接続され、前記ショートリングが、前
記アクティブマトリクス回路及び前記周辺駆動回路を囲
んで形成される工程と、を有することを特徴としてい
る。Another aspect of the present invention is a method for manufacturing a display device in which an active matrix circuit and a peripheral driving circuit for driving the active matrix circuit are arranged on the same substrate. A short ring is connected to the thin film semiconductor layer, and the short ring is formed so as to surround the active matrix circuit and the peripheral driving circuit.
【００２５】本発明においては、パネルの多面取り工程
における静電パルスによる素子の破壊を防止するための
構成として、図２で示すようにシ─ト内の各パネルのシ
ョートリングを独立させる。つまり、本発明は、従来例
（図１）のように配線面積の大きい共通配線で各パネル
のショートリングを接続させない構成（図２）とする。
ここで独立したショートリングとは、隣合うショートリ
ングを直接接続する共通配線がないことを意味する。本
発明は、多面取り工程において、基板における配線パタ
ーン面積の小さいショートリングを独立させることで、
静電パルスの発生を抑え、複数のパネルが連続的に破壊
されることを防ぐものである。In the present invention, as shown in FIG. 2, the short ring of each panel in the sheet is made independent as a configuration for preventing the destruction of the element due to the electrostatic pulse in the multi-panel removing process of the panel. That is, the present invention has a configuration (FIG. 2) in which the common circuit having a large wiring area does not connect the short ring of each panel as in the conventional example (FIG. 1).
Here, the independent short ring means that there is no common wiring that directly connects adjacent short rings. In the present invention, in the multiple patterning process, a short ring having a small wiring pattern area on a substrate is made independent,
It is intended to suppress the generation of electrostatic pulses and to prevent continuous destruction of a plurality of panels.
【００２６】また、本発明のショートリングは、基板の
縁からできる限り離すことが望ましい。好ましくは、シ
ョートリング配線を基板の縁から１ｃｍ以上離す。なぜ
なら、従来のものも基板の縁から僅かに離して設計して
いるが、ショートリング形成時に、レジスト工程、ＭＰ
Ａ工程等において、ショートリング配線が、設計通りに
ならず、所々基板の縁に導電体材料が残り、配線と基板
の縁がつながることにより静電破壊が生じ易くなってい
たからである。It is desirable that the short ring of the present invention be as far away from the edge of the substrate as possible. Preferably, the short ring wiring is separated from the edge of the substrate by 1 cm or more. The reason is that the conventional one is designed slightly away from the edge of the substrate.
This is because, in the process A, the short ring wiring is not as designed, the conductive material remains on the edge of the substrate in some places, and the connection between the wiring and the edge of the substrate easily causes electrostatic breakdown.
【００２７】また、静電パルスによる素子の破壊を防止
するための他の構成として、図３（ａ）で示すようにシ
─ト内の各パネルの隣合うショートリングの間を高抵抗
な材料（例えば、シート抵抗が数ｋΩ／□のドープＳ
ｉ）からなる放電バーで接続する構成とする。As another structure for preventing the destruction of the element due to the electrostatic pulse, as shown in FIG. 3A, a high-resistance material is provided between adjacent short rings of each panel in the sheet. (For example, dope S having a sheet resistance of several kΩ / □
The connection is made by the discharge bar of i).
【００２８】上記構成とすることで、独立したショート
リングに蓄積された静電気は、接続部を介してショート
リングと接続された高抵抗な材料からなる放電バーによ
って、放電させることができる。また、同時に容量も形
成されるため、外部からの静電気パルスを吸収できる。With the above configuration, the static electricity accumulated in the independent short ring can be discharged by the discharge bar made of a high-resistance material connected to the short ring via the connection portion. In addition, since a capacitor is formed at the same time, an external electrostatic pulse can be absorbed.
【００２９】また、静電気パルスによる素子の破壊を防
止するための他の構成として、図４（ａ）で示すように
シ─ト内の各パネルのショートリングの下部に容量を配
置する構成とする。上記構成においては、図４（ｂ）に
示すように、絶縁膜４０５を介して電極４０２（ショー
トリング）と半導体領域４１４、４１３とが対向する部
分で容量が形成される。この容量は、静電気パルスを吸
収するための保護容量として機能する。Further, as another structure for preventing the destruction of the element due to the electrostatic pulse, as shown in FIG. 4A, a structure is adopted in which a capacitor is arranged below the short ring of each panel in the sheet. . In the above structure, as shown in FIG. 4B, a capacitance is formed at a portion where the electrode 402 (short ring) and the semiconductor regions 414 and 413 face each other via the insulating film 405. This capacitance functions as a protection capacitance for absorbing the electrostatic pulse.
【００３０】[0030]
〔実施例１〕本実施例では、本明細書に開示する発明を
利用したアクティブマトリクス型の液晶表示装置のアク
ティブマトリクス回路が形成される基板側の作製工程の
概略を示す。なお、本実施例は、図３と対応している。[Embodiment 1] In this embodiment, an outline of a manufacturing process of a substrate on which an active matrix circuit of an active matrix liquid crystal display device utilizing the invention disclosed in this specification is formed will be described. This embodiment corresponds to FIG.
【００３１】図５〜６にアクティブマトリクス基板側の
作製工程の概略を示す。図５には、画素部及び周辺回路
に配置されるＰまたはＮチャネル型の薄膜トランジスタ
と、各ショートリング配線を連結する部分に配置される
抵抗（例えば、ド─ピングされたＳｉ層）と、を同一基
板上に同時に形成する工程が示されている。ただし、薄
膜トランジスタは、ショートリング配線と比べ実際は非
常に小さいので、便宜上図面上では、同程度のサイズに
した。FIGS. 5 and 6 show the outline of the manufacturing process on the active matrix substrate side. FIG. 5 shows a P-type or N-channel type thin-film transistor disposed in a pixel portion and a peripheral circuit, and a resistor (for example, a doped Si layer) disposed in a portion connecting each short ring wiring. The step of simultaneously forming on the same substrate is shown. However, since the thin film transistor is actually very small as compared with the short ring wiring, the size thereof is set to be substantially the same in the drawings for convenience.
【００３２】まず、図５（Ａ）に示すガラス基板３０１
上に下地膜として図示しない酸化珪素膜、または酸化窒
化珪素膜を成膜する。基板としては、石英基板を利用す
ることもできる。First, a glass substrate 301 shown in FIG.
A silicon oxide film or a silicon oxynitride film (not shown) is formed thereon as a base film. As the substrate, a quartz substrate can also be used.
【００３３】図示しない下地膜を成膜したら、後に薄膜
トランジスタの活性層や抵抗を構成することになる珪素
膜の形成を行う。After the formation of a base film (not shown), a silicon film which will later constitute an active layer and a resistor of the thin film transistor is formed.
【００３４】ここでは、プラズマＣＶＤ法または減圧熱
ＣＶＤ法により、まず非晶質珪素膜を成膜する。さら
に、加熱処理及び／またはレーザー光の照射により、こ
の非晶質珪素膜を結晶化させ、結晶性珪素膜３１０を得
る。（図５（Ａ））Here, first, an amorphous silicon film is formed by a plasma CVD method or a low pressure thermal CVD method. Further, the amorphous silicon film is crystallized by heat treatment and / or laser light irradiation, and a crystalline silicon film 310 is obtained. (FIG. 5 (A))
【００３５】そしてこの結晶性珪素膜をパターニングす
ることにより、３１１、５１１で示されるパターンを形
成する。By patterning the crystalline silicon film, patterns indicated by 311 and 511 are formed.
【００３６】ここで、３１１は接続部を介して各ショー
トリング配線と接続される抵抗を構成することになる半
導体パターンである。Here, reference numeral 311 denotes a semiconductor pattern which forms a resistor connected to each short ring wiring via a connection portion.
【００３７】また、５１１が画素部及び周辺回路に配置
されるＰまたはＮチャネル型の薄膜トランジスタの活性
層となる半導体パターンである。この薄膜トランジスタ
を画素部に配置する場合は、マトリクス状に配置された
画素電極のそれぞれにスイッチング用に配置される。Reference numeral 511 denotes a semiconductor pattern serving as an active layer of a P-channel or N-channel thin film transistor disposed in a pixel portion and a peripheral circuit. When this thin film transistor is arranged in a pixel portion, it is arranged for switching on each of pixel electrodes arranged in a matrix.
【００３８】こうして図５（Ｂ）に示す状態を得る。次
にゲイト絶縁膜および絶縁膜３０５を成膜する。ここで
は、絶縁膜３０５として酸化珪素膜を１０００Åの厚さ
にプラズマＣＶＤ法を用いて成膜する。Thus, the state shown in FIG. 5B is obtained. Next, a gate insulating film and an insulating film 305 are formed. Here, a silicon oxide film is formed to a thickness of 1000 と し て as the insulating film 305 by a plasma CVD method.
【００３９】次にゲイト電極を構成するための図示しな
いアルミニウム膜をスパッタ法でもって成膜する。ここ
では、アルミニウム膜でもってゲイト電極を構成する例
を示すが、他の金属材料や合金、さらに各種シリサイド
材料を用いることもできる。Next, an aluminum film (not shown) for forming a gate electrode is formed by sputtering. Here, an example in which a gate electrode is formed using an aluminum film is shown, but other metal materials and alloys, and various silicide materials can also be used.
【００４０】このアルミニウム膜中には、スカンジウム
を0.1 重量％含有させる。これは、後の加熱が行われる
工程において、アルミニウムの異常成長に起因するヒロ
ックやウィスカーの発生を抑制するためである。ヒロッ
クやウィスカーというのは、アルミニウムの異常成長に
よって形成される針状あるいは刺状の突起物のことであ
る。The aluminum film contains 0.1% by weight of scandium. This is to suppress the occurrence of hillocks and whiskers due to abnormal growth of aluminum in a subsequent heating step. Hillocks and whiskers are needle-like or barbed projections formed by abnormal growth of aluminum.
【００４１】そしてこのアルミニウム膜をパターニング
することによって、図５（Ｃ）に示すアルミニウムでな
るパターン３０２（３）、３０２（４）、５０２を形成
する。The aluminum film is patterned to form aluminum patterns 302 (3), 302 (4), and 502 shown in FIG. 5C.
【００４２】ここで、３０２（３）、３０２（４）はシ
ョートリング配線を構成するパターンである。即ち、３
０２（３）、３０２（４）は隣合うショートリング配線
の断面を示すものといえる。Here, 302 (3) and 302 (4) are patterns constituting short ring wiring. That is, 3
It can be said that 02 (3) and 302 (4) show cross sections of adjacent short ring wirings.
【００４３】５０２は画素部及び周辺回路に配置される
ＰまたはＮチャネル型の薄膜トランジスタのゲイト電極
を構成するパターンである。Reference numeral 502 denotes a pattern constituting a gate electrode of a P or N channel type thin film transistor disposed in a pixel portion and a peripheral circuit.
【００４４】ここで、５０２で示されるアルミニウム膜
を物理的および電気的に保護するために陽極酸化膜を形
成してもよい。この陽極酸化工程においては、電解溶液
として酒石酸を含んだエチレングリコール溶液をアンモ
ニア水で中和したものを用いる。この工程において形成
される陽極酸化膜は、緻密な膜質を有し、アルミニウム
膜の表面を物理的および電気的に保護する機能を有して
いる。また、この陽極酸化膜は、物理的にはヒロックや
ウィスカーの発生を抑制する機能を有し、さらに、電気
的にはアルミニウムでなるパターンの周囲からの絶縁性
を高める機能を有している。Here, an anodic oxide film may be formed to physically and electrically protect the aluminum film indicated by 502. In this anodizing step, an ethylene glycol solution containing tartaric acid neutralized with aqueous ammonia is used as an electrolytic solution. The anodic oxide film formed in this step has a dense film quality and has a function of physically and electrically protecting the surface of the aluminum film. The anodic oxide film physically has a function of suppressing generation of hillocks and whiskers, and further has a function of electrically increasing the insulating property from the periphery of the pattern made of aluminum.
【００４５】次いで、不純物イオンの注入を行う。画素
部においては、Ｎチャネル型の薄膜トランジスタで構成
される。しかし、周辺回路においては、Ｐチャネル型の
薄膜トランジスタとＮチャネル型の薄膜トランジスタで
構成されるため、不純物イオンの注入を２度行う必要が
ある。Next, impurity ions are implanted. The pixel portion includes an N-channel thin film transistor. However, since the peripheral circuit includes a P-channel thin film transistor and an N-channel thin film transistor, it is necessary to implant impurity ions twice.
【００４６】活性層５１１が形成された部分を図示しな
いレジストマスクで覆った状態において、Ｐ（リン）イ
オンの注入をプラズマドーピング法でもって行った場
合、ソース及びドレイン領域として機能するＮ型を有す
る不純物領域５１３と５１４、が形成される。この場
合、３０３の領域もＮ型を有する不純物領域として形成
される。こうしてＰイオンのドープされた抵抗がＮ型の
薄膜トランジスタの形成と同時に自己整合的に形成され
る。When the portion where the active layer 511 is formed is covered with a resist mask (not shown) and P (phosphorus) ions are implanted by plasma doping, it has N-type functioning as source and drain regions. Impurity regions 513 and 514 are formed. In this case, the region 303 is also formed as an N-type impurity region. In this way, the P-doped resistor is formed in a self-aligned manner simultaneously with the formation of the N-type thin film transistor.
【００４７】また、Ｂ（ボロン）イオンの注入をプラズ
マドーピング法でもって行った場合、Ｐ（リン）イオン
の注入を行った場合と同様に、Ｐチャネル型の薄膜トラ
ンジスタのソース領域５０３及びドレイン領域５１４、
抵抗３０３が自己整合的に形成される。When the B (boron) ions are implanted by the plasma doping method, the source region 503 and the drain region 514 of the P-channel type thin film transistor are similar to the case where the P (phosphorus) ions are implanted. ,
The resistor 303 is formed in a self-aligned manner.
【００４８】こうして図５（Ｄ）に示す状態を得る。不
純物イオンの注入が終了したら、レーザー光の照射を行
い、不純物イオンの注入が行われた領域の活性化を行
う。Thus, the state shown in FIG. 5D is obtained. When the implantation of the impurity ions is completed, laser light irradiation is performed to activate the region into which the impurity ions have been implanted.
【００４９】その後、層間絶縁膜３０７として酸化珪素
膜、または窒化珪素膜と酸化珪素膜の積層膜、またはこ
れらの膜と樹脂膜との積層膜を成膜する。図６（Ａ）Thereafter, a silicon oxide film, a laminated film of a silicon nitride film and a silicon oxide film, or a laminated film of these films and a resin film is formed as the interlayer insulating film 307. FIG. 6 (A)
【００５０】次にコンタクトホールの形成を行い、薄膜
トランジスタのソース電極５２０とドレイン電極５２１
を形成する。また同時にショートリング配線３０２
（３）、３０２（４）と抵抗３０３とを接続させる接続
部３２４、３２５を形成する。これらの電極はチタン膜
とアルミニウム膜の積層でもって構成する。Next, a contact hole is formed, and the source electrode 520 and the drain electrode 521 of the thin film transistor are formed.
To form At the same time, the short ring wiring 302
(3) and 302 (4) and the connection parts 324 and 325 for connecting the resistor 303 are formed. These electrodes are formed by stacking a titanium film and an aluminum film.
【００５１】図６（Ｃ）に示すような薄膜トランジスタ
を画素部に用いた場合は、マトリクス状に配置された数
百万以上の各画素においてそれぞれ同時に形成する。In the case where a thin film transistor as shown in FIG. 6C is used for a pixel portion, the thin film transistors are simultaneously formed in several million or more pixels arranged in a matrix.
【００５２】以上の工程により、素子基板を作製する。
そして以下のようなセル組み工程によりパネルを完成さ
せる。まず、この形成された素子基板と対向基板との間
をスペーサ等で基板間隔を保ち、シール材等の接着剤で
貼り合わせる。そして、複数のパネルに個別に分断して
ショ─トリングを切り離して表示装置を完成させる。Through the above steps, an element substrate is manufactured.
The panel is completed by the following cell assembly process. First, a space between the formed element substrate and the opposing substrate is maintained with a spacer or the like, and the elements are bonded with an adhesive such as a sealing material. Then, the display device is completed by dividing the panel into a plurality of panels and separating the short ring.
【００５３】本発明は、ショートリングを切り離す工程
までに発生する静電破壊を防止するものである。例え
ば、本実施例の工程において、パネル４（図３）の位置
で静電気が発生しても、接続部３２５を介してショート
リング配線３０２（４）と接している抵抗３０３によ
り、ある程度は吸収することができる。また、ショート
リングは独立しているので、パネル４が静電破壊されて
も隣合うパネル２、３は連続的に破壊されない。The present invention is to prevent electrostatic breakdown which occurs until the step of separating the short ring. For example, in the process of this embodiment, even if static electricity is generated at the position of the panel 4 (FIG. 3), the static electricity is absorbed to some extent by the resistor 303 in contact with the short ring wiring 302 (4) via the connection portion 325. be able to. Further, since the short rings are independent, even if the panel 4 is electrostatically damaged, the adjacent panels 2 and 3 are not continuously broken.
【００５４】〔実施例２〕本実施例では、本明細書に開
示する発明を利用したアクティブマトリクス型の液晶表
示装置のアクティブマトリクス回路が形成される基板側
の作製工程の概略を示す。なお、本実施例は、図４に対
応している。[Embodiment 2] In this embodiment, an outline of a manufacturing process of a substrate on which an active matrix circuit of an active matrix type liquid crystal display device utilizing the invention disclosed in this specification is formed will be described. This embodiment corresponds to FIG.
【００５５】図７〜８にアクティブマトリクス基板側の
作製工程の概略を示す。図７には、画素部及び周辺回路
に配置されるＰまたはＮチャネル型の薄膜トランジスタ
と、ショートリング配線が形成される部分に配置される
保護容量（電気パルスを吸収するための容量）と、を同
一基板上に同時に形成する工程が示されている。ただ
し、実施例１と同様に、薄膜トランジスタは、ショート
リング配線と比べ実際は非常に小さいので、便宜上図面
上では、同程度のサイズにした。FIGS. 7 and 8 show the outline of the manufacturing process on the active matrix substrate side. FIG. 7 shows a P-channel or N-channel thin film transistor provided in a pixel portion and a peripheral circuit, and a protection capacitor (capacity for absorbing an electric pulse) provided in a portion where a short ring wiring is formed. The step of simultaneously forming on the same substrate is shown. However, like the first embodiment, the thin film transistor is actually very small compared to the short ring wiring, and therefore, for the sake of convenience, the thin film transistor has the same size in the drawing.
【００５６】まず図７（Ａ）に示すガラス基板４０１上
に下地膜として図示しない酸化珪素膜、または酸化窒化
珪素膜を成膜する。基板としては、石英基板を利用する
こともできる。First, a silicon oxide film or a silicon oxynitride film (not shown) is formed as a base film on a glass substrate 401 shown in FIG. As the substrate, a quartz substrate can also be used.
【００５７】図示しない下地膜を成膜したら、後に薄膜
トランジスタの活性層や容量を構成することになる珪素
膜の形成を行う。After the formation of a base film (not shown), a silicon film which will later constitute an active layer and a capacitor of the thin film transistor is formed.
【００５８】ここでは、プラズマＣＶＤ法または減圧熱
ＣＶＤ法により、まず非晶質珪素膜を成膜する。さら
に、加熱処理及び／またはレーザー光の照射により、こ
の非晶質珪素膜を結晶化させ、結晶性珪素膜４１０を得
る。Here, first, an amorphous silicon film is formed by a plasma CVD method or a low pressure thermal CVD method. Further, the amorphous silicon film is crystallized by heat treatment and / or laser light irradiation, and a crystalline silicon film 410 is obtained.
【００５９】そしてこの結晶性珪素膜をパターニングす
ることにより、４１１、５１１で示されるパターンを形
成する。（図７（Ａ））By patterning the crystalline silicon film, patterns 411 and 511 are formed. (FIG. 7 (A))
【００６０】ここで、４１１、５１１はショートリング
配線下部に形成される保護容量の一方の電極を構成する
ことになる半導体パターンである。Here, reference numerals 411 and 511 denote semiconductor patterns which constitute one electrode of a protection capacitor formed below the short ring wiring.
【００６１】また、５１１が薄膜トランジスタの活性層
となる半導体パターンである。こうして図７（Ｂ）に示
す状態を得る。次にゲイト絶縁膜および他部において電
気パルス吸収用の保護容量の誘電体を構成する絶縁膜４
０５を成膜する。ここでは、絶縁膜４０５として酸化珪
素膜を１０００Åの厚さにプラズマＣＶＤ法を用いて成
膜する。Reference numeral 511 denotes a semiconductor pattern to be an active layer of the thin film transistor. Thus, the state shown in FIG. 7B is obtained. Next, a gate insulating film and an insulating film 4 constituting a dielectric of a protective capacitor for absorbing electric pulses in other portions.
05 is formed. Here, a silicon oxide film is formed to a thickness of 1000 ° as the insulating film 405 by a plasma CVD method.
【００６２】次にゲイト電極を構成するための図示しな
いアルミニウム膜をスパッタ法でもって成膜する。ここ
では、アルミニウム膜でもってゲイト電極を構成する例
を示すが、他の金属材料や合金、さらに各種シリサイド
材料を用いることもできる。Next, an aluminum film (not shown) for forming a gate electrode is formed by a sputtering method. Here, an example in which a gate electrode is formed using an aluminum film is shown, but other metal materials and alloys, and various silicide materials can also be used.
【００６３】このアルミニウム膜中には、スカンジウム
を0.1 重量％含有させる。これは、後の加熱が行われる
工程において、アルミニウムの異常成長に起因するヒロ
ックやウィスカーの発生を抑制するためである。ヒロッ
クやウィスカーというのは、アルミニウムの異常成長に
よって形成される針状あるいは刺状の突起物のことであ
る。The aluminum film contains 0.1% by weight of scandium. This is to suppress the occurrence of hillocks and whiskers due to abnormal growth of aluminum in a subsequent heating step. Hillocks and whiskers are needle-like or barbed projections formed by abnormal growth of aluminum.
【００６４】そしてこのアルミニウム膜をパターニング
することによって、図７（Ｃ）に示すアルミニウムでな
るパターン４０２（３）、４０２（４）を形成する。By patterning the aluminum film, aluminum patterns 402 (3) and 402 (4) shown in FIG. 7C are formed.
【００６５】ここでパターン４０２（３）、４０２
（４）、はショートリングを構成するパターンである。
即ち４０２（３）、４０２（４）は隣合うショートリン
グ配線の断面を示すものといえる。Here, the patterns 402 (3), 402
(4) is a pattern constituting a short ring.
That is, it can be said that 402 (3) and 402 (4) show cross sections of adjacent short ring wirings.
【００６６】５１１は画素部及び周辺回路に配置される
ＰまたはＮチャネル型の薄膜トランジスタのゲイト電極
を構成するパターンである。Reference numeral 511 denotes a pattern constituting a gate electrode of a P or N channel type thin film transistor arranged in the pixel portion and the peripheral circuit.
【００６７】ここで、５１１で示されるアルミニウム膜
を物理的および電気的に保護するために陽極酸化膜を形
成してもよい。この陽極酸化工程においては、電解溶液
として酒石酸を含んだエチレングリコール溶液をアンモ
ニア水で中和したものを用いる。この工程において形成
される陽極酸化膜は、緻密な膜質を有し、アルミニウム
膜の表面を物理的および電気的に保護する機能を有して
いる。また、この陽極酸化膜は、物理的にはヒロックや
ウィスカーの発生を抑制する機能を有し、さらに、電気
的にはアルミニウムでなるパターンの周囲からの絶縁性
を高める機能を有している。Here, an anodic oxide film may be formed to physically and electrically protect the aluminum film 511. In this anodizing step, an ethylene glycol solution containing tartaric acid neutralized with aqueous ammonia is used as an electrolytic solution. The anodic oxide film formed in this step has a dense film quality and has a function of physically and electrically protecting the surface of the aluminum film. The anodic oxide film physically has a function of suppressing generation of hillocks and whiskers, and further has a function of electrically increasing the insulating property from the periphery of the pattern made of aluminum.
【００６８】次いで、不純物イオンの注入を行う。画素
部においては、Ｎチャネル型の薄膜トランジスタで構成
される。しかし、周辺回路においては、Ｐチャネル型の
薄膜トランジスタとＮチャネル型の薄膜トランジスタで
構成されるため、不純物イオンの注入を２度行う必要が
ある。Next, impurity ions are implanted. The pixel portion includes an N-channel thin film transistor. However, since the peripheral circuit includes a P-channel thin film transistor and an N-channel thin film transistor, it is necessary to implant impurity ions twice.
【００６９】活性層５１１が形成された部分を図示しな
いレジストマスクで覆った状態において、Ｐ（リン）イ
オンの注入をプラズマドーピング法でもって行った場
合、ソース及びドレイン領域として機能するＮ型を有す
る不純物領域５１３と５１４、が形成される。この場
合、４０３の領域もＮ型を有する不純物領域として形成
される。こうしてＰイオンのドープされた抵抗がＮ型の
薄膜トランジスタの形成と同時に自己整合的に形成され
る。When the portion where the active layer 511 is formed is covered with a resist mask (not shown) and P (phosphorus) ions are implanted by a plasma doping method, it has N-type functions as source and drain regions. Impurity regions 513 and 514 are formed. In this case, the region 403 is also formed as an N-type impurity region. In this way, the P-doped resistor is formed in a self-aligned manner simultaneously with the formation of the N-type thin film transistor.
【００７０】また、Ｂ（ボロン）イオンの注入をプラズ
マドーピング法でもって行った場合、Ｐ（リン）イオン
の注入を行った場合と同様に、Ｐチャネル型の薄膜トラ
ンジスタのソース領域５１３及びドレイン領域５１４、
抵抗４０３が自己整合的に形成される。When B (boron) ions are implanted by the plasma doping method, the source region 513 and the drain region 514 of the P-channel type thin film transistor are formed in the same manner as when the P (phosphorus) ions are implanted. ,
The resistor 403 is formed in a self-aligned manner.
【００７１】こうして図７（Ｄ）に示す状態を得る。不
純物イオンの注入が終了したら、レーザー光の照射を行
い、不純物イオンの注入が行われた領域の活性化を行
う。Thus, the state shown in FIG. 7D is obtained. When the implantation of the impurity ions is completed, laser light irradiation is performed to activate the region into which the impurity ions have been implanted.
【００７２】その後、層間絶縁膜４０７として酸化珪素
膜、または窒化珪素膜と酸化珪素膜の積層膜、またはこ
れらの膜と樹脂膜との積層膜を成膜する。Thereafter, a silicon oxide film, a stacked film of a silicon nitride film and a silicon oxide film, or a stacked film of these films and a resin film is formed as the interlayer insulating film 407.
【００７３】次にコンタクトホールの形成を行い、薄膜
トランジスタのソース電極５１４とドレイン電極５１３
を形成する。Next, a contact hole is formed, and a source electrode 514 and a drain electrode 513 of the thin film transistor are formed.
To form
【００７４】図８（Ｄ）に示すような薄膜トランジスタ
を画素部に用いた場合は、マトリクス状に配置された数
百万以上の各画素においてそれぞれ同時に形成する。In the case where a thin film transistor as shown in FIG. 8D is used for a pixel portion, the thin film transistors are formed simultaneously in millions or more of pixels arranged in a matrix.
【００７５】以上の工程により、素子基板を作製する。
そして以下のようなセル組み工程によりパネルを完成さ
せる。まず、この形成された素子基板と対向基板との間
をスペーサ等で基板間隔を保ち、シール材等の接着剤で
貼り合わせる。そして、複数のパネルに個別に分断して
ショ─トリングを切り離して表示装置を完成させる。Through the above steps, an element substrate is manufactured.
The panel is completed by the following cell assembly process. First, a space between the formed element substrate and the opposing substrate is maintained with a spacer or the like, and the elements are bonded with an adhesive such as a sealing material. Then, the display device is completed by dividing the panel into a plurality of panels and separating the short ring.
【００７６】本発明は、ショートリングを切り離す工程
までに発生する静電破壊を防止するものである。例え
ば、本実施例の工程において、パネル４（図４）の位置
で静電気が発生しても、ショートリング配線４０２
（４）と、絶縁層４０５と、半導体層（真性半導体）４
１４によりＭＯＳ容量を形成し、ある程度は吸収するこ
とができる。また、ショートリングは独立しているの
で、パネル４が静電破壊されても隣合うパネル２、３は
連続的に破壊されない。The present invention is to prevent electrostatic breakdown which occurs until the step of separating the short ring. For example, in the process of this embodiment, even if static electricity is generated at the position of the panel 4 (FIG. 4), the short ring wiring 402
(4), insulating layer 405, and semiconductor layer (intrinsic semiconductor) 4
14 form a MOS capacitor, which can be absorbed to some extent. Further, since the short rings are independent, even if the panel 4 is electrostatically damaged, the adjacent panels 2 and 3 are not continuously broken.
【００７７】〔実施例３〕他のショートリング配線パタ
ーンとして、図９に示すように、アクティブマトリクス
回路の全てのソース配線と接続されるショートリング９
０２を独立に形成する構成としてもよい。また、アクテ
ィブマトリクス回路の全てのゲイト配線と接続されるシ
ョートリングを独立に形成する構成としてもよい。[Embodiment 3] As another short ring wiring pattern, as shown in FIG. 9, a short ring 9 connected to all the source wirings of the active matrix circuit is used.
02 may be independently formed. Further, a configuration may be employed in which short rings connected to all the gate wires of the active matrix circuit are formed independently.
【００７８】〔実施例４〕他のパネル構成として、図１
０に示すように、周辺駆動回路をアクティブマトリクス
回路の３辺に設けたパネル構成とし、アクティブマトリ
クス回路の全てのゲイト配線と接続されるショートリン
グ１００２を独立に形成する構成としてもよい。[Embodiment 4] As another panel configuration, FIG.
As shown in FIG. 0, a peripheral drive circuit may be provided in a panel configuration provided on three sides of the active matrix circuit, and a short ring 1002 connected to all the gate wires of the active matrix circuit may be independently formed.
【００７９】[0079]
【発明の効果】本発明に開示する発明を利用することに
より、各種静電気による素子破壊を防ぎ、液晶パネルの
生産歩留り及び信頼性を向上させることができる。この
技術は、特にアクティブマトリクス型の液晶表示装置に
限定されることはなく、フラットパネルディスプレイ全
般に利用することが可能である。By using the invention disclosed in the present invention, it is possible to prevent the destruction of elements due to various kinds of static electricity and to improve the production yield and reliability of the liquid crystal panel. This technique is not particularly limited to active matrix type liquid crystal display devices, but can be used for all flat panel displays.
【図１】 従来のショートリング配線パターン図FIG. 1 is a conventional short ring wiring pattern diagram
【図２】 本発明のショートリング配線パターン図FIG. 2 is a short ring wiring pattern diagram of the present invention.
【図３】 実施例１における構成図FIG. 3 is a configuration diagram according to the first embodiment.
【図４】 実施例２における構成図FIG. 4 is a configuration diagram according to a second embodiment.
【図５】 実施例１における作製工程断面図FIG. 5 is a cross-sectional view of a manufacturing process in Example 1.
【図６】 実施例１における作製工程断面図FIG. 6 is a cross-sectional view of a manufacturing process in Example 1.
【図７】 実施例２における作製工程断面図FIG. 7 is a cross-sectional view of a manufacturing process in Example 2.
【図８】 実施例２における作製工程断面図FIG. 8 is a sectional view of a manufacturing process in Example 2.
【図９】 実施例３のショートリング配線パターン図FIG. 9 is a diagram showing a short ring wiring pattern according to a third embodiment;
【図１０】 実施例４のショートリング配線パターン図FIG. 10 is a diagram showing a short ring wiring pattern according to the fourth embodiment.
１０１ 基板 １０２ ショートリング ２０１ 基板 ２０２ ショートリング ３０１ 基板 ３０２（１） パネル１のショートリング ３０２（２） パネル２のショートリング ３０２（３） パネル３のショートリング ３０２（４） パネル４のショートリング ３０３ 抵抗（不純物ドープされたＳｉ） ３０４ 接続配線 ３０５ 絶縁膜 ３０７ 層間絶縁膜 ３１０ 珪素膜 ３１１ 島状半導体層 ３１３ 半導体層 ３１４ 半導体層 ３２４ 接続配線 ３２５ 接続配線 ４０１ 基板 ４０２（１） パネル１のショートリング ４０２（２） パネル２のショートリング ４０２（３） パネル３のショートリング ４０２（４） パネル４のショートリング ４０３ 抵抗（不純物ドープされたＳｉ） ４０５ 絶縁膜 ４０７ 層間絶縁膜 ４１１ 抵抗（不純物ドープされたＳｉ） ４１２ 抵抗（不純物ドープされたＳｉ） ４１３ 半導体層 ４１４ 半導体層 ５０２ ゲイト電極 ５１１ 島状半導体層 ５１３ ドレイン領域 ５１４ ソース領域 ５１５ チャネル領域 ５２０ ドレイン電極 ５２１ ソース電極 ９０１ 基板 ９０２ ショートリング １００１ 基板 １００２ ショートリング 101 substrate 102 short ring 201 substrate 202 short ring 301 substrate 302 (1) panel 1 short ring 302 (2) panel 2 short ring 302 (3) panel 3 short ring 302 (4) panel 4 short ring 303 resistance (Impurity-doped Si) 304 connecting wiring 305 insulating film 307 interlayer insulating film 310 silicon film 311 island-like semiconductor layer 313 semiconductor layer 314 semiconductor layer 324 connecting wiring 325 connecting wiring 401 substrate 402 (1) short ring 402 of panel 1 2) Short ring of panel 2 402 (3) Short ring of panel 3 402 (4) Short ring of panel 4 403 Resistance (impurity-doped Si) 405 Insulating film 407 Interlayer insulating film 411 Resistance (impurity-doped Si) 412 Resistance (impurity-doped Si) 413 Semiconductor layer 414 Semiconductor layer 502 Gate electrode 511 Island-like semiconductor layer 513 Drain region 514 Source region 515 Channel region 520 Drain electrode 521 Source electrode 901 Substrate 902 Short ring 1001 Substrate 1002 Short ring
Claims (7)
ブマトリクス回路を駆動するための周辺駆動回路と、が
同一基板上に配置された表示装置を作製する方法であっ
て、 ショートリングを複数形成する工程と、 同一基板上に前記ショートリングで囲まれたアクティブ
マトリクス回路でなるパネルを複数有し、 前記ショートリングが、少なくとも前記アクティブマト
リクス回路を構成する全てのゲイト配線または全てのソ
─ス配線に接続する工程と、 前記パネルを個別に分断する工程とを有することを特徴
とする表示装置の作製方法。1. A method for manufacturing a display device in which an active matrix circuit and a peripheral driving circuit for driving the active matrix circuit are provided on a same substrate, comprising: forming a plurality of short rings; A plurality of panels each comprising an active matrix circuit surrounded by the short ring on the same substrate, wherein the short ring is connected to at least all the gate wirings or all the source wirings constituting the active matrix circuit; And a step of dividing the panel individually.
半導体層に接続していることを特徴とする表示装置の作
製方法。2. The method for manufacturing a display device according to claim 1, wherein the short ring is connected to the thin film semiconductor layer.
ブマトリクス回路を駆動するための周辺駆動回路と、が
同一基板上に配置された表示装置を作製する方法であっ
て、 薄膜半導体層と接続したショートリングを複数形成し、
該ショートリングに囲まれた前記アクティブマトリクス
回路及び前記周辺駆動回路を複数形成する工程と、 アクティブマトリクス回路に配置される薄膜トランジス
タの不純物領域を形成する工程と同時に前記薄膜半導体
層に不純物を選択的に注入する工程と前記ショートリン
グに囲まれた前記アクティブマトリクス回路及び前記周
辺駆動回路を複数有する基板を個々のパネルに分割する
工程と、を有することを特徴とする表示装置の作製方
法。3. A method for manufacturing a display device in which an active matrix circuit and a peripheral driving circuit for driving the active matrix circuit are arranged on the same substrate, wherein a short ring connected to a thin film semiconductor layer is provided. Form a plurality of
Simultaneously forming a plurality of the active matrix circuits and the peripheral driving circuits surrounded by the short ring; and forming an impurity region of a thin film transistor arranged in the active matrix circuit; A method for manufacturing a display device, comprising: a step of implanting; and a step of dividing a substrate having a plurality of the active matrix circuits and the peripheral driver circuits surrounded by the short ring into individual panels.
ブマトリクス回路を駆動するための周辺駆動回路と、が
同一基板上に配置された表示装置を作製する方法であっ
て、 薄膜半導体層と接続したショートリングを複数形成し、
該ショートリングが、前記アクティブマトリクス回路及
び前記周辺駆動回路を囲んで形成される工程と、 前記薄膜半導体層を利用して前記ショートリング下部に
容量を形成する工程と、 前記ショートリングに囲まれた前記アクティブマトリク
ス回路及び前記周辺駆動回路を複数有する基板を個々の
パネルに分割する工程と、を有することを特徴とする表
示装置の作製方法。4. A method for manufacturing a display device in which an active matrix circuit and a peripheral driving circuit for driving the active matrix circuit are arranged on the same substrate, wherein a short ring connected to a thin film semiconductor layer is provided. Form a plurality of
A step of forming the short ring around the active matrix circuit and the peripheral driving circuit; a step of forming a capacitor under the short ring by using the thin film semiconductor layer; Dividing the substrate having the plurality of active matrix circuits and the plurality of peripheral driver circuits into individual panels.
はアルミニウムを主成分とする材料からなることを特徴
とする表示装置の作製方法。5. The method according to claim 1, wherein the short ring is made of a material containing aluminum as a main component.
グと、該ショートリング下の絶縁膜と、前記絶縁膜下の
薄膜半導体層とで構成され、 前記薄膜半導体層は、アクティブマトリクス回路に配置
される薄膜トランジスタのチャネル領域と同じ材料で構
成されていることを特徴とする表示装置の作製方法。6. The capacitor according to claim 4, wherein the capacitor comprises a short ring, an insulating film below the short ring, and a thin film semiconductor layer below the insulating film, wherein the thin film semiconductor layer is disposed in an active matrix circuit. A method for manufacturing a display device, comprising a same material as a channel region of a thin film transistor to be formed.
ブマトリクス回路を駆動するための周辺駆動回路と、が
同一基板上に配置された表示装置を作製する方法であっ
て、 ショートリングは薄膜半導体層と接続され、前記ショー
トリングが、前記アクティブマトリクス回路及び前記周
辺駆動回路を囲んで形成される工程と、を有することを
特徴とする表示装置の作製方法。7. A method for manufacturing a display device in which an active matrix circuit and a peripheral driving circuit for driving the active matrix circuit are provided on the same substrate, wherein the short ring is connected to the thin film semiconductor layer. Forming the short ring around the active matrix circuit and the peripheral driving circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23172497A JPH1168110A (en) | 1997-08-13 | 1997-08-13 | Manufacture of display |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23172497A JPH1168110A (en) | 1997-08-13 | 1997-08-13 | Manufacture of display |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1168110A true JPH1168110A (en) | 1999-03-09 |
Family
ID=16928039
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23172497A Withdrawn JPH1168110A (en) | 1997-08-13 | 1997-08-13 | Manufacture of display |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1168110A (en) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6891523B2 (en) * | 1998-02-19 | 2005-05-10 | Seiko Epson Corporation | Active-matrix substrate, electro-optical device, method for manufacturing active-matrix substrate, and electronic equipment |
| JP2005311328A (en) * | 2004-03-25 | 2005-11-04 | Semiconductor Energy Lab Co Ltd | Light-emitting device, its manufacturing method, and electronic apparatus |
| JP2007158004A (en) * | 2005-12-05 | 2007-06-21 | Oki Electric Ind Co Ltd | Semiconductor device and its manufacturing method |
| JP2009059497A (en) * | 2007-08-30 | 2009-03-19 | Kyocera Corp | Method for manufacturing organic el panel and method for manufacturing organic el display |
| US7619288B2 (en) | 2005-05-27 | 2009-11-17 | Sharp Kabushiki Kaisha | Thin film transistor substrate, liquid crystal display device provided with such thin film transistor substrate and method for manufacturing thin film transistor substrate |
| US7872726B2 (en) | 2008-03-07 | 2011-01-18 | Chunghwa Picture Tubes, Ltd. | Active device array mother substrate |
| JP2011233332A (en) * | 2010-04-27 | 2011-11-17 | Nec Lighting Ltd | Method for manufacturing organic electroluminescent lighting device |
| JP2012003266A (en) * | 2010-06-21 | 2012-01-05 | Beijing Boe Optoelectronics Technology Co Ltd | Method for manufacturing mother substrate and array substrate |
| US8198635B2 (en) | 2004-03-25 | 2012-06-12 | Semiconductor Energy Laboratory Co., Ltd. | Light emitting device, method for manufacturing thereof and electronic appliance |
| JP2012226195A (en) * | 2011-04-21 | 2012-11-15 | Seiko Epson Corp | Electro-optical device, circuit board therefor and electronic apparatus |
| CN113066803A (en) * | 2021-03-22 | 2021-07-02 | 合肥鑫晟光电科技有限公司 | Display panel manufacturing method, display panel and display panel to be cut |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02242229A (en) * | 1989-03-16 | 1990-09-26 | Matsushita Electron Corp | Production of liquid crystal display device |
| JPH06332011A (en) * | 1993-05-18 | 1994-12-02 | Sony Corp | Semiconductor integrated substrate and semiconductor device |
| JPH07140488A (en) * | 1993-11-17 | 1995-06-02 | Matsushita Electric Ind Co Ltd | Liquid crystal display panel blank and production of liquid crystal display panel |
| JPH07287250A (en) * | 1994-04-19 | 1995-10-31 | Oki Electric Ind Co Ltd | Multiple thin film transistor array substrate and its inspection method |
| JPH08330594A (en) * | 1995-05-31 | 1996-12-13 | Sony Corp | Manufacture of insulator substrate and manufacture of semiconductor device |
| JPH09197376A (en) * | 1996-01-11 | 1997-07-31 | Casio Comput Co Ltd | Static electricity countermeasure structure of semiconductor element |
-
1997
- 1997-08-13 JP JP23172497A patent/JPH1168110A/en not_active Withdrawn
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02242229A (en) * | 1989-03-16 | 1990-09-26 | Matsushita Electron Corp | Production of liquid crystal display device |
| JPH06332011A (en) * | 1993-05-18 | 1994-12-02 | Sony Corp | Semiconductor integrated substrate and semiconductor device |
| JPH07140488A (en) * | 1993-11-17 | 1995-06-02 | Matsushita Electric Ind Co Ltd | Liquid crystal display panel blank and production of liquid crystal display panel |
| JPH07287250A (en) * | 1994-04-19 | 1995-10-31 | Oki Electric Ind Co Ltd | Multiple thin film transistor array substrate and its inspection method |
| JPH08330594A (en) * | 1995-05-31 | 1996-12-13 | Sony Corp | Manufacture of insulator substrate and manufacture of semiconductor device |
| JPH09197376A (en) * | 1996-01-11 | 1997-07-31 | Casio Comput Co Ltd | Static electricity countermeasure structure of semiconductor element |
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6891523B2 (en) * | 1998-02-19 | 2005-05-10 | Seiko Epson Corporation | Active-matrix substrate, electro-optical device, method for manufacturing active-matrix substrate, and electronic equipment |
| US8198635B2 (en) | 2004-03-25 | 2012-06-12 | Semiconductor Energy Laboratory Co., Ltd. | Light emitting device, method for manufacturing thereof and electronic appliance |
| JP2005311328A (en) * | 2004-03-25 | 2005-11-04 | Semiconductor Energy Lab Co Ltd | Light-emitting device, its manufacturing method, and electronic apparatus |
| US8674369B2 (en) | 2004-03-25 | 2014-03-18 | Semiconductor Energy Laboratory Co., Ltd. | Light emitting device, method for manufacturing thereof and electronic appliance |
| US7619288B2 (en) | 2005-05-27 | 2009-11-17 | Sharp Kabushiki Kaisha | Thin film transistor substrate, liquid crystal display device provided with such thin film transistor substrate and method for manufacturing thin film transistor substrate |
| JP2007158004A (en) * | 2005-12-05 | 2007-06-21 | Oki Electric Ind Co Ltd | Semiconductor device and its manufacturing method |
| JP2009059497A (en) * | 2007-08-30 | 2009-03-19 | Kyocera Corp | Method for manufacturing organic el panel and method for manufacturing organic el display |
| US7872726B2 (en) | 2008-03-07 | 2011-01-18 | Chunghwa Picture Tubes, Ltd. | Active device array mother substrate |
| JP2011233332A (en) * | 2010-04-27 | 2011-11-17 | Nec Lighting Ltd | Method for manufacturing organic electroluminescent lighting device |
| US8633065B2 (en) | 2010-06-21 | 2014-01-21 | Beijing Boe Optoelectronics Technology Co., Ltd. | Method for manufacturing mother substrate and array substrate |
| JP2012003266A (en) * | 2010-06-21 | 2012-01-05 | Beijing Boe Optoelectronics Technology Co Ltd | Method for manufacturing mother substrate and array substrate |
| JP2012226195A (en) * | 2011-04-21 | 2012-11-15 | Seiko Epson Corp | Electro-optical device, circuit board therefor and electronic apparatus |
| CN113066803A (en) * | 2021-03-22 | 2021-07-02 | 合肥鑫晟光电科技有限公司 | Display panel manufacturing method, display panel and display panel to be cut |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4179483B2 (en) | Method for manufacturing display device | |
| US7817216B2 (en) | Flat panel display and method for fabricating the same | |
| US6157066A (en) | Semiconductor aggregate substrate and semiconductor device with fuse structure to prevent breakdown | |
| JP4366076B2 (en) | Method for manufacturing active matrix substrate | |
| KR100336827B1 (en) | Liquid crystal display and fabricating method of substrate of the liquid crystal display | |
| JPH1168110A (en) | Manufacture of display | |
| JP2009506563A (en) | Method for manufacturing amorphous polycrystalline silicon thin film circuit | |
| JP2003069028A (en) | Thin-film transistor panel | |
| JP3820743B2 (en) | Active matrix substrate, method of manufacturing active matrix substrate, and display device | |
| KR20090115474A (en) | Thin film transistor and fabricating method of the same | |
| JP3799915B2 (en) | Electro-optical device manufacturing method, semiconductor substrate, and electro-optical device | |
| US7632725B2 (en) | Method of forming ESD protection device with thick poly film | |
| JP4381063B2 (en) | Array substrate and flat display device | |
| KR0145897B1 (en) | Pad part and its manufacturing method of poly-thin film transistor liquid crystal display element | |
| JP2007122071A (en) | Manufacturing method of display device | |
| KR100362703B1 (en) | A METHOD OF FORMING TFTs | |
| KR100611655B1 (en) | Organic electro luminescence display device and fabricating method of the same | |
| KR20050040763A (en) | Array substrate and flat display device | |
| US7315044B2 (en) | Thin film transistor array panel and manufacturing method thereof | |
| JP5084898B2 (en) | Manufacturing method of TFT substrate | |
| JP5228126B2 (en) | Manufacturing method of TFT substrate | |
| JP2007088505A (en) | Display device | |
| JPH0854642A (en) | Liquid crystal display device | |
| JPH118392A (en) | Thin-film transistor | |
| JP2004273697A (en) | Process for fabricating thin film transistor pannel |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040618 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040618 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040622 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060629 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080115 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080131 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080415 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20080902 |
|
| A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20080916 |