JPH1167890A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH1167890A JPH1167890A JP9225904A JP22590497A JPH1167890A JP H1167890 A JPH1167890 A JP H1167890A JP 9225904 A JP9225904 A JP 9225904A JP 22590497 A JP22590497 A JP 22590497A JP H1167890 A JPH1167890 A JP H1167890A
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76232—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls
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Abstract
(57)【要約】
【課題】 シリコン酸化膜からなるサイドウォールをス
パッタしながらシリコン半導体基板をエッチングするた
め、イオンエネルギーが高い条件でエッチングを行って
おり、シリコン基板に与えるダメージは大きくなり、接
合リーク電流の原因となるシリコン結晶の欠陥を発生す
る可能性がある。 【解決手段】 シリコン基板１上に熱酸化法により、シ
リコン酸化膜２を形成した後、ＣＶＤ法によりシリコン
窒化膜を堆積する。続いて、Ｒ１をマスクとして、反応
性イオンエッチング法により、素子分離領域となる部分
のシリコン窒化膜３及びシリコン酸化膜２を完全に除去
する。レジストＲ１を除去した後、多結晶シリコン膜４
又はアモルファスシリコン膜をＣＶＤ法により全面に堆
積する。次に、多結晶シリコン膜４を完全に除去される
まで反応性イオンエッチングによりエッチングする。こ
の際、素子分離領域となる弧状のトレンチ領域５がシリ
コン基板１に形成される。
パッタしながらシリコン半導体基板をエッチングするた
め、イオンエネルギーが高い条件でエッチングを行って
おり、シリコン基板に与えるダメージは大きくなり、接
合リーク電流の原因となるシリコン結晶の欠陥を発生す
る可能性がある。 【解決手段】 シリコン基板１上に熱酸化法により、シ
リコン酸化膜２を形成した後、ＣＶＤ法によりシリコン
窒化膜を堆積する。続いて、Ｒ１をマスクとして、反応
性イオンエッチング法により、素子分離領域となる部分
のシリコン窒化膜３及びシリコン酸化膜２を完全に除去
する。レジストＲ１を除去した後、多結晶シリコン膜４
又はアモルファスシリコン膜をＣＶＤ法により全面に堆
積する。次に、多結晶シリコン膜４を完全に除去される
まで反応性イオンエッチングによりエッチングする。こ
の際、素子分離領域となる弧状のトレンチ領域５がシリ
コン基板１に形成される。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法、更に詳しくは、半導体基板に形成された半導体素
子を電気的に分離する素子分離領域を形成する方法に関
するものである。
方法、更に詳しくは、半導体基板に形成された半導体素
子を電気的に分離する素子分離領域を形成する方法に関
するものである。
【０００２】
【従来の技術】半導体基板表面上の各素子を電気的に分
離する素子分離領域の形成方法としては、選択酸化素子
分離法や、トレンチ素子分離法と呼ばれる手段が知られ
ている。選択酸化素子分離法では、シリコン基板上にパ
ターニングしたシリコン窒化膜をマスクとし、選択的に
シリコン基板を酸化して素子分離領域とする。一方、ト
レンチ素子分離法では、ドライエッチングによりシリコ
ン基板表面に凹型溝（トレンチ）を形成し、酸化膜等の
絶縁膜で該溝内部を埋めて素子分離領域を形成する。
離する素子分離領域の形成方法としては、選択酸化素子
分離法や、トレンチ素子分離法と呼ばれる手段が知られ
ている。選択酸化素子分離法では、シリコン基板上にパ
ターニングしたシリコン窒化膜をマスクとし、選択的に
シリコン基板を酸化して素子分離領域とする。一方、ト
レンチ素子分離法では、ドライエッチングによりシリコ
ン基板表面に凹型溝（トレンチ）を形成し、酸化膜等の
絶縁膜で該溝内部を埋めて素子分離領域を形成する。
【０００３】現在、作成手順の簡易さから選択酸化法が
広く用いられているが、素子の微細化に伴いトレンチ素
子分離法に移行しつつある。トレンチ素子分離法では、
半導体基板上に配したゲート電極又はダミーパターンを
マスクとして、半導体基板を垂直にドライエッチングし
て、トレンチを形成するのが一般的であるが、活性領域
の端部ではシリコン基板表面に対して垂直なシリコン界
面が形成されるため、該部分で電界集中が起きてしまっ
たり、トレンチ内部への絶縁膜の埋め込みが十分でなく
空洞ができてしまう問題がある。
広く用いられているが、素子の微細化に伴いトレンチ素
子分離法に移行しつつある。トレンチ素子分離法では、
半導体基板上に配したゲート電極又はダミーパターンを
マスクとして、半導体基板を垂直にドライエッチングし
て、トレンチを形成するのが一般的であるが、活性領域
の端部ではシリコン基板表面に対して垂直なシリコン界
面が形成されるため、該部分で電界集中が起きてしまっ
たり、トレンチ内部への絶縁膜の埋め込みが十分でなく
空洞ができてしまう問題がある。
【０００４】また、素子分離領域を横断する拡散層配線
を有する半導体素子に対して、トレンチ素子分離法を適
用した場合、配線不良を引き起こす問題点がある。これ
は、拡散層配線を形成するための不純物のイオン注入工
程において、垂直なトレンチ側面が注入されにくいため
である。
を有する半導体素子に対して、トレンチ素子分離法を適
用した場合、配線不良を引き起こす問題点がある。これ
は、拡散層配線を形成するための不純物のイオン注入工
程において、垂直なトレンチ側面が注入されにくいため
である。
【０００５】これらの問題を解決するために、特開平７
−２３５５９０号公報に記載された素子分離領域の形成
方法では、丸みを有するトレンチ形状の素子分離形成方
法が提案されている。
−２３５５９０号公報に記載された素子分離領域の形成
方法では、丸みを有するトレンチ形状の素子分離形成方
法が提案されている。
【０００６】即ち、図３（ａ）に示すように、シリコン
酸化膜２４、多結晶シリコン膜２３、シリコン酸化膜２
２から構成されるダミーパターンをシリコン半導体基板
２１上に形成する。
酸化膜２４、多結晶シリコン膜２３、シリコン酸化膜２
２から構成されるダミーパターンをシリコン半導体基板
２１上に形成する。
【０００７】次に、図３（ｂ）に示すように、ＳｉＣｌ
4と酸素の混合ガスを用いて上記ダミーパターンの側壁
にシリコン酸化膜からなるサイドウォール２５を形成す
る。次に、図３（ｃ）に示すように、該サイドウォール
２５をスパッタしながらシリコン半導体基板２１をエッ
チングすることにより丸みを帯びたトレンチ素子分離領
域が形成できるため、この部分での電界集中が緩和され
る。また、トレンチ上部に対して底部の開口幅が狭いた
め、トレンチ領域２６内部への絶縁膜の埋め込み工程に
おいて底部から埋め込みがなされ空洞が発生することは
ない。また、トレンチ領域２６側面が丸みを有する形状
であるため、拡散層配線を形成するための不純物のイオ
ン注入工程において、トレンチ領域２６側面にも注入で
きる。尚、図３において、符号２５はトレンチ領域形成
後のサイドウォールを示す。
4と酸素の混合ガスを用いて上記ダミーパターンの側壁
にシリコン酸化膜からなるサイドウォール２５を形成す
る。次に、図３（ｃ）に示すように、該サイドウォール
２５をスパッタしながらシリコン半導体基板２１をエッ
チングすることにより丸みを帯びたトレンチ素子分離領
域が形成できるため、この部分での電界集中が緩和され
る。また、トレンチ上部に対して底部の開口幅が狭いた
め、トレンチ領域２６内部への絶縁膜の埋め込み工程に
おいて底部から埋め込みがなされ空洞が発生することは
ない。また、トレンチ領域２６側面が丸みを有する形状
であるため、拡散層配線を形成するための不純物のイオ
ン注入工程において、トレンチ領域２６側面にも注入で
きる。尚、図３において、符号２５はトレンチ領域形成
後のサイドウォールを示す。
【０００８】
【発明が解決しようとする課題】しかしながら、上述し
た特開平７−２３５５９号公報に記載の技術では、シリ
コン酸化膜からなるサイドウォールをスパッタしながら
シリコン半導体基板をエッチングするため、通常のシリ
コン基板のトレンチエッチングに比べ、イオンエネルギ
ーが高い条件（ＲＦバイアスパワーが５０〜１５０Ｗ）
でエッチングを行っている。該エネルギーが高いほど、
シリコン基板に与えるダメージは大きくなり、接合リー
ク電流の原因となるシリコン結晶の欠陥を発生する可能
性がある。
た特開平７−２３５５９号公報に記載の技術では、シリ
コン酸化膜からなるサイドウォールをスパッタしながら
シリコン半導体基板をエッチングするため、通常のシリ
コン基板のトレンチエッチングに比べ、イオンエネルギ
ーが高い条件（ＲＦバイアスパワーが５０〜１５０Ｗ）
でエッチングを行っている。該エネルギーが高いほど、
シリコン基板に与えるダメージは大きくなり、接合リー
ク電流の原因となるシリコン結晶の欠陥を発生する可能
性がある。
【０００９】また、サイドウォールを形成する工程があ
るため、工程数が増加する。
るため、工程数が増加する。
【００１０】本発明は、通常のシリコン基板のトレンチ
エッチング程度のイオンエネルギーのエッチングで、丸
みを有するトレンチ形状を形成でき得る素子分離領域の
形成方法を提供することを目的とする。
エッチング程度のイオンエネルギーのエッチングで、丸
みを有するトレンチ形状を形成でき得る素子分離領域の
形成方法を提供することを目的とする。
【００１１】
【課題を解決するための手段】請求項１記載の本発明の
半導体装置の製造方法において、半導体基板上に該半導
体基板のエッチングの際にマスクとなるパターンを形成
する工程と、全面に上記半導体基板とほぼ同じエッチン
グレートを有する膜を堆積する工程と、異方性エッチン
グにより、上記半導体基板とほぼ同じエッチングレート
を有する膜をすべて除去し、上記半導体基板に弧状を有
するトレンチ領域を形成する工程と、上記トレンチ領域
に絶縁膜を埋め込み素子分離領域を形成する工程とを有
することを特徴とするものである。
半導体装置の製造方法において、半導体基板上に該半導
体基板のエッチングの際にマスクとなるパターンを形成
する工程と、全面に上記半導体基板とほぼ同じエッチン
グレートを有する膜を堆積する工程と、異方性エッチン
グにより、上記半導体基板とほぼ同じエッチングレート
を有する膜をすべて除去し、上記半導体基板に弧状を有
するトレンチ領域を形成する工程と、上記トレンチ領域
に絶縁膜を埋め込み素子分離領域を形成する工程とを有
することを特徴とするものである。
【００１２】また、請求項２記載の本発明の半導体装置
の製造方法は、上記半導体基板がシリコンからなり、且
つ、上記半導体基板とほぼ同じエッチングレートを有す
る膜が多結晶ポリシリコン膜又はアモルファスシリコン
膜からなることを特徴とする、請求項１記載の半導体装
置の製造方法である。
の製造方法は、上記半導体基板がシリコンからなり、且
つ、上記半導体基板とほぼ同じエッチングレートを有す
る膜が多結晶ポリシリコン膜又はアモルファスシリコン
膜からなることを特徴とする、請求項１記載の半導体装
置の製造方法である。
【００１３】
【発明の実施の形態】以下、実施の形態に基づいて本発
明について詳細に説明する。
明について詳細に説明する。
【００１４】図１は本発明の第１の実施の形態の半導体
装置の製造工程を示す図であり、図２は本発明の第２の
実施の形態の半導体装置の製造工程を示す図である。
装置の製造工程を示す図であり、図２は本発明の第２の
実施の形態の半導体装置の製造工程を示す図である。
【００１５】図１を用いて、本発明の第１の実施の形態
の半導体装置の製造工程を説明する。
の半導体装置の製造工程を説明する。
【００１６】まず、Ｐ型シリコン基板１上に熱酸化法に
より、シリコン酸化膜２を形成した後、ＣＶＤ（化学気
相成長）法によりシリコン窒化膜を堆積する。ここで
は、シリコン酸化膜２を２０ｎｍ、シリコン窒化膜３を
３００ｎｍ堆積した。
より、シリコン酸化膜２を形成した後、ＣＶＤ（化学気
相成長）法によりシリコン窒化膜を堆積する。ここで
は、シリコン酸化膜２を２０ｎｍ、シリコン窒化膜３を
３００ｎｍ堆積した。
【００１７】続いて、図１（ａ）に示すように、フォト
リソグラフィの手法によりパターニングしたレジストＲ
１をマスクとして、反応性イオンエッチング法により、
素子分離領域となる部分のシリコン窒化膜３及びシリコ
ン酸化膜２を完全に除去する。
リソグラフィの手法によりパターニングしたレジストＲ
１をマスクとして、反応性イオンエッチング法により、
素子分離領域となる部分のシリコン窒化膜３及びシリコ
ン酸化膜２を完全に除去する。
【００１８】次に、レジストＲ１を除去した後、図１
（ｂ）に示すように、シリコン基板１とほぼ同じエッチ
ングレートを有する多結晶シリコン膜４又はアモルファ
スシリコン膜をＣＶＤ法により全面に堆積する。ここで
は、多結晶シリコン膜４を２００ｎｍ堆積した。尚、シ
リコン基板１とほぼ同じエッチングレートを有する膜で
あれば、多結晶シリコン膜４等以外でもよい。
（ｂ）に示すように、シリコン基板１とほぼ同じエッチ
ングレートを有する多結晶シリコン膜４又はアモルファ
スシリコン膜をＣＶＤ法により全面に堆積する。ここで
は、多結晶シリコン膜４を２００ｎｍ堆積した。尚、シ
リコン基板１とほぼ同じエッチングレートを有する膜で
あれば、多結晶シリコン膜４等以外でもよい。
【００１９】次に、多結晶シリコン膜４を完全に除去さ
れるまで反応性イオンエッチングによりエッチングす
る。この際、シリコン基板１は多結晶シリコン膜４とほ
ぼ等速度でエッチングが進行するので、図１（ｃ）に示
すように、素子分離領域となる弧状のトレンチ領域５が
シリコン基板１に形成される。
れるまで反応性イオンエッチングによりエッチングす
る。この際、シリコン基板１は多結晶シリコン膜４とほ
ぼ等速度でエッチングが進行するので、図１（ｃ）に示
すように、素子分離領域となる弧状のトレンチ領域５が
シリコン基板１に形成される。
【００２０】ここでの反応性イオンエッチングは、基板
バイアス型ＥＣＲエッチング装置を用いて、エッチング
ガスをＨＢｒを４０ｓｃｃｍ、Ｏ2を３ｓｃｃｍ流し
て、マイクロ波パワーを５００Ｗ、ＲＦパワーを２０Ｗ
の条件で行った。
バイアス型ＥＣＲエッチング装置を用いて、エッチング
ガスをＨＢｒを４０ｓｃｃｍ、Ｏ2を３ｓｃｃｍ流し
て、マイクロ波パワーを５００Ｗ、ＲＦパワーを２０Ｗ
の条件で行った。
【００２１】次に、膜厚が５００ｎｍ程度のシリコン酸
化膜をＣＶＤ法により全面に堆積した後、ＣＭＰ（Ｃｈ
ｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｉｎ
ｇ）法により、上記酸化膜を研磨するすることにより、
図１（ｄ）に示すように、トレンチ領域５にシリコン酸
化膜６が埋め込まれ、素子分離領域が形成される。
化膜をＣＶＤ法により全面に堆積した後、ＣＭＰ（Ｃｈ
ｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｉｎ
ｇ）法により、上記酸化膜を研磨するすることにより、
図１（ｄ）に示すように、トレンチ領域５にシリコン酸
化膜６が埋め込まれ、素子分離領域が形成される。
【００２２】次に、シリコン窒化膜３及びシリコン酸化
膜２を除去した後、シリコン基板１表面を熱酸化するこ
とにより、ゲート酸化膜７を形成した後、図１（ｅ）に
示すように、ゲート電極材料となる多結晶シリコン膜８
をＣＶＤ法により全面に形成する。その後、ゲート電極
領域を定義するようにパターニングしたレジスト（図示
せず。）をマスクとして多結晶シリコン膜８を加工する
ことにより、ゲート電極を形成する。
膜２を除去した後、シリコン基板１表面を熱酸化するこ
とにより、ゲート酸化膜７を形成した後、図１（ｅ）に
示すように、ゲート電極材料となる多結晶シリコン膜８
をＣＶＤ法により全面に形成する。その後、ゲート電極
領域を定義するようにパターニングしたレジスト（図示
せず。）をマスクとして多結晶シリコン膜８を加工する
ことにより、ゲート電極を形成する。
【００２３】次に、図２を用いて、本発明の第２の実施
の形態の素子分離領域の形成方法を説明する。
の形態の素子分離領域の形成方法を説明する。
【００２４】まず、Ｐ型シリコン基板１上に熱酸化法に
より、シリコン酸化膜９を形成した後、ＣＶＤ（化学気
相成長）法によりフローティングゲート電極材料となる
多結晶シリコン膜１０とシリコン酸化膜１１を順次全面
に堆積する。ここでは、シリコン酸化膜９を１５ｎｍ、
多結晶シリコン膜１０を２５０ｎｍ、シリコン酸化膜１
１を５０ｎｍ堆積した。
より、シリコン酸化膜９を形成した後、ＣＶＤ（化学気
相成長）法によりフローティングゲート電極材料となる
多結晶シリコン膜１０とシリコン酸化膜１１を順次全面
に堆積する。ここでは、シリコン酸化膜９を１５ｎｍ、
多結晶シリコン膜１０を２５０ｎｍ、シリコン酸化膜１
１を５０ｎｍ堆積した。
【００２５】続いて、図２（ａ）に示すように、フォト
リソグラフィの手法によりフローティングゲート電極領
域を定義するようにパターニングされたレジストＲ２を
マスクとして、反応性イオンエッチング法により、素子
分離領域となる部分のシリコン酸化膜１１、多結晶シリ
コン膜１０及びシリコン酸化膜９を完全に除去する。
リソグラフィの手法によりフローティングゲート電極領
域を定義するようにパターニングされたレジストＲ２を
マスクとして、反応性イオンエッチング法により、素子
分離領域となる部分のシリコン酸化膜１１、多結晶シリ
コン膜１０及びシリコン酸化膜９を完全に除去する。
【００２６】次に、レジストＲ２を除去した後、図２
（ｂ）に示すように、多結晶シリコン膜１２はアモルフ
ァスシリコン膜をＣＶＤ法により全面に堆積する。ここ
では、多結晶シリコン膜１２を２００ｎｍ堆積した。
（ｂ）に示すように、多結晶シリコン膜１２はアモルフ
ァスシリコン膜をＣＶＤ法により全面に堆積する。ここ
では、多結晶シリコン膜１２を２００ｎｍ堆積した。
【００２７】次に、多結晶シリコン膜１２が完全に除去
されるまで反応性イオンエッチングによりエッチングす
る。この際、シリコン基板１は多結晶シリコン膜１２と
ほぼ等速度でエッチングが進行するので、図２（ｃ）に
示すように、素子分離領域となる弧状のトレンチ領域６
がシリコン基板１に形成される。
されるまで反応性イオンエッチングによりエッチングす
る。この際、シリコン基板１は多結晶シリコン膜１２と
ほぼ等速度でエッチングが進行するので、図２（ｃ）に
示すように、素子分離領域となる弧状のトレンチ領域６
がシリコン基板１に形成される。
【００２８】ここでの反応性イオンエッチングは、基板
バイアス型ＥＣＲエッチング装置を用いて、エッチング
ガスをＨＢｒを４０ｓｃｃｍ、Ｏ2を３ｓｃｃｍ流し
て、マイクロ波パワーを５００Ｗ、ＲＦパワーを２０Ｗ
の条件で行った。
バイアス型ＥＣＲエッチング装置を用いて、エッチング
ガスをＨＢｒを４０ｓｃｃｍ、Ｏ2を３ｓｃｃｍ流し
て、マイクロ波パワーを５００Ｗ、ＲＦパワーを２０Ｗ
の条件で行った。
【００２９】次に、膜厚が５００ｎｍ程度のシリコン酸
化膜をＣＶＤ法により全面に堆積した後、ＣＭＰ（Ｃｈ
ｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｉｎ
ｇ）法により、上記酸化膜を研磨するすることにより、
図２（ｄ）に示すように、トレンチ領域にシリコン酸化
膜１３が埋め込まれ、素子分離領域が形成される。
化膜をＣＶＤ法により全面に堆積した後、ＣＭＰ（Ｃｈ
ｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｉｎ
ｇ）法により、上記酸化膜を研磨するすることにより、
図２（ｄ）に示すように、トレンチ領域にシリコン酸化
膜１３が埋め込まれ、素子分離領域が形成される。
【００３０】次に、図２（ｅ）に示すように、第２のゲ
ート絶縁膜１４及びコントロールゲート材料となる多結
晶シリコン膜１５を形成する。本実施の形態では、第２
のゲート絶縁膜として、フローティングゲート電極表面
に５ｎｍのシリコン酸化膜を形成した後、ＣＶＤ法によ
り５ｎｍのシリコン窒化膜を、更に、５ｎｍのシリコン
酸化膜を堆積した積層膜とした。多結晶シリコン膜の膜
厚は２００ｎｍとした。その後、コントロールゲート電
極領域を定義するようにパターニングしたレジスト（図
示せず。）をマスクとして多結晶シリコン１５を加工す
ることにより、ゲート電極を形成する。
ート絶縁膜１４及びコントロールゲート材料となる多結
晶シリコン膜１５を形成する。本実施の形態では、第２
のゲート絶縁膜として、フローティングゲート電極表面
に５ｎｍのシリコン酸化膜を形成した後、ＣＶＤ法によ
り５ｎｍのシリコン窒化膜を、更に、５ｎｍのシリコン
酸化膜を堆積した積層膜とした。多結晶シリコン膜の膜
厚は２００ｎｍとした。その後、コントロールゲート電
極領域を定義するようにパターニングしたレジスト（図
示せず。）をマスクとして多結晶シリコン１５を加工す
ることにより、ゲート電極を形成する。
【００３１】
【発明の効果】以上、詳細に説明したように、本発明を
用いることにより、シリコン基板上にゲート電極又はダ
ミーパターンを形成した後、多結晶シリコン膜又はアモ
ルファスシリコン膜を全面に堆積し、その後多結晶シリ
コン膜又はアモルファスシリコン膜を異方性エッチング
により全て除去することにより、シリコン基板表面に弧
状の丸みを有するトレンチ素子分離領域を形成すること
ができる。このトレンチ形状では、活性領域の端部での
電界集中が緩和され、素子分離のためのトレンチ内部へ
の絶縁膜形成工程で空洞ができることはない。更に、ト
レンチ側面への不純物イオン注入が可能となるので、素
子分離領域を横断する拡散層配線を有する半導体素子に
対してトレンチ素子分離法を適用でき得る。
用いることにより、シリコン基板上にゲート電極又はダ
ミーパターンを形成した後、多結晶シリコン膜又はアモ
ルファスシリコン膜を全面に堆積し、その後多結晶シリ
コン膜又はアモルファスシリコン膜を異方性エッチング
により全て除去することにより、シリコン基板表面に弧
状の丸みを有するトレンチ素子分離領域を形成すること
ができる。このトレンチ形状では、活性領域の端部での
電界集中が緩和され、素子分離のためのトレンチ内部へ
の絶縁膜形成工程で空洞ができることはない。更に、ト
レンチ側面への不純物イオン注入が可能となるので、素
子分離領域を横断する拡散層配線を有する半導体素子に
対してトレンチ素子分離法を適用でき得る。
【００３２】また、弧状の丸みを形成するために特別な
エッチング条件を適応する必要がなく、従来問題となっ
ていた高イオンエネルギーによるシリコン基板への損傷
を抑制することができ、また、サイドウォール形成工程
が必要ないので、工程数を低減することができる。
エッチング条件を適応する必要がなく、従来問題となっ
ていた高イオンエネルギーによるシリコン基板への損傷
を抑制することができ、また、サイドウォール形成工程
が必要ないので、工程数を低減することができる。
【図１】本発明の第１の実施の形態の素子分離領域の形
成工程を示す図である。
成工程を示す図である。
【図２】本発明の第２の実施の形態の素子分離領域の形
成工程を示す図である。
成工程を示す図である。
【図３】従来のトレンチ素子分離領域の形成工程を示す
図である。
図である。
１ シリコン基板 ２ シリコン酸化膜 ３、１０ シリコン窒化膜 ４、１２ 多結晶シリコン膜 ５ トレンチ領域 ６、１３ シリコン酸化膜 ７ ゲート酸化膜 ８、１５ 多結晶シリコン膜 ９ 第１のゲート絶縁膜 １１ シリコン酸化膜 １４ 第２のゲート絶縁膜
Claims (2)
- 【請求項１】 半導体基板上に該半導体基板のエッチン
グの際にマスクとなるパターンを形成する工程と、 全面に上記半導体基板とほぼ同じエッチングレートを有
する膜を堆積する工程と、 異方性エッチングにより、上記半導体基板とほぼ同じエ
ッチングレートを有する膜をすべて除去し、上記半導体
基板に弧状を有するトレンチ領域を形成する工程と、 上記トレンチ領域に絶縁膜を埋め込み素子分離領域を形
成する工程とを有することを特徴とする、半導体装置の
製造方法。 - 【請求項２】 上記半導体基板がシリコンからなり、且
つ、上記半導体基板とほぼ同じエッチングレートを有す
る膜が多結晶ポリシリコン膜又はアモルファスシリコン
膜からなることを特徴とする、請求項１記載の半導体装
置の製造方法。
Priority Applications (2)
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|---|---|---|---|
| JP9225904A JPH1167890A (ja) | 1997-08-22 | 1997-08-22 | 半導体装置の製造方法 |
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9225904A JPH1167890A (ja) | 1997-08-22 | 1997-08-22 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1167890A true JPH1167890A (ja) | 1999-03-09 |
Family
ID=16836718
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9225904A Pending JPH1167890A (ja) | 1997-08-22 | 1997-08-22 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6060371A (ja) |
| JP (1) | JPH1167890A (ja) |
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- 1997-08-22 JP JP9225904A patent/JPH1167890A/ja active Pending
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1998
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| US7358587B2 (en) | 1998-09-03 | 2008-04-15 | Micron Technology, Inc. | Semiconductor structures |
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