JPH1167069A - Manufacture of field emission type element - Google Patents

Abstract

PROBLEM TO BE SOLVED: To provide sharp emitters for field emission type elements at favorable reproducibility with uniformity. SOLUTION: In a manufacturing method for an emitter in a field emission type element having a tip-sharpened emitter formed on a substrate 10, a gate electrode formed around a tip part of the emitter to control emission of electrons, and an anode electrode facing a tip of the emitter, mask layers 11, 12, 13 are formed on the substrate 10 except for a part where the emitter is to be formed, and emitter composing substance is selectively epitaxially grown on the substrate 10 having the mask layers 11, 12, 13 to provide the tip- sharpened emitter.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は、電界放射型素子の
製造方法に関する。特に、先の尖ったエミッタを高品質
で得ることの出来る製造方法に関する。The present invention relates to a method for manufacturing a field emission element. In particular, the present invention relates to a manufacturing method capable of obtaining a sharp emitter with high quality.

【０００２】[0002]

【従来の技術】電界放射型素子は、先の尖ったエミッタ
の先端周囲に形成されたゲート電極に高電圧を印加し
て、エミッタから電子を放出させると共に、その電子放
出量をゲート電極の電圧により制御しようとする素子で
ある。この時、アノードに十分な電圧を印加しておくこ
とにより、真空中に放出された電子をアノードに取り込
むことができる。この素子には、トランジスタや、アノ
ードに螢光塗料を塗布した平面ディスプレイとしての応
用が期待されている。2. Description of the Related Art In a field emission element, a high voltage is applied to a gate electrode formed around the tip of a pointed emitter to emit electrons from the emitter, and the amount of emitted electrons is measured by the voltage of the gate electrode. Is an element to be controlled by At this time, by applying a sufficient voltage to the anode, electrons emitted in a vacuum can be taken into the anode. This device is expected to be applied as a transistor or a flat display in which a fluorescent paint is applied to an anode.

【０００３】この電界放射型素子の製造方法として、特
開平７−６５７０６号公報に記載のエッチングによる方
法が知られている。この方法は、図５に示すように、Ｓ
ｉ基板上にマスクを形成し、マスク下のＳｉ基板を錐形
状にエッチングし、酸化膜、絶縁膜、ゲート電極を順次
形成して、マスク及びマスク上の層を除去する方法であ
る。As a method for manufacturing this field emission element, a method by etching described in Japanese Patent Application Laid-Open No. 7-65706 is known. This method, as shown in FIG.
In this method, a mask is formed on an i-substrate, the Si substrate under the mask is etched into a conical shape, an oxide film, an insulating film, and a gate electrode are sequentially formed, and the mask and a layer on the mask are removed.

【０００４】又、他の方法として、特開平６−３４９４
０２号公報に記載のスピント型と言われる方法が知られ
ている。この方法は、図６に示すように、基板上に抵抗
層、絶縁膜を順次形成し、エミッタの形成部分の絶縁層
をエッチングして凹部を形成し、ゲート電極を形成した
後、モリブデンを蒸着して凹部に円錐形状のエミッタを
形成する方法である。Another method is disclosed in Japanese Patent Laid-Open No. 6-3494.
There is known a method referred to as Spindt type described in Japanese Patent Application Publication No. 02-203. In this method, as shown in FIG. 6, a resistive layer and an insulating film are sequentially formed on a substrate, a concave portion is formed by etching the insulating layer at a portion where an emitter is formed, a gate electrode is formed, and then molybdenum is deposited. To form a conical emitter in the recess.

【０００５】[0005]

【発明が解決しようとする課題】ところが、エッチング
による方法は、マスク下のＳｉ基板が錐形状となるよう
にエッチング時間を制御する必要がある。このため、エ
ッチング時間によりエミッタの高さや大きさが大きく変
化するため、同一形状のエミッタを再現性良く得ること
ができないという問題がある。又、電子放出効率を向上
させるためにエミッタを複数の最適な層構造にするとい
う技法は採用できない。さらに、この方法は、エミッタ
をＳｉやＧａＡｓなどのエッチングの容易な材料とする
場合に限られ、ＧａＮ系材料等の科学的に安定でエッチ
ングの困難な材料を用いる場合には適用できなという問
題がある。However, in the method using etching, it is necessary to control the etching time so that the Si substrate under the mask has a conical shape. For this reason, the height and size of the emitter greatly change depending on the etching time, and there is a problem that an emitter having the same shape cannot be obtained with good reproducibility. Further, a technique of forming the emitter into a plurality of optimum layer structures to improve electron emission efficiency cannot be adopted. Furthermore, this method is limited to the case where the emitter is made of a material that is easily etched, such as Si or GaAs, and cannot be applied to the case where a material that is scientifically stable and difficult to etch, such as a GaN-based material, is used. There is.

【０００６】又、スピント型方法の場合には、エミッタ
の成膜時に基板の穴の有効径が徐々に小さくなることを
利用しているが、この方法では、先が先鋭なエミッタを
得ることが困難である。又、エミッタの形状が初期の穴
の形状や成膜条件に影響されるため、基板の大面積に渡
り、同一形状のエミッタを再現性良く得ることは困難で
ある。さらに、この方法は、蒸着やスパッタリング等の
物理的な方法を用いるものであり、気相堆積法等の原料
物質の反応を用いる化学的な手法で成膜する場合には用
いることができない。The Spindt method utilizes the fact that the effective diameter of the hole in the substrate is gradually reduced during the formation of the emitter, but this method can provide a sharp emitter. Have difficulty. Further, since the shape of the emitter is affected by the initial hole shape and the film forming conditions, it is difficult to obtain an emitter having the same shape with good reproducibility over a large area of the substrate. Furthermore, this method uses a physical method such as vapor deposition or sputtering, and cannot be used when a film is formed by a chemical method using a reaction of a raw material such as a vapor phase deposition method.

【０００７】従って、本発明の目的は、電界放射型素子
の先鋭なエミッタを均一に再現性良く得られるようにす
ることである。Accordingly, an object of the present invention is to provide a sharp emitter of a field emission element uniformly and with good reproducibility.

【０００８】[0008]

【課題を解決するための手段】本発明は、基板上に形成
され先の尖ったエミッタとこのエミッタの先端部分の周
囲に形成され電子放出を制御するゲート電極とエミッタ
の先端と対向するアノード電極とを有する電界放射型素
子におけるエミッタの製造方法において、基板上に前記
エミッタを形成する部分を除いてマスク層を形成し、マ
スク層の形成された基板上にエミッタを構成する物質を
選択的にエピタキシャル成長させて先端の尖ったエミッ
タを得ることを特徴とする。SUMMARY OF THE INVENTION The present invention relates to a pointed emitter formed on a substrate, a gate electrode formed around the tip of the emitter for controlling electron emission, and an anode electrode opposed to the tip of the emitter. In the method of manufacturing an emitter in a field emission device having a method, a mask layer is formed on a substrate except for a portion where the emitter is formed, and a material constituting the emitter is selectively formed on the substrate on which the mask layer is formed. It is characterized in that an emitter having a sharp tip is obtained by epitaxial growth.

【０００９】又、先端が先鋭なエミッタの表面に電子が
放出し易い物質を被覆するようにしても良い。この物質
の被覆はエミッタの形成と連続的に行うことができる。Further, the surface of the emitter having a sharp tip may be coated with a substance which easily emits electrons. The coating of this material can be performed continuously with the formation of the emitter.

【００１０】[0010]

【発明の作用及び効果】エピタキシャル成長によるため
基板の露出面上にのみエミッタを構成する物質が堆積
し、マスク層の上にはこの物質が堆積しない。又、基板
の微小面積の露出部に成長する物質は錐形状となり、各
面は所定の結晶面となる。このため、各エミッタの形状
が均一になり易く、再現性が向上する。さらに、各面が
結晶面で構成されていることから、先端は鋭角となり、
しかも均質なものとなる。よって、電界放出効率が向上
し、且つ、素子間の特性が均一となる。又、ＧａＮ系半
導体等のようにエッチングの困難な材料でも適用するこ
とが可能となる。さらに、エミッタを多層膜とすること
が容易となるために、電子放出効率を向上させることが
できる。The material constituting the emitter deposits only on the exposed surface of the substrate due to the epitaxial growth, and does not deposit on the mask layer. In addition, the substance that grows on the exposed portion having a small area of the substrate has a conical shape, and each face becomes a predetermined crystal face. For this reason, the shape of each emitter tends to be uniform, and the reproducibility is improved. Furthermore, since each face is composed of a crystal face, the tip becomes an acute angle,
Moreover, it becomes homogeneous. Therefore, the field emission efficiency is improved, and the characteristics between the elements are uniform. Further, it is possible to apply even a material which is difficult to etch, such as a GaN-based semiconductor. Furthermore, since it is easy to form the emitter as a multilayer film, the electron emission efficiency can be improved.

【００１１】[0011]

【発明の実施の形態】以下、本発明を実施例を用いてよ
り具体的に説明する。図１は本実施例に係る電界放射型
素子の製造方法を示している。図１（ａ）に示すよう
に、ｎ伝導型の単結晶Ｓｉ基板１０上に、順次、厚さ約
１μｍの酸化シリコン（ＳｉＯ₂ ）から成る第１絶縁層
１１、厚さ約０．２μｍの多結晶Ｓｉから成るゲート電
極１２、厚さ約０．１μｍの酸化シリコン又は窒化シリ
コン（Ｓｉ₃Ｎ₄）から成る第２絶縁層１３を形成する。
これらの層の形成は熱酸化法又は化学気相成長法（ＣＶ
Ｄ）等の成膜方法により形成される。DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, the present invention will be described more specifically with reference to embodiments. FIG. 1 shows a method for manufacturing a field emission element according to this embodiment. As shown in FIG. 1A, a first insulating layer 11 made of silicon oxide (SiO ₂ ) having a thickness of about 1 μm and a 0.2 μm-thick silicon oxide layer are sequentially formed on an n-conductivity type single crystal Si substrate 10. A gate electrode 12 made of polycrystalline Si and a second insulating layer 13 made of silicon oxide or silicon nitride (Si ₃ N ₄ ) having a thickness of about 0.1 μm are formed.
These layers are formed by thermal oxidation or chemical vapor deposition (CV).
It is formed by a film forming method such as D).

【００１２】次に、第２絶縁層１３の上に一様にフォト
レジスト１４を塗布して、フォトリソグラフィにより、
エミッタを形成する部分に窓１５を開ける。窓１５の直
径は約１μｍである。次に、図１（ｂ）に示すように、
このパターニングされたフォトレジスト１４をマスクと
して、ＳＦ₆ ガスを用いた異方性ドライエッチングによ
り、窓１５直下の第２絶縁層１３、ゲート電極１２を除
去した。その後、バッファードフッ酸を用いた等方性ウ
エットエッチングにより第１絶縁層１１を除去し、図１
（ｃ）に示すように、Ｓｉ基板１０を露出させて、エミ
ッタが形成される窓部１６を形成した。この時、第１絶
縁層１１にはサイドエッチングによりゲート電極１２、
第２絶縁層１３の窓１５の径よりも大きい径（約１．４
μｍ）に窓部１６を形成した。その後、図１（ｄ）に示
すように、フォトレジスト１４を除去した。Next, a photoresist 14 is uniformly applied on the second insulating layer 13 and is subjected to photolithography.
A window 15 is opened in a portion where an emitter is to be formed. The diameter of the window 15 is about 1 μm. Next, as shown in FIG.
Using the patterned photoresist 14 as a mask, the second insulating layer 13 and the gate electrode 12 immediately below the window 15 were removed by anisotropic dry etching using SF ₆ gas. Thereafter, the first insulating layer 11 is removed by isotropic wet etching using buffered hydrofluoric acid, and FIG.
As shown in (c), the window 16 in which the emitter was formed was formed by exposing the Si substrate 10. At this time, the gate electrode 12 is formed on the first insulating layer 11 by side etching.
A diameter (about 1.4) larger than the diameter of the window 15 of the second insulating layer 13
(μm). Thereafter, as shown in FIG. 1D, the photoresist 14 was removed.

【００１３】次に、ＣＶＤ法により、原料ガスとして、
ジクロロシラン（ＳｉＨ₂Ｃｌ₂）、ドーピングガスとし
てホォスフィン（ＰＨ₃ ）を用いて、Ｓｉ基板１０の露
出面１７上にｎ伝導型のＰ添加のＳｉをエピタキシャル
成長させた。この時の成長温度を通常の１０００℃程度
よりも低い８００℃とすることで、単結晶Ｓｉは露出面
１７上にのみ成長し、第２絶縁層１３上には成長しな
い。この単結晶Ｓｉの結晶軸はＳｉ基板１０の結晶軸に
配向し、堆積層の形状は特定の結晶面で囲まれた四角錐
形となり、図１（ｅ）で示すように、先端の尖ったエミ
ッタ２０が得られた。Next, as a source gas by CVD,
Using dichlorosilane (SiH ₂ Cl ₂ ) and phosphine (PH ₃ ) as a doping gas, n-type P-doped Si was epitaxially grown on the exposed surface 17 of the Si substrate 10. By setting the growth temperature at this time to 800 ° C., which is lower than about 1000 ° C., single crystal Si grows only on exposed surface 17 and does not grow on second insulating layer 13. The crystal axis of this single crystal Si is oriented to the crystal axis of the Si substrate 10, and the shape of the deposited layer is a quadrangular pyramid surrounded by a specific crystal plane, and as shown in FIG. An emitter 20 was obtained.

【００１４】このようにして得られたエミッタ２０の先
端は、曲率半径は２０ｎｍ以下であり、先鋭な状態が得
られた。１０^-5Ｐａの真空下において、ゲート電極１２
とエミッタ２０との間に電圧を印加したところ、立ち上
がり電圧１８Ｖでエミッション電流が得られた。エッチ
ング法により作成した従来のエミッタの場合には、立ち
上がり電圧は９０Ｖであるので、動作電圧を１／５に低
下させることができた。又、本実施例によって形成され
たエミッタは特定の安定な結晶面で囲まれているので、
同一形状のエミッタを再現性良く得ることができた。さ
らに、エミッション電流の安定性が向上すると共にエミ
ッタ毎の特性のバラツキも少なく、得られるエミッショ
ン電流値の変動幅は±０．２％であった。この値は従来
のエッチング法で得られたエミッタのエミッション電流
値の変動幅が±５％であるので、変動幅は１／２５に低
下した。The tip of the emitter 20 thus obtained has a radius of curvature of 20 nm or less, and a sharp state is obtained. Under a vacuum of 10 ^-5 Pa, the gate electrode 12
When a voltage was applied between the emitter and the emitter 20, an emission current was obtained at a rising voltage of 18V. In the case of the conventional emitter formed by the etching method, since the rising voltage is 90 V, the operating voltage could be reduced to 1/5. Also, since the emitter formed according to this embodiment is surrounded by a specific stable crystal plane,
An emitter having the same shape was obtained with good reproducibility. Further, the emission current stability was improved and the variation in the characteristics of each emitter was small, and the fluctuation range of the obtained emission current value was ± 0.2%. Since the variation of the emission current value of the emitter obtained by the conventional etching method was ± 5%, the variation was reduced to 1/25.

【００１５】尚、上記実施例では、第２絶縁層１３とゲ
ート電極１２のエッチングには等方性のドライエッチン
グを用い、第１絶縁層１１のエッチングには異方性のウ
エットエッチングを用いている。しかし、この方法に代
えて、反応性イオンエッチング法（ＲＩＥ）を用いて、
圧力等のエッチング条件を制御することで、異方性と等
方性のエッチングを連続して実施しても良い。上記実施
例では、第１絶縁層１１、ゲート電極１２、第２絶縁層
１３が請求項のマスク層に該当する。In the above embodiment, isotropic dry etching is used for etching the second insulating layer 13 and the gate electrode 12, and anisotropic wet etching is used for etching the first insulating layer 11. I have. However, instead of this method, using reactive ion etching (RIE),
By controlling etching conditions such as pressure, anisotropic and isotropic etching may be continuously performed. In the above embodiment, the first insulating layer 11, the gate electrode 12, and the second insulating layer 13 correspond to a mask layer in the claims.

【００１６】次に、第２実施例の製造方法について説明
する。本実施例は、エミッタの材料として、単結晶窒化
ガリウム系化合物半導体（Ａｌ_x Ｇａ_Y Ｉｎ_1-X-Y Ｎ:0
≦x,y ≦1, 0≦x+y ≦1)を用いたことを特徴としてい
る。Ａｌ_x Ｇａ_Y Ｉｎ_1-X-Y Ｎは電子親和力が小さく電
子を放出し易いため、エミッタ材料として適している。
しかし、化学的に安定でエッチングが困難なため、従来
のエッチング型の製造方法は利用できない。又、通常は
化学的な方法で成膜されるため、物理的な方法で成膜す
るスピント型も用いることができない。このため、Ａｌ
_x Ｇａ_Y Ｉｎ_1-X-Y Ｎをエミッタとして用いることは困
難であった。Next, the manufacturing method of the second embodiment will be described. In this embodiment, a single crystal gallium nitride-based compound semiconductor (Al _x Ga _Y In _1-XY N: 0
≦ x, y ≦ 1, 0 ≦ x + y ≦ 1). _{Al x Ga Y In 1-XY} N is liable to emit electrons small electron affinity, it is suitable as emitter material.
However, conventional etching-type manufacturing methods cannot be used because they are chemically stable and difficult to etch. Further, since a film is usually formed by a chemical method, a Spindt type film formed by a physical method cannot be used. For this reason, Al
the use of _x Ga _Y In _1-XY N as an emitter has been difficult.

【００１７】図２は本実施例に係る電界放射型素子の製
造方法を示している。図２（ａ）に示すように、サファ
イア基板３０上にＭＯＣＶＤにより厚さ約２μｍのｎ伝
導型の単結晶ＧａＮから成る抵抗層３１を形成し、次
に、ＣＶＤ法により、厚さ０．１μｍの酸化シリコン
（ＳｉＯ₂ ）から成る第１絶縁層３２を形成する。FIG. 2 shows a method for manufacturing a field emission element according to this embodiment. As shown in FIG. 2A, a resistive layer 31 made of n-conductivity type single crystal GaN having a thickness of about 2 μm is formed on a sapphire substrate 30 by MOCVD. A first insulating layer 32 made of silicon oxide (SiO ₂ ) is formed.

【００１８】次に、第１絶縁層３２の上に一様にフォト
レジスト３４を塗布して、フォトリソグラフィにより、
エミッタを形成する部分に窓３５を開ける。窓３５の直
径は約１μｍである。次に、図２（ｂ）に示すように、
このパターニングされたフォトレジスト３４をマスクと
して、バッファードフッ酸を用いた等方性ウエットエッ
チングにより第１絶縁層３２を除去した。これにより、
抵抗層３１を露出させて、エミッタが形成される窓部３
６を形成した。その後、フォトレジスト３４を除去し
た。Next, a photoresist 34 is applied uniformly on the first insulating layer 32, and is then subjected to photolithography.
A window 35 is opened in a portion where an emitter is to be formed. The diameter of the window 35 is about 1 μm. Next, as shown in FIG.
Using the patterned photoresist as a mask, the first insulating layer 32 was removed by isotropic wet etching using buffered hydrofluoric acid. This allows
The window portion 3 where the resistance layer 31 is exposed and the emitter is formed
6 was formed. After that, the photoresist 34 was removed.

【００１９】次に、ＭＯＣＶＤ法により、原料ガスとし
て、トリメチルガリウム（Ｇａ（ＣＨ₃ ）₃ ）及びトリ
メチルアルミニチウム（Ａｌ（ＣＨ₃ ）₃ ）、アンモニ
ア（ＮＨ₃ ）、ドーピングガスとしてモノシラン（Ｓｉ
Ｈ₃ ）を用いて、抵抗層３１の露出面３７上にｎ伝導型
のＳｉ添加のＡｌ_x1Ｇａ_1-x1Ｎ（0 ≦x1≦1)を成長温度
１０００℃で成長させた。この時の結晶成長を水素を含
む雰囲気中で行うと、単結晶Ａｌ_x1Ｇａ_1-x1Ｎは露出面
３７上にのみ成長し、第１絶縁層３２上には成長しな
い。この単結晶Ａｌ_x1Ｇａ_1-x1Ｎの結晶軸は抵抗層３１
の結晶軸に配向し、堆積層の形状は特定の結晶面で囲ま
れた六角錐形となり、図２（ｃ）で示すように、先端の
尖った第１Ａｌ_x1Ｇａ_1-x1Ｎエミッタ層４０が得られ
た。又、成長中に、トリメチルガリウムとトリメチルア
ルミニチウムの供給割合を変化させて、第１Ａｌ_x1Ｇａ
_1-x1Ｎエミッタ層４０の上に第２Ａｌ_x2Ｇａ_1-x2Ｎ（0
≦x2≦1)エミッタ層４１を形成して、エミッタを２層構
造とした。第２Ａｌ_x2Ｇａ_1-x2Ｎエミッタ層４１は第１
Ａｌ_x1Ｇａ_1-x1Ｎエミッタ層４０よりもＡｌの結晶比を
大きくしている。この時、Ａｌの結晶比は階段状又は傾
斜状に変化させても良い。Next, trimethylgallium (Ga (CH ₃ ) ₃ ) and trimethylaluminium (Al (CH ₃ ) ₃ ), ammonia (NH ₃ ) as a source gas, and monosilane (Si) as a doping gas by MOCVD.
H ₃ ) was used to grow n-type Si-added Al _x1 Ga _1-x1 N (0 ≦ x1 ≦ 1) on the exposed surface 37 of the resistance layer 31 at a growth temperature of 1000 ° C. If the crystal growth at this time is performed in an atmosphere containing hydrogen, the single crystal Al _x1 Ga _1-x1 N grows only on the exposed surface 37 and does not grow on the first insulating layer 32. The crystal axis of this single crystal Al _x1 Ga _1-x1 N is the resistance layer 31
And the shape of the deposited layer becomes a hexagonal pyramid surrounded by a specific crystal plane, and as shown in FIG. 2C, the first Al _x1 Ga ₁ -x1N emitter layer 40 having a sharp tip. was gotten. Further, during the growth, the supply ratio of trimethylgallium and trimethylaluminium is changed so that the first Al _x1 Ga
_{On the 1-} x1N emitter layer 40, a second Al _x2 Ga _1-x2 N (0
.Ltoreq.x2.ltoreq.1) The emitter layer 41 was formed to have a two-layer structure of the emitter. The second Al _x2 Ga _1-x2 N emitter layer 41 is the first
The crystal ratio of Al is higher than that of the Al _x1 Ga _1-x1 N emitter layer 40. At this time, the crystal ratio of Al may be changed stepwise or inclined.

【００２０】次に、真空蒸着法又は化学気相成長法等の
成膜技術により、厚さ１μｍの酸化シリコン（Ｓｉ
Ｏ₂ ）より成る第２絶縁層３８、厚さ０．２μｍのクロ
ム（Ｃｒ）から成るゲート電極３９を、図２（ｄ）に示
すように、順次形成した。次に、フォトレジストを一様
に塗布して、フォトリソグラフィによりエミッタの頂点
部分を除去し、残ったフォトレジストをマスクとして、
ゲート電極３９、第２絶縁層３８をエッチングした。こ
れにより、図２（ｅ）に示すように、第２Ａｌ_x2Ｇａ
_1-x2Ｎエミッタ層４１の先端４１ａを露出させた。Next, silicon oxide (Si) having a thickness of 1 μm is formed by a film forming technique such as a vacuum evaporation method or a chemical vapor deposition method.
A second insulating layer 38 made of O ₂ ) and a gate electrode 39 made of chromium (Cr) having a thickness of 0.2 μm were sequentially formed as shown in FIG. Next, a photoresist is uniformly applied, the top of the emitter is removed by photolithography, and the remaining photoresist is used as a mask.
The gate electrode 39 and the second insulating layer 38 were etched. Thereby, as shown in FIG. 2E, the second Al _x2 Ga
The tip 41a of the _1-x2 N emitter layer 41 was exposed.

【００２１】このようにして得られたエミッタ５０の先
端は、曲率半径は２０ｎｍ以下であり、先鋭な状態が得
られた。１０^-5Ｐａの真空下において、ゲート電極３９
とエミッタ５０との間に電圧を印加したところ、立ち上
がり電圧８Ｖでエミッション電流が得られた。ＧａＮは
電子親和力が０〜４ｅＶ程度とＳｉの約５ｅＶに比較し
て小さく、電子を放出し易いために非常に低い立ち上が
り電圧が得られている。エッチング法により作成した従
来のエミッタの場合には、立ち上がり電圧は９０Ｖであ
るので、動作電圧を１／１０以下に低下させることがで
きた。又、エミッタ５０のＡｌの結晶比を大きくし過ぎ
ると、電子濃度が低下するため、Ａｌ結晶比が小さく電
子濃度が高い第１Ａｌ_x1Ｇａ_1-x1Ｎエミッタ層４０と、
Ａｌ結晶比が大きく電子親和力が小さい第２Ａｌ_x2Ｇａ
_1-x2Ｎエミッタ層４１との２層構造とすることで、より
効率良く電子を放出するための最適な構造を得ることが
できる。エミッタ５０の層数は任意で良い。The tip of the emitter 50 thus obtained had a radius of curvature of 20 nm or less, and a sharp state was obtained. The gate electrode 39 is placed under a vacuum of 10 ^-5 Pa.
When a voltage was applied between the emitter and the emitter 50, an emission current was obtained at a rising voltage of 8V. GaN has an electron affinity of about 0 to 4 eV, which is smaller than about 5 eV of Si, and has a very low rising voltage because electrons are easily emitted. In the case of the conventional emitter formed by the etching method, since the rising voltage is 90 V, the operating voltage could be reduced to 1/10 or less. On the other hand, if the crystal ratio of Al in the emitter 50 is too large, the electron concentration is reduced. Therefore, the first Al _x1 Ga _1-x1 N emitter layer 40 having a small Al crystal ratio and a high electron concentration,
Second Al _x2 Ga having a large Al crystal ratio and a small electron affinity
_{By adopting} a two-layer structure with the _1-x2 N emitter layer 41, an optimal structure for more efficiently emitting electrons can be obtained. The number of layers of the emitter 50 may be arbitrary.

【００２２】この実施例では、エミッタ５０は、Ａｌ_x1
Ｇａ_1-x1ＮとＡｌ_x2Ｇａ_1-x2Ｎとの２重構造としたが、
この構造には限定されない。例えば、エミッタ５０をＳ
ｉから成る第１エミッタ層４０と、その上に形成された
Ａｌ_x Ｇａ_Y Ｉｎ_1-X-Y Ｎから成る第２エミッタ層４１
とで構成しても良い。又、エミッタ５０をＡｌ_x Ｇａ_Y
Ｉｎ_1-X-Y Ｎ、ＧａＡｓ、又は、Ｓｉから成る第１エミ
ッタ層４０と、その上に形成されたモリブデン（Ｍ
ｏ）、タングステン（Ｗ）、ダイヤモンド、又は、６ホ
ウ化ランタン（ＬａＢ₆ ）から成る第２エミッタ層４１
とで構成しても良い。要するに、基板に対してエピタキ
シャル成長させて先端の尖った第１エミッタ層４０上
に、単結晶又は非結晶で電子の放出し易い材料で第２エ
ミッタ層４１としても良い。さらに、基板の材料は、第
１エミッタ層４０を先の尖った形に結晶成長させ得るも
のであれば良い。In this embodiment, the emitter 50 is made of Al _{x 1}
Although a double structure of Ga _1-x1 N and Al _x2 Ga _1-x2 N was _adopted ,
It is not limited to this structure. For example, if the emitter 50 is S
i, and a second emitter layer 41 made of Al _x Ga _Y In ₁ -XYN formed thereon.
And may be composed of The emitter 50 is made of Al _x Ga _Y
A first emitter layer 40 made of In _{1 -XYN} , GaAs or Si, and a molybdenum (M
o), the second emitter layer 41 made of tungsten (W), diamond, or lanthanum hexaboride (LaB ₆ )
And may be composed of In short, the second emitter layer 41 may be made of a single-crystal or non-crystalline material that easily emits electrons on the first emitter layer 40 having a sharp tip by epitaxial growth on the substrate. Further, the material of the substrate may be any as long as it allows the first emitter layer 40 to grow into a pointed crystal.

【００２３】図３は、本実施例により製造した平面ディ
スプレイの構造を示している。本体６０は、図２に示し
た方法によりサファイア基板３０上に多数のエミッタ５
０を形成したものである。そして、前面パネル７０をこ
の本体６０と接合させることで平面ディスプレイが形成
されている。前面パネル７０はガラス基板７１上にアノ
ード電極７２を形成し、その上に蛍光体７３が塗布され
たものである。この構造の平面ディスプレイでは各エミ
ッタ５０とアノード電極７２との間に電界を印加して置
き、ゲート電極３９に印加する電圧を制御することで、
蛍光体７３の発光量が制御される。FIG. 3 shows the structure of the flat display manufactured according to the present embodiment. The main body 60 is formed on the sapphire substrate 30 by the method shown in FIG.
0 is formed. The flat panel display is formed by joining the front panel 70 to the main body 60. The front panel 70 has a structure in which an anode electrode 72 is formed on a glass substrate 71 and a phosphor 73 is applied thereon. In the flat display having this structure, an electric field is applied between each of the emitters 50 and the anode electrode 72, and the voltage applied to the gate electrode 39 is controlled.
The light emission amount of the phosphor 73 is controlled.

【００２４】従来のＳｉやＭｏをエミッタとして用いた
装置では、図４（ａ）に示すように、それらが光を透過
しないため、蛍光体からの発光はガラス基板側から取り
出すことになる。このため、アノード電極での光吸収に
よる損失が大きくなるという問題がある。しかし、この
実施例方法により製造された平面ディスプレイでは、図
４（ｂ）に示すように、ＧａＮ、サファイアが共に光を
透過するために、サファイア基板の側から光を出力する
ことができ、蛍光体を直接見ることになるために、表示
像の輝度を向上させることができる。In a conventional device using Si or Mo as an emitter, as shown in FIG. 4A, since they do not transmit light, light emitted from the phosphor is extracted from the glass substrate side. For this reason, there is a problem that a loss due to light absorption at the anode electrode is increased. However, in the flat panel display manufactured by the method of this embodiment, as shown in FIG. 4B, since GaN and sapphire both transmit light, light can be output from the sapphire substrate side and fluorescent light can be emitted. Since the body is viewed directly, the brightness of the displayed image can be improved.

【００２５】上記実施例では、サファイア基板３０とそ
の上の抵抗層３１が請求項の基板に該当し、第１絶縁層
３２がマスク層に該当する。In the above embodiment, the sapphire substrate 30 and the resistive layer 31 thereon correspond to the claimed substrate, and the first insulating layer 32 corresponds to the mask layer.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明の具体的な第１実施例にかかる製造方法
を示した説明図。FIG. 1 is an explanatory view showing a manufacturing method according to a first specific example of the present invention.

【図２】第２実施例にかかる製造方法を示した説明図。FIG. 2 is an explanatory view showing a manufacturing method according to a second embodiment.

【図３】同実施例方法により製造された平面ディスプレ
イの構造を示した斜視図。FIG. 3 is an exemplary perspective view showing the structure of the flat panel display manufactured by the method according to the embodiment;

【図４】同実施例方法により製造された平面ディスプレ
イと従来のディスプレイの光出力の相違を示した説明
図。FIG. 4 is an explanatory diagram showing a difference in light output between a flat display manufactured by the method of the embodiment and a conventional display.

【図５】電界放射型素子のエッチングによる従来の製造
方法を示した説明図。FIG. 5 is an explanatory view showing a conventional manufacturing method by etching a field emission element.

【図６】電界放射型素子の従来のスピント型製造方法を
示した説明図。FIG. 6 is an explanatory view showing a conventional Spindt-type manufacturing method of a field emission element.

【符号の説明】[Explanation of symbols]

１０─Ｓｉ基板 １１─第１絶縁層 １２─ゲート電極 １３─第２絶縁層 １４─フォトレジスト ２０─エミッタ ３０─サファイア基板 ３１─抵抗層 ３２─第１絶縁層 ３８─第２絶縁層 ３９─ゲート電極 ４０─第１Ａｌ_x1Ｇａ_1-x1Ｎエミッタ層（第１エミッタ
層） ４１─第２Ａｌ_x2Ｇａ_1-x2Ｎエミッタ層（第２エミッタ
層） ５０─エミッタ ６０─本体基板 ７０─全面パネル ７１─ガラス基板 ７２─アノード電極 ７３─蛍光体Reference Signs List 10 {Si substrate 11} First insulating layer 12} Gate electrode 13} Second insulating layer 14} Photoresist 20} Emitter 30} Sapphire substrate 31} Resistive layer 32 {First insulating layer 38} Second insulating layer 39} Gate Electrode 40 {first Al _x1 Ga _1-x1 N emitter layer (first emitter layer) 41} second Al _x2 Ga _1-x2 N emitter layer (second emitter layer) 50 {emitter 60} body substrate 70 {overall panel 71} Glass substrate 72─Anode electrode 73─Phosphor

Claims (1)

【特許請求の範囲】[Claims] 【請求項１】基板上に形成され先の尖ったエミッタとこ
のエミッタの先端部分の周囲に形成され電子放出を制御
するゲート電極とエミッタの先端と対向するアノード電
極とを有する電界放射型素子におけるエミッタの製造方
法において、 前記基板上に前記エミッタを形成する部分を除いてマス
ク層を形成し、 前記マスク層の形成された前記基板上に前記エミッタを
構成する物質を選択的にエピタキシャル成長させて先端
の尖ったエミッタを得ることを特徴とする電界放射型素
子の製造方法。1. A field emission device having a pointed emitter formed on a substrate, a gate electrode formed around a tip portion of the emitter for controlling electron emission, and an anode electrode opposed to the tip of the emitter. In the method for manufacturing an emitter, a mask layer is formed on the substrate except for a portion where the emitter is to be formed, and a material constituting the emitter is selectively epitaxially grown on the substrate on which the mask layer is formed. A method for manufacturing a field emission element, characterized by obtaining an emitter having a sharp point.